KR900005300B1 - 주파수 채배회로 - Google Patents

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KR900005300B1
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허찬
서민호
진태훈
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삼성전자 주식회사
김광호
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Abstract

내용 없음.

Description

주파수 채배회로
제1도는 본 발명의 블럭도.
제2도는 본 발명의 상세회로도.
제3도는 제2도의 각부 파형도.
제4도는 본 발명의 다른 실시예를 나타낸 회로도.
제5도는 본 발명의 실시예에 따른 주파수 채배회로를 CMOS트랜지스터로 구현시킨 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 지연부 20 : 논리부
G0-G7: 논리게이트
본 발명은 주파수 채배회로(Frequency Doubler Circuit)에 관한 것으로, 특히 기분 주파수(Reference Frequency)를 공급원으로 하면서 기본주파수보다 높은 주파수를 원하는 시스템에 있어서 별도의 주파수 공급원없이 기본주파수를 이용하여 원하는 주파수를 얻을 수 있는 주파수 2채배회로에 관한 것이다.
종래에는 시스템과는 별도로 외부에 주파수 채배회로가 구성되어 있기 때문에 1칩의 집적회로에 구성하는 경우 회로의 복잡성으로 인해 전체칩의 크기가 커지는 문제점이 있었다.
본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로서, 기본주파수를 지연시킨후 익스클루시브노아게이트를 통해 논리동작을 하여 2채배된 출력을 얻을 수 있는 간단한 주파수 채배회로를 구성하여 칩의 면적을 축소시킬 수 있는 주파수 채배회로를 제공함에 그 목적이 있다.
이하에 첨부된 도면에 의거하여 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 블럭도를 나타낸 것으로서, 기본주파수(FR)를 2채배된 출력파형의 "H"레벨파형의 폭만큼 지연 및 시키는 지연부(10)와, 기본주파수(FR)와 지연 및 반전된 변형주파수(FD)를 익스클루시브노아시켜 2채배된 출력주파수를 출력하는 논리부(20)로 이루어졌다.
제2도는 본 발명의 상세회로도로서, 지연부(10)는 인버어터(G0-G4)와 콘덴서(G0)로 구성되었으며, 논리부(20)는 익스클루시브노아게이트(G5)와 인버어터(G6,G7)로 구성되었다.
지연부(10)는 기본주파수(FR)를 콘덴서(G0)의 충, 방전에 따른 지연과 인버어터(G0-G4)의 전달지연(Propagation Delay)를 합한 시간만큼 기본주파수를 시프트시키고, 논리부(20)는 기본주파수(FR)와 기본주파수(FR)를 지연시켜 발생된 변형주파수(FD)를 입력으로 하여 익스클루시브노아시켜 기본주파수(FR)보다 2채배된 출력을 얻는다.
상기 구성된 본 발명의 동작을 제3도에 도시된 파형도를 설명하면 다음과 같다.
기본주파수(FR)가 인버어터(G0-G1)를 통해 지연되어 절점(C)에 인가되고, 컨덴서(G0)의 충방전에 따라 기본주파수(FR)가 지연된 다음 인버어터(G2-G4)를 통해 다시 지연된다.
따라서, 펄스가 절점(C)를 통과할때 콘덴서(G0)의 충방전에 따른 지연과 인버어터(G0-G4)를 통과할때 생기는 전달지연이 발생된다.
즉, 제3도(a)에 도시된 바와 같이, 1차적으로 인버어터(G0, G1)의 전달지연과 콘덴서(G0)의 충방전에 따라 제3도(b)와 같이 지연되고, 2차로 인버어터(G2-G4)의 전달지연이 첨가되므로 결과적으로 지연회로부(10)를 통해 지연된 변형주파수(FD)는 기본주파수(FR)를 반전시키고 시간(t1)만큼 지연시킨 파형 형태로 제3도(C)의 파형과 같이 출력된다.
익스클루시브노아게이트는 두 입력상태가 같을 때 출력이 "H"상태가 되고, 두 입력상태가 다를 때 출력이 "L"상태가 된다.
따라서 익스클루시브노아게이트(G5)의 입력에 제3도(a)의 기본주파수(FR) 파형과 제3도(c)의 변형된 주파수(FD)가 인가되므로 제3도(d)와 같은 출력파형을 얻을 수 있어 기본주파수보다 2채배된 주파수를 얻을 수 있다.
콘덴서(G0)의 앞단에 접속된 인버어터(G0, G1)는 콘덴서(G0)의 충방전에 의한 지연이 기본주파수(FR)에 미치는 영향을 방지하기 위한 것이고, 뒷단에 접속된(G2-G4)는 콘덴서(G0)에 의해 길어진 펄스의 상승(Rising) 및 하강(FALLING)상태를 원래 기본주파수(FR)의 상승 및 하강상태로 복원시키기 위한 것이다.
익스클루시브노아 뒷단에 접속된 인버어터(G6, G7)는 익스클루시브노아게이트의 출력을 버퍼링(Buffering)하기 위함이다.
제4도는 본 발명의 다른 실시예에 따른 회로도로서, 기준주파수(FR)를 반전시키지 않고 단지 지연만시킨 파형과 기본주파수(FR)를 익스클루시브 오아시키므로써 기본주파수의 2채배된 출력주파수를 얻을 수 있는 주파수 2채배회로이다.
제5도는 제3도에 도시된 본 발명의 주파수 채배회로를 CMOS트랜지스터로 구현시킨 회로도이다.
본 발명은 간단하게 회로를 구성하여 주파수를 2채배할 수 있으며, 종래의 방식보다 집적회로의 가격 및 부피를 절감할 수 있고, 본 발명의 주파수 채배회로가 CMOS회로로 구성되므로 소비전력이 적은 회로를 얻을 수 있다.

Claims (1)

  1. 인버어터(G0-G4)를 통해 기준주파수(FR)를 전달지연 및 반전시키고 콘덴서(G0)의 충방전에 의해 기준주파수(FR)를 지연시키는 지연부(10)와, 지연된 주파수(FD)와 기본주파수(FR)를 익스클루시브노아시키고 인버어터(G6-G7)를 통해 버퍼링시키는 논리부(20)로 이루어져서, 기본주파수(FR)보다 2채배된 주파수를 출력하는 것을 특징으로 하는 주파수 채배회로.
KR1019870015165A 1987-12-28 1987-12-28 주파수 채배회로 KR900005300B1 (ko)

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