JPS59123930A - 桁上げ信号発生器 - Google Patents
桁上げ信号発生器Info
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- JPS59123930A JPS59123930A JP23360182A JP23360182A JPS59123930A JP S59123930 A JPS59123930 A JP S59123930A JP 23360182 A JP23360182 A JP 23360182A JP 23360182 A JP23360182 A JP 23360182A JP S59123930 A JPS59123930 A JP S59123930A
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- JP
- Japan
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- carry signal
- carry
- input
- output terminal
- signal generator
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル加算器の桁上げ信号発生器に関し
、特に０ＭＯ８（相補型ＭＯ８）集積回路で実現するの
に適したものに関する。
、特に０ＭＯ８（相補型ＭＯ８）集積回路で実現するの
に適したものに関する。
従来例の構成とその問題点
３ ／内−３
ディジタル加算器の加算速度を上げるために、低位ビッ
トからのキャリー（桁上げ）信号を高速に発生させ、高
位ピントの加算段に伝搬させる手段かえられる。この高
速にキャリー信号を発生させる手段の代表的なものに、
第１図に示すルック・アヘッド・キャリー・ジェネレー
タ（先見桁上げ信号発生器、略してＬＡＣＧ）がある。
トからのキャリー（桁上げ）信号を高速に発生させ、高
位ピントの加算段に伝搬させる手段かえられる。この高
速にキャリー信号を発生させる手段の代表的なものに、
第１図に示すルック・アヘッド・キャリー・ジェネレー
タ（先見桁上げ信号発生器、略してＬＡＣＧ）がある。
第１図は４ビツトのＬＡＣＧであって、加算器の入力数
のビット数を４ビツトずつ分割してブロック分けし、そ
れぞれのブロック毎にキャリー信号を発生させるもので
ある。第１図中、Ａ３〜ＡｏとＢ３〜Ｂ０は、ブロック
内での加数、被加数人力であり、ｃｏは下位ブロックか
らのキャリー人カ信号、Ｃ４はこのブロックから発生さ
れる上位ブロックへのキャリー出力信号である。この回
路はインバータ１個、ＡＮＤゲート、ＮＯＲゲート各４
個、復号ゲート１個で構成されている。この回路を集積
回路で実現するとき、Ｃ４を出方する復号ゲートが複雑
になるのと同時に、そのドライブ能力が激減し、信号伝
搬に大きな遅延をひき起こす〇特にＣＭＯＳゲートで実
現した場合、入力ゲート数が多いためゲート容量が多く
、また配線量も多くなるので配線容量も多くなって犬き
々遅延の原因となる上、面積も大きくなって誠に都合が
悪くなってし丑う。
のビット数を４ビツトずつ分割してブロック分けし、そ
れぞれのブロック毎にキャリー信号を発生させるもので
ある。第１図中、Ａ３〜ＡｏとＢ３〜Ｂ０は、ブロック
内での加数、被加数人力であり、ｃｏは下位ブロックか
らのキャリー人カ信号、Ｃ４はこのブロックから発生さ
れる上位ブロックへのキャリー出力信号である。この回
路はインバータ１個、ＡＮＤゲート、ＮＯＲゲート各４
個、復号ゲート１個で構成されている。この回路を集積
回路で実現するとき、Ｃ４を出方する復号ゲートが複雑
になるのと同時に、そのドライブ能力が激減し、信号伝
搬に大きな遅延をひき起こす〇特にＣＭＯＳゲートで実
現した場合、入力ゲート数が多いためゲート容量が多く
、また配線量も多くなるので配線容量も多くなって犬き
々遅延の原因となる上、面積も大きくなって誠に都合が
悪くなってし丑う。
発明の目的
本発明は、上述の如き従来の欠点に鑑み、キャリー信号
伝搬径路を簡単化して負荷容量を減らして高速にキャリ
ー信号が伝搬するようにし、しかも直流電流径路を無く
したため、消費電力が少く、さらにＩＣ化に最適な繰り
返し配列の可能な桁上げ信号発生器を提供することを目
的とする。
伝搬径路を簡単化して負荷容量を減らして高速にキャリ
ー信号が伝搬するようにし、しかも直流電流径路を無く
したため、消費電力が少く、さらにＩＣ化に最適な繰り
返し配列の可能な桁上げ信号発生器を提供することを目
的とする。
発明の構成
本発明は、正転キャリー信号伝搬径路と反転キャリー信
号伝搬径路との２本のキャリー伝搬径路を設けることに
よって、径路の負荷容量を半減させ、かつ、キャリー信
号も、低インピーダンス（接地電位）と高インピーダン
スの２状態で伝搬させることによって、高速の桁上げ信
号発生を可能にするものである。
号伝搬径路との２本のキャリー伝搬径路を設けることに
よって、径路の負荷容量を半減させ、かつ、キャリー信
号も、低インピーダンス（接地電位）と高インピーダン
スの２状態で伝搬させることによって、高速の桁上げ信
号発生を可能にするものである。
６ ページ
実施例の説明
第２図は本発明の桁上げ信号発生器の単位回路である桁
上げ信号伝達回路の実施例である。
上げ信号伝達回路の実施例である。
Ａｔ、Ｂｉはそれぞれ加数、被加数のｉピット目の値で
あって、１”（高論理レベル）かｏ”（低論理レベル）
の値をとる。１０．１１はそれぞれ正転キャリー入力端
子、同出力端子であり、１２．１３はそれぞれ反転キャ
リー入力端子、同出力端子である。１〜４はスイッチと
してのＮチャネル・エンハンスメント型ＭｏＳトランジ
スタであル０５ 、 ｅ 、 ７ 、 ｓハｃＭＯ３（
相補型Ｍ。
あって、１”（高論理レベル）かｏ”（低論理レベル）
の値をとる。１０．１１はそれぞれ正転キャリー入力端
子、同出力端子であり、１２．１３はそれぞれ反転キャ
リー入力端子、同出力端子である。１〜４はスイッチと
してのＮチャネル・エンハンスメント型ＭｏＳトランジ
スタであル０５ 、 ｅ 、 ７ 、 ｓハｃＭＯ３（
相補型Ｍ。
Ｓ）ゲートであって、それぞれＮＯＲゲート、ＡＮＤ−
ＮＯＲゲ−） 、ＮＡＮＤゲ−） 、 インバータであ
る。ＮＯＲゲート５の出力がＮチャネル・トランジスタ
１のゲートに入力し、インバータ８の出力がＮチャネル
・トランジスタ２のゲートに入力し、ＡＮＤ−ＮＯＲゲ
ート６の出力がＮチャネル・トランジスタ３，４のゲー
トに入力している０ ＡＮＤ−ＮｏＲゲートｅｏ出力は、ＡｉとＢｆの６ベー 排他的論理和、即ちＡｔ■Ｂｉ となる。
ＮＯＲゲ−） 、ＮＡＮＤゲ−） 、 インバータであ
る。ＮＯＲゲート５の出力がＮチャネル・トランジスタ
１のゲートに入力し、インバータ８の出力がＮチャネル
・トランジスタ２のゲートに入力し、ＡＮＤ−ＮＯＲゲ
ート６の出力がＮチャネル・トランジスタ３，４のゲー
トに入力している０ ＡＮＤ−ＮｏＲゲートｅｏ出力は、ＡｉとＢｆの６ベー 排他的論理和、即ちＡｔ■Ｂｉ となる。
次に、第２図の桁上げ信号伝達回路の動作について説明
する。
する。
Ａｉ、Ｂｉの入力値に対する各ゲート５，６．８の出力
と、Ｎチャネル・トランジスタ１〜４のオンオフ状態、
正転キャリー出力Ｃ１＋１２反転キャリー出力Ｃ１＋１
のとる値を次表に示す。
と、Ｎチャネル・トランジスタ１〜４のオンオフ状態、
正転キャリー出力Ｃ１＋１２反転キャリー出力Ｃ１＋１
のとる値を次表に示す。
第１表
表中”２′は高インピーダンスを、”ＯＩＩは接地電位
（低インピーダンス）を表わす。正転キャリー人力Ｃｉ
と反転キャリー出力Ｃｉ とは常に相補的であって、
６０″−”Ｚ”、又は” Ｑ ” −１”をとり得る。
（低インピーダンス）を表わす。正転キャリー人力Ｃｉ
と反転キャリー出力Ｃｉ とは常に相補的であって、
６０″−”Ｚ”、又は” Ｑ ” −１”をとり得る。
Ａｉ＝Ｂｉ＝Ｏのとき、ＮＯＲ７ べ−２゛
ゲート５のみが１であり、Ｎチャネル・トランジスタ１
のみオン、残りのトランジスタ２〜４は全てオフとなる
。従って、正転キャリー出力端子１１は接地電位となり
、Ｃ１＋１＝ｏとなる。また、反転キャリー出力端子１
３は浮いた状態となり、て７昌−Ｚ（高インピーダンス
）となる。次に、Ａｉ＝１．Ｂｉ＝ＯＯとき、ＡＮＤ−
ＮＯＲゲ−）ｅの出力のみ１で他は０となるから、トラ
ンジスタ３と４のみがオン、残りはオフとなるから、正
転キャリー出力端子１１は正転キャリー入力端子に接続
され、Ｃ１＋１＝ｏ１となる。反転側も同様に、Ｃｉ＋
１−Ｃ１となる。表の他の組み合わせも同様に成立する
。従って、第２図の桁上げ信号伝達回路は論理的に正し
いキャリー信号を次段に伝達させる０ 第３図に、本発明の桁上げ信号発生器の実施例を示す。
のみオン、残りのトランジスタ２〜４は全てオフとなる
。従って、正転キャリー出力端子１１は接地電位となり
、Ｃ１＋１＝ｏとなる。また、反転キャリー出力端子１
３は浮いた状態となり、て７昌−Ｚ（高インピーダンス
）となる。次に、Ａｉ＝１．Ｂｉ＝ＯＯとき、ＡＮＤ−
ＮＯＲゲ−）ｅの出力のみ１で他は０となるから、トラ
ンジスタ３と４のみがオン、残りはオフとなるから、正
転キャリー出力端子１１は正転キャリー入力端子に接続
され、Ｃ１＋１＝ｏ１となる。反転側も同様に、Ｃｉ＋
１−Ｃ１となる。表の他の組み合わせも同様に成立する
。従って、第２図の桁上げ信号伝達回路は論理的に正し
いキャリー信号を次段に伝達させる０ 第３図に、本発明の桁上げ信号発生器の実施例を示す。
本実施例は、第１図の４ピツ）ＬＡＣＧに対応するもの
であり、４ビツト毎のキャリーを発生させる機能を有す
るものである。
であり、４ビツト毎のキャリーを発生させる機能を有す
るものである。
第３図中、ａ −０＝ ａ −３は第２図の桁上げ信号
伝達回路であって、縦続接続されている。Ａ３〜Ａｏ、
Ｂ３〜Ｂｏはそれぞれ４ビツト・ブロック内の加数、被
加数であって、Ａ３．Ｂ３が４ビツト・ブロック内のＭ
ＳＢ、Ａｏ、ＢｏがＬＳＢである。
伝達回路であって、縦続接続されている。Ａ３〜Ａｏ、
Ｂ３〜Ｂｏはそれぞれ４ビツト・ブロック内の加数、被
加数であって、Ａ３．Ｂ３が４ビツト・ブロック内のＭ
ＳＢ、Ａｏ、ＢｏがＬＳＢである。
ｃｏ、ｃｏは低位ブロックからの正転キャリー人力信号
２反転キャリー人力信号である。
２反転キャリー人力信号である。
Ｊｌ：ＣＭＯＳインバータで構成したフリップ・フロッ
プ回路である。２０．２１がＰチャネル。
プ回路である。２０．２１がＰチャネル。
２３．２４がＮチャネル・トランジスタである。
フリップ書フロップ回路すが桁上げ信号発生器の終端回
路として動作し、その出力に相補的な桁上号は”１′′
か”ｏ”かの信号であって、′Ｚ″′（高インピーダン
ス）をとることはない。通常の使用では、第３図の回路
を縦続接続して使用するので、ｃｏ、ｃｏへは”０”か
１１１１＋の信号が入力することが多いが、０°°と”
Ｚ ＩＩの組み合わせで入力されてももちろん同様に動
作する。
路として動作し、その出力に相補的な桁上号は”１′′
か”ｏ”かの信号であって、′Ｚ″′（高インピーダン
ス）をとることはない。通常の使用では、第３図の回路
を縦続接続して使用するので、ｃｏ、ｃｏへは”０”か
１１１１＋の信号が入力することが多いが、０°°と”
Ｚ ＩＩの組み合わせで入力されてももちろん同様に動
作する。
次に、第３図の桁上げ信号発生器の動作について説明す
る。ａ−０〜ａ −３の動作は第２図で説９ ページ 明した通りであって、Ｃ４，ｉ１５′４には、加数（Ａ
３〜Ａｏ）と被加数（Ｂ３〜Ｂ。）と低位ブロックから
のキヤＩＪ−Ｃ８との加算のキャリー信号が現われる。
る。ａ−０〜ａ −３の動作は第２図で説９ ページ 明した通りであって、Ｃ４，ｉ１５′４には、加数（Ａ
３〜Ａｏ）と被加数（Ｂ３〜Ｂ。）と低位ブロックから
のキヤＩＪ−Ｃ８との加算のキャリー信号が現われる。
Ｃ４から右方向（入力側）を見たとき、とり得る状態は
、０”（低インピーダンスで接地電位）か、”Ｚ″（高
インピーダンス）かのどちらかである。Ｃ４から右方向
を見たときはこの逆（相補的）である。ただし、これは
、Ｃ０，ｃｏにＩＩ Ｏ”−Ｚ ｎが入力されている場
合であって、ｃｏ、ｃｏに０”−１″が入力されている
場合には、１”の状態がありうる。このときスリップ・
フロップ回路すのＰチャネル・トランジスタ２０．２１
のｑｍ（）ランス・コンダクタンス）を、ａ−０〜ａ
−３に使われているＮチャネル・トランジスタのｑｍに
比して小さく設定しておくことによって、フリップ・７
０ツブ回路すは、Ｃ４，Ｃ，のいずれかに現われる”０
”（接地電位）の方にころんで安定する。その結果、Ｃ
４，Ｃ４のいずれか一方のＺ”がＰチャネル・トランジ
スタ（２０か又は２１）によってプルアップされて１ｏ
べ パ ′１”となる。従って、Ｃ４，Ｃ４には０″−”１″が
得られることに々る０ここで、終端回路として、フリッ
プ・フロ７１回路を採用しているため直流電流径路は生
じ々い。
、０”（低インピーダンスで接地電位）か、”Ｚ″（高
インピーダンス）かのどちらかである。Ｃ４から右方向
を見たときはこの逆（相補的）である。ただし、これは
、Ｃ０，ｃｏにＩＩ Ｏ”−Ｚ ｎが入力されている場
合であって、ｃｏ、ｃｏに０”−１″が入力されている
場合には、１”の状態がありうる。このときスリップ・
フロップ回路すのＰチャネル・トランジスタ２０．２１
のｑｍ（）ランス・コンダクタンス）を、ａ−０〜ａ
−３に使われているＮチャネル・トランジスタのｑｍに
比して小さく設定しておくことによって、フリップ・７
０ツブ回路すは、Ｃ４，Ｃ，のいずれかに現われる”０
”（接地電位）の方にころんで安定する。その結果、Ｃ
４，Ｃ４のいずれか一方のＺ”がＰチャネル・トランジ
スタ（２０か又は２１）によってプルアップされて１ｏ
べ パ ′１”となる。従って、Ｃ４，Ｃ４には０″−”１″が
得られることに々る０ここで、終端回路として、フリッ
プ・フロ７１回路を採用しているため直流電流径路は生
じ々い。
第３図のフリップ・フロップ回路すは、第４図に示すＰ
チャネル・トランジスタで構成されたフリップ・フロッ
プ回路でも同様な動作をする。第４図のｂは、第３図の
ｂの回路からＮチャネル・トランジスタ２３．２４を取
り除いた構成である。
チャネル・トランジスタで構成されたフリップ・フロッ
プ回路でも同様な動作をする。第４図のｂは、第３図の
ｂの回路からＮチャネル・トランジスタ２３．２４を取
り除いた構成である。
発明の効果
以上のように、本発明はキャリー信号伝搬径路を簡単化
して負荷容量を減らして高速にキャリー信号が伝搬する
ようにしたことによって、高速にキャリー信号を発生さ
せることができ、しかも、直流電流径路を環クシたため
、消費電力が少なくさらに繰り返し可能な回路であるた
め、集積回路に最適であるという優れた桁−Ｆげ信号発
生器を実現できるものである。
して負荷容量を減らして高速にキャリー信号が伝搬する
ようにしたことによって、高速にキャリー信号を発生さ
せることができ、しかも、直流電流径路を環クシたため
、消費電力が少なくさらに繰り返し可能な回路であるた
め、集積回路に最適であるという優れた桁−Ｆげ信号発
生器を実現できるものである。
第１図は従来の桁上げ信号発生器（ＬＡＣＧ）１１ペー
ジ を示す回路図、第２図は本発明の桁上げ信号発生器の単
位回路である桁上げ信号伝達回路の実施例を示す回路図
、第３図は本発明の桁上げ信号発生器の実施例を示す回
路図、第４図は第３図のフリップ・フロップ回路すの他
の実施例を示す回路図である。 １〜４・・・・・・Ｎチャネル・トランジスタ、５・・
・・・・ＮＯＲゲート、ｅ−−−−−−ＡＮＤ−ＮＯＲ
ゲート、７・・・・・・ＮＡＮＤゲート、ｂ・・・・・
・フリップ・フロップ回路。
ジ を示す回路図、第２図は本発明の桁上げ信号発生器の単
位回路である桁上げ信号伝達回路の実施例を示す回路図
、第３図は本発明の桁上げ信号発生器の実施例を示す回
路図、第４図は第３図のフリップ・フロップ回路すの他
の実施例を示す回路図である。 １〜４・・・・・・Ｎチャネル・トランジスタ、５・・
・・・・ＮＯＲゲート、ｅ−−−−−−ＡＮＤ−ＮＯＲ
ゲート、７・・・・・・ＮＡＮＤゲート、ｂ・・・・・
・フリップ・フロップ回路。
Claims (1)
- 【特許請求の範囲】 ０）第１．第２の入力端子と、第１．第２の出力端子と
を有し、第３．第４の入力信号の論理和が低論理レベル
のとき上記第１の出力端子を接地電位点に接続する第１
のスイッチと、上記第３．第４の入力信号の論理積が高
論理レベルのとき上記第２の出力端子を接地電位点に接
続する第２のスイッチと、上記第３．第４の入力信号の
排他的論理和が高論理レベルのとき、上記第１の入力端
子と上記第１の出力端子とを接続する第３のスイッチと
、上記第３．第４の入力信号の排他的論理和が高論理レ
ベルのとき上記第２の入力端子と上記第２の出力端子と
を接続する第４のスイッチとを有してなる桁上げ信号伝
達回路と、フリップ・フロップ回路とを具備し、上記桁
上げ信号伝達回路を複数段縦続接続し、その最終段の出
力端子に上記フリップ・７０ツブ回路の出力を接続して
上記２べ一２゛ クリップΦフロップ回路の出力に桁上げ信号を得ること
を特徴とする桁上げ信号発生器。 （２）第１．第２．第３．第４のスイッチがＮチャンネ
ルＭＯ８型トランジスタであることを特徴とする特許請
求の範囲第１項記載の桁上げ信号発生器。 （３） フリップ・７０ツブ回路が、０ＭＯ８（相補
型ＭＯ８）インバータ２個より構成されていることを特
徴とする特許請求の範囲第１項又は第２項記載の桁上げ
信号発生器。 （４） フリップ・フロップ回路が、ＰチャネルＭＯ
Ｓトランシフ２２個より構成されていることを特徴とす
る特許請求の範囲第１項又は第２項記載の桁上げ信号発
生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23360182A JPS59123930A (ja) | 1982-12-29 | 1982-12-29 | 桁上げ信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23360182A JPS59123930A (ja) | 1982-12-29 | 1982-12-29 | 桁上げ信号発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59123930A true JPS59123930A (ja) | 1984-07-17 |
Family
ID=16957605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23360182A Pending JPS59123930A (ja) | 1982-12-29 | 1982-12-29 | 桁上げ信号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123930A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62103732A (ja) * | 1985-10-30 | 1987-05-14 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ回路 |
| JPS63140334A (ja) * | 1986-12-02 | 1988-06-11 | Mitsubishi Electric Corp | 桁上げ信号伝播回路 |
| JPS63145526A (ja) * | 1986-12-09 | 1988-06-17 | Mitsubishi Electric Corp | 桁上げ信号伝播回路 |
| JPH07200257A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｎｍｏｓパストランジスタ回路と加算器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147933A (en) * | 1975-06-13 | 1976-12-18 | Nippon Telegr & Teleph Corp <Ntt> | Binary full adder circuit |
| JPS52140241A (en) * | 1976-05-18 | 1977-11-22 | Nippon Telegr & Teleph Corp <Ntt> | Binary #-digit addition circuit |
-
1982
- 1982-12-29 JP JP23360182A patent/JPS59123930A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147933A (en) * | 1975-06-13 | 1976-12-18 | Nippon Telegr & Teleph Corp <Ntt> | Binary full adder circuit |
| JPS52140241A (en) * | 1976-05-18 | 1977-11-22 | Nippon Telegr & Teleph Corp <Ntt> | Binary #-digit addition circuit |
Cited By (4)
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| JPS63140334A (ja) * | 1986-12-02 | 1988-06-11 | Mitsubishi Electric Corp | 桁上げ信号伝播回路 |
| JPS63145526A (ja) * | 1986-12-09 | 1988-06-17 | Mitsubishi Electric Corp | 桁上げ信号伝播回路 |
| JPH07200257A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｎｍｏｓパストランジスタ回路と加算器 |
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