JPH07200257A

JPH07200257A - Ｎｍｏｓパストランジスタ回路と加算器

Info

Publication number: JPH07200257A
Application number: JP33397493A
Authority: JP
Inventors: Masato Motomura; 真人本村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04

Abstract

(57)【要約】【目的】高速に動作し、かつ出力データが電源電圧レ
ベルと接地電圧レベルの間でフルスウィングするＮＭＯ
Ｓパストランジスタ回路を提供する。【構成】複数のデータ入力信号１１１と制御入力信号１
５２からデータ出力信号１１４を生成する第１のＮＭＯ
ＳＣパストランジスタツリー回路１１０と、複数の反転
データ入力信号１１１と制御入力信号１５２から反転デ
ータ出力信号１２６を生成する第２のＮＭＯＳパストラ
ンジスタツリー１２０と、データ出力信号１１４と反転
データ出力信号１２６を増幅するセンスアンプ１３０と
からＮＭＯＳパストランジスタ回路を構成する。プリチ
ャージ期間において、データ出力信号１１４と反転デー
タ出力信号１２６をハイレベルにし、評価期間において
データ出力信号１１４と反転データ出力信号１２６の間
に生じた電位差をセンスアンプ１３０で増幅する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳトランジスタを
用いた半導体集積回路の回路に係わり、特に加算器の回
路に関する。

【０００２】

【従来の技術】従来より、ＮＭＯＳパストランジスタを
用いて論理回路を構成する方法が知られている。通常の
ゲート回路が、入力信号に応じて電源と接地との間で出
力信号をスイッチングするのに対し、ＮＭＯＳパストラ
ンジスタ回路では、ＮＭＯＳパストランジスタを通過す
るか否かで論理を組む点が特徴である。ここでは、ＮＭ
ＯＳパストランジスタのゲート入力に与えられる入力信
号を制御入力信号、ソース入力もしくはドレイン入力に
与えられる入力信号をデータ入力信号と呼ぶ。また出力
信号をデータ出力信号と呼ぶ。ＮＭＯＳパストランジス
タ回路は、論理を構成する上での自由度が少ないもの
の、一般に少ないトランジスタで構成でき、また高速で
ある場合が多いので、高性能を達成した部分に使用され
ることが多い。

【０００３】ＮＭＯＳパストランジスタ回路の問題点
は、出力のハイレベルが電源電圧レベルからＮＭＯＳト
ランジスタの閾値を引いた電圧までしか上がらないとい
うことである。これはＮＭＯＳトランジスタの特性によ
るものである。また、ＮＭＯＳパストランジスタの通過
段数を増やすと、出力データ信号の波形が鈍るという問
題もある。このような問題点を解決するために、従来よ
り様々な方法が知られている。図７にそのような例を二
つ示す。

【０００４】図７ａに示した例では、ＮＭＯＳパストラ
ンジスタ回路の鈍ったデータ出力信号をインバータで整
形すると共に、インバータの出力を用いて更にＰＭＯＳ
トランジスタでハイレベルを電源電圧レベルまで引き上
げている。更に、図７ｂに示した例では、二つのＮＭＯ
Ｓパストランジスタ回路を用意し、一つのＮＭＯＳパス
トランジスタ回路でデータ出力信号を得、もう一方のＮ
ＭＯＳパストランジスタ回路で反転データ出力信号を得
ている。これらの信号を互いに相手の信号をつりあげる
ＰＭＯＳトランジスタに入力することにより、ハイレベ
ルを電源電圧レベルまで引き上げている。

【０００５】

【発明が解決しようとする課題】以上のような従来技術
では、ＰＭＯＳトランジスタでデータ出力信号もしくは
反転データ出力信号を直接つり上げている。このためＮ
ＭＯＳパストランジスタツリー回路の出力とＰＭＯＳト
ランジスタの出力とが衝突するので、パストランジスタ
回路の出力がハイレベルからローレベルに変化する時に
かえって遅くなってしまうという欠点がある。また、図
６ｂの従来技術では、データ出力信号と反転データ出力
信号を生成しているものの、これらはお互いに相手の信
号をハイレベルへつり上げるためだけに使用されてお
り、相補の両信号が存在するということをパストランジ
スタ回路の動作の高速化のために十分に活かしていると
はいえない。

【０００６】本発明の目的は、従来技術によるＮＭＯＳ
パストランジスタ回路のこのような問題点を解決し、よ
り高速で、かつ出力データ電圧が電源電圧レベルと接地
電圧レベルでフルスウィングするＮＭＯＳパストランジ
スタ回路を提供することにある。また更に、本発明の目
的は、上記のＮＭＯＳパストランジスタ回路を用いるこ
とにより、高速な加算器を提供することにある。

【０００７】

【課題を解決するための手段】本発明によるＮＭＯＳパ
ストランジスタ回路は、ＮＭＯＳパストランジスタを用
いてツリー状に構成される回路であって、複数のデータ
入力信号と複数の制御入力信号とを入力として有し、前
記データ入力信号がＮＭＯＳパストランジスタを通過す
るか否かを前記制御入力信号で制御し、データ出力信号
と複数のデータ通過信号を出力として生成する第１のＮ
ＭＯＳパストランジスタツリー回路と、ＮＭＯＳパスト
ランジスタを用いてツリー状に構成される回路であっ
て、複数の反転データ入力信号と前記複数の制御入力信
号を入力として有し、反転データ出力信号と複数の反転
データ通過信号を出力として生成する第２のＮＭＯＳパ
ストランジスタツリー回路と、前記データ出力信号と前
記反転データ出力信号を入力とし、電源電圧レベルと接
地電圧レベルでフルスウィングをする増幅データ出力信
号と反転増幅データ出力信号を出力とするセンスアンプ
であって、前記データ出力信号と前記反転データ出力信
号がセンスアンプを構成するＭＯＳトランジスタ差動対
のゲートに入力される構成をとることを特徴とするセン
スアンプとから構成される。

【０００８】もしくは、前記ＮＭＯＳパストランジスタ
回路を複数個用い、ある前記ＮＭＯＳパストランジスタ
回路の前記データ通過信号を別の前記ＮＭＯＳパストラ
ンジスタ回路の前記データ入力信号とし、ある前記ＮＭ
ＯＳパストランジスタ回路の前記反転データ通過信号を
別の前記ＮＭＯＳパストランジスタ回路の前記反転デー
タ入力信号とすることを特徴とする。

【０００９】更に、本発明によるＮＭＯＳパストランジ
スタ回路は、前記それぞれのＮＭＯＳパストランジスタ
回路において、プリチャージ期間と評価期間の二つの動
作期間を有し、前記プリチャージ期間においては、前記
第１のＮＭＯＳパストランジスタツリー回路の前記デー
タ出力信号と前記データ通過信号、及び前記第２のＮＭ
ＯＳパストランジスタツリー回路の前記反転データ出力
信号と前記反転データ通過信号のそれぞれがハイレベル
になるように、前記データ入力信号と前記反転データ入
力信号、及び前記制御入力信号値を与え、前記評価期間
においては、前記データ入力信号に所望のデータ信号値
を入力し、前記反転データ入力信号に前記データ信号値
の反転値を入力し、前記制御入力信号に所望の制御信号
値を入力することにより、正補の出力データを前記増幅
データ出力信号および前記反転増幅データ出力信号より
それぞれ得ることを特徴とする。

【００１０】また、本発明によるＮＭＯＳパストランジ
スタ回路を用いた１ビットの全加算器は、桁上げ入力信
号と反転桁上げ入力信号と桁上げ生成信号とを前記第１
のＮＭＯＳパストランジスタツリーの前記データ入力信
号とし、前記反転桁上げ入力信号と前記桁上げ入力信号
と反転桁上げ生成信号とを前記第２のＮＭＯＳパストラ
ンジスタツリーの前記反転データ入力信号とし、桁上げ
伝搬信号と反転桁上げ伝搬信号を前記第１及び第２のＮ
ＭＯＳパストランジスタツリーの前記制御信号入力と
し、前記データ出力信号として１ビットの全加算結果を
得、前記反転データ出力信号として１ビットの反転全加
算結果を得ることと、前記データ通過信号として桁上げ
出力信号を得、前記反転データ通過信号として反転桁上
げ出力信号を得ることを特徴とする。

【００１１】Ｎビット（Ｎは正整数）の加算器は、各桁
の加算を前記１ビットの全加算器で行ない、ｉ桁目の前
記１ビットの全加算器（ｉはＮ未満の正整数）の前記デ
ータ通過信号、すなわち前記桁上げ出力信号を（ｉ＋
１）桁目の前記１ビットの全加算器の前記桁上げ入力信
号とし、ｉ桁目の前記１ビットの全加算器の前記反転デ
ータ通過信号、すなわち前記反転桁上げ出力信号を（ｉ
＋１）桁目の前記１ビットの全加算器の前記反転桁上げ
入力信号とすることを特徴とする。

【００１２】

【実施例】図１は本発明によるＮＭＯＳパストランジス
タ回路の第１の実施例を示すブロック図である。図１に
おいて本発明によるＮＭＯＳパストランジスタ回路は、
複数のデータ入力信号１１１を入力するデータ信号入力
端子１０１と、複数の制御入力信号１５２を入力する制
御信号入力端子１０２と、データ入力信号１１１と制御
入力信号１５２を入力として受け、データ入力信号１１
１がＮＭＯＳパストランジスタを通過するか否かを前記
制御入力信号１５２により制御し、データ出力信号１１
４と複数のデータ通過信号１１５を出力する第１のＮＭ
ＯＳパストランジスタツリー回路１１０と、反転データ
入力信号１２３を入力する反転データ信号入力端子１０
３と、反転データ入力信号１２３と制御入力信号１５２
を入力として受け、反転データ入力信号１２３がＮＭＯ
Ｓパストランジスタを通過するか否かを前記制御入力信
号１５２により制御し、反転データ出力信号１２６と複
数の反転データ通過信号１２７を出力する第２のＮＭＯ
Ｓパストランジスタツリー回路１２０と、データ出力信
号１１４と反転データ出力信号１２６を入力として受
け、増幅データ出力信号１３４と反転増幅データ出力信
号１３６とを出力するセンスアンプ１３０と、増幅デー
タ出力信号１３４を出力する増幅データ信号出力端子１
０４と、反転増幅データ出力信号１３６を出力する反転
増幅データ信号出力端子１０６と、複数のデータ通過信
号１１５を出力するデータ通過信号出力端子１０５と、
複数の反転データ通過信号１２７を出力する反転データ
通過信号出力端子１０７とから構成されている。

【００１３】図２は、図１に示した本発明によるＮＭＯ
Ｓパストランジスタ回路の第１の実施例の構成を更に具
体的に示すことを目的とした、本発明によるＮＭＯＳパ
ストランジスタ回路の構成方法の第２の実施例の回路図
である。図２では、例として、５入力の論理積、すなわ
ちｆ＝ａｂｃｄｅを実現するＮＭＯＳパストランジスタ
回路を示している。図２において、第１のＮＭＯＳパス
トランジスタツリー回路２１０のデータ入力信号２１１
はａ、ｂ、ｃ、ｄ、ｅの５個である。また、第２のＮＭ
ＯＳパストランジスタツリー回路２２０の反転データ入
力信号２２３はａ＿、ｂ＿、ｃ＿、ｄ＿、ｅ＿の５個で
ある。ここで、ａ＿、ｂ＿等はａ、ｂの反転信号とす
る。更に第１及び第２のＮＭＯＳパストランジスタツリ
ー回路２１０、２２０の制御入力信号２０２はａ、ｂ、
ｃ、ｄ、ｅ、ａ＿、ｂ＿、ｃ＿、ｄ＿、ｅ＿の１０個で
ある。制御入力信号２０２は、それぞれのＮＭＯＳパス
トランジスタツリー回路２１０と２２０内のＮＭＯＳパ
ストランジスタのゲートに入力され、データ入力信号２
１１もしくは反転データ入力信号２２３のＮＭＯＳパス
トランジスタの通過を制御する。データ出力信号２１４
と反転データ出力信号２２６はセンスアンプ２３０で増
幅されて、増幅データ出力信号２３４と反転増幅データ
出力信号２３６として出力される。これらはそれぞれｆ
とｆ＿に対応する。なお図２の実施例においては、図１
のデータ通過信号１１５と反転データ通過信号１２７に
対応する信号は存在しない。

【００１４】図３は、図２の実施例におけるセンスアン
プ２３０の具体例を示した回路図である。以下、図２と
図３を参照しながら説明する。本発明のＮＭＯＳパスト
ランジスタ回路の第２の実施例におけるセンスアンプ２
３０は、データ信号入力端子３１４と反転データ信号入
力端子３２６とから入力されるデータ出力信号２１４と
反転データ出力信号２２６を、それぞれＮＭＯＳトラン
ジスタ３１０および３２０のゲートに入力する。ＮＭＯ
Ｓトランジスタ３１０と３２０は差動対を構成してお
り、クロスカップルされたＰＭＯＳトランジスタ３３０
と３４０をあわせて、ＮＭＯＳトランジスタ３１０およ
び３２０のゲート入力に生じた電位差を増幅することが
出来る。クロック入力端子３３１からはクロック信号２
３１が入力される。クロック信号２３１がハイレベルで
ある間は、ＮＭＯＳトランジスタ３６０がオンとなり、
センスアンプ２３０は増幅動作を行なうことができる。
クロック信号２３１がローレベルである間はＰＭＯＳト
ランジスタ３５０がオンとなり、センスアンプ２３０は
イコライズされる。

【００１５】図３に示したセンスアンプ２３０の特徴
は、データ信号入力端子３１４と反転データ入力端子３
２６からそれぞれ入力されるデータ出力信号２１４と反
転データ出力信号２２６が、差動対を構成するＮＭＯＳ
トランジスタ３１０、３２０のゲートに入力されるだけ
で、何ら帰還を掛けられていないという点にある。ま
た、もう一つの特徴は、ＰＭＯＳトランジスタ３３０と
３４０のクロスカップルにより、増幅データ出力信号２
３４と反転増幅データ出力信号２３６の信号レベルが電
源電圧レベルと接地電圧レベルでフルスウィングすると
いう点である。

【００１６】図４は、図２に示した本発明によるＮＭＯ
Ｓパストランジスタ回路の実施例を例にとって、本発明
によるＮＭＯＳパストランジスタ回路の制御方法の実施
例を説明するためのタイミング図である。図４におい
て、ＶＤＤとは電源電圧を指し、ＶｔとはＮＭＯＳトラ
ンジスタの閾値電圧を指す。以下、図２、図３、図４を
参照しながら本発明によるＮＭＯＳパストランジスタ回
路の制御方法の実施例について説明する。クロック信号
２３１がローレベルの時をプリチャージ期間、ハイレベ
ルの時を評価期間と呼ぶ。プリチャージ期間において
は、データ出力信号２１４と反転データ出力信号２２６
が共にハイレベルとなるように、データ入力信号２１
１、反転データ入力信号２２３、制御入力信号２０２の
入力信号値を定める。図４に示した実施例では、例とし
て、ａ〜ｅとａ＿〜ｅ＿が全てハイレベルであるように
している。これにより、データ出力信号２１４と反転デ
ータ出力信号２２６が共にハイレベルとなる。ここで、
信号値のハイレベルに対応する電圧レベルはＶＤＤ−Ｖ
ｔである。同じくプリチャージ期間において、センスア
ンプ２３０はイコライズされている。評価期間において
は、データ入力信号２１１、反転データ入力信号２２
３、制御入力信号２０２には、それぞれ所望の信号値が
入力される。これに応じて、データ出力信号２１４と反
転データ出力信号２２６のどちらかがハイレベルからロ
ーレベルへの遷移を始める。センスアンプ２３０はこの
ようにして生じた電位差を増幅し、出力データとして、
増幅データ出力信号２３４、すなわちｆを、反転出力デ
ータとして反転増幅データ信号出力信号２３６、すなわ
ちｆ＿を出力する。プリチャージ期間においてセンスア
ンプ２３０がイコライズされており、かつデータ出力信
号２１４と反転データ出力信号２２６もハイレベルにイ
コライズされているため、センスアンプ２３０は高速に
増幅動作を行なうことが可能である。

【００１７】図５は本発明によるＮＭＯＳパストランジ
スタ回路に基づくＮＭＯＳパストランジスタ回路を用い
た１ビットの全加算器の実施例を示す回路図である。図
５において、Ｇは桁上げ生成信号、Ｐは桁上げ伝搬信
号、Ｃｉは桁上げ入力信号、Ｓは加算結果信号、Ｃｏは
桁上げ出力信号を意味する。Ｓが二つの１ビット数Ａと
Ｂと桁上げ入力信号Ｃｉの加算結果信号であるとする
と、ＧはＡとＢの論理積として、ＰはＡとＢの排他的論
理和としてそれぞれ求められる信号である。また、Ｓは
ＣｉとＰの排他的論理和をとることにより、ＣｏはＰと
Ｃｉの論理積をとりこれとＧの論理和をとることにより
求められる。本発明による１ビットの全加算器の実施例
は、第１のＮＭＯＳパストランジスタツリー５１０のデ
ータ入力信号５１１としてＣｉ、Ｃｉ＿、Ｇを入力し、
第２のＮＭＯＳパストランジスタツリー５２０の反転デ
ータ入力信号５２３としてＣｉ＿、Ｃｉ、Ｇ＿を入力し
ている。また、第１及び第２のＮＭＯＳパストランジス
タツリー５１０及び５２０の制御入力信号５０２として
Ｐ、Ｐ＿を入力している。図５中に示したＮＭＯＳパス
トランジスタツリーは、上に記した論理式関係に対応し
て、それぞれ、データ出力信号５１４としてＳを、反転
データ出力信号５２６としてＳ＿を、データ通過信号５
１５としてＣｏを、反転データ通過信号５２５としてＣ
ｏ＿を出力する。この際、ＰとＧの論理積が、ＰとＧの
上記の性質により、０になることを利用している。セン
スアンプ５３０には、例として、図３の実施例で示した
センスアンプを用いている。

【００１８】図５の１ビット加算器の実施例の動作は、
以下に説明するように、本発明によるＮＭＯＳパストラ
ンジスタ回路の制御方式に基づいている。まず、クロッ
ク信号５３１がローレベルであるプリチャージ期間にお
いては、データ出力信号５１４、反転データ出力信号５
２６、データ通過信号５１５、反転データ通過信号５２
５がすべてハイレベルになるようにデータ入力信号５１
１、反転データ入力信号５２３、制御入力信号５０２を
入力する必要がある。このために、本実施例ではプリチ
ャージ期間中にＣｉ、Ｃｉ＿、Ｇ、Ｇ＿、Ｐ、Ｐ＿が全
てハイレベルであるとする。評価期間中にそれぞれの入
力から所望の信号値を入力することにより、データ出力
信号５１４と反転データ出力信号５２３にＳとＳ＿の論
理値が現れ、これをセンスアンプ５３０で増幅すること
により、増幅データ出力５３４としてＳを、反転増幅デ
ータ出力５３６としてＳ＿を得る。

【００１９】図６は本発明によるＮＭＯＳパストランジ
スタ回路に基づくＮＭＯＳパストランジスタ回路を用い
たＮビットの加算器の実施例を示すブロック図である。
図６において、本発明によるＮビットの加算器の実施例
は、図５の実施例で示した１ビットの全加算器６１０を
Ｎ個接続して構成される。図６では、１ビットの全加算
器６１０に対して、データ入力信号、反転データ入力信
号を併せて相補データ入力信号として記載することにす
る。ｉ桁目（ｉはＮ未満の正整数）の１ビットの全加算
器６１０−ｉは、相補データ入力信号として、Ｇ
（ｉ）、Ｃ（ｉ−１）、Ｃ（ｉ−１）＿、Ｇ（ｉ）＿を
受け、制御入力信号としてＰ（ｉ）、Ｐ（ｉ）＿を受け
る。また増幅データ出力信号及び反転増幅データ出力信
号としてＳ（ｉ）、Ｓ（ｉ）＿をそれぞれ出力し、デー
タ通過信号及び反転データ通過信号としてＣ（ｉ）、Ｃ
（ｉ）＿をそれぞれ出力する。

【００２０】図６のＮビット加算器の実施例の動作は、
以下に図６と図５を用いて説明するように、本発明によ
るＮＭＯＳパストランジスタ回路の制御方式に基づいて
いる。まず、クロック信号５３１がローレベルであるプ
リチャージ期間においては、全ての桁に対するＧ、Ｇ
＿、Ｐ、Ｐ＿、及びＣ（０）、Ｃ（０）＿をハイレベル
にする。ここでＣ（０）は１ビット目に対する桁上げ入
力信号である。これにより、プリチャージ期間におい
て、全ての１ビットの全加算器６１０内のデータ出力信
号５１４、反転データ出力信号５２６、データ通過信号
５１５、反転データ通過信号５２５がハイレベルにな
る。評価期間においては、所望の信号値が各入力信号に
与えられる。評価期間において、最も時間が掛かる信号
経路としては、Ｃ（０）およびＣ（０）＿が全ての１ビ
ットの全加算器６１０内の第１及び第２のＮＭＯＳパス
トランジスタツリー５１０及び５２０を通過し、Ｎビッ
ト目の１ビットの全加算器６１０−Ｎにおいて、Ｓ
（Ｎ）、Ｓ（Ｎ）＿の計算に利用される場合が考えられ
る。この場合、１ビットの全加算器６１０−１〜６１０
−（Ｎ−１）を通過してきたＣ（０）及びＣ（０）＿
が、１ビットの全加算器６１０−Ｎにおいてデータ出力
信号５１４と反転データ出力信号５２６に電位差を生
じ、この電位差がセンスアンプ５３０で増幅され、出力
される。

【００２１】

【発明の効果】本発明によるＮＭＯＳパストランジスタ
回路は、ＮＭＯＳパストランジスタツリー回路の出力と
して得られる鈍った信号波形をセンスアンプにより高速
にフルスウィングさせることを特徴とする。ここで、セ
ンスアンプによる増幅が高速である第１の理由は、デー
タ出力信号と反転データ出力信号を相補的な入力として
利用して増幅していることにある。更に第２の理由は、
データ出力信号と反転データ出力信号の双方をプリチャ
ージ期間においてハイレベルにイコライズしているから
であり、これにより評価期間において両者の間の生じる
微小電位差を検出して増幅することが可能になることに
ある。更に第３の理由は、データ出力信号と反転データ
出力信号をセンスアンプを構成とするＭＯＳトランジス
タ差動対のゲート入力として受けているからである。な
ぜならば、これにより、データ出力信号と反対データ出
力信号に帰還が掛からないため、ＮＭＯＳパストランジ
スタツリー回路の出力とセンスアンプの増幅データ出力
との間で干渉が起こらないという利点があるからであ
り、更に出力容量が小さくて済むという利点があるから
である。

【００２２】従来技術のＮＭＯＳパストランジスタ回路
においては、出力信号の立ち下がりもしくは立ち上がり
の開始時間は早いものの、信号波形が鈍っているため、
立ち下がりに要する時間が長くなるという問題があっ
た。この問題はＮＭＯＳパストランジスタの接続段数を
増やすほど顕著である。本発明によるＮＭＯＳパストラ
ンジスタ回路の構成方法と制御方法には、上記のような
高速化に適した利点があるため、このような問題が解決
し、多段接続のＮＭＯＳパストランジスタ回路に対して
も高速な動作を実現することが出来る。また、本発明に
よるＮＭＯＳパストランジスタ回路を用いて、加算器を
構成し制御することにより、高速な加算器を実現するこ
とが可能である。

【００２３】なお、図２の実施例の説明において、プリ
チャージ期間中に、全てのデータ入力信号２１１、反転
データ入力信号２２３、制御入力信号２０２をハイレベ
ルとしている。しかし、データ出力信号２１４と反転デ
ータ出力信号２２６がハイレベルになるのであれば、こ
れらの入力信号は他の値でも良い。また、図３にセンス
アンプの実施例を示したが、本発明によるＮＭＯＳパス
トランジスタ回路におけるセンスアンプは、増幅出力信
号並びに反転データ出力信号がフルスウィングすること
と、データ入力信号並びに反転データ入力信号がＭＯＳ
トランジスタ差動対のゲートに入力されることを特徴と
するものであり、図３の実施例に何ら限定されるもので
はない。更に、図５の実施例においては、Ｇをデータ入
力信号５１１として与えている。しかし、ＧはＡとＢの
論理積で与えられるので、この論理積をもパストランジ
スタツリー回路５１０の一部として実現することも可能
である。

【図面の簡単な説明】

【図１】本発明によるＮＭＯＳパストランジスタ回路の
第１の実施例を示すブロック図である。

【図２】本発明によるＮＭＯＳパストランジスタ回路の
第２の実施例を示す回路図である。

【図３】図２の実施例におけるセンスアンプ２３０の実
施例を示す回路図である。

【図４】図２の実施例を例にとり、本発明によるＮＭＯ
Ｓパストランジスタ回路の制御方法の実施例を示すタイ
ミング図である。

【図５】本発明によるＮＭＯＳパストランジスタ回路に
基づく１ビットの全加算器の実施例を示した回路図であ
る。

【図６】Ｎビットの加算器の実施例を示した回路図であ
る。

【図７】ＮＭＯＳパストランジスタ回路の従来技術の例
を示した説明図である。

【符号の説明】

１０１データ信号入力端子１０２制御信号入力端子１０３反転データ信号入力端子１０４増幅データ信号出力端子１０５データ通過信号出力端子１０６反転増幅データ信号出力端子１０７反転データ通過信号出力端子１１０第１のＮＭＯＳパストランジスタツリー回路１２０第２のＮＭＯＳパストランジスタツリー回路１３０センスアンプ

Claims

【特許請求の範囲】

【請求項１】ＮＭＯＳパストランジスタを用いてツリ
ー状に構成される回路であって、複数のデータ入力信号
と複数の制御入力信号とを入力として有し、前記データ
入力信号がＮＭＯＳパストランジスタを通過するか否か
を前記制御入力信号で制御し、データ出力信号と複数の
データ通過信号を出力として生成する第１のＮＭＯＳパ
ストランジスタツリー回路と、ＮＭＯＳパストランジス
タを用いてツリー状に構成される回路であって、複数の
反転データ入力信号と前記複数の制御入力信号を入力と
して有し、反転データ出力信号と複数の反転データ通過
信号を出力として生成する第２のＮＭＯＳパストランジ
スタツリー回路と、前記データ出力信号と前記反転デー
タ出力信号を入力とし、電源電圧レベルと接地電圧レベ
ルでフルスウィングをする増幅データ出力信号と反転増
幅データ出力信号を出力とするセンスアンプであって、
前記データ出力信号と前記反転データ出力信号がセンス
アンプを構成するＭＯＳトランジスタ差動対のゲートに
入力される構成をとることを特徴とするセンスアンプと
から構成されることを特徴とするＮＭＯＳパストランジ
スタ回路。
【請求項２】請求項１に記載のＮＭＯＳパストランジ
スタ回路を複数個用い、ある前記ＮＭＯＳパストランジ
スタ回路の前記データ通過信号を別の前記ＮＭＯＳパス
トランジスタ回路の前記データ入力信号とし、ある前記
ＮＭＯＳパストランジスタ回路の前記反転データ通過信
号を別の前記ＮＭＯＳパストランジスタ回路の前記反転
データ入力信号とすることを特徴とするＮＭＯＳパスト
ランジスタ回路。
【請求項３】請求項１または２に記載のＮＭＯＳパス
トランジスタ回路において、プリチャージ期間と評価期
間の二つの動作期間を有し、前記プリチャージ期間にお
いては、前記第１のＮＭＯＳパストランジスタツリー回
路の前記データ出力信号と前記データ通過信号、及び前
記第２のＮＭＯＳパストランジスタツリー回路の前記反
転データ出力信号と前記反転データ通過信号のそれぞれ
がハイレベルになるように、前記データ入力信号と前記
反転データ入力信号、及び前記制御入力信号の入力信号
値を与え、前記評価期間においては、前記データ入力信
号に所望のデータ信号値を入力し、前記反転データ入力
信号に前記データ信号値の反転値を入力し、前記制御入
力信号に所望の制御信号値を入力することにより、正補
の出力データを前記増幅データ出力信号および前記反転
増幅データ出力信号よりそれぞれ得ることを特徴とする
ＮＭＯＳパストランジスタ回路。
【請求項４】請求項１または３に記載のＮＭＯＳパス
トランジスタ回路を用いた１ビットの全加算器であっ
て、桁上げ入力信号と反転桁上げ入力信号と桁上げ生成
信号とを前記第１のＮＭＯＳパストランジスタツリーの
前記データ入力信号とし、前記反転桁上げ入力信号と前
記桁上げ入力信号と反転桁上げ生成信号とを前記第２の
ＮＭＯＳパストランジスタツリーの前記反転データ入力
信号とし、桁上げ伝搬信号と反転桁上げ伝搬信号を前記
第１及び第２のＮＭＯＳパストランジスタツリーの前記
制御信号入力とし、前記データ出力信号として１ビット
の全加算結果を得、前記反転データ出力信号として１ビ
ットの反転全加算結果を得ることと、前記データ通過信
号として桁上げ出力信号を得、前記反転データ通過信号
として反転桁上げ出力信号を得ることを特徴とする１ビ
ットの全加算器。
【請求項５】請求項４に記載の１ビットの全加算器を
用いたＮビット（Ｎは正整数）の加算器であって、各桁
の加算を前記１ビットの全加算器で行ない、ｉ桁目の前
記１ビットの全加算器（ｉはＮ未満の正整数）の前記デ
ータ通過信号、すなわち前記桁上げ出力信号を（ｉ＋
１）桁目の前記１ビットの全加算器の前記桁上げ入力信
号とし、ｉ桁目の前記１ビットの全加算器の前記反転デ
ータ通過信号、すなわち前記反転桁上げ出力信号を（ｉ
＋１）桁目の前記１ビットの全加算器の前記反転桁上げ
入力信号とすることを特徴とするＮビットの加算器。