JPH0436829A - 全加算回路 - Google Patents
全加算回路Info
- Publication number
- JPH0436829A JPH0436829A JP14319490A JP14319490A JPH0436829A JP H0436829 A JPH0436829 A JP H0436829A JP 14319490 A JP14319490 A JP 14319490A JP 14319490 A JP14319490 A JP 14319490A JP H0436829 A JPH0436829 A JP H0436829A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- exclusive
- circuit
- outputs
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明ζよ 半導体集積回路において小規模かつ高速に
動作する全加算回路に関する。
動作する全加算回路に関する。
従来の技術
第４図ζよ 従来の技術による全加算回路の構成図を示
すものである。以下、図面にしたがって従来の技術によ
る全加算回路の動作を説明する。
すものである。以下、図面にしたがって従来の技術によ
る全加算回路の動作を説明する。
図において、Ａ、Ｂ、Ｃは入力信号、Ｓ ｏ ｕ、 ｔ
は和信号、Ｃｏｕｔは桁」二げ信号、 １，２は排他的
論理和ゲート、４．５は論理積ゲート、 ６は論理和ゲ
ート、 ２１，２２，２３，２４．２５は端子である。
は和信号、Ｃｏｕｔは桁」二げ信号、 １，２は排他的
論理和ゲート、４．５は論理積ゲート、 ６は論理和ゲ
ート、 ２１，２２，２３，２４．２５は端子である。
Ｉ子２１，２２．２３にはそれぞれ入力信号Ａ、Ｂ、Ｃ
が入力される。排他的論理和ゲー１−１は入力信号Ａと
入力信号Ｂを人力し 第１の排他的論理和信号を出力す
る。排他的論理和ゲート２は第１の排他的論理和信号と
入力信号Ｃを入カレ 第２の排他的論理和信号を出力し
、これを端子２４に和信号Ｓ ０１Ｊ、 ｔとして出力
する。これと同時に 論理積ゲー１−４は第１の排他的
論理和信号と入力信号Ｃを入力Ｌ 第１の論理積信号を
出力し 論理積ゲート５は入力信号Ａと入力信号Ｂを人
力し第２の論理積信号を出力する。論理和ゲート６は第
１の論理積信号と第２の論理積信号を入力し論理和信号
を出力し これを端子２５に桁上げ信号Ｃｃ）ｕ ｔと
して出力する。
が入力される。排他的論理和ゲー１−１は入力信号Ａと
入力信号Ｂを人力し 第１の排他的論理和信号を出力す
る。排他的論理和ゲート２は第１の排他的論理和信号と
入力信号Ｃを入カレ 第２の排他的論理和信号を出力し
、これを端子２４に和信号Ｓ ０１Ｊ、 ｔとして出力
する。これと同時に 論理積ゲー１−４は第１の排他的
論理和信号と入力信号Ｃを入力Ｌ 第１の論理積信号を
出力し 論理積ゲート５は入力信号Ａと入力信号Ｂを人
力し第２の論理積信号を出力する。論理和ゲート６は第
１の論理積信号と第２の論理積信号を入力し論理和信号
を出力し これを端子２５に桁上げ信号Ｃｃ）ｕ ｔと
して出力する。
発明が解決しようとする課題
しかしながら上記のような構成の全加算回路で（よ 桁
」二げ信号（：ｏｕ ｔの生成に論理ゲートを用いる必
要があり、乗算装置のような全加算回路を多く用いた演
算装置の規模を増大させる可能性があっに 本発明はかかる点に鑑収 従来の回路と同等の速度で従
来の回路より小規模な全加算回路を提供することを目的
とする。
」二げ信号（：ｏｕ ｔの生成に論理ゲートを用いる必
要があり、乗算装置のような全加算回路を多く用いた演
算装置の規模を増大させる可能性があっに 本発明はかかる点に鑑収 従来の回路と同等の速度で従
来の回路より小規模な全加算回路を提供することを目的
とする。
課題を解決するための手段
本発明の全加算回路は 第１の入力信号と第２の入力信
号を人力とし 第１の排他的論理和信号を出力する第１
の回路と、第１の排他的論理和信号と第３の入力信号を
人力し 第２の排他的論理和信号を和信号として出力す
る第２の回路と、第１の排他的論理和信号により第１の
入力信号と第３の入力信号を選択し 出力を桁」二げ信
号として出力する第３の回路とを備えたものである。
号を人力とし 第１の排他的論理和信号を出力する第１
の回路と、第１の排他的論理和信号と第３の入力信号を
人力し 第２の排他的論理和信号を和信号として出力す
る第２の回路と、第１の排他的論理和信号により第１の
入力信号と第３の入力信号を選択し 出力を桁」二げ信
号として出力する第３の回路とを備えたものである。
作用
本発明の全加算回路は前記した構成により、桁」二げ信
号の生成を２人力１出力の選択回路で行うため、従来の
回路と同じ論理段数で従来の回路より小規模な回路にす
ることができる。
号の生成を２人力１出力の選択回路で行うため、従来の
回路と同じ論理段数で従来の回路より小規模な回路にす
ることができる。
実施例
（実施例１）
第１図は本発明の第１の実施例における全加算回路の構
成図を示すものである。以下、図面にしたがって本発明
の第１の実施例における全加算回路の動作について説明
する。
成図を示すものである。以下、図面にしたがって本発明
の第１の実施例における全加算回路の動作について説明
する。
図において、Ａ、 、 Ｂ 、 Ｃは入力信号、５ｏｕ
ｔは和信号、Ｃｏ ｕ ｔは桁−にげ信号、ＣＴ ＲＩ
−は制御信号、 １，２は排他的論理和ゲート、 ３は
制御信号ＣＴＲＬにより制御され２入力信号のうちいず
れか１つを選択して出力する選択同区 ２＋、２２゜２
３．２４．．２５は端子である。
ｔは和信号、Ｃｏ ｕ ｔは桁−にげ信号、ＣＴ ＲＩ
−は制御信号、 １，２は排他的論理和ゲート、 ３は
制御信号ＣＴＲＬにより制御され２入力信号のうちいず
れか１つを選択して出力する選択同区 ２＋、２２゜２
３．２４．．２５は端子である。
端子２１，２２．２３にはそれぞれ入力信号Ａ、Ｂ、Ｃ
が入力される。排他的論理和ゲート１は入力信号Ａと入
力信号Ｂを人力し 第１の排他的論理和信号を出力する
。排他的論理和ゲート２は第１の排他的論理和信号と入
力信号Ｃを入力］−第２の排他的論理和信号を出力し
これを端子２４に和信号Ｓ Ｏ１１ｔとして出力する。
が入力される。排他的論理和ゲート１は入力信号Ａと入
力信号Ｂを人力し 第１の排他的論理和信号を出力する
。排他的論理和ゲート２は第１の排他的論理和信号と入
力信号Ｃを入力］−第２の排他的論理和信号を出力し
これを端子２４に和信号Ｓ Ｏ１１ｔとして出力する。
これと同時（へ 第１の排他的論理和信号が選択回路３
を制御し 入力信号Ｂと入力信号Ｃのうちいずれか一方
を選択して出力し これを端子２５に桁上げ信号Ｃｏｕ
１として出力する。
を制御し 入力信号Ｂと入力信号Ｃのうちいずれか一方
を選択して出力し これを端子２５に桁上げ信号Ｃｏｕ
１として出力する。
ここで、選択回路３の一例を第２図に示机 図において
、Ｂ、Ｃは入力信号、Ｃｏｕ ｔは出力信号、ＣＴＲＬ
は制御信号、７，８は伝達ゲート、 １１は否定論理ゲ
ート、 ２２，２３，２５．２６は端子である。
、Ｂ、Ｃは入力信号、Ｃｏｕ ｔは出力信号、ＣＴＲＬ
は制御信号、７，８は伝達ゲート、 １１は否定論理ゲ
ート、 ２２，２３，２５．２６は端子である。
端子２２．２３にはそれぞれ入力信号Ｂ、Ｃが人力され
る。端子２６には制御信号ＣＴ ＲＬが人力される。こ
こで、制御信号ＣＴ ＲＬが論理″″０″の隊 伝達ゲ
ート７と否定論理ゲート１１により、入力信号Ｂを出力
し 制御信号ＣＴＲＬが論理′″ビ″のｌ放 伝達ゲ
ー１−８と否定論理ゲート１１により、入力信号Ｃを出
力し これらを端子２５に出力信号Ｃｏｕｔとして出力
する。
る。端子２６には制御信号ＣＴ ＲＬが人力される。こ
こで、制御信号ＣＴ ＲＬが論理″″０″の隊 伝達ゲ
ート７と否定論理ゲート１１により、入力信号Ｂを出力
し 制御信号ＣＴＲＬが論理′″ビ″のｌ放 伝達ゲ
ー１−８と否定論理ゲート１１により、入力信号Ｃを出
力し これらを端子２５に出力信号Ｃｏｕｔとして出力
する。
以上のように本発明の第１の実施例における全加算回路
で（よ 桁上げ信号の生成を選択回路で行った教 桁上
げ信号の生成に論理ゲートを用いていた従来の全加算回
路と同じ論理段数で回路を小規模に構成することができ
る。
で（よ 桁上げ信号の生成を選択回路で行った教 桁上
げ信号の生成に論理ゲートを用いていた従来の全加算回
路と同じ論理段数で回路を小規模に構成することができ
る。
（実施例２）
第３図は本発明の′ｆＪ２の実施例における全加算回路
の構成図を示すものである。以下、図面にしたがって本
発明の第２の実施例における全加算回路の動作について
説明する。
の構成図を示すものである。以下、図面にしたがって本
発明の第２の実施例における全加算回路の動作について
説明する。
図において、Ａ、 、 Ｂ 、 Ｃは入力信号、Ａ、
、 Ｂ 、 Ｃはそれぞれ入力信号Ａ、Ｂ、Ｃの反転信
−１％ Ｓ Ｏｕ ｔは和信号、Ｓｏｕ ｔは和信号
５Ｏｕｔの反転信号、Ｃｏｕｔは桁上げ信−ＩＮ Ｃ
ｏ ｕ ｔは桁上げ信号Ｃ０１１ｔの反転信号、 ６］
、６２は排他的論理和回路、６３は制御信号により制御
され２入力信号のうちいずれか１つを選択して出力する
選択回路、 ３１．３２，３３，３４，３５，３６，３
７，３８，３９．４０は端子、 ５ ］、 、 ５２は
信号線である。
、 Ｂ 、 Ｃはそれぞれ入力信号Ａ、Ｂ、Ｃの反転信
−１％ Ｓ Ｏｕ ｔは和信号、Ｓｏｕ ｔは和信号
５Ｏｕｔの反転信号、Ｃｏｕｔは桁上げ信−ＩＮ Ｃ
ｏ ｕ ｔは桁上げ信号Ｃ０１１ｔの反転信号、 ６］
、６２は排他的論理和回路、６３は制御信号により制御
され２入力信号のうちいずれか１つを選択して出力する
選択回路、 ３１．３２，３３，３４，３５，３６，３
７，３８，３９．４０は端子、 ５ ］、 、 ５２は
信号線である。
端子３１，３３．３６にはそれぞれ入力信号Ａ、Ｂ、Ｃ
が入力される。端子３２，３４．３５にはそれぞれ入力
信号Ａ、Ｂ、Ｃの反転信号Ａ、 、 Ｂ 、 Ｃが入力
される。排他的論理和回路６１ｉ’！、 入力信号を
伝達させる４つのｎチャネルトランジスタと出力信号の
電位を保つための２つのｐチャネルトランジスタより構
成され 入力信号Ａ及び入力信号Ａの反転信号Ａと、入
力信号Ｂ及び入力信号Ｂの反転信号Ｂを人力Ｌ 第１の
排他的論理和信号及び第１の排他的論理和信号の反転信
号をそれぞれ信号線５１．５２に出力する。排他的論理
和回路６２（よ排他的論理和回路６１と同じく４つのｎ
チャネルトランジスタと２つのｎチャネルトランジスタ
より構成され 第１の排他的論理和信号及び第１の排他
的論理和信号の反転信号と、入力信号Ｃ及び入力信号Ｃ
の反転信号Ｃを人力し 第２の排他的論理和信号及び第
２の排他的論理和信号の反転信号を出力し これらをそ
れぞれ出力信号の電位を確保するための否定論理和ゲー
）４１，４２を介して端子３７．３８に和信号Ｓ ０１
１ を及び和信号Ｓ。
が入力される。端子３２，３４．３５にはそれぞれ入力
信号Ａ、Ｂ、Ｃの反転信号Ａ、 、 Ｂ 、 Ｃが入力
される。排他的論理和回路６１ｉ’！、 入力信号を
伝達させる４つのｎチャネルトランジスタと出力信号の
電位を保つための２つのｐチャネルトランジスタより構
成され 入力信号Ａ及び入力信号Ａの反転信号Ａと、入
力信号Ｂ及び入力信号Ｂの反転信号Ｂを人力Ｌ 第１の
排他的論理和信号及び第１の排他的論理和信号の反転信
号をそれぞれ信号線５１．５２に出力する。排他的論理
和回路６２（よ排他的論理和回路６１と同じく４つのｎ
チャネルトランジスタと２つのｎチャネルトランジスタ
より構成され 第１の排他的論理和信号及び第１の排他
的論理和信号の反転信号と、入力信号Ｃ及び入力信号Ｃ
の反転信号Ｃを人力し 第２の排他的論理和信号及び第
２の排他的論理和信号の反転信号を出力し これらをそ
れぞれ出力信号の電位を確保するための否定論理和ゲー
）４１，４２を介して端子３７．３８に和信号Ｓ ０１
１ を及び和信号Ｓ。
ｕｔの反転信号５ｏｕｔとして出力する。また選択回路
６３（よ 入力信号を伝達させる４つのｎチャネルトラ
ンジスタと出力の電位を保つためのｎチャネルトランジ
スタより構成され 第１の排他的論理和信号が論理１１
０１１及び第１の排他的論理和信号の反転信号が論理″
′ ビ′の隊 入力信号Ｂ及び入力信号Ｂの反転信号Ｂ
を出力し 第１の排他的論理和信号か論理”″ ｌ″′
及び第１の排他的論理和信号の反転信号が論理″′０″
″の隊 入力信号Ｃ及び入力信号Ｃの反転信号Ｃを出力
し これらをそれぞれ否定論理和ゲート４３．４４を介
して端子３９．４０に桁上げ信号Ｃｏｕｔ及び桁上げ信
号Ｃｏｕ ｔの反転信号Ｃｏｕｔとして出力する。
６３（よ 入力信号を伝達させる４つのｎチャネルトラ
ンジスタと出力の電位を保つためのｎチャネルトランジ
スタより構成され 第１の排他的論理和信号が論理１１
０１１及び第１の排他的論理和信号の反転信号が論理″
′ ビ′の隊 入力信号Ｂ及び入力信号Ｂの反転信号Ｂ
を出力し 第１の排他的論理和信号か論理”″ ｌ″′
及び第１の排他的論理和信号の反転信号が論理″′０″
″の隊 入力信号Ｃ及び入力信号Ｃの反転信号Ｃを出力
し これらをそれぞれ否定論理和ゲート４３．４４を介
して端子３９．４０に桁上げ信号Ｃｏｕｔ及び桁上げ信
号Ｃｏｕ ｔの反転信号Ｃｏｕｔとして出力する。
以上のように本発明の第２の実施例における全加算回路
で（よ 桁上げ信号の生成を４つのｎチャネルトランジ
スタと２つのｎチャネルトランジスタより構成される選
択回路で行うため、桁」−げ信号の生成を和信号の生成
と同等の速度で行うことができ、さらに 回路を小規模
に構成することができる。
で（よ 桁上げ信号の生成を４つのｎチャネルトランジ
スタと２つのｎチャネルトランジスタより構成される選
択回路で行うため、桁」−げ信号の生成を和信号の生成
と同等の速度で行うことができ、さらに 回路を小規模
に構成することができる。
発明の詳細
な説明したように本発明によれば 従来の回路と同等の
速度で従来の回路より小規模な全加算回路を提供するこ
とができ、その実用的効果は犬き０゜
速度で従来の回路より小規模な全加算回路を提供するこ
とができ、その実用的効果は犬き０゜
第１図は本発明における実施例１の全加算回路の構成図
第２図は第１図の選択回路の構成医第３図は本発明に
おける実施例２の全加算回路の構成図 第４図は従来の
技術による全加算回路の構成図である。 Ａ、Ｂ、Ｃ・・・入力信号、５ｏｕｔ・・・和信号、Ｃ
。 ｕｔ・・・桁上げ信号、 Ｉ、２・・・排他的論理和ゲ
ート、３・・・選択回路。 代理人の氏名 弁理士 粟野重孝 はか１名Ｑ− １〇−
第２図は第１図の選択回路の構成医第３図は本発明に
おける実施例２の全加算回路の構成図 第４図は従来の
技術による全加算回路の構成図である。 Ａ、Ｂ、Ｃ・・・入力信号、５ｏｕｔ・・・和信号、Ｃ
。 ｕｔ・・・桁上げ信号、 Ｉ、２・・・排他的論理和ゲ
ート、３・・・選択回路。 代理人の氏名 弁理士 粟野重孝 はか１名Ｑ− １〇−
Claims (2)
- （１）第１の入力信号と第２の入力信号を入力し、第１
の排他的論理和信号を出力する第１の回路と、前記第１
の排他的論理和信号と第３の入力信号を入力し、第２の
排他的論理和信号を和信号として出力する第２の回路と
、前記第１の排他的論理和信号により前記第１の入力信
号と前記第３の入力信号を選択し、出力を桁上げ信号と
して出力する第３の回路とを備えたことを特徴とする全
加算回路。 - （２）第１の入力信号及び前記第１の入力信号の反転信
号と、第２の入力信号及び第２の入力信号の反転信号を
入力し、第１の排他的論理和信号及び前記第１の排他的
論理和信号の反転信号を出力する第１の回路と、 前記第１の排他的論理和信号及び前記第１の排他的論理
和信号の反転信号と、第３の入力信号及び前記第３の入
力信号の反転信号を入力し、第２の排他的論理和信号及
び前記第２の排他的論理和信号の反転信号を和信号及び
前記和信号の反転信号として出力する第２の回路と、 前記第１の排他的論理和信号及び前記第１の排他的論理
和信号の反転信号の少なくともいずれか一方により、前
記第１の入力信号及び前記第１の入力信号の反転信号と
、前記第３の入力信号及び前記第３の入力信号の反転信
号を選択し、出力を桁上げ信号及び前記桁上げ信号の反
転信号として出力する第３の回路とを備えたことを特徴
とする全加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14319490A JPH0436829A (ja) | 1990-05-31 | 1990-05-31 | 全加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14319490A JPH0436829A (ja) | 1990-05-31 | 1990-05-31 | 全加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0436829A true JPH0436829A (ja) | 1992-02-06 |
Family
ID=15333056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14319490A Pending JPH0436829A (ja) | 1990-05-31 | 1990-05-31 | 全加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0436829A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200257A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｎｍｏｓパストランジスタ回路と加算器 |
-
1990
- 1990-05-31 JP JP14319490A patent/JPH0436829A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200257A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｎｍｏｓパストランジスタ回路と加算器 |
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