JPH04283829A - 全加算器 - Google Patents
全加算器Info
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- JPH04283829A JPH04283829A JP4716491A JP4716491A JPH04283829A JP H04283829 A JPH04283829 A JP H04283829A JP 4716491 A JP4716491 A JP 4716491A JP 4716491 A JP4716491 A JP 4716491A JP H04283829 A JPH04283829 A JP H04283829A
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、全加算器に関する。よ
り詳細には、本発明は、入力された２つの１ビットディ
ジタル入力データと桁上げ入力データから加算出力デー
タと桁上げ出力データを出力する全加算器であって、特
に、処理速度の早い全加算器の構造に関する。
り詳細には、本発明は、入力された２つの１ビットディ
ジタル入力データと桁上げ入力データから加算出力デー
タと桁上げ出力データを出力する全加算器であって、特
に、処理速度の早い全加算器の構造に関する。
【０００２】
【従来の技術】従来この種の全加算器は図４に示すよう
に、第１，第２の入力端子４２，４３に入力される２つ
の１ビットディジタル入力データの加算出力データと第
３の入力端子４４に入力される桁上げ出力データを第１
，第２の出力端子４８，４９からそれぞれ出力する場合
に、入力された２つの１ビットディジタル入力データを
排他的論理和回路４５に加えて得られる排他的論理和と
桁上げ入力データとを排他的論理和回路５０に加えて得
られる排他的論理和を加算出力データとして第１の出力
端子４８から出力し、入力された２つの１ビットディジ
タル入力データを論理積回路４６に加えて得られる論理
積と、出力された２つの１ビットディジタル入力データ
を排他的論理和回路４５に加えて得られる排他的論理和
と桁上げ入力データとを論理積回路４７に加えて得られ
る論理積とを論理和回路５１に加えて得られる論理和を
桁上げ出力データとして第２の出力端子４９から出力す
る構成になっていた。
に、第１，第２の入力端子４２，４３に入力される２つ
の１ビットディジタル入力データの加算出力データと第
３の入力端子４４に入力される桁上げ出力データを第１
，第２の出力端子４８，４９からそれぞれ出力する場合
に、入力された２つの１ビットディジタル入力データを
排他的論理和回路４５に加えて得られる排他的論理和と
桁上げ入力データとを排他的論理和回路５０に加えて得
られる排他的論理和を加算出力データとして第１の出力
端子４８から出力し、入力された２つの１ビットディジ
タル入力データを論理積回路４６に加えて得られる論理
積と、出力された２つの１ビットディジタル入力データ
を排他的論理和回路４５に加えて得られる排他的論理和
と桁上げ入力データとを論理積回路４７に加えて得られ
る論理積とを論理和回路５１に加えて得られる論理和を
桁上げ出力データとして第２の出力端子４９から出力す
る構成になっていた。
【０００３】かかる従来の全加算器を用いて、２つの１
ビット入力データの加算出力データと桁上げ出力データ
を出力する場合について説明する。まず、２つの１ビッ
ト入力データは各第１，第２の入力端子４２，４３から
入力され、これらを排他的論理和回路４５に加えて得ら
れる排他的論理和と入力端子４４から入力された桁上げ
入力データとを排他的論理和回路５０で排他的論理和を
とり、出力端子４８から、加算コードとして出力される
。桁上げ出力データは、第１，第２の入力端子４２，４
３から入力された２つの１ビット入力データを論理積回
路４６で論理積をとり、一方排他的論理和回路４５から
の出力と第３の入力端子４４からの桁上げ入力データと
を論理積回路４７で論理積をとり、これら論理積回路４
６，４７の出力の論理和を論理和回路５１でとることに
より得られ、出力端子４９から出力される。
ビット入力データの加算出力データと桁上げ出力データ
を出力する場合について説明する。まず、２つの１ビッ
ト入力データは各第１，第２の入力端子４２，４３から
入力され、これらを排他的論理和回路４５に加えて得ら
れる排他的論理和と入力端子４４から入力された桁上げ
入力データとを排他的論理和回路５０で排他的論理和を
とり、出力端子４８から、加算コードとして出力される
。桁上げ出力データは、第１，第２の入力端子４２，４
３から入力された２つの１ビット入力データを論理積回
路４６で論理積をとり、一方排他的論理和回路４５から
の出力と第３の入力端子４４からの桁上げ入力データと
を論理積回路４７で論理積をとり、これら論理積回路４
６，４７の出力の論理和を論理和回路５１でとることに
より得られ、出力端子４９から出力される。
【０００４】
【発明が解決しようとする課題】上述した従来の全加算
器は、２つの１ビットディジタル入力データと桁上げ入
力データとから加算出力データと桁上げ出力データとを
出力するとき、入力された２つの１ビットディジタル入
力データの排他的論理和と桁上げ入力データとの排他的
論理和を加算出力データとし、入力された２つの１ビッ
トディジタル入力データの論理積と、入力された２つの
１ビットディジタル入力データの排他的論理和と桁上げ
入力データとの論理積との論理和を桁上げ出力データと
して出力するため、処理が多数のゲートを介して行なわ
れるため、演算速度が遅く、６ｎｓ程度かかるという欠
点があった。
器は、２つの１ビットディジタル入力データと桁上げ入
力データとから加算出力データと桁上げ出力データとを
出力するとき、入力された２つの１ビットディジタル入
力データの排他的論理和と桁上げ入力データとの排他的
論理和を加算出力データとし、入力された２つの１ビッ
トディジタル入力データの論理積と、入力された２つの
１ビットディジタル入力データの排他的論理和と桁上げ
入力データとの論理積との論理和を桁上げ出力データと
して出力するため、処理が多数のゲートを介して行なわ
れるため、演算速度が遅く、６ｎｓ程度かかるという欠
点があった。
【０００５】
【課題を解決するための手段】本発明の全加算器は、入
力された２つの１ビットディジタル入力データの排他的
論理和および排他的論理和の否定の値に応じて、加算出
力データを桁上げ入力データ、あるいは桁上げ入力デー
タの否定と同様の値にし、桁上げ出力データを桁上げ入
力データ、あるいは入力データと同様の値にするスイッ
チング機能を有している。
力された２つの１ビットディジタル入力データの排他的
論理和および排他的論理和の否定の値に応じて、加算出
力データを桁上げ入力データ、あるいは桁上げ入力デー
タの否定と同様の値にし、桁上げ出力データを桁上げ入
力データ、あるいは入力データと同様の値にするスイッ
チング機能を有している。
【０００６】これにより、本発明によれば、全加算の処
理が小数の処理段数で実現できるので、高速の全加算処
理が達成できる。
理が小数の処理段数で実現できるので、高速の全加算処
理が達成できる。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００８】図１は本発明の一実施例を示すブロック図
である。第１，第２の入力端子１，２から入力された２
つの１ビットディジタル入力データの排他的論理和を出
力する排他的論理和回路（ＸＯＲ）４と、前記の２つの
１ビットディジタル入力データの排他的論理和の否定を
出力する否定排他的論理和回路（ＮＸＯＲ）５と、排他
的論理和回路４の出力と否定排他的論理和回路５の出力
および第３の入力端子３から入力される桁上げ入力デー
タを入力とする第１のスイッチング回路６と、排他的論
理和回路４の出力と否定排他的論理和回路５の出力およ
び桁上げ入力データと第１、あるいは第２の１ビットデ
ィジタル入力データとを入力とする第２のスイッチング
回路とを含んで構成されている。
である。第１，第２の入力端子１，２から入力された２
つの１ビットディジタル入力データの排他的論理和を出
力する排他的論理和回路（ＸＯＲ）４と、前記の２つの
１ビットディジタル入力データの排他的論理和の否定を
出力する否定排他的論理和回路（ＮＸＯＲ）５と、排他
的論理和回路４の出力と否定排他的論理和回路５の出力
および第３の入力端子３から入力される桁上げ入力デー
タを入力とする第１のスイッチング回路６と、排他的論
理和回路４の出力と否定排他的論理和回路５の出力およ
び桁上げ入力データと第１、あるいは第２の１ビットデ
ィジタル入力データとを入力とする第２のスイッチング
回路とを含んで構成されている。
【０００９】
【００１０】表１は、本実施例の動作を説明する表であ
る。次に、２つの１ビットディジタルデータＡ，Ｂ（入
力データＡ，Ｂという）の加算出力データＳと桁上げ出
力データＣＯを出力する場合について説明する。入力デ
ータＡ，Ｂの値が等しい場合、排他的論理和回路４の出
力は“０”となり、否定排他的論理和回路５の出力は“
１”となる。これらの値が、第１および第２のスイッチ
ング回路６，７に入力されると、第１のスイッチング回
路６から出力される加算出力データＳと第２のスイッチ
ング回路７から出力される桁上げ出力データＣＯを桁上
げ入力データＣＩと同様の値とし、入力コードＡ，Ｂの
値が異なる場合は、排他的論理和回路４の出力は“１“
となり、否定排他的論理和回路５の出力は“０”となる
。これらの値が、第１および第２のスイッチング回路６
，７に入力されると、第１のスイッチング回路６から出
力される加算出力データＳを桁上げ入力データの否定Ｃ
ＩＢと同様の値とし、第２のスイッチング回路７から出
力される桁上げ出力データＣＯを入力データＢと同様の
値とする。
る。次に、２つの１ビットディジタルデータＡ，Ｂ（入
力データＡ，Ｂという）の加算出力データＳと桁上げ出
力データＣＯを出力する場合について説明する。入力デ
ータＡ，Ｂの値が等しい場合、排他的論理和回路４の出
力は“０”となり、否定排他的論理和回路５の出力は“
１”となる。これらの値が、第１および第２のスイッチ
ング回路６，７に入力されると、第１のスイッチング回
路６から出力される加算出力データＳと第２のスイッチ
ング回路７から出力される桁上げ出力データＣＯを桁上
げ入力データＣＩと同様の値とし、入力コードＡ，Ｂの
値が異なる場合は、排他的論理和回路４の出力は“１“
となり、否定排他的論理和回路５の出力は“０”となる
。これらの値が、第１および第２のスイッチング回路６
，７に入力されると、第１のスイッチング回路６から出
力される加算出力データＳを桁上げ入力データの否定Ｃ
ＩＢと同様の値とし、第２のスイッチング回路７から出
力される桁上げ出力データＣＯを入力データＢと同様の
値とする。
【００１１】実施例２
図２は本発明の他の実施例を示す回路図で、第１，第２
の入力端子１０，１１の入力データＡ，Ｂを排他的論理
和回路１３と否定排他的論理和回路１４に加え、それら
の出力と入力データＢと桁上げ入力データＣＩとを第２
のスイッチング回路２４に加えて第２の出力端子２６に
桁上げ出力データＣＯを得、桁上げ入力データＣＩと排
他的論理和回路１３と否定排他的論理和回路１４との出
力とを第１のスイッチング回路２３に加えて第１の出力
端子２５に加算出力データＳを得ている。第１のスイッ
チング回路は電源端子ＶＤＤ，ＧＮＤ間にＰチャンネル
ＭＯＳＦＥＴ１７，１８とＮチャンネルＭＯＳＦＥＴ１
９，２０とを直列に接続し、それらのゲートには桁上げ
入力データＣＩと排他的論理和回路１３および否定排他
的論理和回路１４の出力とが加えられている。これら排
他的論理和回路１３と否定排他的論理和回路１４との出
力でトランスファーゲート１５を制御して桁上げ入力デ
ータＣＩが第１の出力端子２５に直接加わることを制御
している。第２のスイッチング回路２４は第２の入力端
子１１と第２の出力端子２６との間で並列に接続された
ＰチャンネルＭＯＳＦＥＴ２１とＮチャンネルＭＯＳＦ
ＥＴ２２との各ゲートに排他的論理和回路１３と否定排
他的論理和回路１４との出力をそれぞれ加え、それらの
出力で制御されたトランスファーゲート１６により桁上
げ入力データＣＩが第２の出力端子２６に直接加わるこ
とが制御されている。
の入力端子１０，１１の入力データＡ，Ｂを排他的論理
和回路１３と否定排他的論理和回路１４に加え、それら
の出力と入力データＢと桁上げ入力データＣＩとを第２
のスイッチング回路２４に加えて第２の出力端子２６に
桁上げ出力データＣＯを得、桁上げ入力データＣＩと排
他的論理和回路１３と否定排他的論理和回路１４との出
力とを第１のスイッチング回路２３に加えて第１の出力
端子２５に加算出力データＳを得ている。第１のスイッ
チング回路は電源端子ＶＤＤ，ＧＮＤ間にＰチャンネル
ＭＯＳＦＥＴ１７，１８とＮチャンネルＭＯＳＦＥＴ１
９，２０とを直列に接続し、それらのゲートには桁上げ
入力データＣＩと排他的論理和回路１３および否定排他
的論理和回路１４の出力とが加えられている。これら排
他的論理和回路１３と否定排他的論理和回路１４との出
力でトランスファーゲート１５を制御して桁上げ入力デ
ータＣＩが第１の出力端子２５に直接加わることを制御
している。第２のスイッチング回路２４は第２の入力端
子１１と第２の出力端子２６との間で並列に接続された
ＰチャンネルＭＯＳＦＥＴ２１とＮチャンネルＭＯＳＦ
ＥＴ２２との各ゲートに排他的論理和回路１３と否定排
他的論理和回路１４との出力をそれぞれ加え、それらの
出力で制御されたトランスファーゲート１６により桁上
げ入力データＣＩが第２の出力端子２６に直接加わるこ
とが制御されている。
【００１２】次にその動作を、２つの１ビットディジタ
ル入力データＡ，Ｂの加算出力データＳと桁上げ出力デ
ータＣＯを出力する場合について説明する。入力データ
Ａ，Ｂの値が等しい場合、排他的論理和回路１３の出力
は“０”となり、否定排他的論理和回路１４の出力は“
１”となる。これらの値が、第１および第２のスイッチ
ング回路２３，２４に入力されると、第１のスイッチン
グ回路２３内のトランスファゲート（以下ＴＧと略す）
１５から桁上げ入力データＣＩが第１の出力端子２５か
ら加算出力データＳとして出力され、第２のスイッチン
グ回路２４内のＴＧ１６は閉じられるので、第２の出力
端子２６からは入力データＢが桁上げ出力データＣＯと
して出力される。
ル入力データＡ，Ｂの加算出力データＳと桁上げ出力デ
ータＣＯを出力する場合について説明する。入力データ
Ａ，Ｂの値が等しい場合、排他的論理和回路１３の出力
は“０”となり、否定排他的論理和回路１４の出力は“
１”となる。これらの値が、第１および第２のスイッチ
ング回路２３，２４に入力されると、第１のスイッチン
グ回路２３内のトランスファゲート（以下ＴＧと略す）
１５から桁上げ入力データＣＩが第１の出力端子２５か
ら加算出力データＳとして出力され、第２のスイッチン
グ回路２４内のＴＧ１６は閉じられるので、第２の出力
端子２６からは入力データＢが桁上げ出力データＣＯと
して出力される。
【００１３】実施例３
図３は本発明の更に他の実施例を示す回路図である。第
１，第２の入力端子２７，２８から入力データＡ，Ｂを
受ける排他的論理和回路３０と否定排他的論理和回路３
１とそれらの出力と第３の入力端子からの桁上げ入力デ
ータとを受けて第１の出力端子４０に加算出力データＳ
を出力する第１のスイッチング回路３２と第２の出力端
子４１に桁上げ出力データＣＯを出力する第２のスイッ
チング回路３９との接続関係は図１と同じである。第１
のスイッチング回路は第３の入力端子２９に接続された
インバータ３６の出力と第１の出力端子４０との間で並
列に接続されたＰチャンネルＭＯＳＦＥＴ３４とＮチャ
ンネルＭＯＳＦＥＴ３５との各ゲートに排他的論理和回
路３０と否定排他的論理和回路３１との各出力がそれぞ
れ加えられ、これら出力で制御されるトランスファーゲ
ート３３によって桁上げ入力データＣＩが第１の出力端
子４０に直接加えられることを制御している。第２のス
イッチング回路３９はそれぞれ排他的論理和回路３０と
否定排他的論理和回路３１との出力で制御される２つの
トランスファーゲート３７，３８を有し、トランスファ
ーゲート３７は入力データＢが第２の出力端子４１に直
接加えられることを制御し、トランスファーゲート３８
は否定排他的論理和回路３１の出力が第２の出力端子４
１に直接加えられることを制御している。
１，第２の入力端子２７，２８から入力データＡ，Ｂを
受ける排他的論理和回路３０と否定排他的論理和回路３
１とそれらの出力と第３の入力端子からの桁上げ入力デ
ータとを受けて第１の出力端子４０に加算出力データＳ
を出力する第１のスイッチング回路３２と第２の出力端
子４１に桁上げ出力データＣＯを出力する第２のスイッ
チング回路３９との接続関係は図１と同じである。第１
のスイッチング回路は第３の入力端子２９に接続された
インバータ３６の出力と第１の出力端子４０との間で並
列に接続されたＰチャンネルＭＯＳＦＥＴ３４とＮチャ
ンネルＭＯＳＦＥＴ３５との各ゲートに排他的論理和回
路３０と否定排他的論理和回路３１との各出力がそれぞ
れ加えられ、これら出力で制御されるトランスファーゲ
ート３３によって桁上げ入力データＣＩが第１の出力端
子４０に直接加えられることを制御している。第２のス
イッチング回路３９はそれぞれ排他的論理和回路３０と
否定排他的論理和回路３１との出力で制御される２つの
トランスファーゲート３７，３８を有し、トランスファ
ーゲート３７は入力データＢが第２の出力端子４１に直
接加えられることを制御し、トランスファーゲート３８
は否定排他的論理和回路３１の出力が第２の出力端子４
１に直接加えられることを制御している。
【００１４】次に、この更に他の実施例の動作を、２つ
の入力データＡ，Ｂの加算出力データＳと桁上げ出力デ
ータＣＯを出力する場合について説明する。入力データ
Ａ，Ｂの値が等しい場合、排他的論理和回路３０の出力
は“０”となり、否定排他的論理和回路３１の出力は“
１”となる。これらの値が、第１および第２のスイッチ
ング回路３２，３９に入力されると、第１のスイッチン
グ回路３２内のトランスファーゲート（以下ＴＧと略す
）３３から桁上げ入力データＣＩが第１の出力端子４０
から加算出力データＳとして第１の出力端子４０から出
力され、第２のスイッチング回路３９内のＴＧ３７が開
くので、第２の出力端子４１からは入力データＢが桁上
げ出力データＣＯとして第２の出力端子４１から出力さ
れる。
の入力データＡ，Ｂの加算出力データＳと桁上げ出力デ
ータＣＯを出力する場合について説明する。入力データ
Ａ，Ｂの値が等しい場合、排他的論理和回路３０の出力
は“０”となり、否定排他的論理和回路３１の出力は“
１”となる。これらの値が、第１および第２のスイッチ
ング回路３２，３９に入力されると、第１のスイッチン
グ回路３２内のトランスファーゲート（以下ＴＧと略す
）３３から桁上げ入力データＣＩが第１の出力端子４０
から加算出力データＳとして第１の出力端子４０から出
力され、第２のスイッチング回路３９内のＴＧ３７が開
くので、第２の出力端子４１からは入力データＢが桁上
げ出力データＣＯとして第２の出力端子４１から出力さ
れる。
【００１５】入力データＡ，Ｂの値が異なる場合は、排
他的論理和回路３０の出力は“１”となり、否定排他的
論理和回路３１の出力は“０”となる。これらの値が、
第１および第２のスイッチング回路３２，３９に入力さ
れると、第１のスイッチング回路３２内のＴＧ３３は閉
じるので、第１の出力端子４０から桁上げ入力データＣ
Ｉの否定が加算出力データＳとして第１の出力端子４０
から出力される。また、第２のスイッチング回路３９内
ではＴＧ３８から桁上げ入力データＣＩが、桁上げ出力
データＣＯとして第２の出力端子４１から出力される。
他的論理和回路３０の出力は“１”となり、否定排他的
論理和回路３１の出力は“０”となる。これらの値が、
第１および第２のスイッチング回路３２，３９に入力さ
れると、第１のスイッチング回路３２内のＴＧ３３は閉
じるので、第１の出力端子４０から桁上げ入力データＣ
Ｉの否定が加算出力データＳとして第１の出力端子４０
から出力される。また、第２のスイッチング回路３９内
ではＴＧ３８から桁上げ入力データＣＩが、桁上げ出力
データＣＯとして第２の出力端子４１から出力される。
【００１６】
【発明の効果】以上説明したように、本発明の全加算器
は、入力された２つの１ビットディジタルデータの排他
的論理和および排他的論理和の否定の値に応じて、加算
出力データを桁上げ入力データあるいは桁上げ入力デー
タの否定と同じ値にし、桁上げ出力データを桁上げ入力
データあるいは入力データの一方と同じ値にするスイッ
チング機能を有しており、２．２ｎｓの高速演算を可能
にする効果がある。
は、入力された２つの１ビットディジタルデータの排他
的論理和および排他的論理和の否定の値に応じて、加算
出力データを桁上げ入力データあるいは桁上げ入力デー
タの否定と同じ値にし、桁上げ出力データを桁上げ入力
データあるいは入力データの一方と同じ値にするスイッ
チング機能を有しており、２．２ｎｓの高速演算を可能
にする効果がある。
【図１】本発明の一実施例を示すブロック図
【図２】本
発明の他の実施例を示す回路図
発明の他の実施例を示す回路図
【図３】本発明の更に他
の実施例を示す回路図
の実施例を示す回路図
【図４】従来例を示す回路図
１，１０，２７，４２ 第１の入力端子２，１１
，２８，４３ 第２の入力端子３，１２，２９，
４４ 第３の入力端子４，１３，３０，４５，５
０ 排他的論理和回路５，１４，３１ 否
定排他的論理和回路６，２３，３２ 第１のスイ
ッチング回路７，２４，３９ 第２のスイッチン
グ回路８，２５，４０，４８ 第１の出力端子９
，２６，４１，４９ 第２の出力端子１５，１６
，３３，３７，３８ トランスファーゲート １７，１８，２１，３４ ＰチャンネルＭＯＳＦ
ＥＴ１９，２０，２２，３５ ＮチャンネルＭＯ
ＳＦＥＴ３６ インバータ
，２８，４３ 第２の入力端子３，１２，２９，
４４ 第３の入力端子４，１３，３０，４５，５
０ 排他的論理和回路５，１４，３１ 否
定排他的論理和回路６，２３，３２ 第１のスイ
ッチング回路７，２４，３９ 第２のスイッチン
グ回路８，２５，４０，４８ 第１の出力端子９
，２６，４１，４９ 第２の出力端子１５，１６
，３３，３７，３８ トランスファーゲート １７，１８，２１，３４ ＰチャンネルＭＯＳＦ
ＥＴ１９，２０，２２，３５ ＮチャンネルＭＯ
ＳＦＥＴ３６ インバータ
Claims (1)
- 【請求項１】 第１の１ビット入力データと第２の１
ビット入力データと桁上げ入力データとを受けて加算出
力データおよび桁上げ出力データを出力する全加算器に
おいて、前記第１の１ビット入力データと第２の１ビッ
ト入力データの排他的論理和を出力する第１の回路と、
前記第１のビット入力データと第２の１ビット入力デー
タの排他的論理和の否定を出力する第２の回路と、前記
第１の回路の出力と第２の回路の出力および前記桁上げ
入力データを入力とする第３の回路と、前記第１の回路
の出力と第２の回路の出力および前記桁上げ入力データ
と第１あるいは第２の１ビット入力データを入力とする
第４の回路とを含み、前記第３の回路は、前記第１の回
路の出力に応じて、前記桁上げ入力データか該桁上げ入
力データの否定を加算出力データとして出力し、前記第
４の回路は、前記第２の回路の出力に応じて、前記桁上
げ入力データか第１あるいは第２の１ビット入力データ
を前記桁上げ出力データとして出力する機能を有するこ
とを特徴とする全加算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4716491A JPH04283829A (ja) | 1991-03-13 | 1991-03-13 | 全加算器 |
| EP19920104414 EP0503671A3 (en) | 1991-03-13 | 1992-03-13 | Full adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4716491A JPH04283829A (ja) | 1991-03-13 | 1991-03-13 | 全加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04283829A true JPH04283829A (ja) | 1992-10-08 |
Family
ID=12767434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4716491A Pending JPH04283829A (ja) | 1991-03-13 | 1991-03-13 | 全加算器 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0503671A3 (ja) |
| JP (1) | JPH04283829A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4342639C1 (de) * | 1993-12-14 | 1995-04-27 | Siemens Ag | Volladdierstufe und Verwendung |
| JP2001168707A (ja) | 1999-12-03 | 2001-06-22 | Sony Corp | 論理回路およびそれを用いた全加算器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213342A (ja) * | 1982-06-04 | 1983-12-12 | Matsushita Electric Ind Co Ltd | 加算回路 |
| JPS63124133A (ja) * | 1986-11-13 | 1988-05-27 | Mitsubishi Electric Corp | 全加算回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3843876A (en) * | 1973-09-20 | 1974-10-22 | Motorola Inc | Electronic digital adder having a high speed carry propagation line |
| JPS5360129A (en) * | 1976-11-10 | 1978-05-30 | Nippon Telegr & Teleph Corp <Ntt> | Full adder circuit |
| US4709346A (en) * | 1985-04-01 | 1987-11-24 | Raytheon Company | CMOS subtractor |
-
1991
- 1991-03-13 JP JP4716491A patent/JPH04283829A/ja active Pending
-
1992
- 1992-03-13 EP EP19920104414 patent/EP0503671A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58213342A (ja) * | 1982-06-04 | 1983-12-12 | Matsushita Electric Ind Co Ltd | 加算回路 |
| JPS63124133A (ja) * | 1986-11-13 | 1988-05-27 | Mitsubishi Electric Corp | 全加算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0503671A2 (en) | 1992-09-16 |
| EP0503671A3 (en) | 1993-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970325 |