KR930000207B1 - 논리 전가산기 회로 - Google Patents

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요하누스 안토니우스 반 비크 프란시스쿠스
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Abstract

내용 없음.

Description

논리 전가산기 회로
제1도는 본 발명에 따른 전가산기 회로부의 구성도.
제2도는 본 발명에 따른 전가산기 회로의 논리 게이트 실시예도.
제3도는 본 발명에 따른 전가산기 회로의 앞보기 자리울림 신호 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반전용 OR 게이트 3 : 반전용 AND 게이트
5 : 논리 게이트 7,9 : 전자식 스위치
10 : 전가산기 회로부 20 : 합산 회로
37,38 : 상보 트랜지스터 40 : 반전기
50 : 앞보기 자리올림 신호 회로
본 발명은 n비트(n은 2보다 크거나 같은 자연수)로 각각 구성된 2진수 a와 b를 가산하는 논리 전가산기 회로에 관한 것으로, 논리 전가산기 회로는 2진수
Figure kpo00001
와
Figure kpo00002
의 각 비트 ai, bi(0≤i≤n-1)의 반전용 OR 게이트 및 반전용 AND 게이트를 구비하고 있으며, 상기 게이트는 비트 신호, ai및 bi를 수신하여 반전된 OR 신호
Figure kpo00003
와 반전된 AND 신호
Figure kpo00004
를 형성하고, 또한 논리 전가산기 회로는 비트 신호 ai및 bi와 관련된 자리올림 신호 c1및 이의 반전 신호
Figure kpo00005
의 합신호 s1를 형성하는 합산 회로와 반전된 모든 OR 신호와 AND 신호
Figure kpo00006
및
Figure kpo00007
(0≤i≤n-1)로부터 유의(significance) n을 갖는 앞보기(look-ahead) 자리올림 신호 cn을 발생하는 앞보기 자리올림 신호 회로를 구비한다.
이러한 전가산기 회로는 여러 회사에서 제조된 예를들어 시그네틱사의 SN 7483 또는 모토로라사의 MC 14008인 집적회로의 형태로 시판된다. 이들 회로는 승순유의(ascending significance)의 여러 비트 가산동안 발생된 자리올림 신호로부터 앞보기 자리올림 신호를 형성하는 윈리를 이용한다. 상기 앞보기 자리올림 신호는 그다음 높은 유의보다 더 높은 비트유의의 가산기 게이트에 인가되는 동안 보정 논리값을 갖는다. 신호
Figure kpo00008
및
Figure kpo00009
의 승순유의 비트가 a0,a1,a2등등 및 b0,b1,b2등등으로 연속적으로 표시되면, 자리올림 신호 ci은 앞보기 자리올림 원리의 도입전에 가산 a0+b0로 형성되어질 것이고, 상기 자리올림 신호는 신호 ai및 bi의 가산기 게이트에 인가되고, 이러한 가산동안 형성된 자리올림 신호 c2는 신호 ai및 bi등등의 가산기 게이트에 계속하여 인가되어 신호 an및 bn의 n번째 게이트에서의 가산은 모든 선행한 게이트에서 가산이 완료되기 전에는 시작될 수 없다. 앞보기 자리올림 원리에 따라 다른 방법으로 미리 앞보기 자리올림 신호 cn을 발생하여서, 계산 속도를 실제로 증가시킬 수 있다.
즉, 공지된 회로는 신호 a0,a1, …an-1및 b0,b1, …bn-1가 입력될 때, 출력이 집적 앞보기 자리올림 신호 cn에 제공되는 것과 같은 진리표를 포함하는 분리 연산 장치를 이용한다. 앞보기 자리올림 신호를 발생하기 위해서, 신호
Figure kpo00010
와
Figure kpo00011
는 각각 반전용 OR 게이트와 AND 게이트에 의해서 발생된다. 이러한 앞보기 자리올림 신호 회로 이외에도, 전가산기 회로는 가산된 2진수의 각 비트에 대해서 합 신호를 발생하는 합산 회로와 요구된 높은 순서의 합 신호를 얻는데 필요한 자리올림 신호를 발생하는 자리올림 신호 회로를 구비한다. 실질적인 논리 게이트수가 이러한 목적에 필요하다는 것이 명백해질 것이다.
본 발명의 목적은 논리 게이트수와 이들 게이트의 성분(트랜지스터)수가 실제로 감소되어 지연 시간이 감소되기 때문에 가산 결과를 더 빨리 이용할 수 있게 되는 전가산기 회로를 제공하는 데에 있다.
즉, 본 발명에 따른 전가산기 회로에서는 각 합산회로는 비트 신호 ai및 bi와 반전된 AND 신호
Figure kpo00012
를 수신하는 논리 게이트를 구비하여 이 회로의 제1출력상에 논리 신호
Figure kpo00013
와 이 회로의 제2출력상에 반전된 논리 신호
Figure kpo00014
· (ai+bi)를 형성하고, 또한 자리올림 신호 ci및 반전
Figure kpo00015
의 제어하에서 논리 게이트의 제1출력 또는 제2출력을 제1접합에 연결하는 전자식 스위치를 구비하여 제1접합에서 반전된 합신호 si를 발생하는 특징을 가지고 있다.
앞보기 자리올림 신호에 대해 이미 제공된 OR 게이트와 AND 게이트 이외에도, 본 발명에 따른 전가산기 회로는 가산되어진 2진수의 각 비트에 대해서(CMOS 트랜지스터 기법에서 단지 8개의 트랜지스터로 이루어져야만 되는) 한 논리 게이트와(공지된 바와 같이, 전계효과 트랜지스터나 또는 예를들어, CMOS 기법에서는 병렬 연결의 P채널과 N채널 트랜지스터를 각각 구비하는) 얼마간의 전자식 스위치를 구비할 수 있다. 필요로 되는 성분수는 이와 같이 실제로 감소되고, 이것은 또한 전가산기에서 발생하는 지연에 유효하다.
이하 본 설명은 첨부된 도면을 참조하여 더욱 상세히 설명하고자 한다.
제1도는 n비트의 2진수
Figure kpo00016
및
Figure kpo00017
중 한 비트, 예를들어 비트 ai, bi를 처리하는 본 발명에 따른 전가산기 회로부(10)를 도시한 것이다. 즉 비트 T에서는, 제1도에서 도시된 바와 같이 회로부(10)가 필요하게 된다. 회로부(10)는 반전된 OR 신호
Figure kpo00018
와 반전된 AND 게이트
Figure kpo00019
를 각각 발생하는 반전용 OR 게이트(1)와 반전용 AND 게이트(3)를 구비한다. 이러한 게이트 회로는 본 기술에서 공지되어 있다. 회로부(10)는 또한 논리 게이트(5)와 전자식 스위치(7 및 9)를 포함하고 있는 합산 회로(20)를 구비한다. 논리게이트(5)는 신호 ai, bi와
Figure kpo00020
를 수신하며, 이후(제2도를 참조하여) 상세히 기술되어질 바와 같이, 논리 게이트(5)의 제1출력(11)과 제2출력(13)에서 신호
Figure kpo00021
와
Figure kpo00022
·(a1+b1)가 발생된다. 출력(11 및 13)은 스위치(7 및 9)를 통하여 제1접합(15)에 연결된다. 스위치(7 및 9)는 이것의 자리올림 신호 ci및 반전
Figure kpo00023
로 제어되며, 접합(15)상에 합신호
Figure kpo00024
가 형성되는바, 이 합신호
Figure kpo00025
는 접합 (15)과 연결된 반전기(17)에 의해 출력(19)상에서 합신호 s1로 변환된다.
다음번 높은 순서 비트의 합산을 위한 합산부에서 스위치를 제어하는 자리올림 신호 ci21및 이의 반전
Figure kpo00026
을 얻기 위해서, 반전된 OR 신호
Figure kpo00027
및 AND 신 호
Figure kpo00028
는 스위치(21 및 23)를 통하여 제2접합(25)에 인가된다. 접합(25)에서는 반전기(27)를 통해서 출력(29)상에서 자리올림 신호 ci+1로 변환되는 반전된 자리올림 신호
Figure kpo00029
가 얻어진다.
스위치(9 및 21)는 자리올림 신호 c1로 제어되는 N채널 전계효과 트랜지스터이고, 스위치(7 및 23)는 각각 병렬연결의 N채널 및 P채널 전계효과 트랜지스터이고, 이 N채널 트랜지스터 및 P채널 트랜지스터는 반전된 신호
Figure kpo00030
및 자리올림 신호 ci에 의해 각각 제어된다.
제2도는 제1도에서 도시된 바와 같이 전가산기 회로(10)의 논리 게이트(5)를 도시한 것이다. 게이트(5)는 상보 전계효과 트랜지스터로 구성되며 입력부(30)와 제1도에서 도시된 출력에 연결된 반전기(40)를 구비한다. 입력부(30)는 신호 ai및 bi로 각각 제어되는 직렬로 연결된 두개의 P채널 트랜지스터(31,32)로 구비하고 트랜지스터 (31,32)에 반전된 AND 신호
Figure kpo00031
로 제어되는 제3P채널 트랜지스터(33)가 병렬로 연결되어 있다. 회로부(10)는 또한 신호 ai및 bi로 각각 제어되고 반전된 AND 신 호
Figure kpo00032
로 제어되는 제3N 채널 트랜지스터(36)와 직렬로 연결된 병렬 연결의 두 N채널 트랜지스터(34,35)를 구비한다. N채널 및 P채널 트랜지스터(32,33,34,35)의 접합은 공지된 반전기(40)를 구비하는 논리 게이트(5)의 제1출력(11)을 형성하고 반전기(40)는 입력이 제1출력(11)에 연결되고 출력이 논리 게이트(5)의 제2출력(13)의 구성 요소가 되는 상보 트랜지스터(37,38)를 구비한다. 제1출력(11) 및 제2출력(13)상에서 신호
Figure kpo00033
와
Figure kpo00034
·(ai+bi)가 각각 발생된다.
제3도는 본 발명에 따라 전가산기 회로의 앞보기 자리올림 신호 회로(50)를 도시한 것이다. n비트짜리 전가산기 회로에서 회로(50)는 반전된 OR 및 AND 신 호
Figure kpo00035
와
Figure kpo00036
를 수신하여 앞보기 자리올림 신호 cn+1가 얻어진다. 이것은 다음과 같은 이유 때문이다. 즉,
Figure kpo00037
등등.
상기로부터 본 발명에 따른 전가산기의 앞보기 자리올림 신호는 절연 게이트 전극을 구비하는 상보 전계효과 트랜지스터로 적합하게 구성된다는 것이 명백해질 것이다.
다음의 것은 4비트짜리 앞보기 자리올림 신호에 유효한 것이다. 즉, 신 호
Figure kpo00038
및
Figure kpo00039
는 제1도에서 도시된 회로에서 게이트(1 및 3)의 출력상에서 이미 발생되며, 여기서, i는 0≤i≤3이다. 상기 논리 공식은 입력신호 ai·bi의 비트적
Figure kpo00040
를 승순유의를 갖는 직렬 연결된 N채널 트랜지스터(52 내지 55)의 입력에 인가하는 간단한 방법으로 실제로 실현되고, 이들 비트의 합
Figure kpo00041
은 승순유의를 갖는 N채널 트랜지스터(56 내지 59)에 인가되고, 트랜지스터(56 내지 59) 각각은 이 직렬 연결의 큰 섹션과 병렬 연결된다. 반전된 자리올림 신호
Figure kpo00042
(자리올림입력)은 트랜지스터(50)에 인가된다. 트랜지스터(50)와 P채널 전계효과 트랜지스터 (6)사이의 연결상에서는 앞보기 자리올림 신호 c4가 발생되는바, 이 신호 c4는(P채널 및 N채널 전계효과 트랜지스터를 구비하는) 공지된 반전기(70)를 통하여 앞보기 반전된 자리올림 신호
Figure kpo00043
로 변환되는데, 이 신호
Figure kpo00044
는 입력으로서 종속연결된 전가산기에 인가될 수 있다.

Claims (8)

  1. n비트(n은 2보다 크거나 같은 자연수)로 각각 구성된 2진수 a 및 b를 가산하는 것으로써, 비트 신호 ai및 bi를 수신하여 반전된 OR 신호
    Figure kpo00045
    및 반전된 AND 신호
    Figure kpo00046
    를 형성하는 2진수 a 및 b의 비트 ai, bi,(0≤i≤n-1)의 반전용 OR 게이트 (1) 및 반전용 AND 게이트(3)와, 비트 신호 ai및 bi와 관련된 자리올림 신호 ci및 이의 반전신호
    Figure kpo00047
    의 합신호 si를 형성하는 합산 회로(20)와, 반전된 모든 OR 신호와 AND 신호
    Figure kpo00048
    및
    Figure kpo00049
    여기서 0≤i≤n-1로부터 유의 n을 갖는 앞보기 자리올림 신호 cn를 발생하는 앞보기 자리올림 신호 회로(50)를 구비하는 논리 전가산기에 회로에 있어서, 각 합산 회로는 비트 신호 ai및 bi와 반전된 AND 신호
    Figure kpo00050
    를 수신하여 이 회로의 제1출력 (11)상에는 논리 신호
    Figure kpo00051
    를, 이 회로의 제2출력상에는 반전된 논리 신호
    Figure kpo00052
    ·(a1+b1)를 형성하는 논리 게이트(5)를 구비하고, 또한 자리올림 신호 ci및 이의 반전 신호
    Figure kpo00053
    의 제어하에서, 논리 게이트(5)의 제1출력 또는 제2출력(13 )을 제1접합에 연결하여 제1접합(15)에서 반전되는 합신호
    Figure kpo00054
    를 발생하는 전자식 스위치 (79)를 구비하는 것을 특징으로 하는 논리 전가산기 회로.
  2. 제1항에 있어서, 전가산기 회로는 반전된 OR 신호
    Figure kpo00055
    및 반전된 AND 신 호
    Figure kpo00056
    와 자리올림 신호 c1및 이의 반전 신호 c1로부터 반전된 자리올림 신호
    Figure kpo00057
    를 발생하는 자리올림 신호회로를 구비하고, 상기 자리올림 신호 회로는 자리올림 신호 ci및 이의 반전 신호
    Figure kpo00058
    의 제어하에서, 반전용 OR 게이트(1)의 출력이나 반전용 AND 게이트(3)의 출력을 제2접합(25)에 연결시키는 전자식 스위치(21, 23)를 구비하고, 반전된 자리올림 신호
    Figure kpo00059
    는 상기 제2접합에서 발생되는 것을 특징으로 하는 논리 전가산기 회로.
  3. 제2항에 있어서, 상보형 절연게이트 전계효과 트랜지스터로 구성된 전자식 스위치(7,9,21,23)는 4개의 N채널 전계효과 트랜지스터를 구비하고 있으며, 이들 트랜지스터중 제1 및 제2트랜지스터는 상기 논리 게이트(5)의 제2 및 제1출력을 제1접합(15)에 연결하고, 제3 및 제4트랜지스터는 반전용 OR 게이트(1)의 출력 및 반전용 AND 게이트(3)의 출력을 제2접합(25)에 연결하며, 제1 및 제3트랜지스터는 자리올림 신호 Ci로 제어되고 제2 및 제4트랜지스터는 반전된 자리올림 신호
    Figure kpo00060
    로 제어되는 것을 특징으로 하는 논리 전가산기 회로.
  4. 제3항에 있어서, 자리올림 신호 ci로 제어되는 P채널 전계효과 트랜지스터는 제2 및 제4트랜지스터와 병렬로 연결되는 것을 특징으로 하는 논리 전가산기 회로.
  5. 제3항에 있어서, 직렬 접속된 두 반전기는 제2접합(25)에 연결되어 출력상에서 유의 i+1을 각각 갖는 자리올림 신호 ci+1및 반전된 자리올림 신호
    Figure kpo00061
    을 발생하는 것을 특징으로 하는 논리 전가산기 회로.
  6. 제3항에 있어서, 논리 게이트(5)는 게이트 전극상에서 비트 신호 ai및 bi를 각각 수신하는 직렬 접속된 두 P채널 트랜지스터와, 상기 두 P채널 트랜지스터(31, 32)와, 병렬 접속되며 게이트 전극에서 반전된 AND 신호
    Figure kpo00062
    를 수신하는 다른 한 P채널 트랜지스터(33)와, 병렬 접속된 P채널 트랜지스터와 직렬 접속된 병렬 접속의 두 N채널 트랜지스터(35,34)와, 병렬 접속된 두 N채널 트랜지스터와 직렬 접속되며 게이트 전극에서 반전된 AND 신호
    Figure kpo00063
    를 수신하는 다른 한 N채널 트랜지스터(36)를 구비하고, 상기 두 N채널 트랜지스터(35,34)의 게이트 전극은 비트 신호 a1및 b1를 각각 수신하며, 논리 게이트(5)는 또한 P채널 및 N채널 트랜지스터 (32,38)로 구성되고 게이트 전극이 논리 게이트(5)의 제1출력(11)을 형성하는 상기 P채널 및 N채널 트랜지스터(32,33,34,35)의 접합에 연결되는 반전기(40)를 구비하고 있으며, 반전기의 출력은 논리 게이트(5)의 제2출력(13)을 형성하는 것을 특징으로 하는 논리 전가산기 회로.
  7. 제1항에 있어서, 앞보기 자리올림 신호 회로는 게이트 전극이 승순유의를 갖는 AND 신호
    Figure kpo00064
    를 수신하는 제1직렬 접속 트랜지스터(52,53,54,55)와, 게이트 전극이 가장 낮은 유의 0의 AND 신호
    Figure kpo00065
    를 수신하며 게이트 전극이 유의 0를 갖는 자리올림 신호
    Figure kpo00066
    를 수신하는 자리올림 트랜지스터(51)와 직렬 접속된 트랜지스터와, 자리올림 트랜지스터의 직렬 접속부와 병렬 접속된 한 트랜지스터와, 앞보기 자리올림 신호 회로는 상기 제1직렬 접속된 m개 다른 트랜지스터, m은 1 내지 n중 임의 값을 취함, 를 구비하고, 상기 한 트랜지스터의 게이트 전극은 OR 신호
    Figure kpo00067
    를 수신하는 것을 특징으로 하는 논리 전가산기 회로.
  8. 제7항에 있어서, 앞보기 자리올림 신호 회로와 직렬 및 병렬 접속된 트랜지스터는 두 전원 단자사이에서 단일 P채널 전계효과 트랜지스터와 직렬 접속된 N채널 전계효과 트랜지스터인 것을 특징으로 하는 논리 전가산기 회로.
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