JPH07113885B2 - マルチビット・ディジタル加算器 - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は、一般的にはデイジタルLSI回路に関し、更に
詳細には非常に高速の32ビツト・デイジタル加算器に関
する。

（背景技術） ２進加算器はデイジタル・コンピユータの基本的ビルデ
イング・ブロツクであるので、デイジタル・コンピユー
タのスピードは、そこに含まれる２進加算器が動作でき
るスピードによつて制限される。32ビツト加算器が動作
するスピードは、32ビツト・コンピユータにおいて特に
重要である。第１加算器のキヤリイ・アウトC_OUTを相補
的（コンプリメンタリ）第２加算器のキヤリイ・インC
_INとして使用してインバータ段に関連の遅延を除去する
ことによつて、キヤリイ信号の伝搬速度を上昇させるこ
とができることは知られている。しかし、16個の二重加
算器アレイを使用する32ビツト加算器においては、動作
速度は、主に、加算器ブロツクを通してC_OUTを発生させ
るときに生じる遅延によつて制限される。その理由は、
各ブロツクからのC_OUT信号は、それより前のすべてのブ
ロツクのC_OUT信号が発生された後でなければ発生されな
いからである。即ち、従来技術によれば、32ビツト加算
器を構成する加算器ブロツクの各々からの適正なC_OUT信
号は同時には発生されない。

（発明の概要） 前述の背景技術に鑑み、本発明の目的は、キヤリイ信号
の選択がすべてのブロツクにおいて同時に行なわれる複
数の加算器ブロツクを有する改良された32ビツト・デイ
ジタル加算器を提供することである。

本発明の前記及び他の目的は、４ビツト加算器の複数の
ブロツクが使用される32ビツト・デイジタル加算器によ
つて達成され、その各ブロツクは４つの全加算器を含
み、その全加算器の各々は論理１及び論理０レベルのキ
ヤリイ・アウト信号を常に発生するように配置され、選
択回路が加算されるべきデイジタル信号及びキヤリイ・
イン信号に応答して適正な論理レベルを有するキヤリイ
・アウト信号を次に続く全加算器に送るように構成され
る。

（実施例の説明） 本発明の以下実施例に従つて詳細に説明する。

図面を参照して説明する前に、マルチビツト加算器に使
用されるすべての加算段において、３つの入力（A,B
（加算されるべきビツト）及びC_IN（キヤリイ・イン信
号））と、２つの出力（Ｓ（和信号）及びC_OUT（キヤリ
イ・アウト信号））と、あることを述べておく。その入
力及び出力の可能性のある論理レベルを表Ｉに示す。

表 Ｉ C_IN Ａ Ｂ Ｓ C_OUT ０ ０ ０ ０ ０ ０ １ ０ １ ０ ０ ０ １ １ ０ ０ １ １ ０ １ １ ０ ０ １ ０ １ １ ０ ０ １ １ ０ １ ０ １ １ １ １ １ １ 複数（ここでは32）の加算器段が組合されて１つのマル
チビツト加算器を形成するとき、最下位段のキヤリイ・
アウト信号は次に下位の段へのキヤリイ・イン信号とな
り、そのようにして続いて最上位段へのキヤリイ・イン
信号が得られる。本発明は、キヤリイ・アウト−キヤリ
イ・イン」信号がマルチビツト加算器を伝搬する速度を
増加させる回路に向けられているので、それらの信号の
発明及び伝送を達成する回路だけを詳細に示すことにす
る。更に、「キヤリイ・イン−キヤリイ・アウト」信号
を発生及び伝送する回路は各加算器段において同様のも
のであるので、マルチビツト加算器の最下位段と次に下
位の段との間の「キヤリイ・イン−キヤリイ・アウト」
回路のみを詳細に示す。

ここで第１図を参照すると、４ビツト加算器（時に加算
器ブロツクという）は、（ａ）加算されるべきビツト
（A1……A4及びB1……B4）が供給される４つのエクスク
ル−セブ（排他的）ORゲート10A、10B、10C、10Dと、
（ｂ）エクスクル−セブORゲート10A、10B、10C、10Dの
対応する出力の信号及びキヤリイ信号が与えられる２つ
のエクスクル−セブORゲート12A、12B及び２つのエクス
クル−セブNORゲート12C、12Dと、（ｃ）図示の如く連
続する加算器段の間に配置されるキヤリイ発生回路14
A、14B、14C、14D及び16A、16B、16C、16Dと、（ｄ）エ
クスクル−セブORゲート12B及びエクスクル−セブNORゲ
ート12C、12Dに供給されるキヤリイ信号と加算器ブロツ
クからの出力信号とが適正な論理レベルを有するように
させる選択回路18A、18B、18C、18Dと、から構成され
る。

キヤリイ発生回路14Aは、エクスクル−セブORゲート10A
の出力とゲート22（ここではｐ形電界効果トランジスタ
（FET））との間に接続されるインバータ20を有する。
インバータ20の出力は、FETのゲート電極（図示せず）
に接続され、電圧源V_DD（論理１レベルを表わす）はFET
のソース電極（図示せず）に接続される。FETのドレー
ン電極（図示せず）は、（ａ）ｐ形FETの第１対（P1、P
2）及びｎ形FETの第２対（N1、N2）の接続点（参照番号
なし）と、（ｂ）選択回路18A内のゲート24（ここでは
ｎ形FET）と、（ｃ）インバータ26の入力と、に接続さ
れる。ｐ形FETの第１対は図示の如く電圧源V_DDに直列に
接続され、ｎ形FETの第２対は図示の如くグランドに直
列に接続される。各対のFETのゲート電極（参照番号な
し）は、インバータ（図示せず）を介してA1及びB1入力
に接続される。これに関して、加算されるべきビツト、
即ち、A1及びB1入力がレジスタ（図示せず）からとられ
る場合、FET P1、P2、N1、N2に与えられる▲▼及び
▲▼信号は、適切なレジスタ段のコンプリメンタリ
出力からとることができるであろう。

本質的には、キヤリイ発生回路16Aを形成する素子（エ
レメント）は、キヤリイ発生回路14Aについて前述した
素子と同じである。しかし、キヤリイ発生回路16A内の
ゲート22を形成するFETのソース電極（図示せず）は接
地され、ドレーン電極（図示せず）は、ゲート28（ここ
ではｐ形FET）に接続されるキヤリイ発生回路16A内のFE
Tの対の接続点に接続されるのに加えて、インバータ30
にも接続される。

C_IN信号は、選択回路18A内のゲート24、28を形成するFE
T（図示せず）のゲート電極（図示せず）に与えられ
る。選択回路の出力は、エクスクル−セブORゲート12B
に与えられる。従つて、C_INの論理レベルは、ゲート2
4、28のいずれが信号をエクスクル−セブORゲート12Bに
通過させるかを決定することは明らかである。即ち、C
_INが論理１レベルにある場合、ゲート24はキヤリイ発生
回路14Aから信号を通過させるように付勢され、C_INが論
理０レベルにある場合、ゲート28はキヤリイ発生回路16
Aから信号を通過させるように付勢される。

キヤリイ発生回路14Aは、表IIに従つて論理１信号又は
論理０信号のいずれかを発生する論理回路を構成するこ
とがわかる。

同様に、キヤリイ発生回路16Aは表IIIに従つて動作す
る。

従つて、エクスクル−セブORゲート12AへのC_INが論理１
レベルにあるとき、キヤリイ発生回路14Aの信号出力が
エクスクル−セブORゲート12Bに与えられる場合、そし
てエクスクル−セブORゲート12AへのC_INが論理０レベル
にあるときキヤリイ発生回路16Aの信号出力がエクスク
ル−セブORゲート12Bに与えられる場合に、正しいキヤ
リイ信号がエクスクル−セブORゲート12Bに供給され
る。故に、A1及びB1の値に従つて、適正なキヤリイ信号
がエクスクル−セブORゲート12Bに与えられる。

本題から少しそれるが、キヤリイ発生回路14Bがキヤリ
イ発生回路14Aと正確に等しいと仮定すると、キヤリイ
発生回路14Bの動作は表IVに示されるようになる。

同様に、キヤリイ発生回路16Bがキヤリイ発生回路16Aと
正確に等しいと仮定すると、キヤリイ発生回路16Bの動
作は表Ｖに示すようなものとなる。

昭和60年９月10日に出願された「全加算器回路」（特願
昭60−200415）に示されるコンプリメンタリ加算器段を
使用するためには、キヤリイ発生回路14B、16Bの各々へ
のキヤリイ・イン信号は、その前のキヤリイ発生回路14
A、16Aのキヤリイ・アウト信号のコンプリメントである
必要がある。故に、キヤリイ発生回路14Bとキヤリイ発
生回路16Bとは表IV及びＶに示すようには動作しない。
しかし、キヤリイ発生回路14A、16Aを形成する構成を変
えないで、キヤリイ発生回路14B、16Bが必要なコンプリ
メントを発生させるようにすることができる。例えば、
（ａ）インバータ（インバータ26、30）がキヤリイ発生
回路14B、16B内のゲート22（図示せず）と接続され、
（ｂ）キヤリイ発生回路14B、16B内のFET（図示せず）
がA2、B2（▲▼、▲▼ではない）によつて制御
される場合、キヤリイ発生回路は表VIに示すように動作
する。

表VIをみると、キヤリイ発生回路14B、16Bはキヤリイ発
生回路14C、16Cに直接的に与えられる正確なコンプリメ
ントを発生することがわかる。回路14C、16Cの各々の出
力は、キヤリイ発生回路14D、16Dに送られる前にインバ
ータ32、34において反転されなければならない。

キヤリイ発生回路14B、16Bの出力は、選択回路18Aと同
一の選択回路18Bに送られる。こうして、キヤリイ発生
回路14B又は18Bのいずれかの出力がエクスクル−セブNO
Rゲート12Cに通過する。同様にエクスクル−セブNORゲ
ート12Cに与えられるエクスクル−セブORゲート10Cの出
力によつて、S₃がそのNORゲートの出力に与えられる。

キヤリイ発生回路14C、16C、14D、16Dは、キヤリイ発生
回路14A、16Aと同じで、インバータ32、34が「Ｃ」及び
「Ｄ」段の間及び「Ａ」及び「Ｂ」信号に配置される。
キヤリイ発生回路14C、16Cの出力の適切な方が選択回路
18Cによつてエクスクル−セブNORゲート12Dに送られ
て、エクスクル−セブORゲート10Dの出力と結合されてS
4を発生する。４ビツト和（S1＋S2＋S3＋S4）の最下位
ビツト（S1）から開始するとき、キヤリイ発生回路の適
正な出力（14A、14B及び14C又は16A、16B及び16C）は、
C_INレベルに従つて選択されてしまうこと、そして適正
なキヤリイ信号は連続の加算器段の各々及びC_OUTについ
て発生されてしまうことは明らかである。

ここで第２図を参照すると、本発明による32ビツト加算
器が示され、該加算器は８個の加算器ブロツク段Ａ、
Ｂ、C1……C6から成り、そのブロツクの各々は第１図に
示すような４ビツト加算器段を含んでいる。ブロツクＡ
からのC_OUT信号は、ブロツクＢのC_IN端子（図示せ
ず）、論理回路網40（第３図）及びインバータ42に送ら
れる。インバータ42の出力は、インバータ44、46からの
信号と共に論理回路網40（第３図）に送られ、インバー
タ44、46にはブロツクＢのキヤリイ発生回路14D及び16D
（第１図）からの出力が与えられる。論理回路網40から
の出力信号はブロツクC1へのC_IN入力信号としても与え
られる。32ビツト加算器の後続のブロツク（C3……C6）
もブロツクC1と構成が同じで所望の３ビツト加算器を供
給する。

第３図を参照すると、論理回路網40が示され、該回路網
は４つのｐチヤンネル電界効果トランジスタ（FET）45A
……45Dと４つのｎチヤンネルFET 47A……47Dから成
る。論理回路網40は、そこに与えられる信号に応答し
て、ブロツクＡ（第２図）からの信号の状態によつての
み決まる状態の出力信号Ｄを発生する。換言すれば、論
理回路網40からのＤ出力信号の状態を決定するものは、
ブロツクＡへのキヤリイ・イン入力の状態（即ち、論理
レベル「０」又は「１」）である、ということである。
Ｄ出力信号は、次にブロツクC1（第２図）内の選択スイ
ツチを制御して、ブロツクC1内の４ビツト加算器の適正
な方の和出力が選択されるようにする。

本発明を好適実施例に従つて説明したが、本発明の範囲
から離れることなく実施例を変更することが可能である
ことは当業者には明らかである。

【図面の簡単な説明】

第１図は、本発明による加算器の１つのブロツクを形成
する４ビツト加算器の簡略化した回路図である。 第２図は第１図の４ビツト加算器を使用する32ビツト加
算器の簡略化したブロツク図である。 第３図は第２図に示す論理回路網の回路図である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−92036（ＪＰ，Ａ) 特開 昭52−91624（ＪＰ，Ａ) 特開 昭57−147754（ＪＰ，Ａ) 特開 昭52−152132（ＪＰ，Ａ)

Claims (5)

【特許請求の範囲】
1. 【請求項１】各々が少なくとも１対の単一ビット加算器
   を含む複数の加算器ブロックが並列に接続されて２つの
   マルチビツト・デイジタル数を加算しそしてC_IN信号に
   応答する、マルチビツト・デイジタル加算器において、 （ａ） 複数対のキャリイ発生回路を有し、各対のキャ
   リイ発生回路が、連続する単一ビット加算器の間に配置
   され、前方の単一ビット加算器に加えられるビットと、
   前方の単一ビット加算器の出力と、前の段のキャリイ発
   生回路対によって発生されるキャリイ・イン信号（最初
   のキャリイ発生回路対を除く）とに応答して、次の段の
   キャリイ発生回路対に一対のキャリイ・イン信号を発生
   するキャリイ発生回路であって、最初のキャリイ発生回
   路対の第１キャリイ発生回路はそれに与えられる論理１
   レベルのC_IN信号を有し、第２キャリイ発生回路はそれ
   に与えられる論理０レベルのC_IN信号を有する、複数対
   のキャリイ発生回路と、 （ｂ） 前記マルチビット・ディジタル数の最下位ビッ
   トに対して動作する単一ビット加算器へのC_IN信号に応
   答して、各対の第１及び第２キャリイ発生回路からの適
   正なキャリイ・イン信号を選択する手段と、 から構成されるマルチビット・ディジタル加算器。
2. 【請求項２】特許請求の範囲第１項記載の加算器におい
   て、マルチビット加算器内の最下位ビットA1,B1のため
   の単一ビット加算器と第２下位ビットとの間のキャリイ
   発生回路対が次の真理値表に従って動作する（Ｃは信号
   出力の論理レベル）マルチビット・ディジタル加算器。 C_IN A1 B1 Ｃ １ ０ ０ ０ １ １ ０ １ １ ０ １ １ １ １ １ １ ０ ０ ０ ０ ０ １ ０ ０ ０ ０ １ ０ ０ １ １ １
3. 【請求項３】特許請求の範囲第２項記載の加算器におい
   て、少なくとも第２対の単一ビット加算器を含み、第２
   下位ビットのための加算器と第３下位ビットとの間のキ
   ャリイ発生回路対の各々が次の真理値表に従って動作す
   るマルチビット・ディジタル加算器。 C_IN A2 B2 Ｃ ０ ０ ０ １ ０ １ ０ １ ０ ０ １ １ ０ １ １ ０ １ ０ ０ １ １ １ ０ ０ １ ０ １ ０ １ １ １ ０
4. 【請求項４】特許請求の範囲第３項記載の加算器におい
   て、第３及び第４下位ビットのための加算器間のキャリ
   イ発生回路の各々が特許請求の範囲第２項の真理値表に
   従って動作するマルチビット・ディジタル加算器。
5. 【請求項５】特許請求の範囲第４項記載の加算器におい
   て、第３対の単一ビット加算器を含み、第４及び第５下
   位ビットのための加算器間のキャリイ発生回路対の各々
   が特許請求の範囲第３項の真理値表に従って動作するマ
   ルチビット・ディジタル加算器。