JPS63145526A - 桁上げ信号伝播回路 - Google Patents
桁上げ信号伝播回路Info
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- JPS63145526A JPS63145526A JP29271586A JP29271586A JPS63145526A JP S63145526 A JPS63145526 A JP S63145526A JP 29271586 A JP29271586 A JP 29271586A JP 29271586 A JP29271586 A JP 29271586A JP S63145526 A JPS63145526 A JP S63145526A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 claims 1
- 230000008054 signal transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
乙の発明は、桁上げ信号を＾速に伝播する桁上げ信号伝
播回路に関するものである。
播回路に関するものである。
第２図はＴ ’Ｉ’ Ｌ、構成のテキサスインスッルメ
ント社製（ＳＮ７４８３Ａ）高速桁上げを持つ４ビツト
加算回路のうちの高速桁上げに関わる論理部分を抽出し
た従来の桁上げ信号伝播回路を示す図である。この図に
おいて、ＣＯは加算回路への桁上げ入力信号、Ａ」〜Ａ
４は加数入力信号、Ｂ１〜Ｂ４は被・加数入力信号、Ｃ
４は加算回路からの桁上げ出力信号、ＧＲＩ〜ＧＲ５は
Ｎ ＯＩｔ型論理回路、Ｇ Ｄ ２〜ＧＤ５はＮＡＮＤ
型論理回路、ＧＮ６は反転型増幅回路、Ｇ ＬＩ Ｉは
非反転型増幅回路、ＧＡＬ〜ＧＡ４はＡ Ｎ Ｉ）型論
理回路である。
ント社製（ＳＮ７４８３Ａ）高速桁上げを持つ４ビツト
加算回路のうちの高速桁上げに関わる論理部分を抽出し
た従来の桁上げ信号伝播回路を示す図である。この図に
おいて、ＣＯは加算回路への桁上げ入力信号、Ａ」〜Ａ
４は加数入力信号、Ｂ１〜Ｂ４は被・加数入力信号、Ｃ
４は加算回路からの桁上げ出力信号、ＧＲＩ〜ＧＲ５は
Ｎ ＯＩｔ型論理回路、Ｇ Ｄ ２〜ＧＤ５はＮＡＮＤ
型論理回路、ＧＮ６は反転型増幅回路、Ｇ ＬＩ Ｉは
非反転型増幅回路、ＧＡＬ〜ＧＡ４はＡ Ｎ Ｉ）型論
理回路である。
次に動作について説明する。
桁上げ出力信号Ｃ４が発生してＣ４−“１″となる場合
は、ＮＯＲ型論理回＃ＧＧＲ５の出力が“ｌ”となる場
合で、ＮＯＲ型論理回路回路５の入力がすべて０”であ
る。すなわち、非反転型増幅回路ＧＢＩおよびＡＮＤ型
論理回路ＧＡＩ〜ＧＡ４の出力がすべて′０″となる場
合で、非反転型増幅口ｗＩＧｌ１３１の入力は“θ′、
また、ＡＮＤ型論理回４ＧＡ１〜ＧＡ４の入力のうち少
なくとも１つの入力が“Ｏ”となる場合である。
は、ＮＯＲ型論理回＃ＧＧＲ５の出力が“ｌ”となる場
合で、ＮＯＲ型論理回路回路５の入力がすべて０”であ
る。すなわち、非反転型増幅回路ＧＢＩおよびＡＮＤ型
論理回路ＧＡＩ〜ＧＡ４の出力がすべて′０″となる場
合で、非反転型増幅口ｗＩＧｌ１３１の入力は“θ′、
また、ＡＮＤ型論理回４ＧＡ１〜ＧＡ４の入力のうち少
なくとも１つの入力が“Ｏ”となる場合である。
このような条件を満たすべ（Ｎ ＯＲ型論理回＠ＧＲＩ
−Ｇａ４．ＮＡＮＤ型論理回路ＧＤ２〜Ｇ１）５の出力
を考慮して、加数入力信号Ａ【〜Ａ４．披加数入力（８
号Ｂ１−１３４および桁上げ入力信号ＣＯを第３図の真
理値表に示した。この真理値表において、“Ｘ”は値が
“０”、ｌ ＩＩのどららでもよいことを示す。
−Ｇａ４．ＮＡＮＤ型論理回路ＧＤ２〜Ｇ１）５の出力
を考慮して、加数入力信号Ａ【〜Ａ４．披加数入力（８
号Ｂ１−１３４および桁上げ入力信号ＣＯを第３図の真
理値表に示した。この真理値表において、“Ｘ”は値が
“０”、ｌ ＩＩのどららでもよいことを示す。
したがって、加数入力信号Ａ１〜Ａ４．被加数入力信号
８１〜Ｂ４が第３図に示される条件を満たさないときに
は、桁上げ出力信号Ｃ４は発生しない。
８１〜Ｂ４が第３図に示される条件を満たさないときに
は、桁上げ出力信号Ｃ４は発生しない。
上記のような従来の桁上げ信号伝播回路では、高速桁上
げに関わる論理が複雑となり、乙の回路をＭＯ３型半導
体装置で構成した場合、ＮＯＲ型論理回路回路ｔｔ ５
のような入力数の多い論理回路を多数用いると、トラン
ジスタ数が増加して桁上げ４８号の伝播の４進化が望め
ないという問題点があった。
げに関わる論理が複雑となり、乙の回路をＭＯ３型半導
体装置で構成した場合、ＮＯＲ型論理回路回路ｔｔ ５
のような入力数の多い論理回路を多数用いると、トラン
ジスタ数が増加して桁上げ４８号の伝播の４進化が望め
ないという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、桁上げ信号を高速に伝播する桁上げ信号伝播回路
を得ることを目的とする。
ので、桁上げ信号を高速に伝播する桁上げ信号伝播回路
を得ることを目的とする。
この発明に係る桁上げ信号伝播回路は、初段の桁上げイ
ｄ号゛伝播基本回路の入力段に負論理および正論理の桁
上げ入力信号をそれぞれ正論理わよび負論理の桁上げ入
力信号として入力させるための第１お、よび第２の反転
型増幅回路と、桁上げ信号伝播基本回路のすべてに入力
される桁上げ伝播細目・をもとに桁−ヒげ選択信号を出
力ずろＮ Ａ Ｎ ＋）型輪ＰＭＬｔｉｌ略と、桁上げ
選択信号を反転さ１ｔて指、Ｌげ選択反転信号を出力す
る第３の反転型増幅回路と、桁上げ選択１８号または桁
上げ選択反転信号により、最終段の桁上げ信号伝播基本
回路から出力される正論理および負論理の桁上げ出力（
６号の伝達を制御する第１および第２の伝達ゲート回路
と、桁上げ選択反転信号または桁上げ選択信号により、
第１および第２の反転型増幅回路に入力される正論理お
よび負論理の街上げ入力信号と同一の信号の伝達を制御
する第３および第４の伝達ゲート回路と、第１．第３お
よび第２．第４の伝達ゲー １・回路を通過した信号を
反転させて正論理および負論理の桁上げ出力信号として
出力する第４および第５の反転型増幅回路とを設けたも
のである。
ｄ号゛伝播基本回路の入力段に負論理および正論理の桁
上げ入力信号をそれぞれ正論理わよび負論理の桁上げ入
力信号として入力させるための第１お、よび第２の反転
型増幅回路と、桁上げ信号伝播基本回路のすべてに入力
される桁上げ伝播細目・をもとに桁−ヒげ選択信号を出
力ずろＮ Ａ Ｎ ＋）型輪ＰＭＬｔｉｌ略と、桁上げ
選択信号を反転さ１ｔて指、Ｌげ選択反転信号を出力す
る第３の反転型増幅回路と、桁上げ選択１８号または桁
上げ選択反転信号により、最終段の桁上げ信号伝播基本
回路から出力される正論理および負論理の桁上げ出力（
６号の伝達を制御する第１および第２の伝達ゲート回路
と、桁上げ選択反転信号または桁上げ選択信号により、
第１および第２の反転型増幅回路に入力される正論理お
よび負論理の街上げ入力信号と同一の信号の伝達を制御
する第３および第４の伝達ゲート回路と、第１．第３お
よび第２．第４の伝達ゲー １・回路を通過した信号を
反転させて正論理および負論理の桁上げ出力信号として
出力する第４および第５の反転型増幅回路とを設けたも
のである。
この発明においては、ＮＡＮＤ型論理回路に入力される
複数の桁上げ伝播信号によって桁上げ選択信号および桁
上げ選択反転信号のレベルが決定され、このレベルに応
じて第１．第２または第３゜第４の伝達ゲート回路を介
して正論理および負論理の桁上げ出力信号が選択的に出
力され、第４および第５の反転型増幅回路で反転されて
それぞれ負論理および正論理の桁上げ出力信号として出
力される。また、第１および第２の反転型増幅回路によ
って桁上げ信号伝達に関わる倍量線に付く賽量が低減さ
れる。
複数の桁上げ伝播信号によって桁上げ選択信号および桁
上げ選択反転信号のレベルが決定され、このレベルに応
じて第１．第２または第３゜第４の伝達ゲート回路を介
して正論理および負論理の桁上げ出力信号が選択的に出
力され、第４および第５の反転型増幅回路で反転されて
それぞれ負論理および正論理の桁上げ出力信号として出
力される。また、第１および第２の反転型増幅回路によ
って桁上げ信号伝達に関わる倍量線に付く賽量が低減さ
れる。
第１図はこの発明の桁上げ信号伝播回路の一実施例を示
す図である。
す図である。
この図において、第２図と同一符号は同一機能ヲ示し、
１〜４はそれぞれ１ピツトの桁上げ信号伝播基本回路で
あり、それぞれ同一の構造を持ち、計４ビットの桁上げ
信号伝播回路を構成する。５゜６はレベル保証回路で、
２つのｌ） Ｍ ＯＳ トランジスタからなり、それぞ
れのソースはともに基準電位に接続され、それぞれのゲ
ートは他方のドレインに互いに接続され、ドレインを接
続端子とし”Ｃいる。７は桁上げ４ｌ号抹消回路、８は
桁上げ信号発生回路、９，１０はＮ Ｍ ＯＳ Ｉ−ラ
ンジスタである。
１〜４はそれぞれ１ピツトの桁上げ信号伝播基本回路で
あり、それぞれ同一の構造を持ち、計４ビットの桁上げ
信号伝播回路を構成する。５゜６はレベル保証回路で、
２つのｌ） Ｍ ＯＳ トランジスタからなり、それぞ
れのソースはともに基準電位に接続され、それぞれのゲ
ートは他方のドレインに互いに接続され、ドレインを接
続端子とし”Ｃいる。７は桁上げ４ｌ号抹消回路、８は
桁上げ信号発生回路、９，１０はＮ Ｍ ＯＳ Ｉ−ラ
ンジスタである。
すなわら、桁上げ信号伝播基本回路１〜４のそれぞれは
、そのソースおよびゲートにそれぞれ正論理の桁上げ入
力信号および加数入力信号と被加数入力信号との排他的
論理和である桁上げ伝播信号が入力されるＮＭＯ８Ｉ、
ランジスタ９と、そのソースおよびゲートにそれぞれ負
論理の桁上げ入力信号および桁上げ伝播信号が入力され
るＮ Ｍ Ｏ３Ｉ−ランジスタ１０と、それぞれのゲー
トに負論理の加数入力信号および負論理の被加数入力信
号が入力される２つのＮＭＯ３Ｉ−ランジスタを、ＮＭ
ＯＳ ｌ−ランレスタ９のドレインと接地間に直列に
接続して構成される桁上げ信号抹消回＃Ｇ７と、それぞ
れのゲートに正論理の加数入力信号および正論理の被加
数入力信号が入力される２つのＮＭＯ８）・ランジスタ
を、ＮＭＯ３Ｉ−ランジスタ１０のドレインと接地間に
接続して構成される桁上げ侶袖発生同略８と、相補の値
をとるＮＭＯ８＋・ランジスク９のドレインとＮＭＯ５
＋・シンジスタ１０のドレイン間に接続されたレベル保
証−：Ｉ８５とから構成されている。
、そのソースおよびゲートにそれぞれ正論理の桁上げ入
力信号および加数入力信号と被加数入力信号との排他的
論理和である桁上げ伝播信号が入力されるＮＭＯ８Ｉ、
ランジスタ９と、そのソースおよびゲートにそれぞれ負
論理の桁上げ入力信号および桁上げ伝播信号が入力され
るＮ Ｍ Ｏ３Ｉ−ランジスタ１０と、それぞれのゲー
トに負論理の加数入力信号および負論理の被加数入力信
号が入力される２つのＮＭＯ３Ｉ−ランジスタを、ＮＭ
ＯＳ ｌ−ランレスタ９のドレインと接地間に直列に
接続して構成される桁上げ信号抹消回＃Ｇ７と、それぞ
れのゲートに正論理の加数入力信号および正論理の被加
数入力信号が入力される２つのＮＭＯ８）・ランジスタ
を、ＮＭＯ３Ｉ−ランジスタ１０のドレインと接地間に
接続して構成される桁上げ侶袖発生同略８と、相補の値
をとるＮＭＯ８＋・ランジスク９のドレインとＮＭＯ５
＋・シンジスタ１０のドレイン間に接続されたレベル保
証−：Ｉ８５とから構成されている。
ＣＱ、Ｎｅｏは４ビツトの桁上げ信号伝播回路に入力さ
れるそれぞれ正論理および負論理の桁上げ入力信号、Ｎ
Ａｌ−ＮＡ４は負論理の加数入力信号、Ｎ１５ｌ−ＮＢ
Ａは負論理の被加数入力信号、Ｃ０４，ＮＣＯ４は桁上
げ（１号伝播基本回！ＩＰＩ４からの正論理および負論
理の桁上げ出力信号、Ｐｌ〜Ｐ４は加数入力信号と被加
数入力信号との排他的論理和である桁上げ伝播信号、Ｓ
は桁上げ選択信号、０４．ＮＣ４は桁上げ信号伝播回路
からの正および負論理の桁上げ出力信号、ＮＳは桁上げ
選択反転４６号である。ＣＤＩは桁上げ選択信号Ｓを発
生するＮＡＮＤ型論理回路、’Ｉ’Ｇｌ〜１°Ｇ４は桁
上げ出力信号を選択するＮＭＯ３型の第１〜第４の伝達
ゲート回路、ＧＮＩ、ＧＮ２．ＧＮ４゜ＧＮ５は桁上げ
信号を波形整形または増幅するための第１．第２．第４
．第５の反転型増幅回路、ＧＮ３は前記第３．第４の伝
達ゲート回路’Ｉ’ Ｇ ３ 。
れるそれぞれ正論理および負論理の桁上げ入力信号、Ｎ
Ａｌ−ＮＡ４は負論理の加数入力信号、Ｎ１５ｌ−ＮＢ
Ａは負論理の被加数入力信号、Ｃ０４，ＮＣＯ４は桁上
げ（１号伝播基本回！ＩＰＩ４からの正論理および負論
理の桁上げ出力信号、Ｐｌ〜Ｐ４は加数入力信号と被加
数入力信号との排他的論理和である桁上げ伝播信号、Ｓ
は桁上げ選択信号、０４．ＮＣ４は桁上げ信号伝播回路
からの正および負論理の桁上げ出力信号、ＮＳは桁上げ
選択反転４６号である。ＣＤＩは桁上げ選択信号Ｓを発
生するＮＡＮＤ型論理回路、’Ｉ’Ｇｌ〜１°Ｇ４は桁
上げ出力信号を選択するＮＭＯ３型の第１〜第４の伝達
ゲート回路、ＧＮＩ、ＧＮ２．ＧＮ４゜ＧＮ５は桁上げ
信号を波形整形または増幅するための第１．第２．第４
．第５の反転型増幅回路、ＧＮ３は前記第３．第４の伝
達ゲート回路’Ｉ’ Ｇ ３ 。
’ｌ’ Ｇ ４を制御するための第３の反転型増幅回路
である。
である。
次に動作について説明する。
各桁上げ信号伝播基本回路１〜４は、正論理および負論
理の加数入力信号Ａ１〜Ａ４．ＮＡＩ〜ＮＡ４．正論理
および負論理の被加数入力信号Ｂ１〜Ｂ４．ＮＢＩ〜Ｎ
ＢＡ、正論理および負論理の桁上げ入力信号２桁上げ伝
播信号［）Ｉ〜Ｌ） ４に応じて、正論理および負論理
の桁上げ出力信号を発生する。
理の加数入力信号Ａ１〜Ａ４．ＮＡＩ〜ＮＡ４．正論理
および負論理の被加数入力信号Ｂ１〜Ｂ４．ＮＢＩ〜Ｎ
ＢＡ、正論理および負論理の桁上げ入力信号２桁上げ伝
播信号［）Ｉ〜Ｌ） ４に応じて、正論理および負論理
の桁上げ出力信号を発生する。
Ｉビットの桁上げ信号伝播基本回路１〜４のすべてにと
論理お、４：び負論理の加数入力（Ｍ弓、被加数人カイ
６弓と第７て、“０”、“１”、“１１１．“０″。
論理お、４：び負論理の加数入力（Ｍ弓、被加数人カイ
６弓と第７て、“０”、“１”、“１１１．“０″。
まｔこは“１′、“Ｏ”、“Ｑｌｌ、１１１”が入力さ
れ、桁上げ伝播信号として“１”が入力されると、各桁
上げ信号伝播基本回路１〜４内のＮ Ｍ ＯＳ ＋−ラ
ンジスタ９，１０がオン状態となり、下位の桁からの桁
上げ入力信号をそのまま上位の桁へ桁上げ出力信号とし
て出力する。また、桁上げ伝播信号Ｐ１〜Ｆ’ ４０）
” １”は桁上げ選択信号を発生するＮＡＮＤ型論理
回４ＧＤＩの入力に伝わり、ＮＡ Ｎ ｌ）型論理回路
ＧＬ）Ｊが桁上げ選択信号Ｓとして０″を発生する。そ
して、桁上げ選択反転（８号−ＮＳとしての“１”が伝
達ゲート回路’ｌ’ Ｇ ２ 。
れ、桁上げ伝播信号として“１”が入力されると、各桁
上げ信号伝播基本回路１〜４内のＮ Ｍ ＯＳ ＋−ラ
ンジスタ９，１０がオン状態となり、下位の桁からの桁
上げ入力信号をそのまま上位の桁へ桁上げ出力信号とし
て出力する。また、桁上げ伝播信号Ｐ１〜Ｆ’ ４０）
” １”は桁上げ選択信号を発生するＮＡＮＤ型論理
回４ＧＤＩの入力に伝わり、ＮＡ Ｎ ｌ）型論理回路
ＧＬ）Ｊが桁上げ選択信号Ｓとして０″を発生する。そ
して、桁上げ選択反転（８号−ＮＳとしての“１”が伝
達ゲート回路’ｌ’ Ｇ ２ 。
１゛Ｇ４に伝えられる。桁上げ選択信号Ｓが“０″の゛
ときは第１．第２の伝達ゲート回路”ｌ’ Ｃ； Ｉ
、 ’Ｊ’ Ｇ２はオフ状態となり、桁上げ選択反転信
号ＮＳが“１”となるため、第３．第４の伝達ゲー）・
回路’１’Ｇ３．ｉ’Ｇ４はオン状態となる。
ときは第１．第２の伝達ゲート回路”ｌ’ Ｃ； Ｉ
、 ’Ｊ’ Ｇ２はオフ状態となり、桁上げ選択反転信
号ＮＳが“１”となるため、第３．第４の伝達ゲー）・
回路’１’Ｇ３．ｉ’Ｇ４はオン状態となる。
ゆえに、４ビツトの桁上げ信号伝播回路への桁上げ入力
信号ＧＯ，ＮＧＯはオン状態にある第３゜第４の伝達ゲ
ート回路ＴＧ３．’ｌ’Ｇ４を通過し、レベル保証回路
６によりｖｏ。電位を保証され、第４、第５の反転増幅
回路１ＧＮ４．ＧＮ５により反転増幅され、それぞれ桁
上げ出力信号ＮＣ４，Ｃ４となる。すなわち、桁上げ伝
播信号１） ｉｔ〜Ｐ ４ Ｑ）すべてが“ｌ”となれ
ば、桁上げ入力信号Ｃ０２Ｎ ｃ ｏが桁上げ（，４号
伝播基本回路１〜４を通過１ｔずにそのまま４ビットの
桁上げ信号伝播回路の桁上げ出力信号ＮＣ４，Ｃ４とな
る。
信号ＧＯ，ＮＧＯはオン状態にある第３゜第４の伝達ゲ
ート回路ＴＧ３．’ｌ’Ｇ４を通過し、レベル保証回路
６によりｖｏ。電位を保証され、第４、第５の反転増幅
回路１ＧＮ４．ＧＮ５により反転増幅され、それぞれ桁
上げ出力信号ＮＣ４，Ｃ４となる。すなわち、桁上げ伝
播信号１） ｉｔ〜Ｐ ４ Ｑ）すべてが“ｌ”となれ
ば、桁上げ入力信号Ｃ０２Ｎ ｃ ｏが桁上げ（，４号
伝播基本回路１〜４を通過１ｔずにそのまま４ビットの
桁上げ信号伝播回路の桁上げ出力信号ＮＣ４，Ｃ４とな
る。
しかし、各桁上げ信号伝播基本回路１〜４のうらの少な
くとも１つに、正論理および負論理の加数入力信号、被
加数入力信号として°゛０”、“ｌ”。
くとも１つに、正論理および負論理の加数入力信号、被
加数入力信号として°゛０”、“ｌ”。
“０”、°“ｌ”が入力され、桁上げ伝播信号として“
θ″が入力されると、正論理および負論理の桁上げ出力
４ｓ号として“０”、°“１”が出力され、正論理およ
び負論理の加数入力信号、被加数入力信号として“ｌ
ＩＩ 、 ＩＩ Ｑ″、′１”、４０°′が入力され、
桁上げ伝播信号として“０”が入力されると、正論理お
よび負論理の桁上げ出力信号として“ｌ”、“０″が出
力される。このとき１桁上げ伝播信号の“０”は、桁上
げ選択信号Ｓを発生ずるＮＡＮＤ型論理回＃ＣＤＩの入
力の少なくとも１つに入力されるので、ＮＡＮＤ型論理
回＃ｊＧＤＩは桁上げ選択信号Ｓとして“１”と発生す
る。この桁上げ選択信号ｓ の“ｌ”は第１．第２の伝
達ゲー！・回路ＴＧＩ、ＴＧ２に伝えられる。桁上げ選
択信号Ｓが“Ｉ ＩＩのときは第１．第２の伝達ゲート
回路ＴＧＩ、ＴＧ２がオン状態となり、第３゜第４の伝
達ケ）・回路Ｔ Ｇ ３ 、 ’Ｉ’ Ｇ ４ ハオＶ
状Ｉｍとなる。
θ″が入力されると、正論理および負論理の桁上げ出力
４ｓ号として“０”、°“１”が出力され、正論理およ
び負論理の加数入力信号、被加数入力信号として“ｌ
ＩＩ 、 ＩＩ Ｑ″、′１”、４０°′が入力され、
桁上げ伝播信号として“０”が入力されると、正論理お
よび負論理の桁上げ出力信号として“ｌ”、“０″が出
力される。このとき１桁上げ伝播信号の“０”は、桁上
げ選択信号Ｓを発生ずるＮＡＮＤ型論理回＃ＣＤＩの入
力の少なくとも１つに入力されるので、ＮＡＮＤ型論理
回＃ｊＧＤＩは桁上げ選択信号Ｓとして“１”と発生す
る。この桁上げ選択信号ｓ の“ｌ”は第１．第２の伝
達ゲー！・回路ＴＧＩ、ＴＧ２に伝えられる。桁上げ選
択信号Ｓが“Ｉ ＩＩのときは第１．第２の伝達ゲート
回路ＴＧＩ、ＴＧ２がオン状態となり、第３゜第４の伝
達ケ）・回路Ｔ Ｇ ３ 、 ’Ｉ’ Ｇ ４ ハオＶ
状Ｉｍとなる。
ゆえに、桁上げイｄ弓伝播基本回路１〜４を通過しｒ：
桁１げ出力（８号ＣＯ４，ＮＣ０４はオン状ｆＱＪにあ
る第１．第２の伝達ゲ ト１む１路’Ｉ’ Ｇ ｌ 、
“ｌ” Ｇ２を通過し、レベル保５ｆ ｌ＋：＃ｊ略６
によりｖｏ。電位を保証され、第４．第５の反転型増幅
回路ＧＮ４゜ＧＮ５により反転増幅され、それぞれ桁上
げ出力信号ＮＣ４，Ｃ４となる。
桁１げ出力（８号ＣＯ４，ＮＣ０４はオン状ｆＱＪにあ
る第１．第２の伝達ゲ ト１む１路’Ｉ’ Ｇ ｌ 、
“ｌ” Ｇ２を通過し、レベル保５ｆ ｌ＋：＃ｊ略６
によりｖｏ。電位を保証され、第４．第５の反転型増幅
回路ＧＮ４゜ＧＮ５により反転増幅され、それぞれ桁上
げ出力信号ＮＣ４，Ｃ４となる。
つまり、１ビットの桁上げ信号伝播基本回路１〜４のう
ちの少なくとも１つが桁上げ伝播しなくなると、桁上げ
信号伝播基本回路４の桁上げ出力信号ＣＯ４，ＮＣＯ４
が第４．第５の反転型増幅回路ＧＮ４．ＧＮ５により反
転増幅されて桁上げ出力信号Ｎｅ４． Ｃ４となる。
ちの少なくとも１つが桁上げ伝播しなくなると、桁上げ
信号伝播基本回路４の桁上げ出力信号ＣＯ４，ＮＣＯ４
が第４．第５の反転型増幅回路ＧＮ４．ＧＮ５により反
転増幅されて桁上げ出力信号Ｎｅ４． Ｃ４となる。
すなわち、この発明の桁上げ信号伝播回路では、構成に
必要なｌ・ランジスタ数が少なくてすむうえ、第１およ
び第２の反転増幅回路ＧＮ１．ＧＮ２を設けることによ
り桁上げ信号伝播に関わる信号線に付く容址を低減させ
ている。
必要なｌ・ランジスタ数が少なくてすむうえ、第１およ
び第２の反転増幅回路ＧＮ１．ＧＮ２を設けることによ
り桁上げ信号伝播に関わる信号線に付く容址を低減させ
ている。
なお、上記実施例では高速桁上げ伝播に係わる回路をＮ
ＭＯ３構成としたが、そのすべて、あるいは一部を０Ｍ
Ｏ８，あるいはＰＭＯ３構成としてもよい。
ＭＯ３構成としたが、そのすべて、あるいは一部を０Ｍ
Ｏ８，あるいはＰＭＯ３構成としてもよい。
乙の発明は以上説明したとおり、初段の桁上げ信号伝播
基本回路の入力段に負論理および正論理の桁上げ入力信
号をそれぞれ正論理および負論理の桁上げ入力信号とし
て入力させるための第１および第２の反転型増幅回路と
、桁上げ信号伝播基本回路のずべてに入力される桁上げ
伝播イ言号をもとに桁上げ選択信号を出力するＮ Ａ
Ｎ １）型論理回路と、桁上げ選択信号を反転させて桁
上げ選択反転信号を出力する第３の反転型増幅回路と、
桁上げ選択信号または桁上げ選択反転信号により、最終
段の桁上げ信号伝播基本回路から出力される正論理およ
び負論理の桁上げ出力信号の伝達を制御する第１および
第２の伝達ゲート回路と、桁上げ選択反転信号または桁
上げ選択信号により、第１および第２の反転型増幅回路
に入力される正論理および負論理の桁上げ入力信号と同
一の信号のと、第１．第；３および第２．第４の伝達ゲ
ート回路を通過したイｄとを反転させて正論理および負
論理の桁上げ出力信号として出力する第４おＪ：び第５
の反転型増幅回路とを設けなので、桁上げ信号伝播に関
わる信号線に付く容量を低減でき、桁上げ信号の伝播時
間を＾速比することができるという効果がある。
基本回路の入力段に負論理および正論理の桁上げ入力信
号をそれぞれ正論理および負論理の桁上げ入力信号とし
て入力させるための第１および第２の反転型増幅回路と
、桁上げ信号伝播基本回路のずべてに入力される桁上げ
伝播イ言号をもとに桁上げ選択信号を出力するＮ Ａ
Ｎ １）型論理回路と、桁上げ選択信号を反転させて桁
上げ選択反転信号を出力する第３の反転型増幅回路と、
桁上げ選択信号または桁上げ選択反転信号により、最終
段の桁上げ信号伝播基本回路から出力される正論理およ
び負論理の桁上げ出力信号の伝達を制御する第１および
第２の伝達ゲート回路と、桁上げ選択反転信号または桁
上げ選択信号により、第１および第２の反転型増幅回路
に入力される正論理および負論理の桁上げ入力信号と同
一の信号のと、第１．第；３および第２．第４の伝達ゲ
ート回路を通過したイｄとを反転させて正論理および負
論理の桁上げ出力信号として出力する第４おＪ：び第５
の反転型増幅回路とを設けなので、桁上げ信号伝播に関
わる信号線に付く容量を低減でき、桁上げ信号の伝播時
間を＾速比することができるという効果がある。
第１図は乙の発明の桁上げ信号伝播回路の一実施例を示
す図、第２図は従来の桁上げ信号伝播回路を示す図、第
３図は従来の桁上げ発生の論理を示した真理値表である
。 図において、１〜４は桁上げ信号伝播基本回路、５．６
はレベル保証回路、７は桁上げ信号抹消回路、８は桁上
げ信号発生回路、９，１０はＮＭＯ８Ｉ−ランジスタ、
Ｇ Ｎ １〜ＧＮｂは第１〜第５の反転型増幅回路、Ｃ
；ＵｔはＮ Ａ Ｎ Ｉ）型論理回路、’ＩＩ’ Ｇ
ｌ〜ＴＧ４は第１〜第４の伝達ゲート回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第２図 第３図 手続補正書（自発） １、事件の表示 特願昭６１−２９２７１５号２、
発明の名称 桁上げず３号伝播回路３、補正をする
者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内賽 （１）明細書第８頁６〜７行の「基準電位」を、１基準
電位ｖｃｃ１と補正する。 （２）同しく第１１頁１２〜１３行の１伝達ゲ一ト回路
ＴＧ２．ＴＧ４Ｊを、１−第３．第４の伝達ゲート回路
’ｒＧ３．’ｒＧ４ 」と補正する。 以 上
す図、第２図は従来の桁上げ信号伝播回路を示す図、第
３図は従来の桁上げ発生の論理を示した真理値表である
。 図において、１〜４は桁上げ信号伝播基本回路、５．６
はレベル保証回路、７は桁上げ信号抹消回路、８は桁上
げ信号発生回路、９，１０はＮＭＯ８Ｉ−ランジスタ、
Ｇ Ｎ １〜ＧＮｂは第１〜第５の反転型増幅回路、Ｃ
；ＵｔはＮ Ａ Ｎ Ｉ）型論理回路、’ＩＩ’ Ｇ
ｌ〜ＴＧ４は第１〜第４の伝達ゲート回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第２図 第３図 手続補正書（自発） １、事件の表示 特願昭６１−２９２７１５号２、
発明の名称 桁上げず３号伝播回路３、補正をする
者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内賽 （１）明細書第８頁６〜７行の「基準電位」を、１基準
電位ｖｃｃ１と補正する。 （２）同しく第１１頁１２〜１３行の１伝達ゲ一ト回路
ＴＧ２．ＴＧ４Ｊを、１−第３．第４の伝達ゲート回路
’ｒＧ３．’ｒＧ４ 」と補正する。 以 上
Claims (2)
- （１）正論理および負論理の加数入力信号、被加数入力
信号、桁上げ入力信号、前記加数入力信号と前記被加数
入力信号との排他的論理和である桁上げ伝播信号を入力
とし、正論理および負論理の桁上げ出力信号を出力する
桁上げ信号伝播基本回路を複数段直列に接続して構成さ
れる桁上げ信号伝播回路において、初段の前記桁上げ信
号伝播基本回路の入力段に負論理および正論理の桁上げ
入力信号をそれぞれ正論理および負論理の桁上げ入力信
号として入力させるための第１および第２の反転型増幅
回路と、前記桁上げ信号伝播基本回路のすべてに入力さ
れる桁上げ伝播信号をもとに桁上げ選択信号を出力する
ＮＡＮＤ型論理回路と、前記桁上げ選択信号を反転させ
て桁上げ選択反転信号を出力する第３の反転型増幅回路
と、前記桁上げ選択信号または桁上げ選択反転信号によ
り、最終段の前記桁上げ信号伝播基本回路から出力され
る前記正論理および負論理の桁上げ出力信号の伝達を制
御する第１および第２の伝達ゲート回路と、前記桁上げ
選択反転信号または前記桁上げ選択信号により、前記第
１および第２の反転型増幅回路に入力される前記正論理
および負論理の桁上げ入力信号と同一の信号の伝達を制
御する第３および第４の伝達ゲート回路と、前記第１、
第３および第２、第４の伝達ゲート回路を通過した信号
を反転させて正論理および負論理の桁上げ出力信号とし
て出力する第４および第５の反転型増幅回路とを設けた
ことを特徴とする桁上げ信号伝播回路。 - （２）桁上げ信号伝播基本回路が、そのソースおよびゲ
ートにそれぞれ正論理の桁上げ入力信号および加数入力
信号と被加数入力信号との排他的論理和である桁上げ伝
播信号が入力される第１導電型の第１のＭＯＳトランジ
スタと、そのソースおよびゲートにそれぞれ負論理の桁
上げ入力信号および桁上げ伝播信号が入力される第１導
電型の第２のＭＯＳトランジスタと、それぞれのゲート
に負論理の加数入力信号および負論理の被加数入力信号
が入力される２つの第１導電型のＭＯＳトランジスタを
、第１のＭＯＳトランジスタのドレインと接地または電
源間に直列に接続して構成される桁上げ信号抹消回路と
、それぞれのゲートに正論理の加数入力信号および正論
理の被加数入力信号が入力される２つの第１導電型のＭ
ＯＳトランジスタを、第２のＭＯＳトランジスタのドレ
インと接地または電源間に接続して構成される桁上げ信
号発生回路と、相補の値をとる第１のＭＯＳトランジス
タのドレインと第２のＭＯＳトランジスタのドレイン間
に接続されたレベル保証回路とから構成されたものであ
ることを特徴とする特許請求の範囲第（１）項記載の桁
上げ信号伝播回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29271586A JPS63145526A (ja) | 1986-12-09 | 1986-12-09 | 桁上げ信号伝播回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29271586A JPS63145526A (ja) | 1986-12-09 | 1986-12-09 | 桁上げ信号伝播回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63145526A true JPS63145526A (ja) | 1988-06-17 |
Family
ID=17785373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29271586A Pending JPS63145526A (ja) | 1986-12-09 | 1986-12-09 | 桁上げ信号伝播回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63145526A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200257A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｎｍｏｓパストランジスタ回路と加算器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5981736A (ja) * | 1982-09-30 | 1984-05-11 | アールシーエー ライセンシング コーポレーシヨン | デイジタル加算器の桁上げ信号発生回路 |
| JPS59123930A (ja) * | 1982-12-29 | 1984-07-17 | Matsushita Electric Ind Co Ltd | 桁上げ信号発生器 |
| JPS60134932A (ja) * | 1983-12-24 | 1985-07-18 | Toshiba Corp | プリチヤ−ジ型の桁上げ連鎖加算回路 |
| JPS61110237A (ja) * | 1984-11-01 | 1986-05-28 | レイセオン カンパニ− | マルチビツト・デイジタル加算器 |
-
1986
- 1986-12-09 JP JP29271586A patent/JPS63145526A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5981736A (ja) * | 1982-09-30 | 1984-05-11 | アールシーエー ライセンシング コーポレーシヨン | デイジタル加算器の桁上げ信号発生回路 |
| JPS59123930A (ja) * | 1982-12-29 | 1984-07-17 | Matsushita Electric Ind Co Ltd | 桁上げ信号発生器 |
| JPS60134932A (ja) * | 1983-12-24 | 1985-07-18 | Toshiba Corp | プリチヤ−ジ型の桁上げ連鎖加算回路 |
| JPS61110237A (ja) * | 1984-11-01 | 1986-05-28 | レイセオン カンパニ− | マルチビツト・デイジタル加算器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200257A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｎｍｏｓパストランジスタ回路と加算器 |
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