JP2972218B2 - 論理回路 - Google Patents
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- JP2972218B2 JP2972218B2 JP1040229A JP4022989A JP2972218B2 JP 2972218 B2 JP2972218 B2 JP 2972218B2 JP 1040229 A JP1040229 A JP 1040229A JP 4022989 A JP4022989 A JP 4022989A JP 2972218 B2 JP2972218 B2 JP 2972218B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路一般に好適な高速かつ低消費電力
の論理回路に関する。
の論理回路に関する。
従来の公知例としては、「超高速化合物半導体デバイ
ス（培風館、1986,p281」を挙げることができる。
ス（培風館、1986,p281」を挙げることができる。
最近のデジタル演算用集積回路の高速化に伴い、算術
演算回路の最も基本的な構成要素である加算器の高速化
が望まれている。加算器は加算を行う所謂加算器のみな
らず、ALU,乗算器など演算器の基本構成要素であり、論
理LSIの速度を支配している。
演算回路の最も基本的な構成要素である加算器の高速化
が望まれている。加算器は加算を行う所謂加算器のみな
らず、ALU,乗算器など演算器の基本構成要素であり、論
理LSIの速度を支配している。
多ビツトの加算器の高速動作性能は、良く知られてい
るように、桁上げ信号の高速伝播性能によつて支配され
る。従来、多ビツトの加算器の桁上げ伝播速度を高速化
する手段としては、桁上げ先見加算器（Carry Look Ahe
ad:CLA）が良く知られている。第２図には、「超高速化
合物半導体デバイス」（培風館、1986,p281）に記載さ
れている４ビツトCLAの論理図である。ここで、 Gj＝Aj・Bj Pj＝AjBj Aj,BjはＪビツト目の被加算数である。
るように、桁上げ信号の高速伝播性能によつて支配され
る。従来、多ビツトの加算器の桁上げ伝播速度を高速化
する手段としては、桁上げ先見加算器（Carry Look Ahe
ad:CLA）が良く知られている。第２図には、「超高速化
合物半導体デバイス」（培風館、1986,p281）に記載さ
れている４ビツトCLAの論理図である。ここで、 Gj＝Aj・Bj Pj＝AjBj Aj,BjはＪビツト目の被加算数である。
第２図に示した従来技術は、多ビツトの加算器に適用
するとやはり十分な高速化が得られないという、問題点
がある。これを以下に説明する。
するとやはり十分な高速化が得られないという、問題点
がある。これを以下に説明する。
CLA回路を遅延時間は、下位ビツトからの桁上げ信号C
iが入力してから最上位ビツトへの桁上げ信号Coを出力
するまでの時間であり、最終段の回路によつてきまる。
たとえば、第２図の回路においてはアンドゲートL3とオ
アゲートL4の遅延時間によつてきまる。しかし従来回路
ではこのL3,L4がフアンイン数あるいはフアンアウト数
が大きい接続となつているため動作速度が遅くなる。
iが入力してから最上位ビツトへの桁上げ信号Coを出力
するまでの時間であり、最終段の回路によつてきまる。
たとえば、第２図の回路においてはアンドゲートL3とオ
アゲートL4の遅延時間によつてきまる。しかし従来回路
ではこのL3,L4がフアンイン数あるいはフアンアウト数
が大きい接続となつているため動作速度が遅くなる。
CLA回路は第３図に示す32ビツト桁上げ先見回路のよ
うに、直接に接続されて用いることが多い。ここでは８
個の４ビツト桁上げ先見回路が直列に接続され32ビツト
桁上げ先見回路を構成している。この場合Coには次のCL
AユニツトのCiが接続される。従つて、L3は、フアンイ
ン数5,フアンアウト数１となり、L4はフアンイン数5,フ
アンアウト数４となる。このようにフアンアウト数フア
ンイン数が大きいゲートを用いているため、CLA回路の
遅延時間は単純なインバータ回路の遅延時間tiの10倍以
上となつてしまう。
うに、直接に接続されて用いることが多い。ここでは８
個の４ビツト桁上げ先見回路が直列に接続され32ビツト
桁上げ先見回路を構成している。この場合Coには次のCL
AユニツトのCiが接続される。従つて、L3は、フアンイ
ン数5,フアンアウト数１となり、L4はフアンイン数5,フ
アンアウト数４となる。このようにフアンアウト数フア
ンイン数が大きいゲートを用いているため、CLA回路の
遅延時間は単純なインバータ回路の遅延時間tiの10倍以
上となつてしまう。
なお、正転キャリー信号伝搬経路と反転キャリー信号
伝搬経路との２本のキャリー伝搬経路を設けることによ
って、経路の負荷容量を低減させた桁上げ信号発生器に
ついては特開昭和59年第123930号公報に記載されてい
る。
伝搬経路との２本のキャリー伝搬経路を設けることによ
って、経路の負荷容量を低減させた桁上げ信号発生器に
ついては特開昭和59年第123930号公報に記載されてい
る。
本発明の目的は、多ビツトの加算においても高速に動
作する論理回路を提供することにある。
作する論理回路を提供することにある。
上記目的は、桁上げ先見回路の最終階回路が、下位ビ
ツトからの桁上げ信号とその反転信号を入力する端子を
有し、かつ上位ビツトへ桁上げ信号とその反転信号を出
力する端子を有する構成とすることによつて達成され
る。
ツトからの桁上げ信号とその反転信号を入力する端子を
有し、かつ上位ビツトへ桁上げ信号とその反転信号を出
力する端子を有する構成とすることによつて達成され
る。
本発明では、下位からの桁上げ信号、および上位ビツ
トへの桁上げ信号の反転信号を活用することによつて、
フアンイン数，フアンアウト数の小さいゲートで、桁上
げ先見回路の最終段を構成する。これによりこの最終段
を高速化でき、桁上げ先見回路を高速化できる。
トへの桁上げ信号の反転信号を活用することによつて、
フアンイン数，フアンアウト数の小さいゲートで、桁上
げ先見回路の最終段を構成する。これによりこの最終段
を高速化でき、桁上げ先見回路を高速化できる。
〔実施例〕 以下、本発明を実施例を用いて説明する。第一の実施
例の４ビツト桁上げ先見回路を第１図に示す。以下の説
明においては、記号の最後にＮを添えることにより論理
の反転した信号を表す。本回路は、下位ビツトからの桁
上げ信号Ci,その反転信号CiN,桁上げ伝播信号Pj（ｊ＝
１−４），桁上げ生成信号Gj（ｊ＝１−４）を入力信号
とし、上位ビツトへの桁上げ信号Co,その反転信号CoN,
桁上げ信号Cj（Ｊ＝１−３）を出力する。ここでPj,Gj
は被加算数Aj,Bjを用いて次の論力式で定義される。
例の４ビツト桁上げ先見回路を第１図に示す。以下の説
明においては、記号の最後にＮを添えることにより論理
の反転した信号を表す。本回路は、下位ビツトからの桁
上げ信号Ci,その反転信号CiN,桁上げ伝播信号Pj（ｊ＝
１−４），桁上げ生成信号Gj（ｊ＝１−４）を入力信号
とし、上位ビツトへの桁上げ信号Co,その反転信号CoN,
桁上げ信号Cj（Ｊ＝１−３）を出力する。ここでPj,Gj
は被加算数Aj,Bjを用いて次の論力式で定義される。
Gj＝Aj・Bj …（１） Pj＝AjBj …（２） 本４ビツト桁上げ先見回路は３ビツト桁上げ先見回路
と最終段からなる。３ビツト桁上げ先見回路は第２図に
示した従来の回路を用い、最終段の回路が従来と異な
る。３ビツト桁上げ先見回路としては、この論理図と同
じ論理出力をする回路ならばどのような回路を用いても
良く、従来とまつたく同様の動作をする。
と最終段からなる。３ビツト桁上げ先見回路は第２図に
示した従来の回路を用い、最終段の回路が従来と異な
る。３ビツト桁上げ先見回路としては、この論理図と同
じ論理出力をする回路ならばどのような回路を用いても
良く、従来とまつたく同様の動作をする。
次に最終段の論理回路動作について説明する。初めに
この論理動作の説明に必要な論理式を導いておく。桁上
げ信号の一般式により次式が成り立つ Cj＝Gj＋Pj・Cj−１ …（３） ここで、Aj,BjはＪ桁目の被加算数、Cjはｊ桁目の桁
上げ信号である。また、（１），（２）式により容易に
次式を得ることができる。
この論理動作の説明に必要な論理式を導いておく。桁上
げ信号の一般式により次式が成り立つ Cj＝Gj＋Pj・Cj−１ …（３） ここで、Aj,BjはＪ桁目の被加算数、Cjはｊ桁目の桁
上げ信号である。また、（１），（２）式により容易に
次式を得ることができる。
Gj・Pj＝０ …（４） （３）式を繰返し使うことによつて、４桁目の桁上げ
信号C4（＝Co）は次式で表される。
信号C4（＝Co）は次式で表される。
C4＝G4＋P4・［G3＋P3・｛G2＋P2・ （G1＋P1・Ci）｝］ ＝G4＋P4・｛G3＋P3・（G2＋P2・G1）｝ ＋P4・P3・P2・P1・Ci …（５） 次式によつて論理値R,Sを定義すると、 Ｒ＝G4＋P4・｛G3＋P3・（G2＋P2・G1）｝ Ｓ＝P4・P3・P2・P1 C4は次式のように表される。
C4＝Ｒ＋Ｓ・Ci 更に、Co＝C4であるから、 Co＝Ｒ＋Ｓ・Ci …（６） となる。（４）式を用いれば容易に得られるようにＲと
Ｓには次に示す関係が成り立つ Ｒ・Ｓ＝０ …（７） Ｓ＋SN＝１という関係を用いると Ｒ＝Ｒ・（Ｓ＋SN） 更に（７）式を用いると Ｒ＝Ｒ・SN …（８） （６）式と（８）式により Co＝Ｒ・SN＋Ｓ・Ci …（９） これをオイラー図に示すと第４図（Ａ）のようにな
る。この図を用いると、（９）式は次式と等価であるこ
とが判る。
Ｓには次に示す関係が成り立つ Ｒ・Ｓ＝０ …（７） Ｓ＋SN＝１という関係を用いると Ｒ＝Ｒ・（Ｓ＋SN） 更に（７）式を用いると Ｒ＝Ｒ・SN …（８） （６）式と（８）式により Co＝Ｒ・SN＋Ｓ・Ci …（９） これをオイラー図に示すと第４図（Ａ）のようにな
る。この図を用いると、（９）式は次式と等価であるこ
とが判る。
Co＝（RN・SN）Ｎ・（Ｓ・CiN）Ｎ …（10） また、COの反転信号は（９）式により CoN＝（Ｒ・SN＋Ｓ・Ci）Ｎ …（11） と表されるが、第４図（Ｂ）のオイラー図により次式と
等価であることが判る。
等価であることが判る。
CON＝（Ｒ・SN）Ｎ・（Ｓ・Ci）Ｎ …（12） 本実施例では以上で導いた（10），（12）式を用い
て、論理回路を構成する。まず論理ゲートL13,L14によ
つてＲとＳを生成する。このＲとＳはCi,CiNとともに論
理ゲートL5とL6の入力となる。論理ゲートL5のL6はまつ
たく同一の論理回路であり、入力信号が異なることによ
りそれぞれ式（12）と（10）の論理式を示す。論理ゲー
トL5,L6の真理値表を第１図（Ｂ）に示す。
て、論理回路を構成する。まず論理ゲートL13,L14によ
つてＲとＳを生成する。このＲとＳはCi,CiNとともに論
理ゲートL5とL6の入力となる。論理ゲートL5のL6はまつ
たく同一の論理回路であり、入力信号が異なることによ
りそれぞれ式（12）と（10）の論理式を示す。論理ゲー
トL5,L6の真理値表を第１図（Ｂ）に示す。
上記L5,L6を実際のトランジスタ、FETを用いて構成す
るには、例えば第５図，第６図，第７図に示す回路を用
いることができる。第５図は、ｎチヤネルMOSトランジ
スタによるトランスフアゲートのワイアード論理とCMOS
インバータを用いたものであり、第６図はCMOSクロツク
インバータのワイアード論理を用いたものであり、第７
図はトランスフアゲートのワイアード論理とバイポーラ
CMOS回路のインバータを用いたものである。これらの回
路構成と第１図（Ａ）に示した論理機能との対応関係は
同図（Ｂ）に示した真理値表に沿つて容易に確かめるこ
とができる。これらいずれの回路を用いても、単純なイ
ンバータ回路一段分にほぼ等しい遅延時間によつて、上
位ビツトへ桁上げ信号を生成することができる。従つ
て、従来回路より大幅に高速になる。
るには、例えば第５図，第６図，第７図に示す回路を用
いることができる。第５図は、ｎチヤネルMOSトランジ
スタによるトランスフアゲートのワイアード論理とCMOS
インバータを用いたものであり、第６図はCMOSクロツク
インバータのワイアード論理を用いたものであり、第７
図はトランスフアゲートのワイアード論理とバイポーラ
CMOS回路のインバータを用いたものである。これらの回
路構成と第１図（Ａ）に示した論理機能との対応関係は
同図（Ｂ）に示した真理値表に沿つて容易に確かめるこ
とができる。これらいずれの回路を用いても、単純なイ
ンバータ回路一段分にほぼ等しい遅延時間によつて、上
位ビツトへ桁上げ信号を生成することができる。従つ
て、従来回路より大幅に高速になる。
上記実施例においては絶縁ゲート型電界効果トランジ
スタによつて、本発明の論理回路を構成した例を示した
が、接合型電界効果トランジスタ（JFET）、金属半導体
接合型電界効果トランジスタ（MESFET）を用いても同様
の効果が得られることは、もちろんである。
スタによつて、本発明の論理回路を構成した例を示した
が、接合型電界効果トランジスタ（JFET）、金属半導体
接合型電界効果トランジスタ（MESFET）を用いても同様
の効果が得られることは、もちろんである。
また、第５図の回路において、ｎチヤネルMOSトラン
ジスタM1,M2,M5,M6のしきい電圧をｐチヤネルMOSトラン
ジスタM3,M7のしきい電圧よりも低くすることによつて
消費電力を小さくできる。何故ならば、ノードN1,N2の
ハイレベルは、電源電圧VccよりもｎチヤネルMOSトラン
ジスタM1,M2,M5,M6のしきい電圧分だけ低いところまで
しか上がらない。従つて、ｐチヤネルMOSトランジスタ
のしきい電圧をｎチヤネルよりも高くしておけば、CMOS
インバータM3,M4における漏れ電流を小さくすることが
できる。
ジスタM1,M2,M5,M6のしきい電圧をｐチヤネルMOSトラン
ジスタM3,M7のしきい電圧よりも低くすることによつて
消費電力を小さくできる。何故ならば、ノードN1,N2の
ハイレベルは、電源電圧VccよりもｎチヤネルMOSトラン
ジスタM1,M2,M5,M6のしきい電圧分だけ低いところまで
しか上がらない。従つて、ｐチヤネルMOSトランジスタ
のしきい電圧をｎチヤネルよりも高くしておけば、CMOS
インバータM3,M4における漏れ電流を小さくすることが
できる。
また、本実施例を４ビツト以外の桁上げ先見回路に適
用するのも容易である。（５）式は容易に任意のビツト
長に拡張できる。すなわち（３）式を繰返し用いること
により、次式を得る。
用するのも容易である。（５）式は容易に任意のビツト
長に拡張できる。すなわち（３）式を繰返し用いること
により、次式を得る。
Cj＝Gj＋Pj・［Gj−１＋Pj＋１・｛Gj−２＋Pj−２ …（G2＋P2・G1）｝］ ＋Pj・Pj−１…P2・P1・Ci …（13） ここで、改めて、 Ｒ＝Gj＋Pj・［Gj−１＋Pj−１・｛Gj−２＋Pj−２… （G2＋P2・G1）｝］ Ｓ＝Pj・Pj−１…P2・P1 とおけば、（６）式がそのまま適用できる。
以上説明した４ビツト桁上げ先見回路を用いて、32ビ
ツト加算器を構成した例を第８図に示す。この加算器は
被加算数Aj,Bjを入力とし、和信号Sjを出力する（ｊは
１−32）。また、Gjは桁上げ生成信号、Pjは桁上げ伝播
信号、Cjは桁上げ信号、Vccは電源電圧である。
ツト加算器を構成した例を第８図に示す。この加算器は
被加算数Aj,Bjを入力とし、和信号Sjを出力する（ｊは
１−32）。また、Gjは桁上げ生成信号、Pjは桁上げ伝播
信号、Cjは桁上げ信号、Vccは電源電圧である。
この加算器は、PG生成ブロツク、４ビツト桁上げ先見
回路ブロツク、全加算器ブロツクからなる。PG生成ブロ
ツクでは、式（１），（２）に従いPj,Gjという信号を
生成し、桁上げ先見回路に信号を出力する。桁上げ先見
ブロツクでは桁上げ信号Cjを生成し、全加算器に出力す
る。全加算器ブロツクでは加算を行い、和信号を出力す
る。このとき同時に桁上げ信号が再度出力されるが、こ
れは桁上げ先見回路で既に出力しているため不要であ
り、結線せずにオープン状態としておく。
回路ブロツク、全加算器ブロツクからなる。PG生成ブロ
ツクでは、式（１），（２）に従いPj,Gjという信号を
生成し、桁上げ先見回路に信号を出力する。桁上げ先見
ブロツクでは桁上げ信号Cjを生成し、全加算器に出力す
る。全加算器ブロツクでは加算を行い、和信号を出力す
る。このとき同時に桁上げ信号が再度出力されるが、こ
れは桁上げ先見回路で既に出力しているため不要であ
り、結線せずにオープン状態としておく。
実際の32ビツトの加算動作について次に説明する。全
ての入力信号Aj,Bj（ｊ＝１〜32）が同時に入力されて
いる場合、PG生成ブロツクでPj,Gjという信号が生成さ
れ、４ビツト桁上げ先見回路U1…U8に入力される。この
入力を受けて第１図（Ａ）のゲートL13,L14が動作し、
信号ＳおよびＲがU1…U8の中でほぼ同時に確定する。続
いてU1では、Ciが接地されCiNがハイレベルに固定され
ているため、ゲートL5,L6が動作し桁上げ信号Co,CoNをU
2に出力する。このU1の動作速度はフアンイン数が大き
いゲートL14の速度により律速され、従来の桁上げ先見
回路と同程度となる。これに対して、U2〜U8の中では、
信号ＳおよびＲが既に確定しているため、Ci,CiNが入力
してからCo,CoNを出力するのにL5,L6の動作に要する時
間だけでよく、極めて高速に動作する。L5,L6はほぼイ
ンバータ一段分の遅延時間で動作するので、U2〜U8はほ
ぼインバータ一段分で動作し、32ビツト加算の時間も従
来に比べて大きく短縮化される。
ての入力信号Aj,Bj（ｊ＝１〜32）が同時に入力されて
いる場合、PG生成ブロツクでPj,Gjという信号が生成さ
れ、４ビツト桁上げ先見回路U1…U8に入力される。この
入力を受けて第１図（Ａ）のゲートL13,L14が動作し、
信号ＳおよびＲがU1…U8の中でほぼ同時に確定する。続
いてU1では、Ciが接地されCiNがハイレベルに固定され
ているため、ゲートL5,L6が動作し桁上げ信号Co,CoNをU
2に出力する。このU1の動作速度はフアンイン数が大き
いゲートL14の速度により律速され、従来の桁上げ先見
回路と同程度となる。これに対して、U2〜U8の中では、
信号ＳおよびＲが既に確定しているため、Ci,CiNが入力
してからCo,CoNを出力するのにL5,L6の動作に要する時
間だけでよく、極めて高速に動作する。L5,L6はほぼイ
ンバータ一段分の遅延時間で動作するので、U2〜U8はほ
ぼインバータ一段分で動作し、32ビツト加算の時間も従
来に比べて大きく短縮化される。
以上、説明したように４ビツト桁上げ先見回路に、第
１図に示した本発明を用いれば、極めて高速に動作する
32ビツト加算器が実現できる。本発明では、下位ビツト
からの桁上げ信号Ci,CiNが入力してから、上位ビツトへ
の桁上げ信号Co,CoNが出力するまでに、フアンイン数フ
アンアウト数の小さいゲートが動作するだけでよく、高
速である。
１図に示した本発明を用いれば、極めて高速に動作する
32ビツト加算器が実現できる。本発明では、下位ビツト
からの桁上げ信号Ci,CiNが入力してから、上位ビツトへ
の桁上げ信号Co,CoNが出力するまでに、フアンイン数フ
アンアウト数の小さいゲートが動作するだけでよく、高
速である。
本発明では桁上げ先見回路の最終段回路において、下
位からの桁上げ信号、および上位ビツトへの桁上げ信号
の反転信号を活用することによつて、フアンイン数，フ
アンアウト数の小さいゲートで、桁上げ先見回路の最終
段を構成する。これによりこの際終段を高速化でき、桁
上げ先見回路を高速化できる。４ビツトの桁上げ先見回
路において、従来回路が単純インバータ回路の約10倍の
遅延時間を要していたのに対して、本発明は単純インバ
ータ一段分の遅時間で動作する。すなわち、従来より約
一桁の高速化が得られる。本桁上げ先見回路は加算器，
算術論理演算ユニツト（ALU），並列乗算器など、論理L
SIにおいて最も高速化を要求される部分に適用すること
ができそれらを大きく高速化できる。
位からの桁上げ信号、および上位ビツトへの桁上げ信号
の反転信号を活用することによつて、フアンイン数，フ
アンアウト数の小さいゲートで、桁上げ先見回路の最終
段を構成する。これによりこの際終段を高速化でき、桁
上げ先見回路を高速化できる。４ビツトの桁上げ先見回
路において、従来回路が単純インバータ回路の約10倍の
遅延時間を要していたのに対して、本発明は単純インバ
ータ一段分の遅時間で動作する。すなわち、従来より約
一桁の高速化が得られる。本桁上げ先見回路は加算器，
算術論理演算ユニツト（ALU），並列乗算器など、論理L
SIにおいて最も高速化を要求される部分に適用すること
ができそれらを大きく高速化できる。
第１図（Ａ）は、本発明の第一の実施例の桁上げ先見回
路を示す図、第１図（Ｂ）は、第一の実施例論理ゲート
L5,L6の真理値表を示す図、第２図は従来の桁上げ先見
回路を示す図、第３図は、従来の４ビツトの桁上げ先見
回路を用いて、32ビツトの桁上げ先見回路を構成した
図、第４図は本発明の桁上げ先見回路の基本論理式を証
明するオイラー図、第５図，第６図，第７図は、第４図
に示した本発明の桁上げ先見回路において用いる論理回
路をトランジスタによつて構成した例を示す図，第８図
は、本発明の第一の実施例の桁上げ先見回路を用いて32
ビツト加算器を構成した一例を示す図である。 L3,L8,L11,L13……ANDゲート、L4……ORゲート、L5,L6,
L14……論理ゲート、L7,L9,L10,L12……NANDゲート、L4
……ORゲート、Vcc……電源線、Ci……下位ビツトから
の桁上げ入力信号、CiN……下位ビツトからの桁上げ信
号の反転入力信号、P1−32……桁上げ伝播信号、G1−32
……桁上げ生成信号、Co……上位ビツトへの桁上げ出力
信号,CoN……上位ビツトへの桁上げ信号の反転出力信
号、C1−32……桁上げ信号、U1−８……４ビツト桁上げ
先見回路、M1,M2,M4−6,M8−10,M12−16,M18−M20,M23
−24,M27−28,31−32,M35−36……ｎチヤネルMOSトラン
ジスタ、M3,M7,M11,M17,M21,M22,M25,M26,M29−30,M33
−34,……ｐチヤネルMOSトラジスタ、Q1−Q4……npnバ
イポーラトランジスタ。
路を示す図、第１図（Ｂ）は、第一の実施例論理ゲート
L5,L6の真理値表を示す図、第２図は従来の桁上げ先見
回路を示す図、第３図は、従来の４ビツトの桁上げ先見
回路を用いて、32ビツトの桁上げ先見回路を構成した
図、第４図は本発明の桁上げ先見回路の基本論理式を証
明するオイラー図、第５図，第６図，第７図は、第４図
に示した本発明の桁上げ先見回路において用いる論理回
路をトランジスタによつて構成した例を示す図，第８図
は、本発明の第一の実施例の桁上げ先見回路を用いて32
ビツト加算器を構成した一例を示す図である。 L3,L8,L11,L13……ANDゲート、L4……ORゲート、L5,L6,
L14……論理ゲート、L7,L9,L10,L12……NANDゲート、L4
……ORゲート、Vcc……電源線、Ci……下位ビツトから
の桁上げ入力信号、CiN……下位ビツトからの桁上げ信
号の反転入力信号、P1−32……桁上げ伝播信号、G1−32
……桁上げ生成信号、Co……上位ビツトへの桁上げ出力
信号,CoN……上位ビツトへの桁上げ信号の反転出力信
号、C1−32……桁上げ信号、U1−８……４ビツト桁上げ
先見回路、M1,M2,M4−6,M8−10,M12−16,M18−M20,M23
−24,M27−28,31−32,M35−36……ｎチヤネルMOSトラン
ジスタ、M3,M7,M11,M17,M21,M22,M25,M26,M29−30,M33
−34,……ｐチヤネルMOSトラジスタ、Q1−Q4……npnバ
イポーラトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 下東 勝博 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭49−51837（ＪＰ，Ａ) 特開 昭61−168040（ＪＰ，Ａ) 実開 昭54−46224（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/50
Claims (8)
- 【請求項１】第１及び第２の入力信号を受ける第１の論
理回路部と、 第３及び第４の入力信号を受ける第２の論理回路部と、 桁上げ生成信号と桁上げ伝搬信号が入力される第３の論
理回路部とを有し、 上記第１の入力信号と上記第３の入力信号とは相補関係
の信号であり、 上記第２の入力信号と上記第４の入力信号とは相補関係
の信号であり、 上記第１の入力信号と上記第３の入力信号のいずれかは
下位ビットからの桁上げ信号であり、上記第２の入力信
号と上記第４の入力信号のいずれかは上記第３の論理回
路部の出力信号であり、 上記第１の論理回路は上記第３の論理回路部からの制御
信号により、上記第１あるいは第２の入力信号を選択的
に出力し、 上記第２の論理回路は上記制御信号により、上記第３あ
るいは第４の入力信号を選択的に出力するよう構成され
たことを特徴とする論理回路。 - 【請求項２】上記桁上げ生成信号は被加算数どおしの論
理積を取った信号であり、 上記桁上げ伝搬信号は被加算どおしの排他的論理和を取
った信号であることを特徴とする請求項１記載の論理回
路。 - 【請求項３】上記第２の入力信号もしくは上記第４の入
力信号のいずれかは、ｊ桁目の被加算数をAj,Bjとし、G
j＝Aj・Bjとし、PnをAjとBjとの排他的論理和とした場
合に、Gn＋Pn［Gn-1＋Pn-1｛Gn-2＋Pn-3・・・（G2＋P2
G1）｝］で規定される信号であることを特徴とする請求
項１乃至請求項２のいずれかに記載の論理回路。 - 【請求項４】上記制御信号は、ｊ桁目の被加算数をAj,B
jとし、PnをAjとBjとの排他的論理和とした場合に、Pn
・Pn-1・Pn-2・・・・・P1で表される信号であることを
特徴とする請求項１乃至３請求項のいずれかに記載の論
理回路。 - 【請求項５】複数ビット分の桁上げ伝搬信号の論理積を
出力する論理ゲートと、 複数ビット分の桁上げ伝搬信号及び複数ビット分の桁上
げ生成信号が入力される複合論理ゲートと、 下位ビットの桁上げ信号と上記複合論理ゲートの出力信
号とを受ける第１の選択回路と、 上記桁上げ信号の反転信号と上記複合論理ゲートの出力
信号の反転信号とを受ける第２の選択回路とを有し、 上記第１の選択回路は、上記論理ゲートの出力信号によ
り上記桁上げ信号または上記複合論理ゲートの出力信号
を選択的に出力し、 上記第２の選択回路は、上記論理ゲートの出力信号によ
り上記桁上げ信号の反転信号または上記複合論理ゲート
の出力信号の反転信号を選択的に出力することを特徴と
する論理回路。 - 【請求項６】上記桁上げ生成信号は被加算数どおしの論
理積を取った信号であり、 上記桁上げ伝搬信号は被加算どおしの排他的論理和を取
った信号であることを特徴とする請求項５記載の論理回
路。 - 【請求項７】上記複合論理ゲートの出力信号は、 ｊ桁目の被加算数をAj,Bjとし、Gj＝Aj・Bjとし、PnをA
jとBjとの排他的論理和とした場合に、Gn＋Pn［Gn-1＋P
n-1｛Gn-2＋Pn-3・・・（G2＋P2G1）｝］で規定される
信号であることを特徴とする請求項５乃至請求項６のい
ずれかに記載の論理回路。 - 【請求項８】上記論理ゲートの出力信号は、ｊ桁目の被
加算数をAj,Bjとし、PnをAjとBjとの排他的論理和とし
た場合に、Pn・Pn-1・Pn-2・・・・・P1で表される信号
であることを特徴とする請求項５乃至７請求項のいずれ
かに記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040229A JP2972218B2 (ja) | 1989-02-22 | 1989-02-22 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040229A JP2972218B2 (ja) | 1989-02-22 | 1989-02-22 | 論理回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11157467A Division JP2000035877A (ja) | 1999-06-04 | 1999-06-04 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02220130A JPH02220130A (ja) | 1990-09-03 |
| JP2972218B2 true JP2972218B2 (ja) | 1999-11-08 |
Family
ID=12574910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1040229A Expired - Fee Related JP2972218B2 (ja) | 1989-02-22 | 1989-02-22 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972218B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04296933A (ja) * | 1991-03-04 | 1992-10-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5322820B2 (ja) * | 1972-09-20 | 1978-07-11 | ||
| JPS5446224U (ja) * | 1977-09-07 | 1979-03-30 | ||
| JPS61168040A (ja) * | 1985-01-21 | 1986-07-29 | Mitsubishi Electric Corp | キヤリ・ルツク・アヘツド付加算器 |
-
1989
- 1989-02-22 JP JP1040229A patent/JP2972218B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02220130A (ja) | 1990-09-03 |
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