JP2000035877A

JP2000035877A - 論理回路

Info

Publication number: JP2000035877A
Application number: JP11157467A
Authority: JP
Inventors: Kazuo Yano; 和男矢野; Tetsuya Nakagawa; 哲也中川; Toshiaki Masuhara; 利明増原; Katsuhiro Shimohigashi; 勝博下東
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-06-04
Filing date: 1999-06-04
Publication date: 2000-02-02

Abstract

(57)【要約】【課題】高速に動作可能な多ビットの加算論理回路を
実現する。【解決手段】下位ビットからの桁上げ信号を入力する
端子及びこれの反転信号を入力する端子、上位ビットへ
の桁上げ信号を出力する端子及びこの反転信号を出力す
る端子を備えることにより、ファンイン数、ファンアウ
ト数の小さいゲートで、桁上げ先見回路の最終段を構成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路一般に好
適な高速かつ低消費電力の論理回路に関する。

【０００２】

【従来の技術】従来の公知例としては、「超高速化合物
半導体デバイス（培風館、１９８６，ｐ２８１」を挙げ
ることができる。

【０００３】最近のデジタル演算用集積回路の高速化に
伴い、算術演算回路の最も基本的な構成要素である加算
器の高速化が望まれている。加算器は加算を行う所謂加
算器のみならず、ＡＬＵ，乗算器など演算器の基本構成
要素であり、論理ＬＳＩの速度を支配している。

【０００４】多ビットの加算器の高速動作性能は、良く
知られているように、桁上げ信号の高速伝播性能によっ
て支配される。従来、多ビットの加算器の桁上げ伝播速
度を高速化する手段としては、桁上げ先見加算器（Carr
y Look Ahead：ＣＬＡ）が良く知られている。図２に
は、「超高速化合物半導体デバイス」（培風館、１９８
６，ｐ２８１）に記載されている４ビットＣＬＡの論理
図である。ここで、Ｇｊ＝Ａｊ・ＢｊＰｊ＝Ａｊ（E-OR）ＢｊＡｊ，Ｂｊはｊビット目の被加算数である。(E-OR)は排
他的論理和を示す。

【０００５】

【発明が解決しようとする課題】図２に示した従来技術
は、多ビットの加算器に適用するとやはり十分な高速化
が選られないという、問題点がある。これを以下に説明
する。

【０００６】ＣＬＡ回路の遅延時間は、下位ビットから
の桁上げ信号Ｃｉが入力してから最上位ビットへの桁上
げ信号Ｃｏを出力するまでの時間であり、最終段の回路
によってきまる。たとえば、図２の回路においてはアン
ドゲートＬ３とオアゲートＬ４の遅延時間によってきま
る。しかし従来回路ではこのＬ３，Ｌ４がファンイン数
あるいはファンアウト数が大きい接続となっているため
動作速度が遅くなる。

【０００７】ＣＬＡ回路は図３に示す３２ビット桁上げ
先見回路のように、直列に接続されて用いることが多
い。ここでは８個の４ビット桁上げ先見回路が直列に接
続され３２ビット桁上げ先見回路を構成している。この
場合Ｃｏには次のＣＬＡユニットのＣｉが接続される。
従って、Ｌ３は、ファンイン数５，ファンアウト数１と
なり、Ｌ４はファンイン数５，ファンアウト数４とな
る。このようにファンアウト数ファンイン数が大きいゲ
ートを用いているため、ＣＬＡ回路の遅延時間は単純な
インバータ回路の遅延時間ｔｉの１０倍以上となってし
まう。

【０００８】本発明の目的は、多ビットの加算において
も高速に動作する論理回路を提供することにある。

【０００９】

【課題を解決するための手段】上記目的は、桁上げ先見
回路の最終階回路が、下位ビットからの桁上げ信号とそ
の反転信号を入力する端子を有し、かつ上位ビットへ桁
上げ信号とその反転信号を出力する端子を有する構成と
することによって達成される。

【００１０】

【発明の実施の形態】以下、本発明を実施例を用いて説
明する。第一の実施例の４ビット桁上げ先見回路を図１
に示す。以下の説明においては、記号の最後にＮを添え
ることにより論理の反転した信号を表す。本回路は、下
位ビットからの桁上げ信号Ｃｉ，その反転信号ＣｉＮ，
桁上げ伝播信号Ｐｊ（ｊ＝１−４），桁上げ生成信号Ｇ
ｊ（ｊ＝１−４）を入力信号とし、上位ビットへの桁上
げ信号Ｃｏ，その反転信号ＣｏＮ，桁上げ信号Ｃｊ（Ｊ
＝１−３）を出力する。ここでＰｊ，Ｇｊは被加算数Ａ
ｊ，Ｂｊを用いて次の論理式で定義される。

【００１１】Ｇｊ＝Ａｊ・Ｂｊ …(1) Ｐｊ＝Ａｊ（E-OR）Ｂｊ …(2) 本４ビット桁上げ先見回路は３ビット桁上げ先見回路と
最終段からなる。３ビット桁上げ先見回路は図２に示し
た従来の回路を用い、最終段の回路が従来と異なる。３
ビット桁上げ先見回路としては、この論理図と同じ論理
出力をする回路ならばどのような回路を用いても良く、
従来とまったく同様の動作をする。

【００１２】次に最終段の論理回路動作について説明す
る。初めにこの論理動作の説明に必要な論理式を導いて
おく。桁上げ信号の一般式により次式が成り立つＣｊ＝Ｇｊ＋Ｐｊ・Ｃｊ−１ …(3) ここで、Ａｊ，Ｂｊはｊ桁目の被加算数、Ｃｊはｊ桁目
の桁上げ信号である。また、(1), (2) 式により容易に
次式を得ることができる。

【００１３】Ｇｊ・Ｐｊ＝０ …(4) (3) 式を繰返し使うことによって、４桁目の桁上げ信号
Ｃ４（＝Ｃｏ）は次式で表される。

【００１４】Ｃ４＝Ｇ４＋Ｐ４・[Ｇ３＋Ｐ３・｛Ｇ２＋Ｐ２・（Ｇ１＋Ｐ１・Ｃｉ）｝] ＝Ｇ４＋Ｐ４・{Ｇ３＋Ｐ３・(Ｇ２＋Ｐ２・Ｇ１)} ＋Ｐ４・Ｐ３・Ｐ２・Ｐ１・Ｃｉ …(5) 次式によって論理値Ｒ，Ｓを定義すると、Ｒ＝Ｇ４＋Ｐ４・（Ｇ３＋Ｐ３・（Ｇ２＋Ｐ２・Ｇ１））Ｓ＝Ｐ４・Ｐ３・Ｐ２・Ｐ１Ｃ４は次式のように表される。

【００１５】Ｃ４＝Ｒ＋Ｓ・Ｃｊ更に、Ｃｏ＝Ｃ４であるから、Ｃｏ＝Ｒ＋Ｓ・Ｃｉ …(6) となる。(4)式を用いれば容易に得られるようにＲとＳ
には次に示す関係が成り立つＲ・Ｓ＝０ …(7) Ｓ＋ＳＮ＝１という関係を用いるとＲ＝Ｒ・（Ｓ＋ＳＮ）更に (7) 式を用いるとＲ＝Ｒ・ＳＮ …(8) (6) 式と (8) 式によりＣｏ＝Ｒ・ＳＮ＋Ｓ・Ｃｉ …(9) これをオイラー図に示すと図４（Ａ）のようになる。こ
の図を用いると、(9) 式は次式と等価であることが判
る。

【００１６】Ｃｏ＝（ＲＮ・ＳＮ）Ｎ・（Ｓ・ＣｉＮ）Ｎ …(10) また、Ｃｏの反転信号は(9)式によりＣｏＮ＝（Ｒ・ＳＮ＋Ｓ・Ｃｉ）Ｎ …(11) と表されるが、図４（Ｂ）のオイラー図により次式と等
価であることが判る。

【００１７】ＣｏＮ＝（Ｒ・ＳＮ）Ｎ・（Ｓ・Ｃｉ）Ｎ …(12) 本実施例では以上で導いた(10),(12)式を用いて、論理
回路を構成する。まず論理ゲートＬ１３，Ｌ１４によっ
てＲとＳを生成する。このＲとＳはＣｉ，ＣｉＮととも
に論理ゲートＬ５とＬ６の入力となる。論理ゲートＬ５
とＬ６はまったく同一の論理回路であり、入力信号が異
なることによりそれぞれ式 (12) と (10) の論理式を示
す。論理ゲートＬ５，Ｌ６の真理値表を図１（Ｂ）に示
す。

【００１８】上記Ｌ５，Ｌ６を実際のトランジスタ、Ｆ
ＥＴを用いて構成するには、例えば図５，図６，図７に
示す回路を用いることができる。図５は、ｎチャネルＭ
ＯＳトランジスタによるトランスファゲートのワイアー
ド論理とＣＭＯＳインバータを用いたものであり、図６
はＣＭＯＳクロックトインバータのワイアード論理を用
いたものであり、図７はトランスファゲートのワイアー
ド論理とバイポーラＣＭＯＳ回路のインバータを用いた
ものである。これらの回路構成と図１（Ａ）に示した論
理機能との対応関係は同図（Ｂ）に示した真理値表に沿
って容易に確かめることができる。これらいずれの回路
を用いても、単純なインバータ回路一段分にほぼ等しい
遅延時間によって、上位ビットへ桁上げ信号を生成する
ことができる。従って、従来回路より大幅に高速にな
る。

【００１９】上記実施例においては絶縁ゲート型電界効
果トランジスタによって、本発明の論理回路を構成した
例を示したが、接合型電界効果トランジスタ（ＪＦＥ
Ｔ）、金属半導体接合型電界効果トランジスタ（ＭＥＳ
ＦＥＴ）を用いても同様の効果が得られることは、もち
ろんである。

【００２０】また、図５の回路において、ｎチャネルＭ
ＯＳトランジスタＭ１，Ｍ２，Ｍ５，Ｍ６のしきい電圧
をｐチャネルＭＯＳトランジスタＭ３，Ｍ７のしきい電
圧よりも低くすることによって消費電力を小さくでき
る。何故ならば、ノードＮ１，Ｎ２のハイレベルは、電
源電圧ＶｃｃよりもｎチャネルＭＯＳトランジスタＭ
１，Ｍ２，Ｍ５，Ｍ６のしきい電圧分だけ低いところま
でしか上がらない。従って、ｐチャネルＭＯＳトランジ
スタのしきい電圧をｎチャネルよりも高くしておけば、
ＣＭＯＳインバータＭ３，Ｍ４における漏れ電流を小さ
くすることができる。

【００２１】また、本実施例を４ビット以外の桁上げ先
見回路に適用するのも容易である。(5) 式は容易に任意
のビット長に拡張できる。すなわち (3) 式を繰返し用
いることにより、次式を得る。

【００２２】Ｃｊ＝Ｇｊ＋Ｐｊ・［Ｇｊ−１＋Ｐｊ−１・｛Ｇｊ−２＋Ｐｊ−２…(Ｇ２＋Ｐ２・Ｇ１）｝］＋Ｐｊ・Ｐｊ−１…Ｐ２・Ｐ１・Ｃｉ…(13) ここで、改めて、Ｒ＝Ｇｊ＋Ｐｊ・［Ｇｊ−１＋Ｐｊ−１・｛Ｇｊ−２＋Ｐｊ−２…（Ｇ２＋Ｐ２・Ｇ１）｝］Ｓ＝Ｐｊ・Ｐｊ−１…Ｐ２・Ｐ１とおけば、(6) 式がそのまま適用できる。

【００２３】以上説明した４ビット桁上げ先見回路を用
いて、３２ビット加算器を構成した例を図８に示す。

【００２４】この加算器は被加算数Ａｊ，Ｂｊを入力と
し、和親号Ｓｊを出力する（ｊは１−３２），また、Ｇ
ｊは桁上げ生成信号、Ｐｊは桁上げ伝播信号、Ｃｊは桁
上げ信号、Ｖｃｃは電源電圧である。

【００２５】この加算器は、ＰＧ生成ブロック、４ビッ
ト桁上げ先見回路ブロック、全加算器ブロックからな
る。ＰＧ生成ブロックでは、式(1)、(2)に従いＰｊ，Ｇ
ｊという信号を生成し、桁上げ先見回路に信号を出力す
る。桁上げ先見ブロックでは桁上げ信号Ｃｊを生成し、
全加算器に出力する。全加算器ブロックでは加算を行
い、和信号を出力する。このとき同時に桁上げ信号が再
度出力されるが、これは桁上げ先見回路で既に出力して
いるため不要であり、結線せずにオープン状態としてお
く。

【００２６】実際の３２ビットの加算動作について次に
説明する。全ての入力信号Ａｊ，Ｂｊ（ｊ＝１〜３２）
が同時に入力されている場合、ＰＧ生成ブロックでＰ
ｊ，Ｇｊという信号が生成され、４ビット桁上げ先見回
路Ｕ１…Ｕ８に入力される。この入力を受けて図１
（Ａ）のゲートＬ１３，Ｌ１４が動作し、信号Ｓおよび
ＲがＵ１…Ｕ８の中でほぼ同時に確定する。続いてＵ１
では、Ｃｉが接地されＣｉＮがハイレベルに固定されて
いるため、ゲートＬ５，Ｌ６が動作し桁上げ信号Ｃｏ，
ＣｏＮをＵ２に出力する。このＵ１の動作速度はファン
イン数が大きいゲートＬ１４の速度により律速され、従
来の桁上げ先見回路と同程度となる。これに対して、Ｕ
２〜Ｕ８の中では、信号ＳおよびＲが既に確定している
ため、Ｃｉ，ＣｉＮが入力してからＣｏ，ＣｏＮを出力
するのにＬ５，Ｌ６の動作に要する時間だけでよく、極
めて高速に動作する。Ｌ５，Ｌ６はほぼインバーター段
分の遅延時間で動作するので、Ｕ２〜Ｕ８はほぼインバ
ーター段分で動作し、３２ビット加算の時間も従来に比
べて大きく短縮化される。

【００２７】以上、説明したように４ビット桁上げ先見
回路に、図１に示した本発明を用いれば、極めて高速に
動作する３２ビット加算器が実現できる。本発明では、
下位ビットからの桁上げ信号Ｃｉ，ＣｉＮが入力してか
ら、上位ビットへの桁上げ信号Ｃｏ，ＣｏＮが出力する
までに、ファンイン数ファンアウト数の小さいゲートが
動作するだけでよく、高速である。

【００２８】

【発明の効果】本発明では桁上げ先見回路の最終段回路
において、下位からの桁上げ信号、および上位ビットへ
の桁上げ信号の反転信号を活用することによって、ファ
ンイン数、ファンアウト数の小さいゲートで、桁上げ先
見回路の最終段を構成する。これによりこの最終段を高
速化でき、桁上げ先見回路を高速化できる。４ビットの
桁上げ先見回路において、従来回路が単純インバータ回
路の約１０倍の遅延時間を要していたのに対して、本発
明は単純インバーター段分の遅時間で動作する。すなわ
ち、従来より約一桁の高速化が得られる。本桁上げ先見
回路は加算器、算術論理演算ユニット（ＡＬＵ），並列
乗算器など、論理ＬＳＩにおいて、最も高速化を要求さ
れる部分に適用することができそれらを大きく高速化で
きる。

【図面の簡単な説明】

【図１】（Ａ）は、本発明の第一の実施例の桁上げ先見
回路を示す図、（Ｂ）は、第一の実施論理ゲートＬ５，
Ｌ６の真理値表を示す図。

【図２】従来の桁上げ先見回路を示す図。

【図３】従来の４ビットの桁上げ先見回路を用いて、３
２ビット桁上げ先見回路を構成した図。

【図４】図は本発明の桁上げ先見回路の基本論理式を証
明するオイラー図。

【図５】図４に示した本発明の桁上げ先見回路において
用いる論理回路をトランジスタによって構成した例を示
す図。

【図６】図４に示した本発明の桁上げ先見回路において
用いる論理回路をトランジスタによって構成した例を示
す図。

【図７】図４に示した本発明の桁上げ先見回路において
用いる論理回路をトランジスタによって構成した例を示
す図。

【図８】本発明の第一の実施例の桁上げ先見回路を用い
て３２ビット加算器を構成した一例を示す図である。

【符号の説明】

Ｌ３，Ｌ８，Ｌ１１，Ｌ１３…ＡＮＤゲート、Ｌ４…Ｏ
Ｒゲート、Ｌ５，Ｌ６，Ｌ１４…論理ゲート、Ｌ７，Ｌ
９，Ｌ１０，Ｌ１２…ＮＡＮＤゲート、Ｌ４…ＯＲゲー
ト、Ｖｃｃ…電源線、Ｃｉ…下位ビットからの桁上げ入
力信号、ＣｉＮ…下位ビットからの桁上げ信号の反転入
力信号、Ｐ１−３２…桁上げ伝播信号、Ｇ１−３２…桁
上げ生成信号、Ｃｏ…上位ビットへの桁上げ出力信号、
ＣｏＮ…上位ビットへの桁上げ信号の反転出力信号、Ｃ
１−３２…桁上げ信号、Ｕ１−８…４ビット桁上げ先見
回路、Ｍ１，Ｍ２，Ｍ４−６，Ｍ８−１０，Ｍ１２−１
６，Ｍ１８−Ｍ２０，Ｍ２３−２４，Ｍ２７−２８，３
１−３２，Ｍ３５−３６…ｎチャネルＭＯＳトランジス
タ、Ｍ３，Ｍ７，Ｍ１１，Ｍ１７，Ｍ２１，Ｍ２２，Ｍ
２５，Ｍ２６，Ｍ２９−３０，Ｍ３３−３４，…ｐチャ
ネルＭＯＳトランジスタ、Ｑ１−Ｑ４…ｎｐｎバイポー
ラトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者増原利明東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者下東勝博東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】上位ビットへの桁上げ信号を出力する第1
の論理回路と、上記桁上げ信号と相補な信号を出力する第2の論理回路
とを有し、上記第1の論理回路は少なくとも第１と第２の入力信号
を選択的に出力するよう構成され、上記第2の論理回路は少なくとも第３と第４の入力信号
を選択的に出力するよう構成され、上記第1の論理回路
の上記第１の入力信号は下位ビットからの桁上げ信号で
あり、上記第2の論理回路の上記第３の入力信号は前記
下位ビットからの桁上げ信号の相補信号であり、上記第lの論理回路は、ー方のソース・ドレイン電極が
共通に接続された第1及び第2のMOSトランジスタを有
し、上記第1のM0Sトランジスタの他方のソース・ドレイン電
極には上記第１の入力信号が入力されることを特徴とす
る論理回路。
【請求項２】上記第2のMOSトランジスタの他方のソース
・ドレイン電極には上記第２の入力信号が入力されるこ
とを特徴とする請求項１に記載の論理回路。
【請求項３】上位ビットへの桁上げ信号を出力する第1
の論理回路と、上記桁上げ信号と相補な信号を出力する第2の論理回路
とを有し、上記第1の論理回路は少なくとも第１と第２の入力信号
を選択的に出力するよう構成され、上記第2の論理回路は少なくとも第３と第４の入力信号
を選択的に出力するよう構成され、上記第2の論理回路は、ー方のソース・ドレイン電極が
共通に接続された第3及び第4のMOSトランジスタを有
し、上記第3のMOSトランジスタの他方のソース・ドレイン電
極には上記第３の入力信号が入力されることを特徴とす
る論理回路。
【請求項４】上記第2の論理回路の上記第４の入力信号
は、上記第1の論理回路の上記第２の入力信号の反転信
号であることを特徴とする請求項１乃至請求項３のいず
れかに記載の論理回路。
【請求項５】上記第2の論理回路の出力は、上記第1の論
理回路の出力を制御する信号と同一の信号により制御さ
れていることを特徴とする請求項１乃至請求項４のいず
れかに記載の論理回路。
【請求項６】下位ビットからの桁上げ信号と、桁上げ生
成信号と桁上げ伝搬信号を用いて、上位ビットへの桁上
げ信号を生成する桁上げ先見回路において、上記桁上げ先見回路は第１信号と第２信号の一方を第３
信号により選択的に出力する第１選択回路を有し、上記
第１選択回路は第１MOSトランジスタと第２MOSトランジ
スタを具備し、上記第１MOSトランジスタと上記第２MOS
トランジスタのソースかドレインのいずれかの電極は接
続され、上記第１MOSトランジスタと上記第２MOSトラン
ジスタの他方の電極にはそれぞれ上記第１信号と上記第
２信号が入力され、上記第３信号とその相補信号は、上
記第１MOSトランジスタと上記第２MOSトランジスタのゲ
ートに入力されることを特徴とする半導体集積回路。
【請求項７】上記桁上げ先見回路は更に第２選択回路
と、上記下位ビットからの桁上げ信号とその相補信号を入力
する2つの端子と、上記上位ビットへの桁上げ信号及びその相補信号を出力
する2つの端子を有し、上記第１選択回路の出力と上記
第２選択回路の出力は、上記上位ビットへの桁上げ信号
及びその相補信号を出力する端子に接続され、上記第２選択回路は第４信号と第５信号の一方を第６信
号により選択的に出力し、上記第２選択回路は第３MOSトランジスタと第４MOSトラ
ンジスタを具備し、上記第３MOSトランジスタと上記第
４MOSトランジスタのソースかドレインのいずれかの電
極は接続され、上記第３MOSトランジスタと上記第４MOS
トランジスタの他方の電極にはそれぞれ上記第４信号と
上記第５信号が入力され、上記第６信号とその相補信号
は、上記第３MOSトランジスタと上記第４MOSトランジス
タのゲートに入力されることを特徴とする請求項６に記
載の半導体集積回路。
【請求項８】上記第１入力信号は上記下位ビットからの
桁上げ信号であることを特徴とする請求項６乃至請求項
８のいずれかに記載の半導体集積回路。
【請求項９】上記第４入力信号は上記下位ビットからの
桁上げ信号の相補信号であり、上記第２信号と上記第５
信号は互いに相補信号であることを特徴とする請求項６
乃至請求項９のいずれかに記載の半導体集積回路。
【請求項１０】上記第３信号と第６入力信号は、桁上げ
生成信号と桁上げ伝搬信号により生成された信号である
ことを特徴とする請求項７乃至請求項９のいずれかに記
載の半導体集積回路。
【請求項１１】上記第２信号は複数ビットの桁上げ信号
の論理積で生成されることを特徴とする請求項６乃至請
求項１０のいずれかに記載の半導体集積回路。
【請求項１２】上記桁上げ生成信号は被加算数どうしの
排他的論理積を取った信号であり、上記桁上げ伝搬信号
は被加算数どうしの排他的論理和を取った信号であるこ
とを特徴とする請求項６乃至請求項１１のいずれかに記
載の半導体集積回路。
【請求項１３】上記第１選択回路はＮビットの桁上げ先
見回路において最終段であるＮビット目で用いられるこ
とを特徴とする請求項６乃至請求項１２のいずれかに記
載の半導体集積回路。
【請求項１４】それぞれ複数ビット分の桁上げ生成信号
と桁上げ伝搬信号とが入力され、それぞれ上位ビットへ
の桁上げ伝搬信号を生成する第１と第２の桁上げ先見回
路を有し、上記第１の桁上げ先見回路からの第１桁上げ
信号は、上記第２の桁先見回路に入力されており、上記
第２の桁上げ先見回路は、上記複数ビット分の桁上げ生
成信号と上記桁上げ伝搬信号より第１出力と第２出力と
を生成する論理回路と、上記第１桁上げ信号の入力に応
じて第２桁上げ信号を出力する選択回路とを有し、上記
選択回路は、上記選択回路に入力される２つの被選択信
号を選択制御信号に応じて選択的に出力可能に構成さ
れ、上記被選択信号のそれぞれは、第１MOSトランジス
タのソース若しくはドレインの一方又は第２MOSトラン
ジスタのソース若しくはドレインの一方に入力され、上
記選択制御信号又はその相補信号のそれぞれは、上記第
１MOSトランジスタのゲートまたは上記第２MOSトランジ
スタのゲートに入力され、上記第１MOSトランジスタの
ソース若しくはドレインの他方又は上記第２MOSトラン
ジスタのソース若しくはドレインの他方は相互に接続さ
れ、上記接続点より上記第２の桁上げ信号が出力される
ことを特徴とする論理回路。
【請求項１５】上記第２の桁上げ信号は上記第２の桁上
げ先見回路より上位の第３の桁上げ先見回路に入力され
ることを特徴とする請求項１４記載の論理回路。