KR940008612B1 - 2진수의 보수 발생 장치 - Google Patents

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Abstract

내용 없음.

Description

2진수의 보수 발생 장치
제1도는 본 발명의 실시예인 N비트 2진 보수화 회로에서 1비트를 처리하는 예시 회로에 대한 회로 개략선도.
제2a 및 2b도는 제1도에서 도시된 회로와 기능적으로 등가인 조합적인 논리 회로를 도시하는 개략적 논리 선도.
제3도는 본 발명의 실시예인 7비트 보수화 회로의 논리 개략 선도.
제4도는 제1도와 더불어 본 발명의 실시예인 2진 절대값 회로에서 1비트를 처리하는 예시 회로를 도시하는 회로 개략 선도.
제5a 및 5b도는 제1 및 4도에서 도시된 회로와 등가인 조합적인 논리 회로를 도시하는 논리 개략 선도.
제6도는 본 발명의 실시예인 7비트 절대값 회로에 대한 개략적 논리 선도.
* 도면의 주요부분에 대한 부호의 설명
10 : CMOS XNOR 게이트 12 : 연결부
20, 410 : 전송 게이트 30, 230, 332, 530 : 인버터
본 발명은 1의 보수 혹은 2의 보수 표기법에서 나타난 2진 값의 산술적 보수를 발생하는 장치에 관련하는 것이다.
2진 값을 보수화 하는 연산, 즉 양수를 음수로 바꾸는 연산과 그 역 연산은 2진 값의 표시 방법에 달려있다. 2진 값을 표시하는 세가지 다른 시스템 즉, 부호-크기 시스템, 1의 보수 시스템 및 2의 보수 시스템이 일반적으로 사용된다.
부호-크기 시스템에서, 2진 수는 N비트 크기 및 하나의 부호 비트로써 표시된다. 이러한 수는 부호 비트는 간단히 반전함으로써 보수화될 수 있다.
1의 보수 표기법에서 값의 범위는 N-비트수에 의해 표시될 수 있는 양 및 음의 사이에서 똑같이 분할된다.
양수에서, 최상위 비트(MSB)는 0이고 N-1 하위 디지탈 값에 대한 종래의 2진 표기를 유지한다. 어쨋든, 음수에서, MSB는 1이고 N-1 LSB는 디지탈 값에 대한 종래의 2진 표기의 비트 대 비트 논리 역을 유지한다. 예로, 7비트 1의 보수 표기 시스템에서, 디지탈 값 56은 0111000로 표기되며, 반면에 -56은 1000111로 표기된다. 이런 시스템 및 부호 크기 시스템은 디지탈 신호 처리에서 폭넓게 사용되지는 않는데, 각 시스템에서, 디지탈 값 0이 두개의 표기법을 갖기 때문이다. 이것은 어떤 산술적 계산이 복잡한데 두가지 경우가 연산수중 하나가 0일대 공급되기 때문이다.
2의 보수 표기 시스템은 단자 0에 대해 한개의 표기법만을 가지므로, 디지탈 신호 처리 응용에 선호된다. 2의 보수 시스템에서 양의 수는 1의 보수 양수와 같다. 2의 보수 시스템에서 음수는 양수와 일치하는 각 비트를 역수화하고 1을 더함으로써 형성된다. 위에 나타낸 예에서, 2의 보수 표기법에서 -56은 1001000이다.
2의 보수 시스템에는 양의 보수를 지니지 않는 음수 하나가 있다. 이런 수는 MSB위치(부호 비트)에서는 1을 갖고 LSB 위치에서는 모두 0을 갖는다. 이런 수는 자체가 보수이다. 예로, 상기 기술된 7비트 시스템에서, 수 -64는 1000000로 표시된다. 디지탈 신호 처리에서, 이러한 예외는 가장 큰 음수가 0보다는 덜 발생하므로 부호 -크기 및 1의 보수 시스템에서 0의 이중 표기보다 덜 심각하다. 따라서, 이 값은 비교적 쉽게 검출 및 조작(이를테면 오버플로우 상태로) 된다.
2의 보수 기능은 인습적으로 N-비트 인버터 및 전용 가산기 혹은 증분 회로를 사용하여 실용화 되었다. 인버터는 1 모두를 N-비트 2진 값에서 0으로 0 모두를 1로 변환한다. 가산기 혹은 증분기는 원래 N-비트값의 보수 형태인 1로써 반전된 2진 값을 증가한다.
절대값 회로는 보수화 회로의 특별한 응용이다. 절대값 회로에서는, 단지 음수만 보수화되고, 양수는 변형되지 않은채 통과된다. 절대값 회로가 종래의 2의 보수 회로를 사용한 수단이라면, 여분의 회로가 반전측로 및 양수의 추가 단계를 위해 필요로 된다.
본 발명은 2의 보수 혹은 1의 보수 표기법에서 나타낸 2진 수의 보수 발생 회로의 실시예이다. 회로는 다수의 단계를 포함하는데, 하나는 2진 값의 크기 부분에서 각 비트에 대한 것이며 하나는 부호 비트에 대한 것이다. 단계의 각각은 보수화된 2진 값의 한개 비트를 수용하기 위해 접속된 하나의 입력 단자를 구비하는 배타적인 NOR(XNOR) 게이트와 캐리 신호를 수용하기 위해 접속된 제 2 입력을 포함한다. 크기 단계의 각각의 단계에 인가된 캐리 입력 신호와 단계에 인가된 2진 비트의 반전된 버젼을 조합시킴으로써 캐리 출력 신호를 발생한다.
전술한 바와 같이, N-비트 2의 보수는 각 비트를 반전하고 1을 반전된 값을 증가시킴으로써 보수화 된다. 증가 작업은 반전된 값의 LSB에 1을 더함으로써 수행될 수 있고 그 다음에 값의 N-1 상위 비트를 통해 캐리 신호를 전달한다. 상기 보수기의 하나의 단계에 대한 진리표는 아래 표 1에 도시된다. 신호 BIN는 2진 입력값, 신호 CIN는 단게에 대한 입력값, 신호
Figure kpo00001
BIN는 반전된 2진 입력값이고 신호 COUT는 단계의 캐리 출력(즉, 2진 값의 다음 상위 비트를 처리하는 단계에 대한 캐리 입력 신호)이다.
[표 1]
Figure kpo00002
본 발명에서, BIN의 역과
Figure kpo00003
BIN 및 CIN의 합산 둘다는 XNOR 게이트에 의해 수행되며 COUT 신호는
Figure kpo00004
BIN과 CIN을 앤딩(ANDing)함으로써 얻어진다. 상기 회로에 대한 진리표는 표 II에 도시된다.
[표 2]
Figure kpo00005
상기 진리표의 OUT 및 COUT칸는 표 1의 것과 동일하다.
제1도에서 도시된 회로는 보완의 금속-산화물-반도체(CMOS) XNOR 게이트(10), 전송 게이트(20) 및 선택적 인버터(30)을 포함한다. 상기 회로는 본 발명의 실시예인 보수화 회로의 한 단계를 구성하다. N-비트 수를 처리하는 보수기는 제3도에 관해 밑에 기술된 것으로서 이러한 단계의 N을 사용한다. 보수화된 2진 값의 1 비트는 신호 BIN으로서 XNOR 게이트(10)의 입력 단자 B에 인가된다. 2진 값의 다음 LSB를 처리하는 단계에 의해 발생된 캐리 신호는 신호 CIN로서 XNOR 게이트(10)의 입력 단자 C에 인가된다.
신호 CIN은 P채널 금속-산화물-반도체(MOS)트랜지스터 P1및 N채널 MOS 트랜지스터 N1의 게이트 전극에 인가된다. 트랜지스터 P1의 소스 전극은 상대적으로 양극 동작 전위 VDD의 소스에 접속된다. P1의 드레인 전극 트랜지스터 N1의 드레인 단자에 접속되고, N1의 소스 전극은 상대적으로 음극 동작 전위의 소스, 이를테면 접지된다. 상기 형태에서, 트랜지스터 P1및 N1은 CMOS 인버터 형태이고, 입력 신호는 두개 트랜지스터의 상호 연결된 게이트 전극에 인가되며, 반전된 출력 신호는 P1및 N1의 상호 연결된 드레인 전극에서 얻어진다. 트랜지스터 P1및 N1의 상호 연결된 드레인 전극은 XNOR 게이트(10)의 출력 전극
Figure kpo00006
C에 접속된다.
신호 BIN은 P채널 MOS 트랜지스터 P3및 N채널 MOS 트랜지스터 N3의 상호 연결된 게이트 전극에 인가된다. 트랜지스터 P3의 소스 전극은 동작 공급원 VDD에 접속되고 트랜지스터 P3의 드레인 전극은 트랜지스터 N3의 드레인 전극에 접속된다. 트랜지스터 N3의 소스 전극은 접지된다. 트랜지스터 P3및 N3는 신호 BIN을 반전하는 인버터로서 동작한다. 반전된 BIN 신호는 XNOR 게이트(10)의 출력 단자
Figure kpo00007
B에서 얻어진다. 상기 반전된 BIN 신호는 N채널 트랜지스터 N2의 게이트 전극에 인가된다.
트랜지스터 N2의 소스 전극은 트랜지스터 P1및 N1의 드레인 전극에 접속되며, 트랜지스터 N2의 드레인 전극은 P채널 MOS 트랜지스터 P3, P5, P6및 P7을 포함하는 트랜지스터 네트워크를 통하는 공급원 VDD에 접속된다. 당장 풀업 네트워크, 트랜지스터 N1및 N2와 같은 관점에서 트랜지스터 P4내지 P7은 연결부(12)에 출력을 지닌 NAND 게이트와 함께 작용한다. NAND 기능은 트랜지스터 N1의 게이트에 인가된 CIN 입력 신호상에서 수행되며, 반전된 BIN 신호는 트랜지스터 N2의 게이트에 접속된다.
유사한 NAND 게이트 구조는 N채널 트랜지스터 N3및 N4로 구성된다. 반전된 CIN 신호는 트랜지스터 P1의 공통 드레인 전극에서 발생되며, N1은 트랜지스터 N4의 게이트 전극에 인가된다. N4의 소스 전극은 트랜지스터 N3및 P3의 드레인 전극에 접속되며 N4의 드레인은 트랜지스터 P3내지 P7에 의해 형성된 트랜지스터 네트워크를 통하는 연결부(12)에 의해 접속된다. 연결부(2)에 위치한, 상기 게이트 구조의 출력은 BIN 및 반전된 CIN의 논리 NAND이다.
트랜지스터 N2및 N4의 드레인 전극은 XNOR 게이트(10)의 출력단자 OUT로 연결부(12)의 의해 접속된다. 연결부(12)은 트랜지스터 N2및 N4의 드레인 전극에 위치한 신호의 논리 AND로 구성한다. 따라서, XNOR 게이트(10)의 단자 OUT에서 유용한 신호는
Figure kpo00008
(
Figure kpo00009
BIN·CIN)·
Figure kpo00010
(BIN·
Figure kpo00011
CIN)으로표현되는데 여기서 "ㄱ"는 논리 반전 연산자를 가리키며 "·" 논리 AND 연산자이다. 상기 표현은 A XNOR B와 등가이다.
본 발명의 실시예에서, 논리 1은 접지와 관련하는 양전위이다. 상기 전위는 P채널 트랜지스터 P4, P5, P6및 P7을 포함하는 트랜지스터 네트워크를 통하는 연결부(12)에 인가된다. 트랜지스터 P1및 N1의 공통드레인 전극으로부터 반전된 CIN 신호는 트랜지스터 P5의 게이트 전극에 인가되며, 트랜지스터 P3및 N3의 공통 드레인 전극으로부터 반전된 BIN 신호는 트랜지스터 P4의 게이트 전극에 인가된다. 트랜지스터 P5의 소스 전극은 공급원 VDD에 접속되며, 트랜지스터 P5의 드레인 전극은 트랜지스터 P4의 소스 전극에 접속된다. P4의 드레인은 컨덕터(12)에 접속된다. 트랜지스터 P4및 P5는 오직 BIN 및 CIN 둘다가 논리 1상태일때 공급원 VDD로부터 트랜지스터 N2및 N4의 상호 연결된 드레인 단자로 양 전위가 통하는 통과 트랜지스터 게이트를 형성한다.
직렬 접속된 트랜지스터 P6및 P7은 P4및 P5를 포함하는 통과 트랜지스터 게이트와 병렬로 저속된 제2통과 트랜지스터 게이트를 형성한다. P6및 P7의 게이트 전극은 각각 XNOR 게이트(10)의 입력 단자 C 및 B로 접속된다. 따라서, P6및 P7은 오직 BIN 및 CIN 둘다가 논리 0상태일때 공급원 VDD로부터 컨덕터(12)에 양전위가 통과한다.
통과 트랜지스터 네트워크는 오직 출력 신호가 논리 1이 될때 XNOR 게이트의 출력을 풀업 하도록 양전위를 인가한다. 따라서, XNOR 게이트의 정 전원 소비는 거의 0이다.
상기의 것이 예상되나, 다른 형태의 풀업 네트워크도 사용될 수 있다. 예로, 소모 모드 N-채널 MOS트랜지스터(도시되지 않았음)는 단자 VDD에 접속된 자체의 드레인 전극을 구비하며, 컨덕터(12)에 연결된 자체의 게이트 및 소스 전극은 트랜지스터 P4내지 P7으로 모두 대치할 수 있다.
캐리 출력신호 COUT는 다음과 같이 발생된다. 단자
Figure kpo00012
B에서 나온 신호 BIN의 반전된 버젼 및 신호 BIN는 각각 병렬 접속된 상보 트랜지스터 P21및 N21의 게이트 전극에 접속된다. 신호 CIN는 트랜지스터 P21및 N21을 상호 연락하는 드레인/소스중 하나에 접속되며, 출력신호 COUT는 다른 드레인/소스 상호 연락에서 얻을 수 있다.
신호 COUT는 신호 CIN의 논리 AND 및 신호 BIN의 역변환이다. BIN이 1일때 N21및 P21둘다는 부전도 상태이다. 따라서 캐리 출력신호는 논리 0이다. 그러나 BIN이 0일때 N21및 P21둘다는 전도한다. 상기 예에서, 캐리 입력 신호 CIN은 캐리 출력신호 COUT로부터 전달된다. BIN에 접속된 게이트 전극을 지닌 또다른 N채널 트랜지스터 N22는 트랜지스터 P21및 N21이 부전도적이 될때 COUT 및 접지 사이를 풀 COUT시키기 위해 0으로 접속한다. 전달된 신호 CIN은 트랜지스터 N21및 P21동안 방해 손실이 되기 쉽다.
CIN 신호가 상기 상보 회로의 여러 연속적인 비트 단계를 통하는 AND 게이트(20)에 직접적으로 인가되었다면, 상기 방해 손실은 축적되며, XNOR 게이트(10)를 계속 구동시키는데 필요로 되는 임계 이하로 논리 1의 크기가 감소된다. 캐리 신호가 통과하는 하나의 단계에 대한 형상은 단자 X와 X' 사이의 점선 연결에 의해 나타내진다. 캐리 신호의 감쇄를 방지하기 위해, 기본 회로의 변형 형태는 XNOR 게이트(10)(트랜지스터 P1및 N1)를 통하고 인버터(30)을 통한 CIN 신호를 버퍼한다. 인버터(30)는 P채널 MOS 트랜지스터 P31및 N채널 MOS 트랜지스터 N31을 포함한다. P31및 N31의 게이트 전극은 XNOR 게이트(10)의
Figure kpo00013
C 출력단자에 접속된다.
트랜지스터 N31의 소스 전극은 공급원 VDD에 접속되고, P31의 드레인 전극은 N31의 드레인 전극에 접속된다. 트랜지스터 N31의 소스 전극은 접지된다. 위에 전술한 단자
Figure kpo00014
C에서 얻어지는 반전된 CIN 신호는 인버터(30)에 의해 자체가 반전된다.
트랜지스터 P31및 N31의 상호 연결된 드레인 단자에서 얻은 상기 이중으로 반전된 신호는 단자 X로부터 CIN 신호 대신에 단자 X'에 인가된다. 본 발명의 실시예에서, 신호 CIN를 버퍼하는 한 단계는 전술한 COUT 단자로부터 직접 CIN이 통과하는 매 세단계 동안 사용된다. 버퍼된 것과 버퍼되지 않은 단계에 대한 관련 위치는 본 발명을 실현하는데 사용된 회로 및 처리상에 달려 있다. 본 기술에서 숙련된 사람은 특정한 장치에서 버퍼시킨 단계가 어디에 위치하는가를 안다.
제2a도는 버퍼되지 않은 단계와 등가인 논리 개략도이며, 제2b도는 제1도에서 도시된 회로의 버퍼된 단계와 등가인 논리 개략도이다. 상기 회로 둘레에서, 신호 BIN 및 CIN은 각각 XNOR 게이트(210)의 입력 단자 B 및 C에 인가되고, 그것의 출력 신호는 단자 OUT에서 얻어진다. XNOR 게이트(210)는 또한 각각의 BIN 및 CIN 신호의 반전된 버젼인 자체의 출력 단자
Figure kpo00015
B 및
Figure kpo00016
C에 제공한다. 제2a도에서, 캐리 입력 신호 CIN은 AND 게이트(220)의 한 입력 단자에 직접 접속되며, 반면에 제2b도에서, XNOR 게이트(210)의 단자
Figure kpo00017
C로부터 반전된 CIN 신호는 AND 게이트(220)에 버퍼된 CIN 신호를 제공하는 인버터(230)에 접속된다. 두 회로에서, XNOR 게이트(210)의 출력단자
Figure kpo00018
B로부터 반전된 BIN 신호는 AND 게이트(220)의 제 2 입력단자에 인가된다. 게이트(220)는 캐리 출력신호 COUT를 제공한다. 상기 신호는 다음의 상위 비트를 처리하는 단계를 위한 캐리 입력 신호이다.
제3도는 7비트 상호 회로 형태인 제2a 및 2b도에서 예증된 7개 단계의 조합을 도시한다. 상기 회로는 아래 설명된 바와 같은 1의 보수 혹은 2의 보수 표기법 둘다에서 나타낸 보수를 사용할 수 있다.
2진 값의 MSB, 혹은 부호 비트는 XNOR 게이트(360)의 입력단자 B에 신호 SIGN으로 인가되며, 6개의 점감적인 유효 비트(B5내지 B0)는 각각 XNOR 게이트(350), (340), (330), (320), (310) 및 (300)의 입력단자 B에 인가된다. XNOR(300)의 입력단자 C에 인가된 신호는 보수화된 2진 값이 각각 2의 보수 표기 혹은 1의 보수 표기인지에 따라 논리 1 혹은 논리 0가 된다. XNOR 게이트(300)는 출력신호 B'0를 제공하며, 그것은 회로에 의해 제공된 보수화된 2진 값의 제 1 비트 혹은 LSB이다.
게이트(300)의 입력 단자 C에 인가된 신호와 게이트(300)의 출력 단자
Figure kpo00019
B로부터 반전된 B0신호는 제 1 단계의 캐리 출력 신호를 발생하는 AND 게이트(302)에 인가된다. 상기 신호는 XNOR 게이트(310)의 입력 단자 C에 인가된다. 입력 2진 값 B1의 제 2 비트는 XNOR(310)의 입력 단자 B에 인가된다. XNOR 게이트(310)에 의해 제공된 신호 B'1는 보수화된 2진 값의 제 2 비트이다.
AND 게이트(302)에서 나온 캐리 신호 및 XNOR 게이트(310)의 출력 단자
Figure kpo00020
B에서 나온 반전된 B1신호는 보수화 회로의 제 2 단계에서 캐리 출력신호를 발생하는 AND 게이트(312)에 인가된다.
XNOR 게이트(320) 및 AND 게이트(322)는 각각 게이트(310) 및 (312)와 마찬가지로 수행한다. 게이트(320)는 게이트(312)에 의해 제공된 캐리 신화가 반전된 비트 B2를 더함으로써 보수화된 2진값 B'2의 제 3 비트를 제공한다. 게이트(322)는 XNOR(310)에 의해 제공된 반전된 B2신호의 논리 AND 및 AND 게이트(312)에 의해 제공된 캐리 신호인 캐리 출력 신호를 제공한다.
본 보수화 회로에서 네단계중 한 단계는 두개의 인버터를 통해 캐리 입력 신호를 버퍼시킴으로써 재생된 논리 레벨인 캐리 신호를 제공한다. XNOR 게이트(330), 인버터(332) 및 AND 게이트(334)를 포함하는 본 보수화 회로의 제 4 단계는 상기 버퍼화 단계중 하나이다. 상기 제 4 단계는 논리적으로 버퍼되지 않는 제 1, 2 혹은 3단계의 어떤것과도 등가이다. XNOR 게이트(330)는 보수화된 2진값의 제 4 비트인 신호 B'3를 제공하며, AND 게이트(334)를 보수화 회로의 제 5 단계에 캐리 신호를 제공한다. 제 2 도에 관해 상술한 바와 같이, 캐리 입력 신호는 인버터(332)로 XNOR 게이트(330)의 출력 단자에서 얻어지는 반전된 캐리 신호를 인가함으로써 발생된다. 인버터(332)에 의해 제공되는 캐리 입력 신호로서 AND 게이트(334)에 인가된다. 보수화 회로의 제 5 단계는 XNOR 게이트(340) 및 AND 게이트(342)를 포함하고, 제 6 단계는 XNOR 게이트(350) 및 AND 게이트(352)를 포함하며, 버퍼화되지 않은 둘다의 단계는 위에 기술한 제 1 단계와 동일하다. 제 5 단계는 보수화된 2진값의 제 5 비트 신화 B'4와, 반전된 B4신호로부터 제 6 단계에 대한 캐리 신호 및 제 4 단계에 의해 제공된 캐리 신호를 발생한다. 마찬가지로, 제 6 단계는 보수화된 신호 B'5와 반전된 B5신호로부터 제7, 또는 부호 비트 단계에 대한 캐리 신호 및 제 5 단게에 의해 제공된 캐리 신호를 발생한다. 보수화 회로의 제 7 단계는 보수화된 2진값의 부호 비트를 발생한다. 본 실시예에서, 상기 단계는 보수화된 2진값의 MSB인 신호 SIGN'을 발생하는 제 6 단계에 의해 발생된 캐리 신호와 더불어 보수화되지 않은 2진값의 MSB와 결합한 하나의 XNOR 게이트(360)이다.
상술한 바와 같이, 제3도에서 도시된 회로는 XNOR 게이트(300)의 입력단자에 각각 논리 1 또는 논리 0를 인가함으로써 2의 보수 또는 1의 보수 표기법 둘다에서 표된 값의 보수를 수로 발생시키는데 사용될 수 있다. 표 1 및 2에 대해 상술된 바와 같이, 보수화 회로의 각 단계는 입력 단자 자체 B에 인가된 2진 비트 신호를 반전하며, 상기 반전된 신호와 자체의 C 입력 단자에 입력된 캐리 신호를 더하고 다음 상위 비트 목록 신호를 처리하는 각 단계에 적용하는 캐리 신호를 발생한다. 따라서, 0이 XNOR 게이트(300)의 입력 단자 C에 인가될때, 0는 비트 대 비트로 반전된 2진값에 더해지고 보수화 회로는 1의 보수 표기법으로 입력값을 보수화 한다. 그러나, 1이 게이트(300)의 단자 C에 인가될때, 1은 비트 대 비트로 반전된 2진값에 더해지고 보수화 회로는 2의 보수 표기법으로 입력값을 보수화 한다.
위에 기술된 보수화 회로에 대한 한 응용은 절대값 회로에서이다. 절대값 회로는 음수는 보수화하지만 양수는 변하지 않은채 통과한다. 제4도는 1의 보수 또는 2의 보수 2진수 둘다의 절대값을 발생시키기 위해 사용될 수 있는 단계안으로 보수화 단계를 반전하는 제1도에서 도시된 회로를 더했을때의 회로에 대한 개략 선도이다. 제4도에서, 전송 게이트(410)는 병렬로 접속된 N-채널 MOS 트랜지스터(N410) 및 P-채널 트랜지스터(P410)를 포함한다. 캐리 입력 신호 CIN는 트랜지스터(N410) 및 (P410)의 다른 드레인/소스 연결부 한쪽에 접속된다. 트랜지스터(N410) 및 (P410)이 다른 드레인/소스 연결부는 XNOR 게이트(10)의 입력 단자 C에 접속된다. 신호
Figure kpo00021
SIGN 및 SIGN는 각각 트랜지스터(N410) 및 (P410)의 게이트 전극에 인가된다. 신호 SIGN는 입력 2진값의 MSB이고 신호
Figure kpo00022
SIGN는 그것의 논리 역이다. 신호 SIGN는 또한 풀업 트랜지스터(P412)의 게이트 전극에 인가된다. 트랜지스터(P412)의 소스 및 드레인 전극은 각각 동작 공급원 VDD및 XNOR 게이트(10)의 입력 단자 C에 접속된다. 이러한 구성에 있어서, 전송 게이트(410) 및 풀업 트랜지스터(412)는
Figure kpo00023
SIGN 및 CIN 신호의 논리 OR인 신호를 제공한다.
제5a 및 5b도는, 각각 절대값 회로에 대한 버퍼되지 않은 그리고 버퍼된 논리 개략 선도이다. 음수(부호=1)에서, XNOR 게이트(510), AND 게이트(520) 및 인버터(530)는 위에 기술된 보수화 회로에서의 기능과 같게 수행한다. 상기 예에서,
Figure kpo00024
SIGN 신호는 논리 0인 OR 게이트(540)의 한 입력 단자에 인가되며, 그리하여 게이트(540)에 의해 제공된 출력 신호는 CIN 신호와 마찬가지로 다른 입력 단자에 인가된다. 그러나, SIGN 신호가 논리 0일때, SIGN은 논리 1이고 OR 게이트(540)는 신호 CIN의 값과 상관없는 출력 신호 논리 1을 제공한다. 상기 논리 1 신호는 자체의 입력 단자 B에 인가된 BIN 신호와 같은 출력 신호를 제공하는 XNOR 게이트인, XNOR 게이트(510)의 C 입력 단자에 인가된다.
제5a 및 5b도에서 도시된 OR 게이트(540)는 전송 게이트, 게이트(540)를 통해 통과된 캐리 신호를 포함하므로 제2a 및 2b도의 AND 게이트(220)에 대해 위에 기술된 것과 마찬가지로 방해적인 손실이 문제될 수 있다. 본 실시예에서, 상기 부수적인 방해적인 손실은 캐리 신호의 부수적인 버퍼링이 요구되지 않는다. 넷 가운데서 한 단계를 통하는 상기 신호 버퍼링은 상기 방해적인 손실 축적 결과가 될수 있는 절대값 회로에 의해 제공된 값의 오류를 막기에 충분하다.
제6도는 7비트 절대값 회로의 블록 선도이다. XNOR 게이트 및 AND 게이트는 제3도에서 도시된 회로에서 각각 AND 게이트 또는 XNOR 게이트와 대응하여 상기 회로에서 사용된다. 마찬가지로, 제6도에서 인버터(634)는 제3도의 인버터(332)와 대응한다. 게다가, 절대값 회로는 7개의 OR 게이트를 포함한다. 신호 SIGN는 XNOR 게이트(660)의 입력 단자 B에 인가된다. 상기 신호 반전된 버전
Figure kpo00025
SIGN은 게이트(660)의 출력 단자(7B)에서 얻어진다.
Figure kpo00026
SIGN 신호는 각 OR 게이트(602), (612), (622), (632), (642), (652) 및 (662)중 하나의 입력 단자에 인가된다. 1의 보수/2의 보수 선택 단자에서 나온 캐리 신호와 AND 게이트(604), (614), (624), (636), (644) 및 (654)에 의해 발생된 캐리 출력 신호는 각각 OR 게이트의 제 2 입력단자에 인가된다. OR 게이트(602), (612), (622), (632), (642), (652) 및 (662)는 선택적으로 각각 XNOR 게이트(600), (610), (620), (630), (640), (650) 및 (660)의 C 입력 단자에 적용하기 위해 캐리 신호를 전송한다.
절대값 회로에 인가된 값의 부호 비트가 논리 1일때,
Figure kpo00027
SIGN 신호는 논리 0인 OR 게이트 각각의 제 1 입력단자에 인가된다. 상기 모드에서, 회로는 제3도에서 도시된 보수화 회로와 같은 기능을 수행한다. 그러나, 절대값 회로에 인가된 값이 0 부호 비트를 가질때,
Figure kpo00028
SIGN은 논리 1이고 OR 게이트의 각각은 논리 1을 그것과 관련된 XNOR 게이트에 인가한다. 상기 모드에서 각 XNOR 게이트는 변하지 않은 자체의 이력단자에 인가된 신호를 통과하는 상태가 된다. 따라서, 절대값 회로는 양수가 채워지지 않는다.
제6도에서 도시된 회로가 예상되는 것을 신호
Figure kpo00029
SIGN의 위치에서 신호 SIGN를 OR 게이트(602), (612), (622), (632), (642), (652) 및 (662)에 인가함으로써 단지 양수만을 보수화 하도록 수정할 수 있다는 것이다. 게다가, 회로는 신호
Figure kpo00030
SIGN 대신에 외부 신호가 전술한 OR 게이트의 입력 단자에 각각 인가된다면 선택적인 보수기로서 사용되어질 수 있다는 것이 예상된다. 2진 입력 값은 상기 신호가 0일때 보수화 되며 상기 신호가 1일때는 보수화 되지 않는다.
7비트 보수화 및 절대값 회로에 설명되어져 온 동안 위에 기술된 회로의 논리 부여에 의해 발생될 수 있는 어떤 수에서 작용하는 회로가 예상될 것이다. 위에 기술된 절대값 회로의 또 다른 예상은 1의 보수 혹은 2의 보수를 위한 부호-크기 시스템에서 나타내진 수를 반전하도록 쉽게 수정할 수 있다. 예로, 제6도에서 도시된 회로를 수정하기 위해서, AND 게이트(654), XNOR 게이트(660) 및 OR 게이트(662)는 제거된다. 입력 신호 SIGN 및 인버터(도시되지 않음)로부터 직접 취해진 출력 신호 SIGN"는 OR 게이트(602), (612), (622), (632), (642) 및 (652)에 인가된 신호
Figure kpo00031
SIGN를 발생하도록 입력 신호 SIGN에 접속된다.

Claims (10)

  1. N이 양의 정수이고, N 비트를 갖는 각각의 2진값이 상기 값의 극성을 표시하는 부호 비트를 구비하는 상태에서, 상기 N 비트를 구비하는 상기 2진수의 산술적 보수를 발생하기 위해 N 단계를 구비하는 장치에 있어서, 상기 장치의 한 단계는 상기 2진값의 1비트를 나타내는 신호를 인가하는 데이타 입력 단자(B)와, 상기 보수화된 2진값의 대응하는 비트를 나타내는 신호를 제공하는 데이타 출력 단자(12)와, 상기 단계에 캐리 입력 신호를 인가하는 캐리 입력 단자(C)와, 상기 단계에서 나온 캐리 출력 신호를 제공하는 캐리 출력 단자(COUT)와, 상기 입력 데이타 단자에 접속된 제 1 입력 전극, 상기 캐리 입력 단자에 접속된 제 2 입력 전극 및 상기 데이타 출력 단자에 접속된 출력 전극을 구비하며, 출력이 상기 캐리 입력 신호와 상기 데이타 입력 단자에 인가된 신호에 대한 논리 배타적 NOR 연산에 의해 규정지어지는 제 1 조합 논리 회로(10)와, 상기 데이타 입력 단자에 인가된 신호에 대한 신호 반전을 행하는 수단과, 상기 신호 반전 수단의 출력에 접속된 제 1 입력 전극, 상기 캐리 입력 단자에 접속된 제 2 입력 전극 및 상기 캐리 입력 단자에 접속된 출력 전극을 구비하며, 출력이 상기 캐리 입력 신호와 상기 데이타 입력 단자에 인가된 신호의 논리적으로 반전된 버젼에 대한 논리 AND 연산에 의해 규정지어지는 제 2 조합 논리 회로(20)를 포함하는 것을 특징으로 하는 2진수의 보수 발생 장치.
  2. 제1항에 있어서, 상기 제1조합 논리 회로는 상기 데이타 입력 단자에 인가된 신호의 논리적 반전버젼을 발생시키도록 상기 데이타 입력 단자에 접속된 신호 반전 수단을 포함하고, 상기 제2조합 논리 회로는 상기 캐리 입력 신호 및 상기 신호 반전 수단에 의해 제공된 신호에 적용된 논리 AND 연산을 나타내는 출력 신호를 발생시키도록 상기 캐리 입력 단자 및 상기 신호 반전 수단에 접속된 회로를 포함하는 것을 특징으로 하는 2진수의 보수 발생 장치.
  3. 제1항에 있어서, 상기 1비트의 상기 2진값의 최하위 비트이며, 2의 보수 표기법에서 나타내진 것처럼 2진수의 산술 보수를 발생시키기 위해 장치의 조건을 부여하기 위하여 상기 캐리 입력 신호로서 논리 1을 인가시키는 수단을 포함하는 모드 제어 수단을 더 포함하는 것을 특징으로 하는 2진수의 보수 발생 장치.
  4. 제3항에 있어서, 상기 또 다른 단계에 상기 2진값의 또 하나의 비트를 나타내는 신호를 인가하는 데이타 입력 단자와, 상기 보수화된 2진값에 대한 대응하는 비트를 나타내는 신호를 제공하는 데이타 출력 단자와, 상기 또 다른 단계에 캐리 입력 신호를 인가하는 캐리 입력 단자와, 상기 또 다른 단계에서 나온 캐리 출력 신호를 제공하는 캐리 출력 단자와, 상기 또 다른 단계의 데이타 입력 단자, 캐리 입력 단자 및 데이타 출력 단자에 각각 접속된 제1,2 및 3 전극을 구비하고, 출력이 상기 또 다른 단계의 데이타 입력 단자 및 캐리 입력 단자에 인가된 각각의 신호에 대한 논리 배타적 NOR 연산에 의해 규정지어지는 제 3 조합 논리 회로와, 상기 또 다른 단계의 데이타 입력 단자 및 캐리 입력 단자 각각에 접속된 제1 및 2 입력 전극과 상기 또 다른 단계의 캐리 출력 단자에 접속된 출력 전극을 구비하며, 출력이 상기 또 다른 단계에 인가된 캐리 입력 신호와 상기 또 다른 단계의 데이타 입력 단자에 인가된 신호에 대한 논리적 반전 버젼과의 논리 AND 연산에 의해 규정지어지는 제4조합 논리 회로와, 상기 한 단계에 의해 제공된 캐리 출력 신호를 상기 또 다른 단계의 캐리 입력 단자에 전하기 위해 상기 한 단계의 캐리 출력 단자와 상기 또 다른 단계의 캐리 입력 단자 사이에 접속된 수단을 구비하는 또 다른 단계를 포함하는 것을 특징으로 하는 2진수의 보수발생 장치.
  5. 제4항에 있어서, 캐리 전송 수단은 부호 비트가 제1설정 상태에 있을때 인가된 값을 보수화 하고 상기 부호 비트가 제2상태에 있을때 보수화 되지 않은 값을 통과시키도록 상기 장치의 조건을 부여하기 위하여, 상기 한 단계에 의해 제공된 캐리 출력 신호와 상기 2진값의 부호 비트를 나타내는 신호에 각각 결합된 제1 및 제2입력 전극과, 상기 또 다른 단계의 캐리 입력 단자에 결합된 출력 전극을 구비하는 제5조합 논리 회로를 포함하는 것을 특징으로 하는 2진수의 보수 발생 장치.
  6. 제5항에 있어서, 상기 제5조합 논리 회로는 논리적으로 반전된 버젼을 발생시키기 위해 상기 2진값의 부호 비트를 수신하도록 접속된 수단과, 상기 비트가 논리 0 상태일때 보수화 되지 않은 상기 또 다른 단계의 데이타 입력에 인가된 신호를 통과시키고 상기 부호 비트가 논리 1 상태일때 상기 또 다른 단계의 데이타 입력 단자에 인가된 신호를 보수화 하도록 상기 또 다른 단계의 조건을 부여하기 위해 상기 반전 수단에 의해 제공된 반전된 부호 비트 신호와 상기 한 단계에 의해 제공된 캐리 출력 신호의 논리 OR인 신호를 상기 제5조합 논리 회로의 출력 전극에서 신호를 발생하기 위하여 상기 부호 비트 반전 수단과 상기 한단계의 캐리 출력 단자에 접속된 수단을 포함하는 것을 특징으로 하는 2진수의 보수 발생 장치.
  7. 제1항에 있어서, 상기 제1조합 논리 회로는 상기 데이타 입력 단자에 인가된 신호와 논리 반전을 나타내는 신호를 발생하기 위해 상기 데이타 입력 단자에 접속된 제 1 인버터와, 상기 캐리 입력 단자에 인가된 신호의 논리 반전을 나타내는 신호를 발생하기 위해 상기 캐리 입력 단자에 접속된 제 2 인버터와, 상기 제 1 인버터에 의해 제공된 신호와 캐리 입력 신호의 논리 NAND를 나타내는 출력 신호를 발생하기 위해 상기 제 1 및 2 인버터에 접속된 제 1 수단과, 상기 제 2 인버터에 의해 제공된 신호와 상기 데이타 입력 단자에 인가된 신호의 논리 NAND를 나타내는 출력 신호를 발생하기 위해 상기 제1 및 2 인버터에 접속된 제 2 수단과, 상기 제1 및 2 수단에 의해 발생된 신호의 논리 AND를 나타내는 신호를 발생하기 위해 상기 제1 및 수단에 접속된 제 3 수단을 포함하는 것을 특징으로 하는 2진수의 보수 발생 장치.
  8. 각각 제1 및 2 공급 전위를 인가하는 제1 및 2 공급 단자를 포함하는 제7항의 장치에 있어서, 상기 제 1 인버터는 각각의 주 도전 통로를 규정짓는 각각의 제어 전극과 각각의 제1 및 제 2 전극을 구비하는 각각의 제1 및 제 2 상보 도전형의 제1 및 2 전계효과 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 상기 주도전 통로는 상기 제 1 공급 단자와, 제 1 노드 사이에 접속되며, 상기 제 2 트랜지스터의 상기 주 도전 통로는 상기 제 1 노드와 상기 제 2 공급 단자 사이에 접속되며, 상기 제1 및 2 트랜지스터의 제어 전극은 보통 상기 캐리 입력 단자에 공통으로 접속되며, 상기 제 2 인버터는 각각의 주 도전 선로를 규정짓는 각각의 제어 전극과 각각의 제1 및 제 2 전극을 구비하는 각각의 제1 및 제 2 도전형의 제3 및 제 4 전계효과 트랜지스터를 포함하고, 상기 제 3 트랜지스터의 상기 주 도전 통로는 상기 제 1 공급 단자와 제 2 노드 사이에 접속되며, 상기 제 2 트랜지스터의 상기 주 도전 통로는 상기 제 2 노드와 상기 제 2 공급 단자 사이에 접속되며, 상기 제3 및 제 4 트랜지스터의 제어 전극은 보통 상기 데이타 입력 단자에 공통으로 접속되며, 상기 제 1 수단은 주 선로를 규정짓는 제어 전극과 제1 및 제 2 전극을 구비하는 상기 제 2 도전형의 제 5 전계효과 트랜지스터를 포함하고, 상기 제 5 트랜지스터의 상기 제어 전극은 상기 제 1 노드에 접속되며, 상기 제 5 트랜지스터의 제1 및 2 전극은 상기 제 2 노드 및 3 노드 사이에 접속되며, 상기 제 2 수단은 주 도전 선로를 규정짓는 제어 전극과 제1 및 제 2 전극을 구비하는 상기 제 2 도전형의 제 6 전계효과 트랜지스터를 포함하고, 상기 제 6 트랜지스터의 상기 제어 전극은 상기 제 2 노드에 접속되며 상기 제 6 트랜지스터의 상기 제1 및 2 전극은 상기 제 1 노드 및 제 4 노드 사이에 접속되며, 상기 제 3 수단은 각각의 주 도전 선로를 규정짓는 각각의 제어 전극과 각각의 제1 및 제 2 전극을 구비하는 상기 제 1 도전형의 제7, 제8, 제9 및 제10트랜지스터와 상기 제3 및 제 4 노드를 연결하기 위한 수단을 포함하고, 상기 제 7 및 제 8 트랜지스터는 상기 제1공급 단자와상기 제 3노드 사이에 접속된 직렬 접속 도전 통로와 , 상기 제2 및 제 1 노드에 각각 접속된 제어 전극을 구비하며, 상기 제9 및 제10트랜지스터는 상기 제 1 공급 단자와 상기 제 4 노드 사이에 결합된 직렬 접속 도전통로와, 상기 캐리 입력과 데이타 입력 단자에 각각 접속된 제어 전극을 구비하는 것을 특징으로 하는 2진수의 보수 발생 장치.
  9. 제8항에 있어서, 상기 제 2 조합 논리 회로는 선택적으로 제어된 도전 통로를 입력 및 출력전극과 제어 전극을 지닌 전송 게이트를 포함하고, 상기 전송 게이트의 제어 및 입력 전극은 각각 상기 제 2 노드와 상기 캐리 입력 단자에 접속되는 것을 특징으로 하는 2진수의 보수 발생 장치.
  10. 제9항에 있어서, 상기 보수 발생 장치는 각각의 주 도전 통로를 규정짓는 각각의 제어 전극과 제1 및 제 2 전극을 구비하는 제1 및 제 2 도전형의 제11 및 제12전계효과 트랜지스터를 포함하는 상기 제 2 조합 논리 회로에 응용하기 위해 버퍼된 캐리 신호를 발생하기 위한 수단을 포함하고, 상기 제11 및 제12트랜지스터의 제 1 전극은 상기 제 1 공급 단자와 상기 제 2 공급 단자에 각각 접속되며, 상기 제11 및 제 2 트랜지스터의 제 2 전극은 상기 전송 게이트의 입력 단자에 공통으로 접속되는 것을 특징으로 하는 2진수의 보수 발생 장치.
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