KR100235146B1 - 병렬 가산기 - Google Patents

Abstract

[병렬가산기]

본 발명은 가산단에 의해 가산되어질 캐리 입력 신호로부터 캐리 출력 신호 및 그것에 입력되어질 캐리 입력 신호를 발생하는 캐리 발생회로(CT)를 각각 포함한 인접한 가산단 사이에 캐리를 갖는 병렬 가산기에 관한 것이다. 캐리발생회로(CT)는 상보 트랜지스터가 설치 되고, 전압원의 두단자(+V, -V) 사이에 연결되며 중심노드(K)를 갖는 상보단(CS)을 포함하며, 상기 중심노드(K)는 캐리 출력 단자(CA)에 접속되고 가산단에 인가된 데이터 입력 신호가 같은 2진 상태값을 갖는 경우 상기 2진 상태값에 대응하는 전위를 갖는다.

캐리 발생회로(CT)는 또한 데이터 입력신호가 서로 다른 2진 상태값을 갖는 경우 일단자가 전압원의 한단자(+V, -V)에 연결되고 다른 단자가 상기 한단자(+V, -V)에 대응하는 전위를 갖는 커플링 회로(PKS, NKS)를 포함한다.

캐리발생회로(CT)는 주통로가 커플링 회로(PKS, NKS)의 다른 단자(M1)와 중심노드(K)사이에 연결되고 제어단자에 캐리 입력 신호가 공급되는 스위칭 트랜지스터(T5 : T6)를 포함한다.

각각의 가산단은 프리세팅단(VSA,VSB)을 아울러 포함하며, 이로써 가산단은 그 각각의 계산 주기 이전에 캐리가 없음을 나타내는 프리세트 상태로 된다.

Description

병렬 가산기

제1도는 종래의 4단 병렬 가산기를 나탄낸 도면.

제2도는 제1도의 병렬 가산기의 가산단을 나타낸 도면.

제3도는 발명에 따른 P형 가산단을 나타낸 도면.

제4도는 발명에 따른 N형 가산단을 나타낸 도면.

제5도는 발명에 따른 4단 병렬 가산기를 나타낸 도면.

제6도는 발명에 따른 4단 병렬 가산기의 일실시예를 나타낸 도면.

제7a도는 제6도의 병렬 가산기에 사용될 수 있는 발명에 따른 캐리 피드백회로를 나타낸 도면.

제7b도는 제6도의 병렬 가산기에 사용될 수 있는 발명에 따른 캐리 선택 회로를 나타낸 도면.

제8도는 발명에 따른 버퍼 회로를 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명

CE : 캐리 입력 단자 CA : 캐리 출력 단자

CT : 캐리 발생 회로 CS : 상보단

K : 중심 노드 PKS, NKS : 커플링 회로

VSA, VSB : 프리세팅 장치 ZS : 버퍼 장치

IF : 펄스파 정형기 CS1 : 캐리 선택 회로

CS2 : 캐리 피드백 회로 ST : 합산 회로

본 발명은 2개의 데이터 입력 단자를 각각 갖는 인접한 가산단(adding stage)사이에서 캐리를 가지며, 캐리 입력 단자와 캐리 출력 단자를 구비하여 가산단에서 가산되어질 캐리 입력 신호로부터 캐리 출력 신호를 발생하고 캐리 입력 신호가 인가되는 캐리 발생 회로를 포함한 병렬 가산기에 관한 것이다.

현대의 컴퓨터 기술에 있어서 빠른 신호 처리는, 가산 동작 및 나머지 산술 동작의 기본을 형성하는 가산 처리를 수행하는 가산기를 포함하는 산술/논리 유닛 (ALU)을 필요로 한다.

상기 가산기의 기능은 각각의 다음 고차 비트를 계산할 때에 고려되는 각각의 선행단으로부터의 캐리와 함께 N-비트 데이터 워드를 가산하는 것이다.

캐리를 고려하여 클록 펄스마다 N-비트 데이터 워드의 단지 1비트만을 처리하는 직렬, 즉 저속 가산기 외에도 병렬 가산기가 알려져 있으며, 상기 병렬 가산기는 고속이므로 프로세서의 ALU에서 사용된다.

빠른 병렬 가산 방법으로는 ＂캐리 룩 어헤드(carry look ahead)＂를 사용하는 방법이 알려져 있다.

이 방법에 있어서, 복합 로직은 먼저 모든 캐리를 결정하고 그 다음에 그 합을 계산한다.

데이터 워드당 비트수가 증가하면 캐리를 결정하는데 필요한 로직은 매우 복잡해져서 장치가 비경제적으로 된다.

상기와 같은 복잡한 로직을 필요로 하지 않는 병렬 가산기는 ＂리플 쓰로우(ripple through)＂라고 알려진 캐리 처리 방법을 사용한다.

본 발명은 병렬 가산기에 관한 것이며, 그 기본 구성은 제1도에 도시하였다.

상기 병렬 가산기는 데이터 워드의 비트수에 대응하는 복수의 가산단을 갖는다.

각각의 가산단에는 2개의 데이터 입력 신호와 캐리 신호가 공급되어 그로부터 합을 형성하며 다음 가산단에 공급되어질 캐리 신호를 발생한다.

2개의 데이터 입력 신호는 가산되어질 데이터 워드내의 각각의 가산단에 할당되는 우선도(significance)를 가지며 2진 상태값에 대응한다.

소정의 가산단은 선행 가산단으로부터 캐리 신호를 수신할 때에만 그 산술 동작을 수행할 수 있다.

그러므로 병렬 가산기에 의해 수행되는 계산의 최종 결과를 이용할 수 있을 때까지 시간이 경과한다.

본 발명의 목적은 리플 쓰로우 캐리를 채용한 병렬 가산기의 전체 계산 시간을 단축하는 것이다.

본 발명은 리플 쓰로우 캐리를 채용한 병렬 가산기에 있어서 전체 계산 시간이 캐리를 형성하는데 필요한 시간에 의해 주로 결정된다는 점에 기초하여 착안한 것이다.

전체 계산 시간 Tt은

Tt = Ts + (n-1) Tc

로 표시되며, 여기에서 Tt는 병렬 가산기의 출력에서 최종 결과가 나타날 때까지의 시간, Ts는 합을 형성하기 위하여 최고차 가산단에서 필요로 하는 시간, Tc는 가산단 내에서 캐리를 형성하는데 필요한 시간을 각각 나타낸다.

상기 관계식은 캐리 발생 시간(Tc)이 병렬 가산기의 가산단의 수에 비례함을 나타낸다.

시간 Tc를 단축시킴으로써 병렬 가산기의 전체 계산 시간이 크게 단축될 수 있다.

현대의 컴퓨터는 CMOS 기술로 구현된다.

이 기술은 특히 바람직한 기술인데 그 이유는 CMOS단의 전력 소모량이 실질적으로 스위칭 동작으로 제한되기 때문이다. 수위칭 동작외에는 전류가 흐르지 않으므로 전력 소모가 없다.

각각의 스위칭 동작 중에, CMOS단의 일부를 형성하는 트랜지스터의 입력 커패시턴스의 전하들은 스위칭 신호원에 의해 반전되어야 한다.

병렬 가산기의 경우에 스위칭 신호원은 각각의 선행 가산단의 캐리 출력에 의해 형성된다.

본 발명의 기본적인 개념은 전하가 선행 가산단의 캐리 출력에 의해 반전되어야 하는 전체 입력 커패시턴스를 줄이기 위하여 가산단의 캐리를 형성하는데 필요한 각 가산단의 보조 회로를 종래보다 적은 개수의 트랜지스터로 구성하는 것이다.

상기 본 발명의 목적을 당성하기 위해, 본 발명은 이하의 구성(measure)즉, 선행 가산단으로부터 입력된 캐리 신호를 처리하는 캐리 발생 보조 회로부를 가산단의 다른 보조 회로와는 달리 상보 기술에 의해 구현하지 않고, 단지 일방향 전도 형태를 갖는 트랜지스터에 의해 구현하는 구성을 채용한다.

그러나 이러한 구성은 가산단의 캐리 발생 회로는 선행 가산단으로부터의 캐리 신호에 의해 단지 일방향으로만 스위치될 수 있다는 결과를 초래한다.

본 발명에 따르면 이 문제는 각 가산단의 캐리 발생 회로를 이 가산단이 실제 계산 상태로 되기 전에, 소위 프리세팅 상태에서 이전에 선행 가산단으로부터의 캐리 신호에 의해 스위치될 수 없는 상태가 되도록 함으로써 극복된다.

만일 인가된 캐리 신호가 가산단에 인가된 데이터 입력 신호와 함께 프리세트 상태에 대응하는 캐리 출력을 발생하면 이 상태는 간단하게 보존되고, 그렇지 않은 경우에는 다른 상태로의 변화가 일어난다.

전술한 사상은 CMOS 기술에 의한 가산기에 한정되지 않고 다른 기술, 즉 스위칭 동작 동안 공핍층에 의해 형성된 입력 커패시턴스의 전하가 반전되어야 하는 푸시풀 바이폴라 회로에도 유사하게 적용된다.

본 발명은 2개의 데이터 입력 단자(AE', BE')를 각각 가지며 캐리 입력 단자(CE)와 캐리 출력 단자(CA)를 구비한 캐리 발생 회로(CT)를 각각 포함하는 인접 가산단(AS0-AS3) 사이에 캐리를 가진 병렬 가산기에 관한 것이며, 상기 캐리 발생 회로는 캐리 입력 신호가 인가되고 캐리 입력 신호(A0, B0, … A3, B3)로부터 캐리 출력 신호를 발생하여 가산단에서 가산한다.

상보 트랜지스터(T1, T3, T7, T9)를 구비한 상보단 (CS)을 가진 캐리 발생 회로 (CT)는 전압원의 두 단자(+V, -V) 사이에 연결되며, 캐리 출력 단자 (CA)에 접속되고 가산단에 인가된 데이터 입력 신호가 동일한 2진 상태값을 갖는 경우에 상기 2진 상태값에 대응하는 전위를 갖는 중심 노드(K)를 갖는다.

캐리 발생 회로(CT)는 또한 한 단부가 전압원의 한 단자(+V, -V)에 연결되고 데이터 입력 신호가 다른 2진 상태값을 갖는 경우에 그 다른 단부 (M1, M2)가 상기 한 단자 (+V, -V)의 전위를 갖는 커플링회로(PKS, NKS)를 포함한다.

캐리 발생회로(CT)는 또한 주 통로가 중심 노드(K)와 커플링 회로(PKS, NKS)의 다른 단부(M1) 사이에 연결되고 제어 전극에 캐리 입력 신호가 공급되는 스위칭 트랜지스터(T5, T6)를 포함한다.

각각의 가산단은 프리세팅 장치(VSA, VSB)를 포함하고 그 가산단은 그 각각의 계산 사이클이전에 캐리 출력이 없음을 나타내는 프리세트 상태에 놓인다.

본 발명에 따른 병렬 가산기의 각 가산단의 캐리 발생 회로가 선행 가산단으로부터의 캐리 신호에 의해 스위칭 되어야 하는 단지 하나의 스위칭 트랜지스터를 포함하기 때문에 전하가 반전되어야 하는 입력 커패시턴스는 종래의 푸시풀 기술, 예를 들면 CMOS 기술에 비하여 1/2로 감소 된다.

이것은 캐리 발생 회로의 비프리세트 상태로의 대응하는 빠른 변화에 의해 달성된다.

인가된 캐리 신호에 응답하는 캐리 발생 회로 부분에서 단지 하나의 전도 형태의 트랜지스터가 사용되는지 또는 다른 형태의 트랜지스터가 사용되는지에 따라 가산단은 하나의 2진 상태로부터 다른 상태로 전환될 수 있다.

따라서, 캐리 발생 회로가 프리세트되는 상태는 이 보조 회로에 대한 트랜지스터의 전도 형태의 선택에 의존한다.

간단히 하기 위하여 이후에는 인가된 캐리 신호에 응답하는 보조 회로에 P채널 트랜지스터가 설치되었는지 또는 N채널 트랜지스터가 설치되었는지에 따라 용어 ＂N형 가산단＂ 또는 ＂P형 가산단＂을 사용한다.

만일 상기 보조 회로가 CMOS 기술 이외의 기술, 예를 들면 바이폴라 기술로 설비되었다면 대응하는 용어가 선택될 것이다.

본 발명의 바람직한 실시예에서 병렬 가산기의 연속적인 단들은 N형 가산단과 P형 가산단에 의해 교대로 형성된다.

이것은 개개의 가산단 사이에 캐리 인버터가 필요없다는 장점을 갖는다.

상기 캐리 인버터는 동일 형태의 가산단이 직렬로 연결될 때에 필요하다.

바람직한 실시예에 있어서, 병렬 가산기의 가산단은 프리세팅 단계와 계산 단계로 교대로 동작되는 2개의 그룹으로 분리되는데, 한 그룹은 계산 단게로 동작하면 다른 그룹이 프리세팅 단계로 유지된다.

이 실시예에서, 개개의 가산단을 프리세팅하기 위한 제어 로직은 비교적 간단하게 구성할 수 있다.

두 그룹으로의 부리는 가산단의 상승하는 순서로 먼저 한 그룹의 가산단만이 그 다음에 다른 그룹의 가산단만이 서로 서로에 연속되게 하는 방식으로 이루어지는 것이 좋다.

바람직하게 두 그룹은 동수의 가산단을 갖는다.

다른 그룹에 속하는 가산단은 버퍼 장치를 통해 함께 결합되는 것이 좋다.

버퍼 장치를 이용함으로써 선행 가산단에 의해 발생된 캐리는 다음 가산단이 계산 단계로 진입하는 단계 변화중에 기억되며, 버퍼 장치는 가산단과 마찬가지로 별도의 프리세팅 단계에서 프리세트 되는 것이 좋다.

버퍼 장치는 캐리가 손실되거나 단계 변화 중에 잘못된 캐리가 형성되는 것을 방지한다.

본 발명의 특히 바람직한 실시예에 있어서, 최상위 비트에 대한 가산단으로부터의 캐리 출력 신호는 최저차 가산단의 캐리 입력 단자에서 이용된다.

이것은 캐리 피드백 회로, 바람직하기로는 캐리 선택 회로에 의해 달성된다.

본 발명에 따른 가산단에서, 최고차 가산단에 의해 형성된 캐리 출력 신호는 단일 트랜지스터에 의해 전달된다.

따라서, 캐리 피드백 경로도 또한 프리세팅 단계에서 프리세트 된다.

이 조치에 의해 계산된 캐리를 다음 고차순 가산단으로 빠르게 전송할 수 있을 뿐만 아니라 2개의 데이터 워드의 가산으로부터 발생된 최고차 가산단으로부터의 캐리가 최저차 가산단의 캐리 입력 단자에 신속히 이용될 수 있게 하기 때문에 상기 바람직한 실시에는 데이터 워드의 신속한 누적에 적합하다.

이 경우에 산술 연산에서 결정된 합은 후속 산술 연산을 위한 가수(addend)로서 사용되며, 최고차 가산단으로부터의 캐리 출력은 최저차 가산단의 캐리 입력 단자에 인가된다.

전술한 실시예에 의해 예를 들면 병렬 가산기에서 가산단의 개수의 2배의 비트를 각각 포함하는 데이터 워드의 빠른 가산을 가능하게 한다.

이 경우에, 먼저 데이터 워드의 최하위 비트가 가산된 다음, 그 상위 비트가 가산된다.

최고차 가산단으로부터의 캐리 출력 신호는 가산될 데이터 워드의 하위 부분의 가산중에 결정되며 캐리 피드백 회로, 바람직하게는 캐리 선택 회로를 통하여 최저차 가산단에 인가된다.

본 발명에 따르면, 캐리 선택 회로에는 최고차 가산단으로부터의 캐리 출력 신호외에 캐리 플래그 신호가 공급된다.

캐리 선택 회로에 인가된 적당한 제어 신호에 의해 최저차 가산단의 캐리 입력 단자에, 최고차 가산단으로부터의 캐리 출력 신호, 즉 캐리 플래그 신호가 인가되어야 하는지 또는 상수 ＂0＂나 ＂1＂이 인가되어야 하는지가 결정될 수 있다.

본 발명의 상기한 및 다른 목적 및 장점들은 첨부 도면과 함께 이하의 본 발명의 실시예에 대한 설명에서 잘 알 수 있을 것이다.

제1도에 도시된 종래의 병렬 가산기는 데이터 워드(A0, A1, A2, A3)와 데이터 워드(B0, B1, B2, B3)를 가산하기 위한 4개의 가산단(AS0, AS1, AS2, AS3)를 구비한다.

지수 0, 1, 2, 3은 상승하는 순서로 개개의 가산단에 부여된다.

각 가산단은 그 출력 단부에서 합신호와 캐리 신호를 제공한다.

모든 4개의 가산단으로부터의 합신호는 병렬 가산기에 의해 계산된 전체 합의 데이터 워드를 형성한다.

각 가산단으로부터의 캐리 출력 신호는 다음 가산단에 인가되며, 이로써 각 가산단은 선행 가산단으로부터의 캐리를 처리할 수 있다.

최하위 비트에 대한 가산단, 즉 가산단 AS0의 캐리 입력 단자에는 항상 데이터값 ＂0＂이 공급된다.

각각의 가산단 (AS0∼AS3)은 제2도와 같이 구성된다.

상기 가산단에는 가산되어질 데이터값이 공급되는 2개의 데이터 입력단(AE, BE)을 갖는다.

이 가산단에서 계산된 합은 합 출력단(SA)으로 출력된다.

가산단은 캐리 입력단(CE)을 통해 선행 가산단으로부터의 캐리 신호를 수신하며, 자신의 캐리 신호를 캐리 출력단(CA)을 통해 다음 가산단으로 보낸다.

가산단은 합산 회로(ST)와 캐리 발생 회로(CT)를 구비한다.

상기 두 회로는 전압원의 정단자(+V)와 부단자(-V) 사이에 접속된다.

캐리 발생 회로(CT)는 하나의 상보단(CS), 두개의 커플링단(PKS, NKS) 및 두 개의 스위칭 트랜지스터(T5, T6)를 포함한다.

합산 회로(ST)는 CE를 통해 선행 가산단으로부터 인가된 캐리 및 데이터 입력 신호로부터 CT에 의해 형성된 캐리를 고려하여 2개의 데이터 입력단(AE, BE)에 인가된 데이터 입력 신호의 합을 형성한다.

본 발명이 캐리 발생 회로(CT)에 관한 것이기 때문에 합산 회로(ST)의 설계 및 동작은 여기에서 상세히 설명하지 않는다.

캐리 발생 회로(CT)의 상보단(CS)은 정단자(+V)에 접속된 2개의 P채널 트랜지스터(T7, T9)의 직렬 결합부와, 부단자(-V)에 전속된 2개의 N채널 트랜지스터(T1, T3)의 직렬 결합부를 포함한다.

상기 2개의 직렬 결합부는 중심 노드(K)에서 함께 접속된다.

캐리 발생 회로(CT)는 또한 P 커플링 회로(PKS) 및 N 커플링 회로(NKS)를 포함한다.

P 커플링 회로(PKS)는 2개의 병렬 접속된 P채널 트랜지스터(T8, T10)를 포함하는데, 이들은 그 일단부가 정단자(+V)에 연결되고, 그 타단부가 노드(M1)에서 함께 접속된다.

상기 두 트랜지스터의 제어 전극은 2개의 데이터 입력 단자(AE, BE)에 각각 접속된다.

N 커플링 회로(NKS)는 병렬 결합된 2개의 N채널 트랜지스터(T2, T4)를 포함하는데, 이들은 그 일단부가 부단자(-V)에 접속되고 그 타단부가 노드(M2)에 함께 접속된다.

상기 두 트랜지스터의 제어 전극은 데이터 입력 단자(BE, AE)에 각각 접속된다.

P채널 트랜지스터(T6)와 N채널 트랜지스터(T5)의 직렬 결합 회로는 노드(M1, M2) 사이에 배치된다.

상기 두 트랜지스터의 접합점은 한편으로 상보단(CS)의 중심 노드(K)에 접속되고, 다른 한편으로는 캐리 출력 단자(CA) 및 합산 회로(ST)에 접속된다.

T5와 T6의 제어 전극은 캐리 입력 단자(CE)에 공통 접속된다.

캐리 발생 회로(CT)의 동작은 다음과 같다.

AE와 BE에 인가된 2개의 데이터 입력 신호의 2진값이 동일하면 상보단(CS)의 P채널 트랜지스터(T7, T9) 또는 N채널 트랜지스터(T1, T3)가 도통되어 중심 노드(K)에서의 전위가 정단자(+V)의 전위 또는 부단자(-V)의 전위와 대략 같아진다.

결국, 캐리 출력 단자(CA)는 두 데이터 입력 신호의 2진값에 대응하는 전위를 갖는다.

두 데이터 입력 신호의 2진값이 동일하지 않으면, 상보단(CS)의 4개의 직렬 접속된 트랜지스터중 2개가 오프되며, 따라서 중심 노드(K)는 이전의 전위를 그대로 유지한다.

두 데이터 입력 신호의 2진값이 동일하지 않으면 2개의 각 커플링 회로(PKS, NKS)내의 2개의 트랜지스터중 하나가 도통되어 노드(M1, M2)에서의 전위는 각각 정단자(+V) 및 부단자(-V)에서의 전위값으로 된다.

데이터 입력 신호의 2진값이 서로 동일하면, 하나의 커플링 회로 또는 다른 커플링 회로의 2개의 트랜지스터가 도통하는 동시에, 각 다른쪽 커플링 회로의 트랜지스터는 오프되고, 즉 2개의 노드 M1 및 M2 중 하나는 전압원의 인접 단자의 전위를 나타내는 반면, 타 노드에서의 전위는 불확정된 채로 유지된다.

2개의 데이터 입력 신호의 2진값이 서로 동일하면, 전위와 캐리 출력 신호의 2진값은 중심 노드(K)에서의 전위에 의해 결정된다.

두 데이터 입력 신호가 ＂0＂이면, 중심 노드(K)는 정전위를 가지며 이로써 캐리 출력 단자(CA)에는 ＂1＂이 나타난다.

두 데이터 입력 신호가 ＂1＂이면 중심 노드(K)는 부전위를 가지며, 이로써 캐리 출력 단자(CA)에는 ＂0＂이 나타난다.

따라서 캐리 신호는 캐리 출력 단자(CA)에서 반전된 형태로 나타난다.

스위칭 트랜지스터(T5, T6)는 데이터 입력 신호가 서로 다른 2진값을 갖는 경우에 동작한다.

이 때 T5와 T6의 직렬 결합 회로의 일단부는 +V의 전위를 가지며, 타단부는 -V의 전위를 갖는다.

2진값 ＂0＂의 캐리 입력 신호가 캐리 입력 단자(CE)를 통해 인가되면 T6는 온되고 T5는 오프된다.

결국, 캐리 출력 단자(CA)의 전위는 +V의 전위값, 즉 2진값 ＂1＂이 된다.

캐리 입력 신호가 ＂1＂이면 T5는 온되고, T6는 오프된다.

따라서 캐리 출력 단자(CA)에는 ＂0＂이 나타난다.

지금까지의 설명에서는, 고전압 레벨에 대하여 2진수 ＂1＂을 부여하였다.

그 반대의 부여도 또한 가능하다.

CE에 인가된 캐리 입력 신호의 2진값이 변화되면 두 트랜지스터(T5, T6)가 스위칭 되어야 한다.

이것은 두 트랜지스터의 입력 커패시턴스의 전하들이 반전 되어야 함을 의미한다.

스위칭 시간은 상기 두 입력 커패시턴스의 합이 들어갈 정도로 하여 발생된다.

상기 스위칭 시간은 전술한 관계식에서 Tc를 결정한다.

즉, 상기 스위칭 시간의 값은 가산기의 전체 계산 시간(Tt)을 결정하는 중요한 인자이다.

제3도는 본 발명에 따른 P형 가산단을 도시한 것이다.

제2도의 가산단과 마찬가지로 이 가산단은 기본적으로 CMOS 기술을 사용하여 구현된다.

그 합산 회로(ST)와 캐리 발생 회로(CT)의 상보단(CS)은 제2도와 같다.

제3도의 캐리 발생 회로(CT)는 P 커플링 회로(PKS)와 P채널 스위칭 트랜지스터(T6)만을 포함하고 N 커플링 회로(NKS)와 N채널 스위칭 트랜지스터(T5)는 구비하지 않는다는 점에서 제2도의 캐리 발생 회로(CT)와 다르다.

또한, 제3도의 회로는 그 입력부의 설계가 종래의 가산단과 다르다.

여기에서, 프리세팅단(VSA, VSB)은 각각의 데이터 입력 단자(AE', BE')와 접속된다.

각각의 프리세팅단은 두 개의 단자(+V,-V)사이에 접속된 3개 트랜지스터(T25,T26,T27; T28,T29,T30)의 직렬 결합 회로를 포함한다.

+V에 인접한 트랜지스터들은 P채널 트랜지스터이고 각 프리세팅단의 나머지 트랜지스터들은 N채널 트랜지스터이다.

각 프리세팅단(VSA,VSB)에서, 두 개의 N채널 트랜지스터중 하나의 제어 전극은 입력 단자(AE',BE')에 접속된다.

각 프리세팅단의 다른 두 트랜지스터의 제어 전극은 프리세팅 신호원(제3도에는 도시 생략)에 접속된 프리세트 단자(VA)에 접속된다.

제어 전극이 VA에 공통 접속된 두 트랜지스터의 접합점은 상보단(CS)의 두 트랜지스터의 제어 전극에 접속된다.

제2도의 종래 가산단과 마찬가지로, 캐리 입력 단자(CE)는 합산 회로(ST)의 P채널 트랜지스터(T19, T20)의 제어 전극 및 N채널 트랜지스터(T15, T16)의 제어 전극에 접속되며, 따라서 선행 가산단으로부터의 캐리는 합산중에 고려될 수 있다.

본 발명에 따른 회로에서 상기 접속에는 두 개의 인버터(13, 14)가 포함된다.

본 발명에 따른 가산단에서 합산 회로(ST)의 동작은 종래 회로의 동작과 같으므로 자세한 설명은 생략한다.

캐리 발생 회로(CT)의 설계 및 프리세팅단(VSA, VSB)의 설계가 상이하기 때문에 제3도의 가산단의 동작은 다음과 같다.

이후의 설명에서도 고전압 레벨에 대하여는 2진수 ＂1＂을 부여하고 저전압 레벨에 대하여는 2진수 ＂0＂을 부여한다.

먼저, 프리세트 입력단(VA)에 2진수 ＂1＂이 인가된다고 가정한다.

그러면, 트랜지스터(T25, T26) 사이의 접합점 (BE＂)에서의 전위와 트랜지스터(T28, T29)사이의 접합점(AE＂)에서의 전위는 각각 데이터 입력 단자(BE', AE')에서의 각 2진수값에 좌우된다.

만일 접합점(BE＂, AE＂)이 동일한 2진값을 가지면, 제3도의 회로는 제2도의 종래 회로와 같은 방식으로 동작한다.

만일 두 2진값이 ＂0＂이면 중심 노드(K)와 캐리 출력 단자(CA)는 2진값 ＂1＂로 된다.

AE＂와 BE＂의 입력이 모두 ＂1＂이면 캐리 출력 단자(CA)에서는 ＂0＂ 이 나타난다.

프리세팅단(VSB, VSA)에 의해, 데이터 입력 신호의 반전은 각각 BE'와 BE＂사이에서 및 AE'와 AE＂사이에서 발생한다.

데이터 입력 단자(AE', BE')에 대하여 캐리 출력 단자(CA)에는 비반전 캐리 출력 신호가 나타난다.

제2도의 종래 회로에 있어서, 만일 데이터 입력 단자(AE, BE)에서의 데이터 입력 신호가 동일하다면 캐리 출력 단자(CA)에는 캐리 출력 신호가 반전된 형태로 나타난다.

서로 다른 2진값을 갖는 데이터 입력 신호가 데이터 입력 단자(AE', BE')에 인가되면 접합점(AE＂, BE＂)에는 서로 다른 2진값이 나타난다.

이러한 데이터 입력 신호가 있을 때 상보단(CS)의 4개의 트랜지스터중에서 다른 전도 형태를 갖는 적어도 2개의 트랜지스터는 오프 상태를 유지한다.

따라서, 중심 노드(K)는 두 개의 데이터 입력 신호가 이전에 어떤 동일한 2진값을 가졌는지에 따라 ＂0＂ 또는 ＂1＂을 유지한다.

동일하지 않은 2진값을 갖는 데이터 입력 신호가 주어지기 때문에 P 커플링 회로(PKS)의 두 개의 P채널 트랜지스터중 하나가 도통하고 따라서 노드(M1)에는 정단자(+V)의 전위와 대략 같은 전위가 나타난다.

캐리 입력 단자(CE)와 스위칭 트랜지스터(T6)의 제어 전극에는 선행 가산단으로부터의 캐리값에 따라 2진수 ＂0＂ 또는 2진수 ＂1＂이 나타난다.

중심 노드(K)에서의 저전위, 즉 ＂0＂은 상기 저전위값이 캐리 입력 단자(CE)에 인가되면 스위칭 트랜지스터(T6)가 온이 되게 한다.

이어서, T6는 정전위를 노드(M1)에서 중심 노드(K)로 보내어 캐리 출력 단자(CA)가 2진수 ＂1＂에 대응하는 고전위가 된다.

만일 중심 노드(K)가 저전위인 상태에서 2진수 ＂1＂에 대응하는 정전위가 캐리 입력단자(CE)에 인가되면 스위칭 트랜지스터(T6)는 차단 상태를 유지한다.

결국, 중심 노드(K)의 전위는 변화되지 않고 캐리 출력 단자(CA)는 ＂0＂으로 유지된다.

중심 노드(K)가 2진수 ＂1＂에 대응하는 고전위이면 T6의 소스 전극과 드레인 전극은 고전위로 되며, 이로써 T6는 캐리 입력 단자(CE)에 어떤 캐리 신호가 인가되는 지에 관계 없이 스위칭 될 수 없다.

따라서, 중심 노드(K)가 ＂1＂이면 캐리 출력 단자(CA)에서의 2진값은 더 이상 스위칭 될 수 없다.

결국, 캐리 발생 회로에 의해 정확한 캐리값이 형성된다는 것이 보장되지 않는다.

이러한 가산단에서, 정확한 캐리를 형성하기 위하여 스위칭 트랜지스터(??6)가 스위칭되어야 하지만, 스위칭 될 수 없는 상태가 발생할 수 있다.

본 발명에 따르면, 이 문제는 프리세팅 회로에 의해 극복된다.

이 프리세팅 회로를 이용함으로써, 계산 단계를 적절히 시작하기 전에 가산단은 중심 노드(K)가 2진수 ＂0＂에 대응하는 저전위로 되는 상태로 되고 이 때 스위칭 트랜지스터 T6는 스위칭 될 수 있다.

AE＂와 BE＂가 2진수 ＂1＂에 대응하는 고전위로 되면 중심 노드(K)는 저전위로 된다.

이 상태는 프리세팅단(VSA, VSB)의 프리세트 단자(VA)에 2진수 ＂0＂에 대응하는 저전위를 인가함으로써 달성되며 이로써 P채널 트랜지스터(T28, T25)가 온되고, N채널 트랜지스터(T29, T26)는 오프된다.

따라서 정단자(+V)의 전위는 T28, T25를 통해 AE＂와 BE＂에 각각 전달된다.

데이터 입력 단자(BE', AE')에서의 2진값은 T29와 T26이 오프이기 때문에 작용하지 않는다.

프리세팅 단게중의 상기 프리세팅의 결과로서, 가산단은 스위칭 트랜지스터(T26)가 스위칭 될 수 있는 캐리 발생 회로(CS)의 상태에서 각 계산 단계를 개시한다.

제4도는 N형 가산단의 실시예를 도시한 것이다.

이것은 제3도의 P형 가산단과 거의 유사하다.

유일한 차이점은 P 커플링 회로 대신 N 커플링 회로(NKS)가 채용되고, 스위칭 트랜지스터(T5)가 N채널 트랜지스터이며, 프리세팅단(VSB)과 분기점(BE＂) 사이 및 프리세팅단(VSA)과 분기점(AE＂) 사이에 인버터(11,12)가 설치되었다는 것이다.

N형 가산단에서 스위칭 트랜지스터 및 커플링단 트랜지스터의 전도 형태가 P형 가산단과 반대이고, N 커플링단(NKS)이 부단자(-V)에 접속되기 때문에, 중심 노드(K)는 2진수 ＂1＂에 대응하는 고전위로 프리세트되어야 하며, 이것은 스위칭 트랜지스터(T5)가 인가된 캐리 신호의 2진값 때문에 스위칭 될 필요가 있는 경우에 확실하게 스위칭 될 수 있게 한다.

두가지 형태의 가산단에서, 프리세팅 회로에 의해 캐리 발생 회로는 인가된 캐리 신호에 의해 스위칭될 수 없는 상태가 된다.

만일 후속 계산 단계중에 인가된 캐리 신호에 의해 캐리 발생 회로가 이 상태에 있어야 할 것이 요구된다면 프리세팅에 의해 야기된 캐리 발생 회로의 상태는 용이하게 유지된다.

만일 인가된 캐리 신호에 의해 캐리 발생 회로가 다른 상태에 있어야 할 것이 요구된다면 전환이 이루어진다.

병렬 가산기는 전도 형태가 반대인 가산단이 서로에 대해 이어지도록, 즉 P형 가산단 다음에 N형 가산단이 연결되고 그 다음에 P형 가산단이 연결되도록 구성된다.

이 구성은 각각의 연속적인 단에서 캐리 출력 단자와 캐리 입력 단자 사이에 인버터가 필요 없다는 장점을 갖는다.

P형 가산단에는 반전된 캐리 입력 신호가 공급되어야 하고 그 출력 단자에서는 비반전된 캐리 출력 신호를 발생하며 N형 가산단에는 비반전 형태의 캐리 입력 신호가 공급되어야 하고 그 출력 단자에서는 캐리 신호를 반전된 형태로 발생한다.

각 가산단의 캐리 입력 단자(CE) 및 캐리 출력 단자(CA)를 부하 버퍼 장치를 통해 합산 회로(ST)에 결합함으로써 처리 속도는 더 개선된다.

제3도 및 제4도의 바람직한 실시예에서 부하 버퍼 장치는 두 인버터(I3,I4)의 직렬 결합부에 의해 형성된다.

부하 버퍼 장치는 그 자신 및 다음 가산단의 스위칭 트랜지스터의 입력 커패시턴스가 합산 회로에 의해 필요 이상으로 로드되는 것을 방지한다.

제4도의 실시예에서, 스위칭 트랜지스터(T5)의 제어 단자와 합산 회로(ST)의 트랜지스터(T15,T16; T19,T20)의 제어 단자 사이에 접속된 인버터(I3,I4)외에 합산 회로(ST)의 트랜지스터(T17,T18)의 제어 단자와 중심 노드(K) 사이에 접속된 2개의 추가적인 인버터(I5,I6)의 직렬 결합 회로(점선으로 도시됨)가 제공 된다.

인버터(I5,I6)의 직렬 결합 회로는 바람직한 실시예에서는 제공되지 않으므로 점선으로 표시하였다.

그 기능은 다음 가산단의 인버터(I3, I4)에 의해 수행된다.

이를 위하여, 각 가산단은 인버터(I4)의 출력에 접속된 출력 단자(Y)와 합산 회로(ST)의 트래지스터(T17, T18)의 제어 전극에 접속된 입력 단자(X)를 포함한다.

가산단의 입력 단자(X)는 각각의 다음 가산단의 출력 단자(Y)에 접속된다.

4개의 가산단을 가진 병렬 가산기의 실시예가 제5도에 도시되어 있다.

이 실시예에서, 가산단(AS0, AS1)은 제1 그룹을 형성하고 가산단(AS2, AS3)은 제2그룹을 형성한다.

각 그룹에서 2개의 가산단은 프리세팅 단계 및 계산 단계에서 동시에 동작한다.

한 그룹이 프리세팅 단계에 있으면 다른 그룹은 계산 단게에서 동작한다.

2개의 그룹 사이에 제공된 버퍼 장치(ZS)는 차후 계산 단계중에 제1 그룹의 고차 가산단(AS1)에 의해 발생된 캐리를 일시적으로 기억하고, 이어서 가산단(AS2, AS3)로 이루어진 그룹이 프리세팅 단계에서 계산 단계로 변경될 때에 저차 가산단(AS2)에 캐리를 전송한다.

이것에 의해 두 그룹의 동작 단계 전환중에 캐리의 손실 또는 에러 발생을 방지한다.

상기 두 그룹은 각 다른 그룹이 계산 단계인 동안 프리세트 신호가 공급되는 프리세트 단자(VA)를 각각 갖는다.

4개의 가산단을 가진 병렬 가산기의 특히 바람직한 실시예가 제6도에 도시 되어 있다.

이 실시예에서 최고차 가산단(AS3)에서 발생될 캐리 출력 신호는 캐리 피드백 회로(CS2)의 입력(CE)에 인가되는데, 이 때 상기 피드백 회로는 출력(CBQ)은 입력(VA)에 인가된 프리세팅 신호에 의해 캐리가 없음을 나타내는 상태로 이미 변화되어 있다.

캐리 피드백 회로(CS2)에 결합되어 최고차 가산단(AS3)으로부터의 캐리 출력 신호가 공급되는 캐리 선택 회로(CS1)는 입력부 VA에 프리세팅 신호가 공급되고, 입력부 CF에 캐리 플래그 신호가 입력되고, 입력부 ST1,ST2,ST3에 제어 신호가 공급된다.

제어 신호들은 최저차 가산단(AS1)의 캐리 입력 단자(CE)에 인가되는 캐리 신호를 선택하기 위해 사용된다.

그 자신의 프리세팅 단계에서, 버퍼 장치는 캐리를 전송하기 위해 마련되어 있다.

고차 가산단이 프리세팅 단계로 전환될 때에 버퍼 장치도 역시 프리세팅 단계로 된다.

그러나 버퍼 장치(ZS)의 프리세팅 단계는 버퍼 장치에 접속된 저차 가산단에 의해 발생된 캐리 출력 신호가 버퍼 장치의 입력(CE)에 인가되기 전에 종료되어야 한다.

본 발명에 따르면, 버퍼 장치는 제8도에 도시된 바와 같이 설계된다

여기에서는 P채널 트랜지스터(T40)와 2개의 N채널 트랜지스터(T41, T42)의 직렬 결합 회로가 사용되며, 정단자(+V)에 접속된 P채널 트랜지스터(T40)와 부단자(-V)에 접속된 N채널 트랜지스터(T42)는 입력이 프리세팅 신호원에 접속된 펄스 정형단(IF)의 출력에 의해 함께 구동된다.

직렬 결합 회로의 중간 N채널 트랜지스터(T41)의 제어 전극의 일단부는 펄스 정형단(IF)의 출력에 의해 구동되는 N채널 트랜지스터(T39)의 출력에 접속되고, 타단부는 인버터단(I8)의 출력을 통해 선행 가산단의 합산 회로(ST) 및 P채널 트랜지스터(T43)의 하나의 주 전극에 접속되며, P채널 트랜지스터(T43)의 다른 주 전극은 전압원의 정단자(+V)에 접속된다.

선행 가산단의 캐리 출력 단자에 접속된 캐리 입력 단자(CE)는 스위칭 트낸지스터(T43)의 제어 전극에 접속된다.

캐리 출력 단자(CA)는 다음 가산단의 캐리입력 단자에 접속되고, 직렬 결합 회로의 중간 N채널 트랜지스터(T41)와 P채널 트랜지스터(T40) 사이의 접속점에 결합되어 노드(R)를 형성한다.

버퍼 회로(ZS)를 프리세트하기 위하여 펄스 정형 회로(IF)는 프리세팅 신호원에 의해 개시된 후에 그 출력을 0 전위에 접속함으로써 노드(R)를 2진수 ＂1＂을 나타내는 레벨로 클램프하고 인버터(I7, I8)를 통해 N채널 트랜지스터(T30)의 출력 및 출력 다자(Y)에 2진수 ＂1＂이 나타나게 한다.

버퍼 회로는 그 입력(CE)에 인가된 캐리 표시 신호에 의해 스위칭 될 때까지 프리세트 상태를 유지한다.

펄스 정형 회로(IF)의 출력에서의 0전위 펄스는 선행 가산단에 의해 발생된 캐리 출력 신호가 버퍼 회로(ZS)의 입력(CE)에 인가되기 전에 종료된다.

프리세팅 단계 후에, 트랜지스터(T42)가 도통하여 고속 P채널 스위칭 트랜지스터(T43)는 캐리를 표시하는 2진수 ＂0＂에 의해 전도 상태로 전환되고 또한 트랜지스터(T41)가 도통하여 2진수 ＂0＂이 버퍼 회로(ZS)의 출력(CA)에 노드(R)를 통해 전송된다.

논리 ＂0＂은 인버터(I8)를 통해 출력 단자(Y)에 나타난다.

제7a도 및 제7b도에 도시된 캐리 피드백 회로(CS2)와 캐리 선택 회로(CS1)는 본 발명의 바람직한 실시예의 보조 회로를 나타낸다.

상기 보조 회로를 이용함으로써 최고차 가산단의 캐리 출력 신호는 최저차 가산단의 캐리 입력 단자에서 이용할 수 있게 된다.

제7b도의 캐리 선택 회로(CS1)는 캐리 입력 단자에 인가될 캐리 신호를 선택할 수 있으며 이것은 적당한 제어 신호를 입력(ST1,ST2,ST3)에 인가함으로써 달성된다.

캐리 출력 신호가 최고차 가산단에 인가된다면, 이것이 게산된 캐리 출력 신호가 가산단에서 가산단으로 전송되는 것과 같은 속도로 행하여질 수 있게 하기 위하여 병렬 가산기의 이 부분도 역시 캐리 출력(CBQ)이 프리세트되도록 설계되어야 한다.

가산단의 캐리 출력 신호와 마찬가지로 상기 캐리 출력 신호는 단지 일방향으로 스위칭 될 수 있다.

즉, 캐리 피드백 회로의 경우에 캐리가 없음을 나타내는 상태, 즉 2진수 ＂1＂로부터 캐리가 있음을 나타내는 상태, 즉 2진수 ＂0＂으로만 스위칭될 수 있다.

제7a도에 캐리 피드백 회로(CS2)는 N채널 트랜지스터(T33)와 2개의 P채널 트랜지스터(T31, T32)의 직렬 결합 회로를 포함한다.

부단자(-V)에 접속된 N채널 트랜지스터(T33)와 정단자(+V)에 접속된 P채널 트랜지스터(T31)는 다자(VA)를 통해 프리세팅 신호원에 의해 함게 구동된다.

직렬 결합 회로의 중간 P채널 트랜지스(T32)의 제어 전극(CE)에는 최고차 가산단으로부터 캐리 출력 신호가 공급된다.

P채널 트랜지스터(T34)와 N채널 트랜지스터(T35)의 추가적인 직렬 결합 회로는 전압원의 정단자(+V)와 부단자(-V) 사이에 접속된다.

P채널 트랜지스터(T34)의 하나의 주 전극은 정단자(+V)에 접속되고 상기 트랜지스터의 제2 주 전극, N채널 트랜지스터(T35)의 주 전극 및 캐리 피드백 회로(CS1)의 출력 (CBQ)은 노드(S)를 형성한다.

P채널 트랜지스터(T34)의 제어 전극은 인버터(I9)를 통해 3개 트랜지스터의 직렬 결합 회로의 P채널 트랜지스터(T31)의 제어 전극에 접속된다.

P채널 트랜지스터(T32)의 하나의 주 전극, N채널 트랜지스터(T33)의 하나의 주 전극 및 N채널 트랜지스터(T35)의 제어 전극에 의해 형성된 노드(T)는 인버터(I10)를 통해 출력 단자(X)에 접속되며, 계산된 캐리를 최고차 가산단의 합산 회로(ST)에 인가한다.

제7b도에 도시된 캐리 선택 회로(CS1)의 실시예는 정단자(+V)에 접속된 P채널 트랜지스터(T36)와 부단자(-V)에 접속된 N채널 트랜지스터(T38)의 직렬 결합 회로를 포함한다.

이들 트랜지스터의 접합점(G)에는 N채널 트랜지스터(T37)의 하나의 주 전극이 접속되며 트랜지스터(T37)는 캐리 출력 신호를 최고차 가산단에 인가한다.

캐리 선택 회로(CS1)는 그 입력(ST1,ST2,ST3)에 인가된 제어 신호와 캐리 플래그 신호 및 프리세팅 신호를 평가하고, 각 제어 신호의 조합에 다라 캐리 피드백 회로(CS2)로부터 인가된 캐리 출력 신호(CBQ)가 트랜지스터(T37)를 통하여 캐리 선택 회로(CS1)의 캐리 출력 단자(CA)에 전송되게 하거나 트랜지스터(T36, T37)가 일정한 2진수 ＂0＂ 또는 ＂1＂을 발생하도록 구동되거나 캐리 출력 단자(CA)에 캐리 플래그 신호(CF)가 나타나게 하는 방식으로 선택 논리 회로(a,b,c,)를 통해 캐리 선택 회로(CS1)의 트랜지스터(T36, T37, T38)를 선택한다.

캐리 선택 회로(CS1)는 또한 프리세팅 신호에 의해 구동되고 NOR 게이트(NOR1)를 통해 인가된 2진값 ＂0＂에 의해 노드(G)를 프리세트 하도록 짧은 시간 동안 트랜지스터를 도통시키는 펄스 정형기(IS)를 포함한다.

이것은 캐리가 CBQ로부터 전송되어 올 경우에 필요하다.

Claims (18)

1. 2개의 데이터 입력 단자(AE',BE')를 각각 가지며, 캐리 입력 단자(CE)와 캐리 출력 단자(CA)를 갖는 캐리 발생 회로(CT)를 포함하는 인접한 가산단(AS0∼AS3)사이에 캐리를 갖는 병렬 가산기로서, 상기 캐리 발생 회로는 가산단에 의해 가산될 캐리 입력 신호(A0,B0, … A3,B3)로부터 캐리 출력 신호 및 캐리 발생 회로에 인가되는 캐리 입력 신호를 발생하는 것인 병렬 가산기에 있어서, 상기 캐리 발생 회로(CT)는, 상보 트랜지스터(T1,T3,T7,T9)가 구비되고 전압원의 두단자(+V, -V) 사이에 접속되며 중심 노드(K)를 갖는 상보단(CS)를 포함하는데, 상기 중심 노드(K)는 캐리 출력 단자(CA)에 연결되고 상기 가산단에 인가된 데이터 입력 신호가 동일한 2진 상태값을 갖는 경우 상기 2진 상태값에 대응하는 전위를 나타내며: 상기 캐리 발생 회로(CT)는 데이터 입력 신호가 서로 다른 2진 상태값을 갖는 경우 일단자가 전압원의 하나의 단자(+V,-V)에 접속되고 타단자가 상기 하나의 단자(+V, -V)의 전위를 갖는 커플링 회로(PKS,NKS)를 더 포함하며: 상기 캐리 발생 회로(CT)는 주경로가 커플링 회로(PKS,NKS)의 중심 노드(K)와 다른 단자(M1) 사이에 접속되고 제어 전극에 캐리 입력 신호가 공급되는 스위칭 트랜지스터(T5; T6)를 더 포함하고, 상기 각각의 가산단은 프리세팅 장치(VSA,VSB)를 포함하며 가산단이 그 각각의 계산 주기 이전에 캐리 출력을 나타내지 않는 프리세트 상태로 되는 것을 특징으로 하는 병렬 가산기.
2. 제1항에 있어서, 상기 가산단(AS0∼AS3)은 CMOS 기술을 사용하여 구현되는 것을 특징으로 하는 병렬 가산기.
3. 제2항에 있어서, 상기 커플링 회로(PKS)의 일단부는 전압원의 정단자(+V)에 접속되고 상기 커플링 회로(PKS)의 트랜지스터 및 스위칭 트랜지스터(T6)는 P채널 트랜지스터인 것을 특징으로 하는 병렬 가산기.
4. 제2항에 있어서, 상기 커플링 회로(NKS)의 일단부는 전압원의 부단자(-V)에 접속되고 상기 커플링 회로(NKS)의 트랜지스터 및 스위칭 트랜지스터(T5)는 N채널 트랜지스터인 것을 특징으로 하는 병렬 가산기.
5. 제3항 또는 제4항에 있어서, 제3항의 가산단과 제4항의 가산단이 서로 연속할 때 각각의 다음 가산단의 캐리 입력 단자(CE)는 인버터 장치를 통해 각각의 선행 가산단의 캐리 출력단자(CA)에 접속된 것을 특징으로 하는 병렬 가산기.
6. 제3항 또는 제4항에 있어서, 제3항의 가산단과 제4항의 가산단이 서로 교대로 연속되는 것을 특징으로 하는 병렬 가산기.
7. 제2항에 있어서, 상보단(CS)은 정단자(+V)에 접속된 2개의 P채널 트랜지스터(T7,T9)의 직렬 결합부와, 부단자(-V)에 접속된 2개의 N채널 트랜지스터 T1,T3)의 직렬 결합부를 포함하고, 상기 중심 노드(K)는 상기 2개의 직렬 결합부의 접합점에 의해 형성되며, 상기 각 직렬 결합부에서 한쪽 트랜지스터의 제어 전극은 하나의 데이터 입력 단자에 결합되고 다른쪽 트랜지스터의 제어 전극은 다른 데이터 입력 단자에 결합되는 것을 특징으로 하는 병렬 가산기.
8. 제1항에 있어서, 상기 커플링 회로(PKS;NKS)는 제어 전극이 상기 하나의 데이터 입력 단자(AE')와 상기 다른 데이터 입력 단자(BE')에 각각 결합되는 두 트랜지스터(T8, T10;T4, T2) 의 병렬 결합부를 포함한 것을 특징으로 하는 병렬 가산기.
9. 제2항에 있어서, 상기 스위칭 트랜지스터(T6;T5)의 소스 및 드레인 전극이 상기 커플링 회로(PKS;NKS)의 다른 단자(M1;M2) 및 중심 노드(K)에 각각 결합되고 게이트 전극이 캐리 입력 단자(CE)에 결합된 MOS 트랜지스터인 것을 특징으로 하는 병렬 가산기.
10. 제1항에 있어서, 상기 프리세팅 장치는 프리세팅 신호원과 상기 프리세팅 신호원에 의해 제어 되는 프리세팅 회로(USA, USB)를 포함하여 데이터 입력 신호가 가산단의 계산 단계에서 그 가산단에 대해 유효하게 되고 프리세팅 단계에서 프리세트 상태로 가산단을 유지하는 것을 특징으로 하는 병렬 가산기.
11. 제1항에 있어서, 상기 가산단은 두 그룹(AS0, AS1; AS2, AS3)으로 분리되고 상기 두 그룹은 프리세팅 단계와 계산 단계에서 교대로 동작되는데 한 그룹이 계산 단계에서 동작될 때 각각의 다른 그룹은 프리세팅 단계에서 유지되는 것을 특징으로 하는 병렬 가산기.
12. 제11항에 있어서, 연속적인 가산단이 서로 다른 그룹에 속한 경우, 선행 가산단의 캐리 출력 단자(CA)는 다음 가산단이 계산 단계로 진입하는 단계 변화중에 선행 가산단으로부터의 캐리를 일시적으로 저장하는 버퍼 장치(ZS)를 통해 다음 가산단의 캐리 입력 단자(CE)에 결합되는 것을 특징으로 하는 병렬 가산기.
13. 제12항에 있어서, 상기 버퍼 장치(ZS)는 선행 가산단으로부터 캐리 출력 신호를 수신하기 전에 그 캐리 출력(CA)을 캐리를 나타내지 않는 프리세트 상태로 하고 캐리 출력 신호를 수신한 후에 상기 버퍼 장치의 다음 준비 단계까지 캐리 출력 신호를 저장하는 것을 특징으로 하는 병렬 가산기.
14. 제13항에 있어서, 상기 버퍼 장치(ZS)는 P채널 트랜지스터(T40)와 2개의 N,채널 트랜지스터(T41, T42)의 직렬 결합부를 포함하는데, 정단자(+V)에 접속된 상기 P채널 트랜지스터(T40)와 부단자(-V)에 접속된 상기 N채널 트랜지스터(T42)는 입력이 프리세팅 신호원에 접속된 펄스 정형기(IF)에 의해 함께 구동되며, 상기 N채널 트랜지스터중 하나에 의해 형성된 중간 트랜지스터(T41)의 제어 전극은 일단부가 인버터단(I7)을 통해 펄스 정형기(IF)의 출력에 의해 구동되는 N채널 트랜지스터(T39)의 출력에 접속되고, 타단부가 인버터단(I8)의 출력(Y)을 통해 선행 가산단의 합산 회로(ST) 및 제2의 주전극이 전압원의 정단자(+V)에 접속된 P채널 스위칭 트랜지스터(T43)의 하나의 주전극에 접속되고, 선행 가산단의 캐리 출력 단자에 접속된 캐리 입력 단자(CE)는 스위칭 트랜지스터(T43)의 제어 전극에 결합되며, 상기 버퍼 장치의 캐리 출력 단자(CA) 및 직렬 결합된 P채널 트랜지스터(T40)와 중간의 N채널 트랜지스터(T41)간의 접속점은 노드(R)를 형성하는 것을 특징으로 하는 병렬 가산기.
15. 제1항에 있어서, 상기 가산단의 캐리 입력 단자(CE) 및 캐리 출력 단자(CA)는 각각 하나의 부하 버퍼 장치(I3, I4;I5, I6)를 통해 상기 가산단의 합산 회로(ST)에 결합되는 것을 특징으로 하는 병렬 가산기.
16. 제15항에 있어서, 상기 가산단의 캐리 입력 단자(CE)에 결합된 부하 버퍼 장치(I3, I4)는 선행 가산단의 캐리 출력 단자(CA)에 결합된 부하 버퍼 장치(I3,i4)를 형성 하는 것을 특징으로 하는 병렬 가산기.
17. 제1항에 있어서, 최고차 가산단(AS3)에 의해 발생되고 그 캐리 출력 단자(CA)에 나타나는 캐리 출력 신호는 캐리 패드백 회로(CS2)에 의해 최저차 가산단(AS0)의 캐리 입력 단자(CE)에서 이용 가능하고, 최고차 가산단으로부터 캐리 출력 신호를 수신하기 전에 캐리 피드백 회로(CS2)는 그 출력을 캐리를 나타내지 않는 프리세트 상태로 하며, 캐리 선택 회로(CS1)는 최고차 가산단에 의해 계산된 캐리, 캐리 플래그 신호, 또는 일정한 2진수 ＂1＂ 또는 ＂0＂이 최저차 가산단(AS0)의 캐리 입력 단자에 인가되어야 하는지를 선택하기 위해 제공되는 것을 특징으로 하는 병렬 가산기.
18. 제17항에 있어서, 상기 캐리 피드백 회로(CS2)는 제1N채널 트랜지스터(T33), 제1 P채널 트랜지스터(T31) 및 제2 P트랜지스터(T32)의 제1직렬 결합부를 포함하는데, 상기 부단자(-V)에 접속된 제1N채널 트랜지스터(T33)와 정단자(+V)에 접속된 제1 P채널 트랜지스터(T31)는 프리세팅 신호원에 의해 함께 구동되고: 상기 제1 P채널 트랜지스터(T31)와 제1 N채널 트랜지스터(T33) 사이에 배치된 제2 P채널 트랜지스터(T32)의 제어 전극(CE)에는 최고차 가산단으로 부터의 캐리 출력이 공급되며: 제3P채널 트랜지스터(T34)와 제2 N채널 트랜지스터(T35)의 제2 직렬 결합부는, 제3P채널 트랜지스터(T34)의 하나의 주전극이 정단자(+V)에 접속되고 제3P채널 트랜지스터(T34)의 제2의 주전극, 제2 N채널 트랜지스터(T35)의 하나의 주전극 및 캐리 피드백 회로(CS2)의 출력(CBQ)이 노드(S)에 상호 접속되도록 전압원의 정단자(+V)와 부단자(-V) 사이에 삽입되고 : 상기 제3P채널 트랜지스터(T34)의 제어 전극은 제1인버터(I9)를 통해 제1 P채널 트랜지스터(T31)의 제어 전극에 접속되고 : 상기 제2P채널 트랜지스터(T32)의 하나의 주전극, 상기 제1N채널 트랜지스터(T33)의 하나의 주전극 및 제2N채널 트랜지스터(T35)의 제어 전극의 노드(T)는 제2 인버터(I10) 및 출력(X)을 통해 최고차 가산단의 합산 회로(ST)에 접속되며 : 상기 캐리 선택 회로(CS1)는 정단자(+V)에 접속된 제4P채널 트랜지스터(T36)와 부단자(-V)에 접속된 제3N채널 트랜지스터(T38)의 제3직렬 결합을 포함하고 : 상기 제4P채널 트랜지스터(T36)와 제3N채널 트랜지스터(T38)의 접합점(G)은 최고차 가산단에 캐리 출력 신호를 인가하는 제4N채널 트랜지스터(T37)의 하나의 주전극에 접속되고: 상기 캐리 선택 회로(CS1)는 입력단(ST1,ST2,ST3)에 인가된 제어 신호, 캐리 플래그 신호 및 프리세팅 신호를 평가하고, 제어 신호의 발생에 따라 캐리 피드백 회로(CS2)로부터 인가된 캐리 출력 신호(CBQ)가 제4 N채널 트랜지스터(T37)를 통하여 캐리 선택 회로(CS1)의 캐리 출력단(CA)으로 전송되게 하거나 제4P채널 및 제3N채널 트랜지스터(T36,T38)가 일정한 2진수 ＂0＂ 또는 ＂1＂ 또는 캐리 플래그 신호를 캐리 출력단(CA)에 인가 하도록 구동괴게 하고, 입력(VA)에 프리세팅 신호가 공급되어지는 펄스 정형기가 그 출력)PC)에 접속된 NOR 게이트(NOR 1)를 통해 단기간 동안 제4P채널 트랜지스터(T36)를 도통 상태로 구동하여 접합점(G)이 프리세트 되게 하거나 하는 방식으로 선택 논리 신호(a,b,c)를 통해 캐리 선택 회로(CS1)의 제4P채널 트랜지스터(T36) 또는 제4 또는 제3N채널 트랜지스터(T37,T38)를 선택하는 선택 논리 회로(AW)를 포함한 것을 특징으로 하는 병렬 가산기.