JPH03226016A - プライオリティ・エンコーダ - Google Patents
プライオリティ・エンコーダInfo
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- JPH03226016A JPH03226016A JP2018918A JP1891890A JPH03226016A JP H03226016 A JPH03226016 A JP H03226016A JP 2018918 A JP2018918 A JP 2018918A JP 1891890 A JP1891890 A JP 1891890A JP H03226016 A JPH03226016 A JP H03226016A
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- Japan
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- bit
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- carry line
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- circuit
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- 238000001514 detection method Methods 0.000 claims description 34
- 238000010586 diagram Methods 0.000 description 8
- 230000003068 static effect Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 101000577765 Homo sapiens Prolactin-releasing peptide Proteins 0.000 description 4
- 102100028850 Prolactin-releasing peptide Human genes 0.000 description 4
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、半導体集積回路に形成されるプライオリティ
・エンコーダに係り、特にマイクロプロセッサ内の乗算
器や画像処理用フレーム切換システム等に使用される。
・エンコーダに係り、特にマイクロプロセッサ内の乗算
器や画像処理用フレーム切換システム等に使用される。
(従来の技術)
マイクロプロセッサや、タイマー機能、シリアルインタ
ーフェース機能、パラレルインターフェース機能などを
持つ周辺インターフェース装置内で、命令やデータをコ
ード化して用いることはしばしばあり、中でも、入力信
号に対してビット優先機能を有するプライオリティ・エ
ンコーダは、マイクロプロセッサ内の乗算器や画像処理
用フレーム切換システム等で多く用いられている。
ーフェース機能、パラレルインターフェース機能などを
持つ周辺インターフェース装置内で、命令やデータをコ
ード化して用いることはしばしばあり、中でも、入力信
号に対してビット優先機能を有するプライオリティ・エ
ンコーダは、マイクロプロセッサ内の乗算器や画像処理
用フレーム切換システム等で多く用いられている。
nビットのデータをコード化することは、オア論理によ
り容易に実現できるが、例えば第6図に示す真理値表の
ような上位ビット優先型8ビツトエンコーダの動作機能
を実際のハードウェアで実現する際、従来は、第7図に
示すようなスタティックな論理回路で構成している。第
6図は、8ビツトのコード入力D7(最大重みビット;
MSB)〜Do(最小重みビット;LSB)およびイネ
ーブル制御入力Eiに対する出力信号G55EO1QA
SQB、Qcの関係を示しており、本記号は不定レベ
ル(don’t care)を示している。また、第7
図において、71〜77はナントゲート、78〜89は
ノアゲート、90〜93はインバータ、94.95はア
ンドゲートである。
り容易に実現できるが、例えば第6図に示す真理値表の
ような上位ビット優先型8ビツトエンコーダの動作機能
を実際のハードウェアで実現する際、従来は、第7図に
示すようなスタティックな論理回路で構成している。第
6図は、8ビツトのコード入力D7(最大重みビット;
MSB)〜Do(最小重みビット;LSB)およびイネ
ーブル制御入力Eiに対する出力信号G55EO1QA
SQB、Qcの関係を示しており、本記号は不定レベ
ル(don’t care)を示している。また、第7
図において、71〜77はナントゲート、78〜89は
ノアゲート、90〜93はインバータ、94.95はア
ンドゲートである。
しかし、第7図に示すようなスタティックな回路構成で
は、各信号の状態をチエツクし、アクティブ状態である
最上位ビットの信号を検出してコード化するために多く
の論理回路を必要とする。
は、各信号の状態をチエツクし、アクティブ状態である
最上位ビットの信号を検出してコード化するために多く
の論理回路を必要とする。
しかも、入力信号が8ビツトから10ビツト、16ビツ
ト、32ビツトへと増していくと、上記したようなエン
コーダに入力するアクティブ状態の最上位ビットの信号
を検出するためのハードウェアが著しく複雑になり、素
子数も数倍から数十倍に膨らみ、集積回路チップ上のエ
ンコーダが占める面積の割合が多くなっていく。
ト、32ビツトへと増していくと、上記したようなエン
コーダに入力するアクティブ状態の最上位ビットの信号
を検出するためのハードウェアが著しく複雑になり、素
子数も数倍から数十倍に膨らみ、集積回路チップ上のエ
ンコーダが占める面積の割合が多くなっていく。
また、従来のプライオリティ・エンコーダは、優先順位
の方向が固定されているので、下位ビット優先型エンコ
ーダを実現するためには上位ビット優先型エンコーダに
対して入力端子順を反転させなければならない。従って
、前記上位ビット優先型8ビツトエンコーダを下位ビッ
ト優先型エンコーダとしても用するように切り換えるた
めには、第8図に示すように、入力信号のnビットと7
ビツト、1ビツトと6ビツト、2ビツトと5ビツト、3
ビツトと4ビツトとの各2ビツトを入力端子として持ち
、優先順位の方向の方向を決定するセレクト信号Ehに
より各2ビツトの入力端子を選択するためのセレクタS
EL・・・を8ビツト分用意する必要がある。
の方向が固定されているので、下位ビット優先型エンコ
ーダを実現するためには上位ビット優先型エンコーダに
対して入力端子順を反転させなければならない。従って
、前記上位ビット優先型8ビツトエンコーダを下位ビッ
ト優先型エンコーダとしても用するように切り換えるた
めには、第8図に示すように、入力信号のnビットと7
ビツト、1ビツトと6ビツト、2ビツトと5ビツト、3
ビツトと4ビツトとの各2ビツトを入力端子として持ち
、優先順位の方向の方向を決定するセレクト信号Ehに
より各2ビツトの入力端子を選択するためのセレクタS
EL・・・を8ビツト分用意する必要がある。
また、上記したようなスタティックな論理回路でシステ
ムを構築していくと、8ビツト、10ビツト、16ビツ
トの各プライオリティ・エンコーダの使用素子数をCM
O8)ランリスタ(相補性絶縁ゲート型トランジスタ)
の素子数に換算して示す第9図からも明らかなように、
10ビツトのプライオリティ・エンコーダは8ビツトの
プライオリティ・エンコーダの約2倍になっているので
約2倍のチップ面積を要し、16ビツトのプライオリテ
ィ・エンコーダは10ビツトのプライオリティ・エンコ
ーダの約4倍となっているので約4倍のチップ面積を要
する。
ムを構築していくと、8ビツト、10ビツト、16ビツ
トの各プライオリティ・エンコーダの使用素子数をCM
O8)ランリスタ(相補性絶縁ゲート型トランジスタ)
の素子数に換算して示す第9図からも明らかなように、
10ビツトのプライオリティ・エンコーダは8ビツトの
プライオリティ・エンコーダの約2倍になっているので
約2倍のチップ面積を要し、16ビツトのプライオリテ
ィ・エンコーダは10ビツトのプライオリティ・エンコ
ーダの約4倍となっているので約4倍のチップ面積を要
する。
ビット処理数の多い高位のマイクロコンピュータでは、
高機能搭載、高集積度が要求されるが、集積回路のチッ
プサイズを極力小さくして高機能を実現しようとする際
、従来のようなハードウェアでは、集積度が低下し、高
速化が妨げられる原因となる。
高機能搭載、高集積度が要求されるが、集積回路のチッ
プサイズを極力小さくして高機能を実現しようとする際
、従来のようなハードウェアでは、集積度が低下し、高
速化が妨げられる原因となる。
(発明が解決しようとする課題)
上記したように従来のプライオリティ・エンコーダは、
スタティックな論理回路で構成しており、入力信号のビ
ット数が増える毎に優先順位切換用のセレクタが増え、
論理回路が複雑になり、ゲート段数が確実に増し、ハー
ドウェアが著しく複雑になり、使用素子数も著しく膨ら
み、集積回路チップ上のプライオリティ・エンコーダが
占める面積の割合が多くなり、高集積化が妨げられると
いう問題がある。また、ゲート段数が増えると、それに
伴って遅延時間が増大し、高速演算処理のネックとなっ
てくるという問題がある。
スタティックな論理回路で構成しており、入力信号のビ
ット数が増える毎に優先順位切換用のセレクタが増え、
論理回路が複雑になり、ゲート段数が確実に増し、ハー
ドウェアが著しく複雑になり、使用素子数も著しく膨ら
み、集積回路チップ上のプライオリティ・エンコーダが
占める面積の割合が多くなり、高集積化が妨げられると
いう問題がある。また、ゲート段数が増えると、それに
伴って遅延時間が増大し、高速演算処理のネックとなっ
てくるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、論理回路の構成を簡易化でき、入力信号のビ
ット数が増えてもハードウェアがむやみに増加すること
を防止でき、集積回路チップ上の占有面積の増大を極力
防止でき、高集積化、高速化を達成し得るプライオリテ
ィ・エンコーダを提供することにある。
の目的は、論理回路の構成を簡易化でき、入力信号のビ
ット数が増えてもハードウェアがむやみに増加すること
を防止でき、集積回路チップ上の占有面積の増大を極力
防止でき、高集積化、高速化を達成し得るプライオリテ
ィ・エンコーダを提供することにある。
[発明の構成]
(課題を解決するための手段)
本発明のプライオリティ・エンコーダは、複数ビットの
入力をコード化するエンコーダステージと、このエンコ
ーダステージの各ビットの入力側にそれぞれ設けられ、
複数ビットの被演算入力の各ビットがそれぞれ対応して
入力するセレクタとを有し、各セレクタは、被演算入力
ビットによりスイッチング制御されるスイッチ回路と、
このスイッチ回路に直列に接続されると共に全セレクタ
を通して直列に接続されたキャリーラインと、上記スイ
ッチ回路の一端部側のキャリーライン部に接続され、所
定のタイミングでキャリーラインをプリチャージする第
1のプリチャージ回路と、上位ビット優先指定用のイネ
ーブル信号により制御され、上記スイッチ回路の上位ビ
ット側のキャリーライン部の電位がディスチャージであ
るか否かを検知する第1の検知回路と、下位ビット優先
指定用のイネーブル信号により制御され、上記スイッチ
回路の下位ビット側のキャリーライン部の電位がディス
チャージであるか否かを検知する第2の検知回路と、上
記第1の検知回路の出力および第2の険相回路の出力の
いずれか一方と前記被演算入力ビットとが共にアクティ
ブ状態であるか否かを検知する第3の検知回路とからな
り、さらに、前記キャリーラインの最上位セレクタ側ま
たは最下位セレクタ側の一端部のうちで前記第1のプリ
チャージ回路が接続されていない一端部に接続され、所
定のタイミングでキャリーラインをプリチャージする第
2のプリチャージ回路と、上記キャリーラインの両端部
にそれぞれ接続され、上位ビット優先指定モード/下位
ビット優先指定モードに応じて選択的にキャリーライン
をディスチャージする2個のディスチャージ回路とを具
備し、最上位ビットのセレクタの第1の検知回路に入力
する上位ビット側のキャリーライン部の電位および最下
位ビットのセレクタの第2の検知回路に入力する下位ビ
ット側のキャリーライン部の電位はそれぞれディスチャ
ージレベルに固定されていることを特徴とする。
入力をコード化するエンコーダステージと、このエンコ
ーダステージの各ビットの入力側にそれぞれ設けられ、
複数ビットの被演算入力の各ビットがそれぞれ対応して
入力するセレクタとを有し、各セレクタは、被演算入力
ビットによりスイッチング制御されるスイッチ回路と、
このスイッチ回路に直列に接続されると共に全セレクタ
を通して直列に接続されたキャリーラインと、上記スイ
ッチ回路の一端部側のキャリーライン部に接続され、所
定のタイミングでキャリーラインをプリチャージする第
1のプリチャージ回路と、上位ビット優先指定用のイネ
ーブル信号により制御され、上記スイッチ回路の上位ビ
ット側のキャリーライン部の電位がディスチャージであ
るか否かを検知する第1の検知回路と、下位ビット優先
指定用のイネーブル信号により制御され、上記スイッチ
回路の下位ビット側のキャリーライン部の電位がディス
チャージであるか否かを検知する第2の検知回路と、上
記第1の検知回路の出力および第2の険相回路の出力の
いずれか一方と前記被演算入力ビットとが共にアクティ
ブ状態であるか否かを検知する第3の検知回路とからな
り、さらに、前記キャリーラインの最上位セレクタ側ま
たは最下位セレクタ側の一端部のうちで前記第1のプリ
チャージ回路が接続されていない一端部に接続され、所
定のタイミングでキャリーラインをプリチャージする第
2のプリチャージ回路と、上記キャリーラインの両端部
にそれぞれ接続され、上位ビット優先指定モード/下位
ビット優先指定モードに応じて選択的にキャリーライン
をディスチャージする2個のディスチャージ回路とを具
備し、最上位ビットのセレクタの第1の検知回路に入力
する上位ビット側のキャリーライン部の電位および最下
位ビットのセレクタの第2の検知回路に入力する下位ビ
ット側のキャリーライン部の電位はそれぞれディスチャ
ージレベルに固定されていることを特徴とする。
(作用)
上位ビット優先指定モードの場合には、キャリーライン
の上位ビット側一端部に接続されているディスチャージ
回路がディスチャージ動作し、また、上位ビット優先指
定用のイネーブル信号がアクティブ状態になる。この状
態の時、複数の被演算入力ビットが同時にアクティブ状
態になったとすると、アクティブ状態となっている被演
算入力ビットをMSBからサーチし、最初にサーチされ
た被演算入力ビットが入力するセレクタの出力をアクテ
ィブレベルにし、この被演算入力ビットより下位ビット
がアクティブ状態であったとしても非アクテイブ状態で
あると見做す。
の上位ビット側一端部に接続されているディスチャージ
回路がディスチャージ動作し、また、上位ビット優先指
定用のイネーブル信号がアクティブ状態になる。この状
態の時、複数の被演算入力ビットが同時にアクティブ状
態になったとすると、アクティブ状態となっている被演
算入力ビットをMSBからサーチし、最初にサーチされ
た被演算入力ビットが入力するセレクタの出力をアクテ
ィブレベルにし、この被演算入力ビットより下位ビット
がアクティブ状態であったとしても非アクテイブ状態で
あると見做す。
上記とは逆に、下位ビット優先指定モードの場合には、
キャリーラインの下位ビット側一端部に接続されている
ディスチャージ回路がディスチャージ動作し、また、下
位ビット優先指定用のイネーブル信号がアクティブ状態
になる。この状態の時、複数の被演算入力ビットが同時
にアクティブ状態になったとすると、アクティブ状態と
なっている被演算入力ビットをLSBからサーチし、最
初にサーチされた被演算入力ビットが入力するセレクタ
の出力をアクティブレベルにし、この被演算入力ビット
より上位ビットがアクティブ状態であったとしても非ア
クテイブ状態であると見做す。
キャリーラインの下位ビット側一端部に接続されている
ディスチャージ回路がディスチャージ動作し、また、下
位ビット優先指定用のイネーブル信号がアクティブ状態
になる。この状態の時、複数の被演算入力ビットが同時
にアクティブ状態になったとすると、アクティブ状態と
なっている被演算入力ビットをLSBからサーチし、最
初にサーチされた被演算入力ビットが入力するセレクタ
の出力をアクティブレベルにし、この被演算入力ビット
より上位ビットがアクティブ状態であったとしても非ア
クテイブ状態であると見做す。
(実施例)
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第1図は、半導体集積回路に形成された8ビツトのプラ
イオリティ・エンコーダを示しており、10□〜10.
は8ビツトの被演算入力の各ビットD7〜Doがそれぞ
れ対応して入力するセレクタ、20はこの各セレクタ1
0□〜10.からの複数ビットの入力をコード化するビ
ット優先機能を持たないエンコーダステージであり、Q
c 5QB1QAは3ビツトのコード化出力信号であ
る。
イオリティ・エンコーダを示しており、10□〜10.
は8ビツトの被演算入力の各ビットD7〜Doがそれぞ
れ対応して入力するセレクタ、20はこの各セレクタ1
0□〜10.からの複数ビットの入力をコード化するビ
ット優先機能を持たないエンコーダステージであり、Q
c 5QB1QAは3ビツトのコード化出力信号であ
る。
上記各セレクタ107〜10.は、被演算入力ビットp
i (i=7〜0)によりスイッチング制御されるス
イッチ回路1と、このスイッチ回路1に直列に接続され
ると共に全セレクタ10□〜10oを通して直列に接続
されたキャリーライン2と、上記スイッチ回路1の一端
側(本例では下位ビット側端部)に接続されているキャ
リーライン部に接続され、所定のタイミングでキャリー
ラインを電源電位Vccにプリチャージする第1のプリ
チャージ回路3と、第1の検知回路4と、第2の検知回
路5と、第3の検知回路6とからなる。
i (i=7〜0)によりスイッチング制御されるス
イッチ回路1と、このスイッチ回路1に直列に接続され
ると共に全セレクタ10□〜10oを通して直列に接続
されたキャリーライン2と、上記スイッチ回路1の一端
側(本例では下位ビット側端部)に接続されているキャ
リーライン部に接続され、所定のタイミングでキャリー
ラインを電源電位Vccにプリチャージする第1のプリ
チャージ回路3と、第1の検知回路4と、第2の検知回
路5と、第3の検知回路6とからなる。
ここで、第1の検知回路4は、上位ビット優先指定用の
イネーブル信号SHにより制御され、上記スイッチ回路
1の上位ビット側のキャリーライン部の電位がディスチ
ャージであるか否かを検知するものであり、本例では上
位ビット優先指定用のイネーブル信号SHと上記スイッ
チ回路1の上位ビット側のキャリーライン部の電位との
論理和をとる第1のオアゲート4が用いられている。ま
た、上記第2の検知回路5は、下位ビット優先指定用の
イネーブル信号SLにより制御され、上記スイッチ回路
1の下位ビット側のキャリーライン部の電位がディスチ
ャージであるか否かを検知するものであり、本例では下
位ビット優先指定用のイネプル信号SLと上記スイッチ
回路1の下位ビット側のキャリーライン部の電位との論
理和をとる第2のオアゲート5が用いられている。また
、上記第3の検知回路6は、上記第1の検知回路4の出
力および第2の検知回路5の出力のいずれか一方と前記
被演算入力ピッ)Di(i−7〜0)とが共にアクティ
ブ状態であるか否かを検知するものであり、本例では第
1のオアゲート4の出力と第2のオアゲート5の出力と
の論理積をとるアンドゲート6aと、このアンドゲート
6aの出力と前記被演算入力ビットDi(i−7〜0)
との論理和否定をとり、その出力Di’ (i=7〜
0)を前記エンコーダステージ20の各対応するビット
の入力として与えるノアゲート6bとからなる。
イネーブル信号SHにより制御され、上記スイッチ回路
1の上位ビット側のキャリーライン部の電位がディスチ
ャージであるか否かを検知するものであり、本例では上
位ビット優先指定用のイネーブル信号SHと上記スイッ
チ回路1の上位ビット側のキャリーライン部の電位との
論理和をとる第1のオアゲート4が用いられている。ま
た、上記第2の検知回路5は、下位ビット優先指定用の
イネーブル信号SLにより制御され、上記スイッチ回路
1の下位ビット側のキャリーライン部の電位がディスチ
ャージであるか否かを検知するものであり、本例では下
位ビット優先指定用のイネプル信号SLと上記スイッチ
回路1の下位ビット側のキャリーライン部の電位との論
理和をとる第2のオアゲート5が用いられている。また
、上記第3の検知回路6は、上記第1の検知回路4の出
力および第2の検知回路5の出力のいずれか一方と前記
被演算入力ピッ)Di(i−7〜0)とが共にアクティ
ブ状態であるか否かを検知するものであり、本例では第
1のオアゲート4の出力と第2のオアゲート5の出力と
の論理積をとるアンドゲート6aと、このアンドゲート
6aの出力と前記被演算入力ビットDi(i−7〜0)
との論理和否定をとり、その出力Di’ (i=7〜
0)を前記エンコーダステージ20の各対応するビット
の入力として与えるノアゲート6bとからなる。
なお、MSB用セレクタ107の第1のオアゲート4に
入力する上位ビット側のキャリーライン部の電位および
LSB用セレクタ10oの第2のオアゲート5に入力す
る下位ビット側のキャリーライン部の電位はそれぞれデ
ィスチャージレベル(接地電位V ss)に固定されて
いる。また、上記上位ビット優先指定用のイネーブル信
号SHおよび下位ビット優先指定用のイネーブル信号S
Lは、上位ビット優先指定モード/下位ビット優先指定
モードに応じて選択的にアクティブ状態(ここでは“L
”レベル)になる。
入力する上位ビット側のキャリーライン部の電位および
LSB用セレクタ10oの第2のオアゲート5に入力す
る下位ビット側のキャリーライン部の電位はそれぞれデ
ィスチャージレベル(接地電位V ss)に固定されて
いる。また、上記上位ビット優先指定用のイネーブル信
号SHおよび下位ビット優先指定用のイネーブル信号S
Lは、上位ビット優先指定モード/下位ビット優先指定
モードに応じて選択的にアクティブ状態(ここでは“L
”レベル)になる。
さらに、前記キャリーライン2の最上位セレクタ側また
は最下位セレクタ側の一端部のうちで前記第1のプリチ
ャージ回路3が接続されていない一端部(本例では最上
位セレクタ側の一端部)には、所定のタイミングでキャ
リーラインを電源電位vccにプリチャージする第2の
プリチャージ回路11が接続されている。また、上記キ
ャリーライン2の両端部にそれぞれ対応してディスチャ
ージ回路12a、12bが接続されており、このディス
チャージ回路12a、12bは、上位ビット優先指定モ
ード/下位ビット優先指定モードに応じて選択的にキャ
リーライン2を接地電位VSSにディスチャージする。
は最下位セレクタ側の一端部のうちで前記第1のプリチ
ャージ回路3が接続されていない一端部(本例では最上
位セレクタ側の一端部)には、所定のタイミングでキャ
リーラインを電源電位vccにプリチャージする第2の
プリチャージ回路11が接続されている。また、上記キ
ャリーライン2の両端部にそれぞれ対応してディスチャ
ージ回路12a、12bが接続されており、このディス
チャージ回路12a、12bは、上位ビット優先指定モ
ード/下位ビット優先指定モードに応じて選択的にキャ
リーライン2を接地電位VSSにディスチャージする。
第2図は、第1図中の例えば3ビット分のセレクタ10
6〜104を代表的に取り出して第2のプリチャージ回
路11およびディスチャージ回路12a、12bと共に
示している。
6〜104を代表的に取り出して第2のプリチャージ回
路11およびディスチャージ回路12a、12bと共に
示している。
ここでは、第1のプリチャージ回路2および第2のプリ
チャージ回路11の一具体側として、それぞれ電源電位
Vccと前記キャリーライン2との間にソース・ドレイ
ン間が接続されたPチャネルMOSトランジスタP1、
P2を示しており、それぞれのゲートにプリチャージ信
号PR(アクティブ状態の時に“L゛レベルなる。)が
供給される。
チャージ回路11の一具体側として、それぞれ電源電位
Vccと前記キャリーライン2との間にソース・ドレイ
ン間が接続されたPチャネルMOSトランジスタP1、
P2を示しており、それぞれのゲートにプリチャージ信
号PR(アクティブ状態の時に“L゛レベルなる。)が
供給される。
また、前記スイッチ回路1の一具体側として、被演算入
力ビットがゲートに入力し、ドレイン・ソース間が前記
キャリーライン2に直列に挿入されたNチャネルMOS
トランジスタN1を示しており、そのゲートに被演算入
力ビットが供給される。
力ビットがゲートに入力し、ドレイン・ソース間が前記
キャリーライン2に直列に挿入されたNチャネルMOS
トランジスタN1を示しており、そのゲートに被演算入
力ビットが供給される。
また、前記ディスチャージ回路12a、12bの一具体
側として、前記キャリーライン2と接地電位VSSとの
間にドレイン・ソース間が接続されたNチャネルMOS
トランジスタN2、N3を示しており、トランジスタN
2のゲートには上位ビット優先指定モード時にアクティ
ブ状態(“H″レベルになる第1のディスチャージ信号
PRHLが供給され、トランジスタN3のゲートには下
位ビット優先指定モード時にアクティブ状態(“H”レ
ベル)になる第2のディスチャージ信号PRLHが供給
される。
側として、前記キャリーライン2と接地電位VSSとの
間にドレイン・ソース間が接続されたNチャネルMOS
トランジスタN2、N3を示しており、トランジスタN
2のゲートには上位ビット優先指定モード時にアクティ
ブ状態(“H″レベルになる第1のディスチャージ信号
PRHLが供給され、トランジスタN3のゲートには下
位ビット優先指定モード時にアクティブ状態(“H”レ
ベル)になる第2のディスチャージ信号PRLHが供給
される。
次に、上記プライオリティ・エンコーダの動作について
第3図を参照しながら説明する。
第3図を参照しながら説明する。
上位ビット優先指定モードの場合には、第1のディスチ
ャージ信号PRHLがアクティブ状態(“H”レベル)
になり、ディスチャージ用のNチャネルMOSトランジ
スタN2がオン状態になり、第2のディスチャージ信号
PRLHは非アクテイブ状態(“L”レベル)になり、
ディスチャージ用のNチャネルMOSトランジスタN3
はオフ状態になっている。また、上位ビット優先指定用
のイネーブル信号SHがアクティブ状態(“L“レベル
)になり、下位ビット優先指定用のイネーブル信号SL
は非アクテイブ状!f3(“H゛レベルになっている。
ャージ信号PRHLがアクティブ状態(“H”レベル)
になり、ディスチャージ用のNチャネルMOSトランジ
スタN2がオン状態になり、第2のディスチャージ信号
PRLHは非アクテイブ状態(“L”レベル)になり、
ディスチャージ用のNチャネルMOSトランジスタN3
はオフ状態になっている。また、上位ビット優先指定用
のイネーブル信号SHがアクティブ状態(“L“レベル
)になり、下位ビット優先指定用のイネーブル信号SL
は非アクテイブ状!f3(“H゛レベルになっている。
この状態の時、例えば2つの被演算入力ビソトーD5−
1D4が同時にアクティブ状態(“L“レベル)になっ
たとする。この場合には、MSBに近い側の被演算入力
ビットD、によりセレクタ10.のスイッチ用のNチャ
ネルMOSトランジスタN1がオフ状態になることによ
り、その上位ビット側のキャリーライン部2と下位ビッ
ト側のキャリーライン部2とが電気的に分離される。こ
の後、プリチャージ信号PRが短期間アクティブ状!!
(“L”レベル)になり、プリチャージ用のPチャネル
MOSトランジスタP1、P2がそれぞれオン状態にな
る。この時、セレクタ10、のスイッチ用のNチャネル
MOSトランジスタN1より上位ビット側のキャリーラ
イン部2は、ディスチャージ用のNチャネルMOSトラ
ンジスタN2の駆動力がプリチャージ用のPチャネルM
O8)ランリスタP2の駆動力よりも大きく設定されて
いることでディスチャージ状態に保持される。また、セ
レクタ105のスイッチ用のNチャネルMOSトランジ
スタN1より下位ビット側のキャリーライン部2はプリ
チャージ用のPチャネルMO8)ランリスタP1により
Vcc電位にプリチャージされる。
1D4が同時にアクティブ状態(“L“レベル)になっ
たとする。この場合には、MSBに近い側の被演算入力
ビットD、によりセレクタ10.のスイッチ用のNチャ
ネルMOSトランジスタN1がオフ状態になることによ
り、その上位ビット側のキャリーライン部2と下位ビッ
ト側のキャリーライン部2とが電気的に分離される。こ
の後、プリチャージ信号PRが短期間アクティブ状!!
(“L”レベル)になり、プリチャージ用のPチャネル
MOSトランジスタP1、P2がそれぞれオン状態にな
る。この時、セレクタ10、のスイッチ用のNチャネル
MOSトランジスタN1より上位ビット側のキャリーラ
イン部2は、ディスチャージ用のNチャネルMOSトラ
ンジスタN2の駆動力がプリチャージ用のPチャネルM
O8)ランリスタP2の駆動力よりも大きく設定されて
いることでディスチャージ状態に保持される。また、セ
レクタ105のスイッチ用のNチャネルMOSトランジ
スタN1より下位ビット側のキャリーライン部2はプリ
チャージ用のPチャネルMO8)ランリスタP1により
Vcc電位にプリチャージされる。
従って、セレクタ105においては、第1のオアゲート
4の二入力は共に“L”レベルになってその出力は“L
″レベルなり、第2のオアゲート5は下位ビット優先指
定用のイネーブル信号SLが入力しているのでその出力
は“H”レベルになり、セレクタ10sのアンドゲート
6aの出力は“L”レベルになり、この“Lルーベルと
前記被演算入力ビットD、の“L”レベルとの論理和否
定により、ノアゲート6bの出力り、 は”H”レベル
になる。
4の二入力は共に“L”レベルになってその出力は“L
″レベルなり、第2のオアゲート5は下位ビット優先指
定用のイネーブル信号SLが入力しているのでその出力
は“H”レベルになり、セレクタ10sのアンドゲート
6aの出力は“L”レベルになり、この“Lルーベルと
前記被演算入力ビットD、の“L”レベルとの論理和否
定により、ノアゲート6bの出力り、 は”H”レベル
になる。
これに対して、セレクタ10sより下位ビット側のセレ
クタ104〜10oにおいては、第1のオアゲート4は
キャリーライン部2からの“H″レベル入力よってその
出力が“H°レベルになり、第2のオアゲート5は“H
“レベル状態の下位ビット優先指定用のイネーブル信号
SLが入力しているのでその出力は“H”レベルになり
、アンドゲート6aの出力は“H″レベルなり、ノアゲ
ート6bの出力は“L”レベルになる。また、セレクタ
105より上位ビット側のセレクタ107.10’6に
おいては、“H”レベル状態の被演算入力ビットが入力
しているので、ノアゲート6bの出力は“L”レベルに
なる。
クタ104〜10oにおいては、第1のオアゲート4は
キャリーライン部2からの“H″レベル入力よってその
出力が“H°レベルになり、第2のオアゲート5は“H
“レベル状態の下位ビット優先指定用のイネーブル信号
SLが入力しているのでその出力は“H”レベルになり
、アンドゲート6aの出力は“H″レベルなり、ノアゲ
ート6bの出力は“L”レベルになる。また、セレクタ
105より上位ビット側のセレクタ107.10’6に
おいては、“H”レベル状態の被演算入力ビットが入力
しているので、ノアゲート6bの出力は“L”レベルに
なる。
換言すれば、上記した動作は、アクティブ状態となって
いる被演算入力ビットをMSBからサーチし、最初にサ
ーチされた被演算入力ビットD。
いる被演算入力ビットをMSBからサーチし、最初にサ
ーチされた被演算入力ビットD。
が入力するセレクタ10.の出力を“H”レベルにする
ことによってアクティブ状態の被演算入力ビットの中の
最上位ビットがり、であることを表わし、この被演算入
力ビットD、より下位ビットがアクティブ状態(“L”
レベル)であったとしても、アクティブ状態の被演算入
力ビットの中の最上位ビットではなく、非アクテイブ状
態(“H”レベル)であると見做している。このような
動作は、第9図に示した真理値表におけるネ(don’
t care)部が“1”レベルに固定されていると同
様になる。
ことによってアクティブ状態の被演算入力ビットの中の
最上位ビットがり、であることを表わし、この被演算入
力ビットD、より下位ビットがアクティブ状態(“L”
レベル)であったとしても、アクティブ状態の被演算入
力ビットの中の最上位ビットではなく、非アクテイブ状
態(“H”レベル)であると見做している。このような
動作は、第9図に示した真理値表におけるネ(don’
t care)部が“1”レベルに固定されていると同
様になる。
上記とは逆に、下位ビット優先指定モードの場合には、
第2のディスチャージ信号PRLHがアクティブ状!!
(“H”レベル)になり、ディスチャージ用のNチャネ
ルMOS)ランリスタN3がオン状態になり、第1のデ
ィスチャージ信号PRHLは非アクテイブ状態(“L“
レベル)になり、ディスチャージ用のNチャネルMOS
トランジスタN2はオフ状態になっている。また、下位
ビット優先指定用のイネーブル信号SLがアクティブ状
態(”L“レベル)になり、上位ビット優先指定用のイ
ネーブル信号SHは非アクテイブ状態(“H”レベル)
になっている。この状態の時、例えば2つの被演算入力
ビットD6、D、が同時にアクティブ状態(“L”レベ
ル)になったとする。この場合には、LSBに近い側の
被演算入力ビットD、によりセレクタ10.のスイッチ
用のNチャネルMOS)ランリスタN1がオフ状態にな
ることにより、その下位ビット側のキャリーライン部2
と上位ビット側のキャリーライン部2とが電気的に分離
される。この後、プリチャージ信号PRが短期間アクテ
ィブ状!!(“L”レベル)になり、プリチャージ用の
PチャネルMOSトランジスタP1、P2がそれぞれオ
ン状態になる。この時、セレクタ105のスイッチ用の
NチャネルMOS)ランリスタN1より下位ビット側の
キャリーライン部2は、ディスチャージ用のNチャネル
MO3I−ランリスタN3の駆動力がプリチャージ用の
PチャネルMOS)ランリスタP2の駆動力よりも大き
く設定されていることでディスチャージ状態に保持され
る。また、セレクタ10、のスイッチ用のNチャネルM
OSトランジスタN1より上位ビット側のキャリーライ
ン部2はプリチャージ用のPチャネルMOSトランジス
タP1によりvcc電位にプリチャージされる。
第2のディスチャージ信号PRLHがアクティブ状!!
(“H”レベル)になり、ディスチャージ用のNチャネ
ルMOS)ランリスタN3がオン状態になり、第1のデ
ィスチャージ信号PRHLは非アクテイブ状態(“L“
レベル)になり、ディスチャージ用のNチャネルMOS
トランジスタN2はオフ状態になっている。また、下位
ビット優先指定用のイネーブル信号SLがアクティブ状
態(”L“レベル)になり、上位ビット優先指定用のイ
ネーブル信号SHは非アクテイブ状態(“H”レベル)
になっている。この状態の時、例えば2つの被演算入力
ビットD6、D、が同時にアクティブ状態(“L”レベ
ル)になったとする。この場合には、LSBに近い側の
被演算入力ビットD、によりセレクタ10.のスイッチ
用のNチャネルMOS)ランリスタN1がオフ状態にな
ることにより、その下位ビット側のキャリーライン部2
と上位ビット側のキャリーライン部2とが電気的に分離
される。この後、プリチャージ信号PRが短期間アクテ
ィブ状!!(“L”レベル)になり、プリチャージ用の
PチャネルMOSトランジスタP1、P2がそれぞれオ
ン状態になる。この時、セレクタ105のスイッチ用の
NチャネルMOS)ランリスタN1より下位ビット側の
キャリーライン部2は、ディスチャージ用のNチャネル
MO3I−ランリスタN3の駆動力がプリチャージ用の
PチャネルMOS)ランリスタP2の駆動力よりも大き
く設定されていることでディスチャージ状態に保持され
る。また、セレクタ10、のスイッチ用のNチャネルM
OSトランジスタN1より上位ビット側のキャリーライ
ン部2はプリチャージ用のPチャネルMOSトランジス
タP1によりvcc電位にプリチャージされる。
従って、セレクタ10.においては、第2のオアゲート
5の二入力は共に“L”レベルになってその出力は“L
”レベルになり、第1のオアゲート4は“H”レベル状
態の上位ビット優先指定用のイネーブル信号SHが入力
しているのでその出力は“H”レベルになり、セレクタ
10.のアンドゲート6aの出力は“L°レベルになり
、この“L”レベルと前記被演算式カビッl’ D 5
の“L”レベルとの論理和否定により、ノアゲート6b
の出力り、 は“H”レベルになる。
5の二入力は共に“L”レベルになってその出力は“L
”レベルになり、第1のオアゲート4は“H”レベル状
態の上位ビット優先指定用のイネーブル信号SHが入力
しているのでその出力は“H”レベルになり、セレクタ
10.のアンドゲート6aの出力は“L°レベルになり
、この“L”レベルと前記被演算式カビッl’ D 5
の“L”レベルとの論理和否定により、ノアゲート6b
の出力り、 は“H”レベルになる。
これに対して、セレクタ10.より上位ビット側のセレ
クタ107.106においては、第2のオアゲート5は
キャリーライン部2がらの“H”レベル入力によってそ
の出力が“H”レベルになり、第1のオアゲート5は“
H“レベル状態の上位ビット優先指定用のイネーブル信
号SHが入力しているのでその出力は“H“レベルにな
り、アンドゲート6aの出力は“H”レベルになり、ノ
アゲート6bの出力は“L”レベルになる。また、セレ
クタ10.より下位ビット側のセレクタ104〜100
においては、“H“レベル状態の被演算入力ビットが入
力しているので、ノアゲー)6bの出力は“L”レベル
になる。
クタ107.106においては、第2のオアゲート5は
キャリーライン部2がらの“H”レベル入力によってそ
の出力が“H”レベルになり、第1のオアゲート5は“
H“レベル状態の上位ビット優先指定用のイネーブル信
号SHが入力しているのでその出力は“H“レベルにな
り、アンドゲート6aの出力は“H”レベルになり、ノ
アゲート6bの出力は“L”レベルになる。また、セレ
クタ10.より下位ビット側のセレクタ104〜100
においては、“H“レベル状態の被演算入力ビットが入
力しているので、ノアゲー)6bの出力は“L”レベル
になる。
換言すれば、上記した動作は、アクティブ状態となって
いる被演算入力ビットをLSBがらサーチし、最初にサ
ーチされた被演算入力ビットD。
いる被演算入力ビットをLSBがらサーチし、最初にサ
ーチされた被演算入力ビットD。
が入力するセレクタ105の出力を“H”レベルにする
ことによってアクティブ状態の被演算入力ビットの中の
最下位ビットがD5であることを表わし、この被演算入
力ビットD、より上位ビットがアクティブ状Eil(’
L”レベル)であったとしても、アクティブ状態の被演
算入力ビットの中の最下位ビットではなく、非アクテイ
ブ状態(“H#レベル)であると見做している。
ことによってアクティブ状態の被演算入力ビットの中の
最下位ビットがD5であることを表わし、この被演算入
力ビットD、より上位ビットがアクティブ状Eil(’
L”レベル)であったとしても、アクティブ状態の被演
算入力ビットの中の最下位ビットではなく、非アクテイ
ブ状態(“H#レベル)であると見做している。
なお、第4図(a)、(b)、(c)は、上記ビット優
先機能を持たないエンコーダステージ20の相異なる具
体例を示している。即ち、第4図(a)は、CMOSス
タティック論理構成のエンコーダステージの一例を示し
ており、41〜43はノアゲート、44〜46はインバ
ータである。第4図(b)はダイナミック論理構成のエ
ンコーダステージの一例を示しており、PチャネルMO
SトランジスタPによりプリチャージされるNチャネル
MOSトランジスタN・・・がワイアードオア接続され
、ワイアードオア出力がインバータ47・・・に入力し
ている。第4図(C)は、ダイナミック論理構成のエン
コーダステージの他の例を示しており、PチャネルMO
SトランジスタPによりプリチャージされるNチャネル
MOSトランジスタN・・・がワイアードオア接続され
、ワイアードオア出力がインバータ47・・・に入力し
、ワイアーオア接続されたNチャネルMO8)ランリス
タN・・・のソース側がディスチャージ用のNチャネル
MOSトランジスタNdに接続されている。
先機能を持たないエンコーダステージ20の相異なる具
体例を示している。即ち、第4図(a)は、CMOSス
タティック論理構成のエンコーダステージの一例を示し
ており、41〜43はノアゲート、44〜46はインバ
ータである。第4図(b)はダイナミック論理構成のエ
ンコーダステージの一例を示しており、PチャネルMO
SトランジスタPによりプリチャージされるNチャネル
MOSトランジスタN・・・がワイアードオア接続され
、ワイアードオア出力がインバータ47・・・に入力し
ている。第4図(C)は、ダイナミック論理構成のエン
コーダステージの他の例を示しており、PチャネルMO
SトランジスタPによりプリチャージされるNチャネル
MOSトランジスタN・・・がワイアードオア接続され
、ワイアードオア出力がインバータ47・・・に入力し
、ワイアーオア接続されたNチャネルMO8)ランリス
タN・・・のソース側がディスチャージ用のNチャネル
MOSトランジスタNdに接続されている。
また、前記実施例では、被演算入力ビットの“L”レベ
ルを有意とする例を示したが、第5図に示す他の実施例
のように、各セレクタ10i(i−7〜0)の被演算ビ
ット入力側に、被演算入力ビットDi(i−7〜0)の
“H”レベルまたは“L”レベルを選、択的に検出して
セレクタ側に出力する検出レベル選択回路51i (
i=7〜0)をそれぞれ設けることにより、被演算入力
ビットの“H”レベルまたは“L°レベルを有意とする
ことか可能になる。即ち、上記検出レベル選択回路51
iは、検出レベル選択信号LSと被演算入力ビットD1
との論理積否定をとる第1のナントゲート52と、同じ
く上記検出レベル選択信号と被演算入力ビットDiとの
論理和をとるオアゲート53と、これらの第1のナント
ゲート52の出力とオアゲート53の出力との論理積否
定をとり、その出力を前記セレクタ側に出力する第2の
ナントゲート54とからなる。
ルを有意とする例を示したが、第5図に示す他の実施例
のように、各セレクタ10i(i−7〜0)の被演算ビ
ット入力側に、被演算入力ビットDi(i−7〜0)の
“H”レベルまたは“L”レベルを選、択的に検出して
セレクタ側に出力する検出レベル選択回路51i (
i=7〜0)をそれぞれ設けることにより、被演算入力
ビットの“H”レベルまたは“L°レベルを有意とする
ことか可能になる。即ち、上記検出レベル選択回路51
iは、検出レベル選択信号LSと被演算入力ビットD1
との論理積否定をとる第1のナントゲート52と、同じ
く上記検出レベル選択信号と被演算入力ビットDiとの
論理和をとるオアゲート53と、これらの第1のナント
ゲート52の出力とオアゲート53の出力との論理積否
定をとり、その出力を前記セレクタ側に出力する第2の
ナントゲート54とからなる。
この検出レベル選択回路51iにおいては、検出レベル
選択信号LSが“H″レベル時には、被演算入力ビット
の′L”レベルを検出してセレクタ側に出力するように
なり、検出レベル選択信号LSが“L”レベルの時には
、被演算入力ビットの“H“レベルを検出してセレクタ
側に出力するようになる。
選択信号LSが“H″レベル時には、被演算入力ビット
の′L”レベルを検出してセレクタ側に出力するように
なり、検出レベル選択信号LSが“L”レベルの時には
、被演算入力ビットの“H“レベルを検出してセレクタ
側に出力するようになる。
なお、第5図において、前記実施例と同一部分には同一
符号を付している。
符号を付している。
[発明の効果コ
上述したように本発明のプライオリティ・エンコーダに
よれば、ダイナミックな回路構成により回路構成が簡易
化されるので、入力信号のビット数が増えてもハードウ
ェアがむやみに増加することを防止でき、集積回路チッ
プ上の占有面積の増大を極力防止でき、高集積化を達成
することができる。この場合、簡単な回路構成でありな
がら、上位ビット優先指定用のイネーブル信号と下位ビ
ット優先指定用のイネーブル信号とにより上位ビット優
先/下位ビット優先を切換指定することができる。
よれば、ダイナミックな回路構成により回路構成が簡易
化されるので、入力信号のビット数が増えてもハードウ
ェアがむやみに増加することを防止でき、集積回路チッ
プ上の占有面積の増大を極力防止でき、高集積化を達成
することができる。この場合、簡単な回路構成でありな
がら、上位ビット優先指定用のイネーブル信号と下位ビ
ット優先指定用のイネーブル信号とにより上位ビット優
先/下位ビット優先を切換指定することができる。
しかも、アクティブ状態の入力信号のビットをサーチす
るために用いられるスイッチ素子が共通のキャリーライ
ンに対してそれぞれ直列に挿入されており、入力信号か
らエンコーダステージまでの遅延時間が少ないので、高
速化を達成することができる。さらに、入力信号のビッ
ト数が増加にほぼ比例してハードウェアが増加するので
、プライオリティ・エンコーダの設計に際してビット数
に応じてパターンサイズを見積もることか容易になるな
どの多様な効果が得られる。
るために用いられるスイッチ素子が共通のキャリーライ
ンに対してそれぞれ直列に挿入されており、入力信号か
らエンコーダステージまでの遅延時間が少ないので、高
速化を達成することができる。さらに、入力信号のビッ
ト数が増加にほぼ比例してハードウェアが増加するので
、プライオリティ・エンコーダの設計に際してビット数
に応じてパターンサイズを見積もることか容易になるな
どの多様な効果が得られる。
第1図は本発明のプライオリティ・エンコーダの一実施
例を示す構成説明図、第2図は第1図中の3ビット分の
セレクタ106〜104を代表的に取り出して第2のプ
リチャージ回路およびディスチャージ回路と共に示す回
路図、第3図は第1図の動作例を示すタイミング波形図
、第4図(a)乃至(c)は第1図中のビット優先機能
を持たないエンコーダステージの相異なる具体例を示す
回路図、第5図は本発明の他の実施例の一部を示す回路
図、第6図は上位ビット優先型8ビツトエンコーダの動
作機能を示す真理値表、第7図は従来の上位ビット優先
型8ビツトエンコーダを示す回路図、第8図は従来の上
位ビット優先/下位ビット優先切換可能な8ビツトエン
コーダを示すブロック図、第9図は従来のスタティック
な論理回路でシステムを構築した場合の8ビツトプライ
オリテイ・エンコーダと10ビツトプライオリテイ・エ
ンコーダと16ビツトブライオリテイ・エンコーダとの
使用素子数を比・較して示す図である。 107〜10o・・・セレクタ、20・・・ビット優先
機能を持たないエンコーダステージ、1・・・スイッチ
回路、2・・・キャリーライン、3・・・第1のプリチ
ャージ回路、4・・・第1の検知回路(第1のオアゲー
ト) 5・・・第2の検知回路(第2のオアゲート)
6・・・第3の検知回路、6a・・・アンドゲート、6
b・・・ノアゲート、11・・・第2のプリチャージ回
路、12a、12b・・・ディスチャージ回路、51i
・・・検出レベル選択回路、Pi、P2・・・プリチャ
ージ用のPチャネルMOSトランジスタ、N1・・・ス
イッチ用のNチャネルMOSトランジスタ、N2、N3
・・・ディスチャージ用のNチャネルMOSトランジス
タ、D7〜D。・・・被演算入力の各ビット、Di’
(i=7〜0)・・・セレクタ107〜10oのノア
ゲート6bの出力、QCQB SQA・・・コード化出
力信号、PR・・・プリチャージ信号、SH・・・上位
ビット優先指定用のイネーブル信号、SL・・・下位ビ
ット優先指定用のイネーブル信号、PRHL・・・第1
のディスチャージ信号、PRLH・・・第2のディスチ
ャージ信号、LS・・・検出レベル選択信号。
例を示す構成説明図、第2図は第1図中の3ビット分の
セレクタ106〜104を代表的に取り出して第2のプ
リチャージ回路およびディスチャージ回路と共に示す回
路図、第3図は第1図の動作例を示すタイミング波形図
、第4図(a)乃至(c)は第1図中のビット優先機能
を持たないエンコーダステージの相異なる具体例を示す
回路図、第5図は本発明の他の実施例の一部を示す回路
図、第6図は上位ビット優先型8ビツトエンコーダの動
作機能を示す真理値表、第7図は従来の上位ビット優先
型8ビツトエンコーダを示す回路図、第8図は従来の上
位ビット優先/下位ビット優先切換可能な8ビツトエン
コーダを示すブロック図、第9図は従来のスタティック
な論理回路でシステムを構築した場合の8ビツトプライ
オリテイ・エンコーダと10ビツトプライオリテイ・エ
ンコーダと16ビツトブライオリテイ・エンコーダとの
使用素子数を比・較して示す図である。 107〜10o・・・セレクタ、20・・・ビット優先
機能を持たないエンコーダステージ、1・・・スイッチ
回路、2・・・キャリーライン、3・・・第1のプリチ
ャージ回路、4・・・第1の検知回路(第1のオアゲー
ト) 5・・・第2の検知回路(第2のオアゲート)
6・・・第3の検知回路、6a・・・アンドゲート、6
b・・・ノアゲート、11・・・第2のプリチャージ回
路、12a、12b・・・ディスチャージ回路、51i
・・・検出レベル選択回路、Pi、P2・・・プリチャ
ージ用のPチャネルMOSトランジスタ、N1・・・ス
イッチ用のNチャネルMOSトランジスタ、N2、N3
・・・ディスチャージ用のNチャネルMOSトランジス
タ、D7〜D。・・・被演算入力の各ビット、Di’
(i=7〜0)・・・セレクタ107〜10oのノア
ゲート6bの出力、QCQB SQA・・・コード化出
力信号、PR・・・プリチャージ信号、SH・・・上位
ビット優先指定用のイネーブル信号、SL・・・下位ビ
ット優先指定用のイネーブル信号、PRHL・・・第1
のディスチャージ信号、PRLH・・・第2のディスチ
ャージ信号、LS・・・検出レベル選択信号。
Claims (3)
- (1)複数ビットの入力をコード化するエンコーダと、
このエンコーダの各ビットの入力側にそれぞれ設けられ
、複数ビットの被演算入力の各ビットがそれぞれ対応し
て入力するセレクタとを有し、 各セレクタは、 被演算入力ビットによりスイッチング制御されるスイッ
チ回路と、 このスイッチ回路に直列に接続されると共に全セレクタ
を通して直列に接続されたキャリーラインと、 上記スイッチ回路の一端部側のキャリーライン部に接続
され、所定のタイミングでキャリーラインをプリチャー
ジする第1のプリチャージ回路と、上位ビット優先指定
用のイネーブル信号により制御され、上記スイッチ回路
の上位ビット側のキャリーライン部の電位がディスチャ
ージであるか否かを検知する第1の検知回路と、 下位ビット優先指定用のイネーブル信号により制御され
、上記スイッチ回路の下位ビット側のキャリーライン部
の電位がディスチャージであるか否かを検知する第2の
検知回路と、 上記第1の検知回路の出力および第2の検知回路の出力
のいずれか一方と前記被演算入力ビットとが共にアクテ
ィブ状態であるか否かを検知する第3の検知回路 とからなり、さらに、 前記キャリーラインの最上位セレクタ側または最下位セ
レクタ側の一端部のうちで前記第1のプリチャージ回路
が接続されていない一端部に接続され、所定のタイミン
グでキャリーラインをプリチャージする第2のプリチャ
ージ回路と、 上記キャリーラインの両端部にそれぞれ接続され、上位
ビット優先指定モード/下位ビット優先指定モードに応
じて選択的にキャリーラインをディスチャージする2個
のディスチャージ回路とを具備し、最上位ビットのセレ
クタの第1の検知回路に入力する上位ビット側のキャリ
ーライン部の電位および最下位ビットのセレクタの第2
の検知回路に入力する下位ビット側のキャリーライン部
の電位はそれぞれディスチャージレベルに固定されてい
る ことを特徴とするプライオリティ・エンコーダ。 - (2)前記第1のプリチャージ回路および第2のプリチ
ャージ回路は、それぞれ電源電位と前記キャリーライン
との間にソース・ドレイン間が接続されたPチャネルM
OSトランジスタからなり、前記スイッチ回路は、被演
算入力ビットがゲートに入力し、ドレイン・ソース間が
前記キャリーラインに直列に挿入されたNチャネルMO
Sトランジスタからなり、前記ディスチャージ回路は、
前記キャリーラインと接地電位との間にドレイン・ソー
ス間が接続されたNチャネルMOSトランジスタからな
ることを特徴とする請求項1記載のプライオリティ・エ
ンコーダ。 - (3)前記被演算入力ビットの“H”レベルまたは“L
”レベルを選択的に検出して前記セレクタ側に出力する
検出レベル選択回路が各セレクタの被演算ビット入力側
にそれぞれ設けられていることを特徴とする請求項1ま
たは2記載のプライオリティ・エンコーダ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018918A JPH07105726B2 (ja) | 1990-01-31 | 1990-01-31 | プライオリティ・エンコーダ |
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