JPH03226016A - プライオリティ・エンコーダ - Google Patents
プライオリティ・エンコーダInfo
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- JPH03226016A JPH03226016A JP2018918A JP1891890A JPH03226016A JP H03226016 A JPH03226016 A JP H03226016A JP 2018918 A JP2018918 A JP 2018918A JP 1891890 A JP1891890 A JP 1891890A JP H03226016 A JPH03226016 A JP H03226016A
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- Japan
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- bit
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- carry line
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- circuit
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- 238000001514 detection method Methods 0.000 claims description 34
- 238000010586 diagram Methods 0.000 description 8
- 230000003068 static effect Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 101000577765 Homo sapiens Prolactin-releasing peptide Proteins 0.000 description 4
- 102100028850 Prolactin-releasing peptide Human genes 0.000 description 4
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路に形成されるプライオリティ
・エンコーダに係り、特にマイクロプロセッサ内の乗算
器や画像処理用フレーム切換システム等に使用される。
・エンコーダに係り、特にマイクロプロセッサ内の乗算
器や画像処理用フレーム切換システム等に使用される。
（従来の技術）
マイクロプロセッサや、タイマー機能、シリアルインタ
ーフェース機能、パラレルインターフェース機能などを
持つ周辺インターフェース装置内で、命令やデータをコ
ード化して用いることはしばしばあり、中でも、入力信
号に対してビット優先機能を有するプライオリティ・エ
ンコーダは、マイクロプロセッサ内の乗算器や画像処理
用フレーム切換システム等で多く用いられている。
ーフェース機能、パラレルインターフェース機能などを
持つ周辺インターフェース装置内で、命令やデータをコ
ード化して用いることはしばしばあり、中でも、入力信
号に対してビット優先機能を有するプライオリティ・エ
ンコーダは、マイクロプロセッサ内の乗算器や画像処理
用フレーム切換システム等で多く用いられている。
ｎビットのデータをコード化することは、オア論理によ
り容易に実現できるが、例えば第６図に示す真理値表の
ような上位ビット優先型８ビツトエンコーダの動作機能
を実際のハードウェアで実現する際、従来は、第７図に
示すようなスタティックな論理回路で構成している。第
６図は、８ビツトのコード入力Ｄ７（最大重みビット；
ＭＳＢ）〜Ｄｏ（最小重みビット；ＬＳＢ）およびイネ
ーブル制御入力Ｅｉに対する出力信号Ｇ５５ＥＯ１ＱＡ
ＳＱＢ、Ｑｃの関係を示しており、本記号は不定レベ
ル（ｄｏｎ’ｔ ｃａｒｅ）を示している。また、第７
図において、７１〜７７はナントゲート、７８〜８９は
ノアゲート、９０〜９３はインバータ、９４．９５はア
ンドゲートである。
り容易に実現できるが、例えば第６図に示す真理値表の
ような上位ビット優先型８ビツトエンコーダの動作機能
を実際のハードウェアで実現する際、従来は、第７図に
示すようなスタティックな論理回路で構成している。第
６図は、８ビツトのコード入力Ｄ７（最大重みビット；
ＭＳＢ）〜Ｄｏ（最小重みビット；ＬＳＢ）およびイネ
ーブル制御入力Ｅｉに対する出力信号Ｇ５５ＥＯ１ＱＡ
ＳＱＢ、Ｑｃの関係を示しており、本記号は不定レベ
ル（ｄｏｎ’ｔ ｃａｒｅ）を示している。また、第７
図において、７１〜７７はナントゲート、７８〜８９は
ノアゲート、９０〜９３はインバータ、９４．９５はア
ンドゲートである。
しかし、第７図に示すようなスタティックな回路構成で
は、各信号の状態をチエツクし、アクティブ状態である
最上位ビットの信号を検出してコード化するために多く
の論理回路を必要とする。
は、各信号の状態をチエツクし、アクティブ状態である
最上位ビットの信号を検出してコード化するために多く
の論理回路を必要とする。
しかも、入力信号が８ビツトから１０ビツト、１６ビツ
ト、３２ビツトへと増していくと、上記したようなエン
コーダに入力するアクティブ状態の最上位ビットの信号
を検出するためのハードウェアが著しく複雑になり、素
子数も数倍から数十倍に膨らみ、集積回路チップ上のエ
ンコーダが占める面積の割合が多くなっていく。
ト、３２ビツトへと増していくと、上記したようなエン
コーダに入力するアクティブ状態の最上位ビットの信号
を検出するためのハードウェアが著しく複雑になり、素
子数も数倍から数十倍に膨らみ、集積回路チップ上のエ
ンコーダが占める面積の割合が多くなっていく。
また、従来のプライオリティ・エンコーダは、優先順位
の方向が固定されているので、下位ビット優先型エンコ
ーダを実現するためには上位ビット優先型エンコーダに
対して入力端子順を反転させなければならない。従って
、前記上位ビット優先型８ビツトエンコーダを下位ビッ
ト優先型エンコーダとしても用するように切り換えるた
めには、第８図に示すように、入力信号のｎビットと７
ビツト、１ビツトと６ビツト、２ビツトと５ビツト、３
ビツトと４ビツトとの各２ビツトを入力端子として持ち
、優先順位の方向の方向を決定するセレクト信号Ｅｈに
より各２ビツトの入力端子を選択するためのセレクタＳ
ＥＬ・・・を８ビツト分用意する必要がある。
の方向が固定されているので、下位ビット優先型エンコ
ーダを実現するためには上位ビット優先型エンコーダに
対して入力端子順を反転させなければならない。従って
、前記上位ビット優先型８ビツトエンコーダを下位ビッ
ト優先型エンコーダとしても用するように切り換えるた
めには、第８図に示すように、入力信号のｎビットと７
ビツト、１ビツトと６ビツト、２ビツトと５ビツト、３
ビツトと４ビツトとの各２ビツトを入力端子として持ち
、優先順位の方向の方向を決定するセレクト信号Ｅｈに
より各２ビツトの入力端子を選択するためのセレクタＳ
ＥＬ・・・を８ビツト分用意する必要がある。
また、上記したようなスタティックな論理回路でシステ
ムを構築していくと、８ビツト、１０ビツト、１６ビツ
トの各プライオリティ・エンコーダの使用素子数をＣＭ
Ｏ８）ランリスタ（相補性絶縁ゲート型トランジスタ）
の素子数に換算して示す第９図からも明らかなように、
１０ビツトのプライオリティ・エンコーダは８ビツトの
プライオリティ・エンコーダの約２倍になっているので
約２倍のチップ面積を要し、１６ビツトのプライオリテ
ィ・エンコーダは１０ビツトのプライオリティ・エンコ
ーダの約４倍となっているので約４倍のチップ面積を要
する。
ムを構築していくと、８ビツト、１０ビツト、１６ビツ
トの各プライオリティ・エンコーダの使用素子数をＣＭ
Ｏ８）ランリスタ（相補性絶縁ゲート型トランジスタ）
の素子数に換算して示す第９図からも明らかなように、
１０ビツトのプライオリティ・エンコーダは８ビツトの
プライオリティ・エンコーダの約２倍になっているので
約２倍のチップ面積を要し、１６ビツトのプライオリテ
ィ・エンコーダは１０ビツトのプライオリティ・エンコ
ーダの約４倍となっているので約４倍のチップ面積を要
する。
ビット処理数の多い高位のマイクロコンピュータでは、
高機能搭載、高集積度が要求されるが、集積回路のチッ
プサイズを極力小さくして高機能を実現しようとする際
、従来のようなハードウェアでは、集積度が低下し、高
速化が妨げられる原因となる。
高機能搭載、高集積度が要求されるが、集積回路のチッ
プサイズを極力小さくして高機能を実現しようとする際
、従来のようなハードウェアでは、集積度が低下し、高
速化が妨げられる原因となる。
（発明が解決しようとする課題）
上記したように従来のプライオリティ・エンコーダは、
スタティックな論理回路で構成しており、入力信号のビ
ット数が増える毎に優先順位切換用のセレクタが増え、
論理回路が複雑になり、ゲート段数が確実に増し、ハー
ドウェアが著しく複雑になり、使用素子数も著しく膨ら
み、集積回路チップ上のプライオリティ・エンコーダが
占める面積の割合が多くなり、高集積化が妨げられると
いう問題がある。また、ゲート段数が増えると、それに
伴って遅延時間が増大し、高速演算処理のネックとなっ
てくるという問題がある。
スタティックな論理回路で構成しており、入力信号のビ
ット数が増える毎に優先順位切換用のセレクタが増え、
論理回路が複雑になり、ゲート段数が確実に増し、ハー
ドウェアが著しく複雑になり、使用素子数も著しく膨ら
み、集積回路チップ上のプライオリティ・エンコーダが
占める面積の割合が多くなり、高集積化が妨げられると
いう問題がある。また、ゲート段数が増えると、それに
伴って遅延時間が増大し、高速演算処理のネックとなっ
てくるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、論理回路の構成を簡易化でき、入力信号のビ
ット数が増えてもハードウェアがむやみに増加すること
を防止でき、集積回路チップ上の占有面積の増大を極力
防止でき、高集積化、高速化を達成し得るプライオリテ
ィ・エンコーダを提供することにある。
の目的は、論理回路の構成を簡易化でき、入力信号のビ
ット数が増えてもハードウェアがむやみに増加すること
を防止でき、集積回路チップ上の占有面積の増大を極力
防止でき、高集積化、高速化を達成し得るプライオリテ
ィ・エンコーダを提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明のプライオリティ・エンコーダは、複数ビットの
入力をコード化するエンコーダステージと、このエンコ
ーダステージの各ビットの入力側にそれぞれ設けられ、
複数ビットの被演算入力の各ビットがそれぞれ対応して
入力するセレクタとを有し、各セレクタは、被演算入力
ビットによりスイッチング制御されるスイッチ回路と、
このスイッチ回路に直列に接続されると共に全セレクタ
を通して直列に接続されたキャリーラインと、上記スイ
ッチ回路の一端部側のキャリーライン部に接続され、所
定のタイミングでキャリーラインをプリチャージする第
１のプリチャージ回路と、上位ビット優先指定用のイネ
ーブル信号により制御され、上記スイッチ回路の上位ビ
ット側のキャリーライン部の電位がディスチャージであ
るか否かを検知する第１の検知回路と、下位ビット優先
指定用のイネーブル信号により制御され、上記スイッチ
回路の下位ビット側のキャリーライン部の電位がディス
チャージであるか否かを検知する第２の検知回路と、上
記第１の検知回路の出力および第２の険相回路の出力の
いずれか一方と前記被演算入力ビットとが共にアクティ
ブ状態であるか否かを検知する第３の検知回路とからな
り、さらに、前記キャリーラインの最上位セレクタ側ま
たは最下位セレクタ側の一端部のうちで前記第１のプリ
チャージ回路が接続されていない一端部に接続され、所
定のタイミングでキャリーラインをプリチャージする第
２のプリチャージ回路と、上記キャリーラインの両端部
にそれぞれ接続され、上位ビット優先指定モード／下位
ビット優先指定モードに応じて選択的にキャリーライン
をディスチャージする２個のディスチャージ回路とを具
備し、最上位ビットのセレクタの第１の検知回路に入力
する上位ビット側のキャリーライン部の電位および最下
位ビットのセレクタの第２の検知回路に入力する下位ビ
ット側のキャリーライン部の電位はそれぞれディスチャ
ージレベルに固定されていることを特徴とする。
入力をコード化するエンコーダステージと、このエンコ
ーダステージの各ビットの入力側にそれぞれ設けられ、
複数ビットの被演算入力の各ビットがそれぞれ対応して
入力するセレクタとを有し、各セレクタは、被演算入力
ビットによりスイッチング制御されるスイッチ回路と、
このスイッチ回路に直列に接続されると共に全セレクタ
を通して直列に接続されたキャリーラインと、上記スイ
ッチ回路の一端部側のキャリーライン部に接続され、所
定のタイミングでキャリーラインをプリチャージする第
１のプリチャージ回路と、上位ビット優先指定用のイネ
ーブル信号により制御され、上記スイッチ回路の上位ビ
ット側のキャリーライン部の電位がディスチャージであ
るか否かを検知する第１の検知回路と、下位ビット優先
指定用のイネーブル信号により制御され、上記スイッチ
回路の下位ビット側のキャリーライン部の電位がディス
チャージであるか否かを検知する第２の検知回路と、上
記第１の検知回路の出力および第２の険相回路の出力の
いずれか一方と前記被演算入力ビットとが共にアクティ
ブ状態であるか否かを検知する第３の検知回路とからな
り、さらに、前記キャリーラインの最上位セレクタ側ま
たは最下位セレクタ側の一端部のうちで前記第１のプリ
チャージ回路が接続されていない一端部に接続され、所
定のタイミングでキャリーラインをプリチャージする第
２のプリチャージ回路と、上記キャリーラインの両端部
にそれぞれ接続され、上位ビット優先指定モード／下位
ビット優先指定モードに応じて選択的にキャリーライン
をディスチャージする２個のディスチャージ回路とを具
備し、最上位ビットのセレクタの第１の検知回路に入力
する上位ビット側のキャリーライン部の電位および最下
位ビットのセレクタの第２の検知回路に入力する下位ビ
ット側のキャリーライン部の電位はそれぞれディスチャ
ージレベルに固定されていることを特徴とする。
（作用）
上位ビット優先指定モードの場合には、キャリーライン
の上位ビット側一端部に接続されているディスチャージ
回路がディスチャージ動作し、また、上位ビット優先指
定用のイネーブル信号がアクティブ状態になる。この状
態の時、複数の被演算入力ビットが同時にアクティブ状
態になったとすると、アクティブ状態となっている被演
算入力ビットをＭＳＢからサーチし、最初にサーチされ
た被演算入力ビットが入力するセレクタの出力をアクテ
ィブレベルにし、この被演算入力ビットより下位ビット
がアクティブ状態であったとしても非アクテイブ状態で
あると見做す。
の上位ビット側一端部に接続されているディスチャージ
回路がディスチャージ動作し、また、上位ビット優先指
定用のイネーブル信号がアクティブ状態になる。この状
態の時、複数の被演算入力ビットが同時にアクティブ状
態になったとすると、アクティブ状態となっている被演
算入力ビットをＭＳＢからサーチし、最初にサーチされ
た被演算入力ビットが入力するセレクタの出力をアクテ
ィブレベルにし、この被演算入力ビットより下位ビット
がアクティブ状態であったとしても非アクテイブ状態で
あると見做す。
上記とは逆に、下位ビット優先指定モードの場合には、
キャリーラインの下位ビット側一端部に接続されている
ディスチャージ回路がディスチャージ動作し、また、下
位ビット優先指定用のイネーブル信号がアクティブ状態
になる。この状態の時、複数の被演算入力ビットが同時
にアクティブ状態になったとすると、アクティブ状態と
なっている被演算入力ビットをＬＳＢからサーチし、最
初にサーチされた被演算入力ビットが入力するセレクタ
の出力をアクティブレベルにし、この被演算入力ビット
より上位ビットがアクティブ状態であったとしても非ア
クテイブ状態であると見做す。
キャリーラインの下位ビット側一端部に接続されている
ディスチャージ回路がディスチャージ動作し、また、下
位ビット優先指定用のイネーブル信号がアクティブ状態
になる。この状態の時、複数の被演算入力ビットが同時
にアクティブ状態になったとすると、アクティブ状態と
なっている被演算入力ビットをＬＳＢからサーチし、最
初にサーチされた被演算入力ビットが入力するセレクタ
の出力をアクティブレベルにし、この被演算入力ビット
より上位ビットがアクティブ状態であったとしても非ア
クテイブ状態であると見做す。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、半導体集積回路に形成された８ビツトのプラ
イオリティ・エンコーダを示しており、１０□〜１０．
は８ビツトの被演算入力の各ビットＤ７〜Ｄｏがそれぞ
れ対応して入力するセレクタ、２０はこの各セレクタ１
０□〜１０．からの複数ビットの入力をコード化するビ
ット優先機能を持たないエンコーダステージであり、Ｑ
ｃ ５ＱＢ１ＱＡは３ビツトのコード化出力信号であ
る。
イオリティ・エンコーダを示しており、１０□〜１０．
は８ビツトの被演算入力の各ビットＤ７〜Ｄｏがそれぞ
れ対応して入力するセレクタ、２０はこの各セレクタ１
０□〜１０．からの複数ビットの入力をコード化するビ
ット優先機能を持たないエンコーダステージであり、Ｑ
ｃ ５ＱＢ１ＱＡは３ビツトのコード化出力信号であ
る。
上記各セレクタ１０７〜１０．は、被演算入力ビットｐ
ｉ （ｉ＝７〜０）によりスイッチング制御されるス
イッチ回路１と、このスイッチ回路１に直列に接続され
ると共に全セレクタ１０□〜１０ｏを通して直列に接続
されたキャリーライン２と、上記スイッチ回路１の一端
側（本例では下位ビット側端部）に接続されているキャ
リーライン部に接続され、所定のタイミングでキャリー
ラインを電源電位Ｖｃｃにプリチャージする第１のプリ
チャージ回路３と、第１の検知回路４と、第２の検知回
路５と、第３の検知回路６とからなる。
ｉ （ｉ＝７〜０）によりスイッチング制御されるス
イッチ回路１と、このスイッチ回路１に直列に接続され
ると共に全セレクタ１０□〜１０ｏを通して直列に接続
されたキャリーライン２と、上記スイッチ回路１の一端
側（本例では下位ビット側端部）に接続されているキャ
リーライン部に接続され、所定のタイミングでキャリー
ラインを電源電位Ｖｃｃにプリチャージする第１のプリ
チャージ回路３と、第１の検知回路４と、第２の検知回
路５と、第３の検知回路６とからなる。
ここで、第１の検知回路４は、上位ビット優先指定用の
イネーブル信号ＳＨにより制御され、上記スイッチ回路
１の上位ビット側のキャリーライン部の電位がディスチ
ャージであるか否かを検知するものであり、本例では上
位ビット優先指定用のイネーブル信号ＳＨと上記スイッ
チ回路１の上位ビット側のキャリーライン部の電位との
論理和をとる第１のオアゲート４が用いられている。ま
た、上記第２の検知回路５は、下位ビット優先指定用の
イネーブル信号ＳＬにより制御され、上記スイッチ回路
１の下位ビット側のキャリーライン部の電位がディスチ
ャージであるか否かを検知するものであり、本例では下
位ビット優先指定用のイネプル信号ＳＬと上記スイッチ
回路１の下位ビット側のキャリーライン部の電位との論
理和をとる第２のオアゲート５が用いられている。また
、上記第３の検知回路６は、上記第１の検知回路４の出
力および第２の検知回路５の出力のいずれか一方と前記
被演算入力ピッ）Ｄｉ（ｉ−７〜０）とが共にアクティ
ブ状態であるか否かを検知するものであり、本例では第
１のオアゲート４の出力と第２のオアゲート５の出力と
の論理積をとるアンドゲート６ａと、このアンドゲート
６ａの出力と前記被演算入力ビットＤｉ（ｉ−７〜０）
との論理和否定をとり、その出力Ｄｉ’ （ｉ＝７〜
０）を前記エンコーダステージ２０の各対応するビット
の入力として与えるノアゲート６ｂとからなる。
イネーブル信号ＳＨにより制御され、上記スイッチ回路
１の上位ビット側のキャリーライン部の電位がディスチ
ャージであるか否かを検知するものであり、本例では上
位ビット優先指定用のイネーブル信号ＳＨと上記スイッ
チ回路１の上位ビット側のキャリーライン部の電位との
論理和をとる第１のオアゲート４が用いられている。ま
た、上記第２の検知回路５は、下位ビット優先指定用の
イネーブル信号ＳＬにより制御され、上記スイッチ回路
１の下位ビット側のキャリーライン部の電位がディスチ
ャージであるか否かを検知するものであり、本例では下
位ビット優先指定用のイネプル信号ＳＬと上記スイッチ
回路１の下位ビット側のキャリーライン部の電位との論
理和をとる第２のオアゲート５が用いられている。また
、上記第３の検知回路６は、上記第１の検知回路４の出
力および第２の検知回路５の出力のいずれか一方と前記
被演算入力ピッ）Ｄｉ（ｉ−７〜０）とが共にアクティ
ブ状態であるか否かを検知するものであり、本例では第
１のオアゲート４の出力と第２のオアゲート５の出力と
の論理積をとるアンドゲート６ａと、このアンドゲート
６ａの出力と前記被演算入力ビットＤｉ（ｉ−７〜０）
との論理和否定をとり、その出力Ｄｉ’ （ｉ＝７〜
０）を前記エンコーダステージ２０の各対応するビット
の入力として与えるノアゲート６ｂとからなる。
なお、ＭＳＢ用セレクタ１０７の第１のオアゲート４に
入力する上位ビット側のキャリーライン部の電位および
ＬＳＢ用セレクタ１０ｏの第２のオアゲート５に入力す
る下位ビット側のキャリーライン部の電位はそれぞれデ
ィスチャージレベル（接地電位Ｖ ｓｓ）に固定されて
いる。また、上記上位ビット優先指定用のイネーブル信
号ＳＨおよび下位ビット優先指定用のイネーブル信号Ｓ
Ｌは、上位ビット優先指定モード／下位ビット優先指定
モードに応じて選択的にアクティブ状態（ここでは“Ｌ
”レベル）になる。
入力する上位ビット側のキャリーライン部の電位および
ＬＳＢ用セレクタ１０ｏの第２のオアゲート５に入力す
る下位ビット側のキャリーライン部の電位はそれぞれデ
ィスチャージレベル（接地電位Ｖ ｓｓ）に固定されて
いる。また、上記上位ビット優先指定用のイネーブル信
号ＳＨおよび下位ビット優先指定用のイネーブル信号Ｓ
Ｌは、上位ビット優先指定モード／下位ビット優先指定
モードに応じて選択的にアクティブ状態（ここでは“Ｌ
”レベル）になる。
さらに、前記キャリーライン２の最上位セレクタ側また
は最下位セレクタ側の一端部のうちで前記第１のプリチ
ャージ回路３が接続されていない一端部（本例では最上
位セレクタ側の一端部）には、所定のタイミングでキャ
リーラインを電源電位ｖｃｃにプリチャージする第２の
プリチャージ回路１１が接続されている。また、上記キ
ャリーライン２の両端部にそれぞれ対応してディスチャ
ージ回路１２ａ、１２ｂが接続されており、このディス
チャージ回路１２ａ、１２ｂは、上位ビット優先指定モ
ード／下位ビット優先指定モードに応じて選択的にキャ
リーライン２を接地電位ＶＳＳにディスチャージする。
は最下位セレクタ側の一端部のうちで前記第１のプリチ
ャージ回路３が接続されていない一端部（本例では最上
位セレクタ側の一端部）には、所定のタイミングでキャ
リーラインを電源電位ｖｃｃにプリチャージする第２の
プリチャージ回路１１が接続されている。また、上記キ
ャリーライン２の両端部にそれぞれ対応してディスチャ
ージ回路１２ａ、１２ｂが接続されており、このディス
チャージ回路１２ａ、１２ｂは、上位ビット優先指定モ
ード／下位ビット優先指定モードに応じて選択的にキャ
リーライン２を接地電位ＶＳＳにディスチャージする。
第２図は、第１図中の例えば３ビット分のセレクタ１０
６〜１０４を代表的に取り出して第２のプリチャージ回
路１１およびディスチャージ回路１２ａ、１２ｂと共に
示している。
６〜１０４を代表的に取り出して第２のプリチャージ回
路１１およびディスチャージ回路１２ａ、１２ｂと共に
示している。
ここでは、第１のプリチャージ回路２および第２のプリ
チャージ回路１１の一具体側として、それぞれ電源電位
Ｖｃｃと前記キャリーライン２との間にソース・ドレイ
ン間が接続されたＰチャネルＭＯＳトランジスタＰ１、
Ｐ２を示しており、それぞれのゲートにプリチャージ信
号ＰＲ（アクティブ状態の時に“Ｌ゛レベルなる。）が
供給される。
チャージ回路１１の一具体側として、それぞれ電源電位
Ｖｃｃと前記キャリーライン２との間にソース・ドレイ
ン間が接続されたＰチャネルＭＯＳトランジスタＰ１、
Ｐ２を示しており、それぞれのゲートにプリチャージ信
号ＰＲ（アクティブ状態の時に“Ｌ゛レベルなる。）が
供給される。
また、前記スイッチ回路１の一具体側として、被演算入
力ビットがゲートに入力し、ドレイン・ソース間が前記
キャリーライン２に直列に挿入されたＮチャネルＭＯＳ
トランジスタＮ１を示しており、そのゲートに被演算入
力ビットが供給される。
力ビットがゲートに入力し、ドレイン・ソース間が前記
キャリーライン２に直列に挿入されたＮチャネルＭＯＳ
トランジスタＮ１を示しており、そのゲートに被演算入
力ビットが供給される。
また、前記ディスチャージ回路１２ａ、１２ｂの一具体
側として、前記キャリーライン２と接地電位ＶＳＳとの
間にドレイン・ソース間が接続されたＮチャネルＭＯＳ
トランジスタＮ２、Ｎ３を示しており、トランジスタＮ
２のゲートには上位ビット優先指定モード時にアクティ
ブ状態（“Ｈ″レベルになる第１のディスチャージ信号
ＰＲＨＬが供給され、トランジスタＮ３のゲートには下
位ビット優先指定モード時にアクティブ状態（“Ｈ”レ
ベル）になる第２のディスチャージ信号ＰＲＬＨが供給
される。
側として、前記キャリーライン２と接地電位ＶＳＳとの
間にドレイン・ソース間が接続されたＮチャネルＭＯＳ
トランジスタＮ２、Ｎ３を示しており、トランジスタＮ
２のゲートには上位ビット優先指定モード時にアクティ
ブ状態（“Ｈ″レベルになる第１のディスチャージ信号
ＰＲＨＬが供給され、トランジスタＮ３のゲートには下
位ビット優先指定モード時にアクティブ状態（“Ｈ”レ
ベル）になる第２のディスチャージ信号ＰＲＬＨが供給
される。
次に、上記プライオリティ・エンコーダの動作について
第３図を参照しながら説明する。
第３図を参照しながら説明する。
上位ビット優先指定モードの場合には、第１のディスチ
ャージ信号ＰＲＨＬがアクティブ状態（“Ｈ”レベル）
になり、ディスチャージ用のＮチャネルＭＯＳトランジ
スタＮ２がオン状態になり、第２のディスチャージ信号
ＰＲＬＨは非アクテイブ状態（“Ｌ”レベル）になり、
ディスチャージ用のＮチャネルＭＯＳトランジスタＮ３
はオフ状態になっている。また、上位ビット優先指定用
のイネーブル信号ＳＨがアクティブ状態（“Ｌ“レベル
）になり、下位ビット優先指定用のイネーブル信号ＳＬ
は非アクテイブ状！ｆ３（“Ｈ゛レベルになっている。
ャージ信号ＰＲＨＬがアクティブ状態（“Ｈ”レベル）
になり、ディスチャージ用のＮチャネルＭＯＳトランジ
スタＮ２がオン状態になり、第２のディスチャージ信号
ＰＲＬＨは非アクテイブ状態（“Ｌ”レベル）になり、
ディスチャージ用のＮチャネルＭＯＳトランジスタＮ３
はオフ状態になっている。また、上位ビット優先指定用
のイネーブル信号ＳＨがアクティブ状態（“Ｌ“レベル
）になり、下位ビット優先指定用のイネーブル信号ＳＬ
は非アクテイブ状！ｆ３（“Ｈ゛レベルになっている。
この状態の時、例えば２つの被演算入力ビソトーＤ５−
１Ｄ４が同時にアクティブ状態（“Ｌ“レベル）になっ
たとする。この場合には、ＭＳＢに近い側の被演算入力
ビットＤ、によりセレクタ１０．のスイッチ用のＮチャ
ネルＭＯＳトランジスタＮ１がオフ状態になることによ
り、その上位ビット側のキャリーライン部２と下位ビッ
ト側のキャリーライン部２とが電気的に分離される。こ
の後、プリチャージ信号ＰＲが短期間アクティブ状！！
（“Ｌ”レベル）になり、プリチャージ用のＰチャネル
ＭＯＳトランジスタＰ１、Ｐ２がそれぞれオン状態にな
る。この時、セレクタ１０、のスイッチ用のＮチャネル
ＭＯＳトランジスタＮ１より上位ビット側のキャリーラ
イン部２は、ディスチャージ用のＮチャネルＭＯＳトラ
ンジスタＮ２の駆動力がプリチャージ用のＰチャネルＭ
Ｏ８）ランリスタＰ２の駆動力よりも大きく設定されて
いることでディスチャージ状態に保持される。また、セ
レクタ１０５のスイッチ用のＮチャネルＭＯＳトランジ
スタＮ１より下位ビット側のキャリーライン部２はプリ
チャージ用のＰチャネルＭＯ８）ランリスタＰ１により
Ｖｃｃ電位にプリチャージされる。
１Ｄ４が同時にアクティブ状態（“Ｌ“レベル）になっ
たとする。この場合には、ＭＳＢに近い側の被演算入力
ビットＤ、によりセレクタ１０．のスイッチ用のＮチャ
ネルＭＯＳトランジスタＮ１がオフ状態になることによ
り、その上位ビット側のキャリーライン部２と下位ビッ
ト側のキャリーライン部２とが電気的に分離される。こ
の後、プリチャージ信号ＰＲが短期間アクティブ状！！
（“Ｌ”レベル）になり、プリチャージ用のＰチャネル
ＭＯＳトランジスタＰ１、Ｐ２がそれぞれオン状態にな
る。この時、セレクタ１０、のスイッチ用のＮチャネル
ＭＯＳトランジスタＮ１より上位ビット側のキャリーラ
イン部２は、ディスチャージ用のＮチャネルＭＯＳトラ
ンジスタＮ２の駆動力がプリチャージ用のＰチャネルＭ
Ｏ８）ランリスタＰ２の駆動力よりも大きく設定されて
いることでディスチャージ状態に保持される。また、セ
レクタ１０５のスイッチ用のＮチャネルＭＯＳトランジ
スタＮ１より下位ビット側のキャリーライン部２はプリ
チャージ用のＰチャネルＭＯ８）ランリスタＰ１により
Ｖｃｃ電位にプリチャージされる。
従って、セレクタ１０５においては、第１のオアゲート
４の二入力は共に“Ｌ”レベルになってその出力は“Ｌ
″レベルなり、第２のオアゲート５は下位ビット優先指
定用のイネーブル信号ＳＬが入力しているのでその出力
は“Ｈ”レベルになり、セレクタ１０ｓのアンドゲート
６ａの出力は“Ｌ”レベルになり、この“Ｌルーベルと
前記被演算入力ビットＤ、の“Ｌ”レベルとの論理和否
定により、ノアゲート６ｂの出力り、 は”Ｈ”レベル
になる。
４の二入力は共に“Ｌ”レベルになってその出力は“Ｌ
″レベルなり、第２のオアゲート５は下位ビット優先指
定用のイネーブル信号ＳＬが入力しているのでその出力
は“Ｈ”レベルになり、セレクタ１０ｓのアンドゲート
６ａの出力は“Ｌ”レベルになり、この“Ｌルーベルと
前記被演算入力ビットＤ、の“Ｌ”レベルとの論理和否
定により、ノアゲート６ｂの出力り、 は”Ｈ”レベル
になる。
これに対して、セレクタ１０ｓより下位ビット側のセレ
クタ１０４〜１０ｏにおいては、第１のオアゲート４は
キャリーライン部２からの“Ｈ″レベル入力よってその
出力が“Ｈ°レベルになり、第２のオアゲート５は“Ｈ
“レベル状態の下位ビット優先指定用のイネーブル信号
ＳＬが入力しているのでその出力は“Ｈ”レベルになり
、アンドゲート６ａの出力は“Ｈ″レベルなり、ノアゲ
ート６ｂの出力は“Ｌ”レベルになる。また、セレクタ
１０５より上位ビット側のセレクタ１０７．１０’６に
おいては、“Ｈ”レベル状態の被演算入力ビットが入力
しているので、ノアゲート６ｂの出力は“Ｌ”レベルに
なる。
クタ１０４〜１０ｏにおいては、第１のオアゲート４は
キャリーライン部２からの“Ｈ″レベル入力よってその
出力が“Ｈ°レベルになり、第２のオアゲート５は“Ｈ
“レベル状態の下位ビット優先指定用のイネーブル信号
ＳＬが入力しているのでその出力は“Ｈ”レベルになり
、アンドゲート６ａの出力は“Ｈ″レベルなり、ノアゲ
ート６ｂの出力は“Ｌ”レベルになる。また、セレクタ
１０５より上位ビット側のセレクタ１０７．１０’６に
おいては、“Ｈ”レベル状態の被演算入力ビットが入力
しているので、ノアゲート６ｂの出力は“Ｌ”レベルに
なる。
換言すれば、上記した動作は、アクティブ状態となって
いる被演算入力ビットをＭＳＢからサーチし、最初にサ
ーチされた被演算入力ビットＤ。
いる被演算入力ビットをＭＳＢからサーチし、最初にサ
ーチされた被演算入力ビットＤ。
が入力するセレクタ１０．の出力を“Ｈ”レベルにする
ことによってアクティブ状態の被演算入力ビットの中の
最上位ビットがり、であることを表わし、この被演算入
力ビットＤ、より下位ビットがアクティブ状態（“Ｌ”
レベル）であったとしても、アクティブ状態の被演算入
力ビットの中の最上位ビットではなく、非アクテイブ状
態（“Ｈ”レベル）であると見做している。このような
動作は、第９図に示した真理値表におけるネ（ｄｏｎ’
ｔ ｃａｒｅ）部が“１”レベルに固定されていると同
様になる。
ことによってアクティブ状態の被演算入力ビットの中の
最上位ビットがり、であることを表わし、この被演算入
力ビットＤ、より下位ビットがアクティブ状態（“Ｌ”
レベル）であったとしても、アクティブ状態の被演算入
力ビットの中の最上位ビットではなく、非アクテイブ状
態（“Ｈ”レベル）であると見做している。このような
動作は、第９図に示した真理値表におけるネ（ｄｏｎ’
ｔ ｃａｒｅ）部が“１”レベルに固定されていると同
様になる。
上記とは逆に、下位ビット優先指定モードの場合には、
第２のディスチャージ信号ＰＲＬＨがアクティブ状！！
（“Ｈ”レベル）になり、ディスチャージ用のＮチャネ
ルＭＯＳ）ランリスタＮ３がオン状態になり、第１のデ
ィスチャージ信号ＰＲＨＬは非アクテイブ状態（“Ｌ“
レベル）になり、ディスチャージ用のＮチャネルＭＯＳ
トランジスタＮ２はオフ状態になっている。また、下位
ビット優先指定用のイネーブル信号ＳＬがアクティブ状
態（”Ｌ“レベル）になり、上位ビット優先指定用のイ
ネーブル信号ＳＨは非アクテイブ状態（“Ｈ”レベル）
になっている。この状態の時、例えば２つの被演算入力
ビットＤ６、Ｄ、が同時にアクティブ状態（“Ｌ”レベ
ル）になったとする。この場合には、ＬＳＢに近い側の
被演算入力ビットＤ、によりセレクタ１０．のスイッチ
用のＮチャネルＭＯＳ）ランリスタＮ１がオフ状態にな
ることにより、その下位ビット側のキャリーライン部２
と上位ビット側のキャリーライン部２とが電気的に分離
される。この後、プリチャージ信号ＰＲが短期間アクテ
ィブ状！！（“Ｌ”レベル）になり、プリチャージ用の
ＰチャネルＭＯＳトランジスタＰ１、Ｐ２がそれぞれオ
ン状態になる。この時、セレクタ１０５のスイッチ用の
ＮチャネルＭＯＳ）ランリスタＮ１より下位ビット側の
キャリーライン部２は、ディスチャージ用のＮチャネル
ＭＯ３Ｉ−ランリスタＮ３の駆動力がプリチャージ用の
ＰチャネルＭＯＳ）ランリスタＰ２の駆動力よりも大き
く設定されていることでディスチャージ状態に保持され
る。また、セレクタ１０、のスイッチ用のＮチャネルＭ
ＯＳトランジスタＮ１より上位ビット側のキャリーライ
ン部２はプリチャージ用のＰチャネルＭＯＳトランジス
タＰ１によりｖｃｃ電位にプリチャージされる。
第２のディスチャージ信号ＰＲＬＨがアクティブ状！！
（“Ｈ”レベル）になり、ディスチャージ用のＮチャネ
ルＭＯＳ）ランリスタＮ３がオン状態になり、第１のデ
ィスチャージ信号ＰＲＨＬは非アクテイブ状態（“Ｌ“
レベル）になり、ディスチャージ用のＮチャネルＭＯＳ
トランジスタＮ２はオフ状態になっている。また、下位
ビット優先指定用のイネーブル信号ＳＬがアクティブ状
態（”Ｌ“レベル）になり、上位ビット優先指定用のイ
ネーブル信号ＳＨは非アクテイブ状態（“Ｈ”レベル）
になっている。この状態の時、例えば２つの被演算入力
ビットＤ６、Ｄ、が同時にアクティブ状態（“Ｌ”レベ
ル）になったとする。この場合には、ＬＳＢに近い側の
被演算入力ビットＤ、によりセレクタ１０．のスイッチ
用のＮチャネルＭＯＳ）ランリスタＮ１がオフ状態にな
ることにより、その下位ビット側のキャリーライン部２
と上位ビット側のキャリーライン部２とが電気的に分離
される。この後、プリチャージ信号ＰＲが短期間アクテ
ィブ状！！（“Ｌ”レベル）になり、プリチャージ用の
ＰチャネルＭＯＳトランジスタＰ１、Ｐ２がそれぞれオ
ン状態になる。この時、セレクタ１０５のスイッチ用の
ＮチャネルＭＯＳ）ランリスタＮ１より下位ビット側の
キャリーライン部２は、ディスチャージ用のＮチャネル
ＭＯ３Ｉ−ランリスタＮ３の駆動力がプリチャージ用の
ＰチャネルＭＯＳ）ランリスタＰ２の駆動力よりも大き
く設定されていることでディスチャージ状態に保持され
る。また、セレクタ１０、のスイッチ用のＮチャネルＭ
ＯＳトランジスタＮ１より上位ビット側のキャリーライ
ン部２はプリチャージ用のＰチャネルＭＯＳトランジス
タＰ１によりｖｃｃ電位にプリチャージされる。
従って、セレクタ１０．においては、第２のオアゲート
５の二入力は共に“Ｌ”レベルになってその出力は“Ｌ
”レベルになり、第１のオアゲート４は“Ｈ”レベル状
態の上位ビット優先指定用のイネーブル信号ＳＨが入力
しているのでその出力は“Ｈ”レベルになり、セレクタ
１０．のアンドゲート６ａの出力は“Ｌ°レベルになり
、この“Ｌ”レベルと前記被演算式カビッｌ’ Ｄ ５
の“Ｌ”レベルとの論理和否定により、ノアゲート６ｂ
の出力り、 は“Ｈ”レベルになる。
５の二入力は共に“Ｌ”レベルになってその出力は“Ｌ
”レベルになり、第１のオアゲート４は“Ｈ”レベル状
態の上位ビット優先指定用のイネーブル信号ＳＨが入力
しているのでその出力は“Ｈ”レベルになり、セレクタ
１０．のアンドゲート６ａの出力は“Ｌ°レベルになり
、この“Ｌ”レベルと前記被演算式カビッｌ’ Ｄ ５
の“Ｌ”レベルとの論理和否定により、ノアゲート６ｂ
の出力り、 は“Ｈ”レベルになる。
これに対して、セレクタ１０．より上位ビット側のセレ
クタ１０７．１０６においては、第２のオアゲート５は
キャリーライン部２がらの“Ｈ”レベル入力によってそ
の出力が“Ｈ”レベルになり、第１のオアゲート５は“
Ｈ“レベル状態の上位ビット優先指定用のイネーブル信
号ＳＨが入力しているのでその出力は“Ｈ“レベルにな
り、アンドゲート６ａの出力は“Ｈ”レベルになり、ノ
アゲート６ｂの出力は“Ｌ”レベルになる。また、セレ
クタ１０．より下位ビット側のセレクタ１０４〜１００
においては、“Ｈ“レベル状態の被演算入力ビットが入
力しているので、ノアゲー）６ｂの出力は“Ｌ”レベル
になる。
クタ１０７．１０６においては、第２のオアゲート５は
キャリーライン部２がらの“Ｈ”レベル入力によってそ
の出力が“Ｈ”レベルになり、第１のオアゲート５は“
Ｈ“レベル状態の上位ビット優先指定用のイネーブル信
号ＳＨが入力しているのでその出力は“Ｈ“レベルにな
り、アンドゲート６ａの出力は“Ｈ”レベルになり、ノ
アゲート６ｂの出力は“Ｌ”レベルになる。また、セレ
クタ１０．より下位ビット側のセレクタ１０４〜１００
においては、“Ｈ“レベル状態の被演算入力ビットが入
力しているので、ノアゲー）６ｂの出力は“Ｌ”レベル
になる。
換言すれば、上記した動作は、アクティブ状態となって
いる被演算入力ビットをＬＳＢがらサーチし、最初にサ
ーチされた被演算入力ビットＤ。
いる被演算入力ビットをＬＳＢがらサーチし、最初にサ
ーチされた被演算入力ビットＤ。
が入力するセレクタ１０５の出力を“Ｈ”レベルにする
ことによってアクティブ状態の被演算入力ビットの中の
最下位ビットがＤ５であることを表わし、この被演算入
力ビットＤ、より上位ビットがアクティブ状Ｅｉｌ（’
Ｌ”レベル）であったとしても、アクティブ状態の被演
算入力ビットの中の最下位ビットではなく、非アクテイ
ブ状態（“Ｈ＃レベル）であると見做している。
ことによってアクティブ状態の被演算入力ビットの中の
最下位ビットがＤ５であることを表わし、この被演算入
力ビットＤ、より上位ビットがアクティブ状Ｅｉｌ（’
Ｌ”レベル）であったとしても、アクティブ状態の被演
算入力ビットの中の最下位ビットではなく、非アクテイ
ブ状態（“Ｈ＃レベル）であると見做している。
なお、第４図（ａ）、（ｂ）、（ｃ）は、上記ビット優
先機能を持たないエンコーダステージ２０の相異なる具
体例を示している。即ち、第４図（ａ）は、ＣＭＯＳス
タティック論理構成のエンコーダステージの一例を示し
ており、４１〜４３はノアゲート、４４〜４６はインバ
ータである。第４図（ｂ）はダイナミック論理構成のエ
ンコーダステージの一例を示しており、ＰチャネルＭＯ
ＳトランジスタＰによりプリチャージされるＮチャネル
ＭＯＳトランジスタＮ・・・がワイアードオア接続され
、ワイアードオア出力がインバータ４７・・・に入力し
ている。第４図（Ｃ）は、ダイナミック論理構成のエン
コーダステージの他の例を示しており、ＰチャネルＭＯ
ＳトランジスタＰによりプリチャージされるＮチャネル
ＭＯＳトランジスタＮ・・・がワイアードオア接続され
、ワイアードオア出力がインバータ４７・・・に入力し
、ワイアーオア接続されたＮチャネルＭＯ８）ランリス
タＮ・・・のソース側がディスチャージ用のＮチャネル
ＭＯＳトランジスタＮｄに接続されている。
先機能を持たないエンコーダステージ２０の相異なる具
体例を示している。即ち、第４図（ａ）は、ＣＭＯＳス
タティック論理構成のエンコーダステージの一例を示し
ており、４１〜４３はノアゲート、４４〜４６はインバ
ータである。第４図（ｂ）はダイナミック論理構成のエ
ンコーダステージの一例を示しており、ＰチャネルＭＯ
ＳトランジスタＰによりプリチャージされるＮチャネル
ＭＯＳトランジスタＮ・・・がワイアードオア接続され
、ワイアードオア出力がインバータ４７・・・に入力し
ている。第４図（Ｃ）は、ダイナミック論理構成のエン
コーダステージの他の例を示しており、ＰチャネルＭＯ
ＳトランジスタＰによりプリチャージされるＮチャネル
ＭＯＳトランジスタＮ・・・がワイアードオア接続され
、ワイアードオア出力がインバータ４７・・・に入力し
、ワイアーオア接続されたＮチャネルＭＯ８）ランリス
タＮ・・・のソース側がディスチャージ用のＮチャネル
ＭＯＳトランジスタＮｄに接続されている。
また、前記実施例では、被演算入力ビットの“Ｌ”レベ
ルを有意とする例を示したが、第５図に示す他の実施例
のように、各セレクタ１０ｉ（ｉ−７〜０）の被演算ビ
ット入力側に、被演算入力ビットＤｉ（ｉ−７〜０）の
“Ｈ”レベルまたは“Ｌ”レベルを選、択的に検出して
セレクタ側に出力する検出レベル選択回路５１ｉ （
ｉ＝７〜０）をそれぞれ設けることにより、被演算入力
ビットの“Ｈ”レベルまたは“Ｌ°レベルを有意とする
ことか可能になる。即ち、上記検出レベル選択回路５１
ｉは、検出レベル選択信号ＬＳと被演算入力ビットＤ１
との論理積否定をとる第１のナントゲート５２と、同じ
く上記検出レベル選択信号と被演算入力ビットＤｉとの
論理和をとるオアゲート５３と、これらの第１のナント
ゲート５２の出力とオアゲート５３の出力との論理積否
定をとり、その出力を前記セレクタ側に出力する第２の
ナントゲート５４とからなる。
ルを有意とする例を示したが、第５図に示す他の実施例
のように、各セレクタ１０ｉ（ｉ−７〜０）の被演算ビ
ット入力側に、被演算入力ビットＤｉ（ｉ−７〜０）の
“Ｈ”レベルまたは“Ｌ”レベルを選、択的に検出して
セレクタ側に出力する検出レベル選択回路５１ｉ （
ｉ＝７〜０）をそれぞれ設けることにより、被演算入力
ビットの“Ｈ”レベルまたは“Ｌ°レベルを有意とする
ことか可能になる。即ち、上記検出レベル選択回路５１
ｉは、検出レベル選択信号ＬＳと被演算入力ビットＤ１
との論理積否定をとる第１のナントゲート５２と、同じ
く上記検出レベル選択信号と被演算入力ビットＤｉとの
論理和をとるオアゲート５３と、これらの第１のナント
ゲート５２の出力とオアゲート５３の出力との論理積否
定をとり、その出力を前記セレクタ側に出力する第２の
ナントゲート５４とからなる。
この検出レベル選択回路５１ｉにおいては、検出レベル
選択信号ＬＳが“Ｈ″レベル時には、被演算入力ビット
の′Ｌ”レベルを検出してセレクタ側に出力するように
なり、検出レベル選択信号ＬＳが“Ｌ”レベルの時には
、被演算入力ビットの“Ｈ“レベルを検出してセレクタ
側に出力するようになる。
選択信号ＬＳが“Ｈ″レベル時には、被演算入力ビット
の′Ｌ”レベルを検出してセレクタ側に出力するように
なり、検出レベル選択信号ＬＳが“Ｌ”レベルの時には
、被演算入力ビットの“Ｈ“レベルを検出してセレクタ
側に出力するようになる。
なお、第５図において、前記実施例と同一部分には同一
符号を付している。
符号を付している。
［発明の効果コ
上述したように本発明のプライオリティ・エンコーダに
よれば、ダイナミックな回路構成により回路構成が簡易
化されるので、入力信号のビット数が増えてもハードウ
ェアがむやみに増加することを防止でき、集積回路チッ
プ上の占有面積の増大を極力防止でき、高集積化を達成
することができる。この場合、簡単な回路構成でありな
がら、上位ビット優先指定用のイネーブル信号と下位ビ
ット優先指定用のイネーブル信号とにより上位ビット優
先／下位ビット優先を切換指定することができる。
よれば、ダイナミックな回路構成により回路構成が簡易
化されるので、入力信号のビット数が増えてもハードウ
ェアがむやみに増加することを防止でき、集積回路チッ
プ上の占有面積の増大を極力防止でき、高集積化を達成
することができる。この場合、簡単な回路構成でありな
がら、上位ビット優先指定用のイネーブル信号と下位ビ
ット優先指定用のイネーブル信号とにより上位ビット優
先／下位ビット優先を切換指定することができる。
しかも、アクティブ状態の入力信号のビットをサーチす
るために用いられるスイッチ素子が共通のキャリーライ
ンに対してそれぞれ直列に挿入されており、入力信号か
らエンコーダステージまでの遅延時間が少ないので、高
速化を達成することができる。さらに、入力信号のビッ
ト数が増加にほぼ比例してハードウェアが増加するので
、プライオリティ・エンコーダの設計に際してビット数
に応じてパターンサイズを見積もることか容易になるな
どの多様な効果が得られる。
るために用いられるスイッチ素子が共通のキャリーライ
ンに対してそれぞれ直列に挿入されており、入力信号か
らエンコーダステージまでの遅延時間が少ないので、高
速化を達成することができる。さらに、入力信号のビッ
ト数が増加にほぼ比例してハードウェアが増加するので
、プライオリティ・エンコーダの設計に際してビット数
に応じてパターンサイズを見積もることか容易になるな
どの多様な効果が得られる。
第１図は本発明のプライオリティ・エンコーダの一実施
例を示す構成説明図、第２図は第１図中の３ビット分の
セレクタ１０６〜１０４を代表的に取り出して第２のプ
リチャージ回路およびディスチャージ回路と共に示す回
路図、第３図は第１図の動作例を示すタイミング波形図
、第４図（ａ）乃至（ｃ）は第１図中のビット優先機能
を持たないエンコーダステージの相異なる具体例を示す
回路図、第５図は本発明の他の実施例の一部を示す回路
図、第６図は上位ビット優先型８ビツトエンコーダの動
作機能を示す真理値表、第７図は従来の上位ビット優先
型８ビツトエンコーダを示す回路図、第８図は従来の上
位ビット優先／下位ビット優先切換可能な８ビツトエン
コーダを示すブロック図、第９図は従来のスタティック
な論理回路でシステムを構築した場合の８ビツトプライ
オリテイ・エンコーダと１０ビツトプライオリテイ・エ
ンコーダと１６ビツトブライオリテイ・エンコーダとの
使用素子数を比・較して示す図である。 １０７〜１０ｏ・・・セレクタ、２０・・・ビット優先
機能を持たないエンコーダステージ、１・・・スイッチ
回路、２・・・キャリーライン、３・・・第１のプリチ
ャージ回路、４・・・第１の検知回路（第１のオアゲー
ト） ５・・・第２の検知回路（第２のオアゲート）
６・・・第３の検知回路、６ａ・・・アンドゲート、６
ｂ・・・ノアゲート、１１・・・第２のプリチャージ回
路、１２ａ、１２ｂ・・・ディスチャージ回路、５１ｉ
・・・検出レベル選択回路、Ｐｉ、Ｐ２・・・プリチャ
ージ用のＰチャネルＭＯＳトランジスタ、Ｎ１・・・ス
イッチ用のＮチャネルＭＯＳトランジスタ、Ｎ２、Ｎ３
・・・ディスチャージ用のＮチャネルＭＯＳトランジス
タ、Ｄ７〜Ｄ。・・・被演算入力の各ビット、Ｄｉ’
（ｉ＝７〜０）・・・セレクタ１０７〜１０ｏのノア
ゲート６ｂの出力、ＱＣＱＢ ＳＱＡ・・・コード化出
力信号、ＰＲ・・・プリチャージ信号、ＳＨ・・・上位
ビット優先指定用のイネーブル信号、ＳＬ・・・下位ビ
ット優先指定用のイネーブル信号、ＰＲＨＬ・・・第１
のディスチャージ信号、ＰＲＬＨ・・・第２のディスチ
ャージ信号、ＬＳ・・・検出レベル選択信号。
例を示す構成説明図、第２図は第１図中の３ビット分の
セレクタ１０６〜１０４を代表的に取り出して第２のプ
リチャージ回路およびディスチャージ回路と共に示す回
路図、第３図は第１図の動作例を示すタイミング波形図
、第４図（ａ）乃至（ｃ）は第１図中のビット優先機能
を持たないエンコーダステージの相異なる具体例を示す
回路図、第５図は本発明の他の実施例の一部を示す回路
図、第６図は上位ビット優先型８ビツトエンコーダの動
作機能を示す真理値表、第７図は従来の上位ビット優先
型８ビツトエンコーダを示す回路図、第８図は従来の上
位ビット優先／下位ビット優先切換可能な８ビツトエン
コーダを示すブロック図、第９図は従来のスタティック
な論理回路でシステムを構築した場合の８ビツトプライ
オリテイ・エンコーダと１０ビツトプライオリテイ・エ
ンコーダと１６ビツトブライオリテイ・エンコーダとの
使用素子数を比・較して示す図である。 １０７〜１０ｏ・・・セレクタ、２０・・・ビット優先
機能を持たないエンコーダステージ、１・・・スイッチ
回路、２・・・キャリーライン、３・・・第１のプリチ
ャージ回路、４・・・第１の検知回路（第１のオアゲー
ト） ５・・・第２の検知回路（第２のオアゲート）
６・・・第３の検知回路、６ａ・・・アンドゲート、６
ｂ・・・ノアゲート、１１・・・第２のプリチャージ回
路、１２ａ、１２ｂ・・・ディスチャージ回路、５１ｉ
・・・検出レベル選択回路、Ｐｉ、Ｐ２・・・プリチャ
ージ用のＰチャネルＭＯＳトランジスタ、Ｎ１・・・ス
イッチ用のＮチャネルＭＯＳトランジスタ、Ｎ２、Ｎ３
・・・ディスチャージ用のＮチャネルＭＯＳトランジス
タ、Ｄ７〜Ｄ。・・・被演算入力の各ビット、Ｄｉ’
（ｉ＝７〜０）・・・セレクタ１０７〜１０ｏのノア
ゲート６ｂの出力、ＱＣＱＢ ＳＱＡ・・・コード化出
力信号、ＰＲ・・・プリチャージ信号、ＳＨ・・・上位
ビット優先指定用のイネーブル信号、ＳＬ・・・下位ビ
ット優先指定用のイネーブル信号、ＰＲＨＬ・・・第１
のディスチャージ信号、ＰＲＬＨ・・・第２のディスチ
ャージ信号、ＬＳ・・・検出レベル選択信号。
Claims (3)
- （１）複数ビットの入力をコード化するエンコーダと、
このエンコーダの各ビットの入力側にそれぞれ設けられ
、複数ビットの被演算入力の各ビットがそれぞれ対応し
て入力するセレクタとを有し、 各セレクタは、 被演算入力ビットによりスイッチング制御されるスイッ
チ回路と、 このスイッチ回路に直列に接続されると共に全セレクタ
を通して直列に接続されたキャリーラインと、 上記スイッチ回路の一端部側のキャリーライン部に接続
され、所定のタイミングでキャリーラインをプリチャー
ジする第１のプリチャージ回路と、上位ビット優先指定
用のイネーブル信号により制御され、上記スイッチ回路
の上位ビット側のキャリーライン部の電位がディスチャ
ージであるか否かを検知する第１の検知回路と、 下位ビット優先指定用のイネーブル信号により制御され
、上記スイッチ回路の下位ビット側のキャリーライン部
の電位がディスチャージであるか否かを検知する第２の
検知回路と、 上記第１の検知回路の出力および第２の検知回路の出力
のいずれか一方と前記被演算入力ビットとが共にアクテ
ィブ状態であるか否かを検知する第３の検知回路 とからなり、さらに、 前記キャリーラインの最上位セレクタ側または最下位セ
レクタ側の一端部のうちで前記第１のプリチャージ回路
が接続されていない一端部に接続され、所定のタイミン
グでキャリーラインをプリチャージする第２のプリチャ
ージ回路と、 上記キャリーラインの両端部にそれぞれ接続され、上位
ビット優先指定モード／下位ビット優先指定モードに応
じて選択的にキャリーラインをディスチャージする２個
のディスチャージ回路とを具備し、最上位ビットのセレ
クタの第１の検知回路に入力する上位ビット側のキャリ
ーライン部の電位および最下位ビットのセレクタの第２
の検知回路に入力する下位ビット側のキャリーライン部
の電位はそれぞれディスチャージレベルに固定されてい
る ことを特徴とするプライオリティ・エンコーダ。 - （２）前記第１のプリチャージ回路および第２のプリチ
ャージ回路は、それぞれ電源電位と前記キャリーライン
との間にソース・ドレイン間が接続されたＰチャネルＭ
ＯＳトランジスタからなり、前記スイッチ回路は、被演
算入力ビットがゲートに入力し、ドレイン・ソース間が
前記キャリーラインに直列に挿入されたＮチャネルＭＯ
Ｓトランジスタからなり、前記ディスチャージ回路は、
前記キャリーラインと接地電位との間にドレイン・ソー
ス間が接続されたＮチャネルＭＯＳトランジスタからな
ることを特徴とする請求項１記載のプライオリティ・エ
ンコーダ。 - （３）前記被演算入力ビットの“Ｈ”レベルまたは“Ｌ
”レベルを選択的に検出して前記セレクタ側に出力する
検出レベル選択回路が各セレクタの被演算ビット入力側
にそれぞれ設けられていることを特徴とする請求項１ま
たは２記載のプライオリティ・エンコーダ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018918A JPH07105726B2 (ja) | 1990-01-31 | 1990-01-31 | プライオリティ・エンコーダ |
| KR1019910001603A KR940001562B1 (ko) | 1990-01-31 | 1991-01-31 | 프라이오리티 인코더 |
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| DE69130542T DE69130542T2 (de) | 1990-01-31 | 1991-01-31 | Prioritätskodierer |
| US08/375,009 US5511222A (en) | 1990-01-31 | 1995-01-18 | Priority encoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018918A JPH07105726B2 (ja) | 1990-01-31 | 1990-01-31 | プライオリティ・エンコーダ |
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|---|---|
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Family
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Family Applications (1)
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|---|---|---|---|
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