JPH0553408B2 - - Google Patents
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- JPH0553408B2 JPH0553408B2 JP62128365A JP12836587A JPH0553408B2 JP H0553408 B2 JPH0553408 B2 JP H0553408B2 JP 62128365 A JP62128365 A JP 62128365A JP 12836587 A JP12836587 A JP 12836587A JP H0553408 B2 JPH0553408 B2 JP H0553408B2
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- 238000010586 diagram Methods 0.000 description 11
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- 230000003068 static effect Effects 0.000 description 6
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
- H03M7/005—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used using semiconductor devices
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、入力デコーダを備えたプログラマ
ブル・ロジツク・アレーに関する。
ブル・ロジツク・アレーに関する。
（従来の技術）
各種の論理LSI例えばマイクロプロセツサ等の
論理LSIに内蔵され、制御回路及びデコーダ回路
として用いられているプログラマブル・ロジツ
ク・アレー（Programmable Logic Array，以
下「PLA」と略記する）には、入力信号をデコ
ードする入力デコーダを備え、積項線の本数を減
少させて面積の縮少化を図つたものがある。
論理LSIに内蔵され、制御回路及びデコーダ回路
として用いられているプログラマブル・ロジツ
ク・アレー（Programmable Logic Array，以
下「PLA」と略記する）には、入力信号をデコ
ードする入力デコーダを備え、積項線の本数を減
少させて面積の縮少化を図つたものがある。
第４図は入力デコーダを備えたPLAの構成を
示す図である。
示す図である。
同図に示すPLAは、入力信号（X1〜XN）の中
から対応する２つの入力信号を受けて論理をとり
４つのデコード出力を与える２ビツトの入力デコ
ーダ１と、各々の入力デコーダ１のデコード出力
（d1〜dn）に対する論理積項（S1〜Sn）を生成す
るアレー領域（以下「アンド（AND）平面」と
呼ぶ）３と、AND平面３で生成された各々の論
理積項（S1〜Sn）を受けて、各々の論理積（S1
〜Sn）に対する論理和項（O1〜O）を生成す
るアレー領域５とから構成され、入力信号（X1
〜XN）の積和信号を出力するものである。
から対応する２つの入力信号を受けて論理をとり
４つのデコード出力を与える２ビツトの入力デコ
ーダ１と、各々の入力デコーダ１のデコード出力
（d1〜dn）に対する論理積項（S1〜Sn）を生成す
るアレー領域（以下「アンド（AND）平面」と
呼ぶ）３と、AND平面３で生成された各々の論
理積項（S1〜Sn）を受けて、各々の論理積（S1
〜Sn）に対する論理和項（O1〜O）を生成す
るアレー領域５とから構成され、入力信号（X1
〜XN）の積和信号を出力するものである。
第５図は第４図に示したPLAの入力デコーダ
１の具体的な一構成例を示す図である。同図に示
す入力デコーダ１は、入力信号X1，X2を受ける
ものを示しているが、他の入力デコーダ１にあつ
ても同一に構成されている。
１の具体的な一構成例を示す図である。同図に示
す入力デコーダ１は、入力信号X1，X2を受ける
ものを示しているが、他の入力デコーダ１にあつ
ても同一に構成されている。
第５図において、入力デコーダ１は、入力信号
X1，X2を入力とするNORゲート７ａと、入力信
号X1と入力信号X2の反転信号を入力とするNOR
ゲート７ｂと、入力信号Xに1の転信号と入力信
号X2を入力とするNORゲート７ｃと、入力信号
X1，X2の各々の反転信号を入力とするNORゲー
ト７ｄと、入力信号X1，X2を各々反転するイン
バータ９ａ，９ｂとから構成されている。
X1，X2を入力とするNORゲート７ａと、入力信
号X1と入力信号X2の反転信号を入力とするNOR
ゲート７ｂと、入力信号Xに1の転信号と入力信
号X2を入力とするNORゲート７ｃと、入力信号
X1，X2の各々の反転信号を入力とするNORゲー
ト７ｄと、入力信号X1，X2を各々反転するイン
バータ９ａ，９ｂとから構成されている。
このように、第５図に示す構成においては、入
力デコーダ１はゲート回路を用いて構成されてい
るために、入力デコーダ１の高集積化は極めて困
難であり、このことは、入力信号が増加するにし
たがつてより一層顕著なものとなつていた。
力デコーダ１はゲート回路を用いて構成されてい
るために、入力デコーダ１の高集積化は極めて困
難であり、このことは、入力信号が増加するにし
たがつてより一層顕著なものとなつていた。
第６図は、入力信号（X1〜XN）を受けて論理
をとりデコード出力（d1〜d2N）をAND平面３に
与える入力デコーダ１１を備えたPLAの構成を
示す図であり、第７図は第６図に示す入力デコー
ダ１１の具体的な一構成例を示す図である。な
お、第６図において、第４図と同符号のものは同
一物であり、その説明は省略する。
をとりデコード出力（d1〜d2N）をAND平面３に
与える入力デコーダ１１を備えたPLAの構成を
示す図であり、第７図は第６図に示す入力デコー
ダ１１の具体的な一構成例を示す図である。な
お、第６図において、第４図と同符号のものは同
一物であり、その説明は省略する。
第７図において、入力デコーダ１１は、対応す
る入力信号（X1〜XN）が与えられるＮ本の入力
線１３及び対応する入力信号をインバータ１５に
よつて反転した反転入力信号が与えられるＮ本の
入力線１７と、ゲート端子が接地されたＰチヤン
ネルのFET１９を介して電源VDDに接続された複
数の出力線２１とをマトリツクス状に配設し、
各々の入力線１３，１７と出力線２１に所定の交
点にＮチヤンネルのFET２３を設けてなり、
各々の入力信号に対して第５図に示した入力デコ
ーダ１と同様の論理を出力線２１から得るように
したものである。
る入力信号（X1〜XN）が与えられるＮ本の入力
線１３及び対応する入力信号をインバータ１５に
よつて反転した反転入力信号が与えられるＮ本の
入力線１７と、ゲート端子が接地されたＰチヤン
ネルのFET１９を介して電源VDDに接続された複
数の出力線２１とをマトリツクス状に配設し、
各々の入力線１３，１７と出力線２１に所定の交
点にＮチヤンネルのFET２３を設けてなり、
各々の入力信号に対して第５図に示した入力デコ
ーダ１と同様の論理を出力線２１から得るように
したものである。
このように、第７図に示す入力デコーダ１１
は、マトリツクス構造を用いて構成されているた
めに、第５図に示したゲート回路を用いた入力デ
コーダ１に比べて集積度は高くすることができ
る。
は、マトリツクス構造を用いて構成されているた
めに、第５図に示したゲート回路を用いた入力デ
コーダ１に比べて集積度は高くすることができ
る。
しかしながら、Ｎ個（ただし、Ｎは偶数とす
る）の入力信号に対して２ビツトのデコードを行
なおうとすると、2N本の入力線１３，１７と2N
本の出力線２１が必要となるため、入力デコーダ
の面積は、入力線（2N）×出力線数（2N）＝4N2
となり、入力信号数の２乗に比例して増加するこ
とになる。
る）の入力信号に対して２ビツトのデコードを行
なおうとすると、2N本の入力線１３，１７と2N
本の出力線２１が必要となるため、入力デコーダ
の面積は、入力線（2N）×出力線数（2N）＝4N2
となり、入力信号数の２乗に比例して増加するこ
とになる。
また、第７図において、点線で囲まれた領域は
FET２３が形成されない領域であり、この領域
のデコーダ全面積に対する面積比率は、入力信号
数が増えるにつれて大きくなり、入力デコーダ１
１の大型化とともにこのような無駄な領域が増加
することになる。
FET２３が形成されない領域であり、この領域
のデコーダ全面積に対する面積比率は、入力信号
数が増えるにつれて大きくなり、入力デコーダ１
１の大型化とともにこのような無駄な領域が増加
することになる。
さらに、入力信号を反転するインバータ１５
は、その出力に接続された入力線１７を直接駆動
しているために、入力信号が増加してデコーダの
構成が大型化すると、インバータ１５も大きくす
る必要がある。
は、その出力に接続された入力線１７を直接駆動
しているために、入力信号が増加してデコーダの
構成が大型化すると、インバータ１５も大きくす
る必要がある。
このように、第７図に示したマトリツクス構造
の入力デコーダ１１にあつても、高集積化を達成
することは困難であつた。
の入力デコーダ１１にあつても、高集積化を達成
することは困難であつた。
（発明が解決しようとする問題点）
以上説明したように、入力デコーダを第５図に
示したように論理ゲート回路を用いて構成した場
合にあつても、また、入力デコーダを第７図に示
したようにマトリツクス構造を用いて構成した場
合にあつても、入力デコーダを備えたPLAの高
集積化を達成することは困難であるという問題が
あつた。
示したように論理ゲート回路を用いて構成した場
合にあつても、また、入力デコーダを第７図に示
したようにマトリツクス構造を用いて構成した場
合にあつても、入力デコーダを備えたPLAの高
集積化を達成することは困難であるという問題が
あつた。
そこで、この発明は、上記に鑑みてなされたも
のであり、その目的とするところは、入力デコー
ダを備えたPLAの高集積化を達成することにあ
る。
のであり、その目的とするところは、入力デコー
ダを備えたPLAの高集積化を達成することにあ
る。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために、この発明は、入力
信号又は反転入力信号により、電源と出力端子と
の間に直列接続された複数組のFET（電界効果ト
ランジスタ）を導通制御して、入力信号に応じて
電源レベル又はハイインピーダンス状態を出力端
子に与える入力デコーダと、入力線の電位にした
がつて導通制御されるFETによつて出力を与え
るアンドアレー領域と、入力デコーダの電源レベ
ルと逆レベルの電位で導通状態となり、入力デコ
ーダの出力端子とアンドアレー領域の入力線とを
導通制御するトランスフアFETと、アンドアレ
ー領域の入力線を入力デコーダの電源レベルと逆
レベルの電位にプリチヤージ又はプリデイスチヤ
ージする電位設定手段とから構成される。
信号又は反転入力信号により、電源と出力端子と
の間に直列接続された複数組のFET（電界効果ト
ランジスタ）を導通制御して、入力信号に応じて
電源レベル又はハイインピーダンス状態を出力端
子に与える入力デコーダと、入力線の電位にした
がつて導通制御されるFETによつて出力を与え
るアンドアレー領域と、入力デコーダの電源レベ
ルと逆レベルの電位で導通状態となり、入力デコ
ーダの出力端子とアンドアレー領域の入力線とを
導通制御するトランスフアFETと、アンドアレ
ー領域の入力線を入力デコーダの電源レベルと逆
レベルの電位にプリチヤージ又はプリデイスチヤ
ージする電位設定手段とから構成される。
（作用）
上記構成において、この発明は、プリチヤージ
又はプリデイスチヤージを行なうことなく、直列
接続されたFETを入力信号又は反転入力信号に
より導通制御することによつて入力信号をデコー
ドし、デコード結果を入力デコーダの単一の電源
レベル又はハイインピーダンス状態として出力
し、その出力レベルを変化させることなくアンド
アレーの入力線に与えるようにしている。
又はプリデイスチヤージを行なうことなく、直列
接続されたFETを入力信号又は反転入力信号に
より導通制御することによつて入力信号をデコー
ドし、デコード結果を入力デコーダの単一の電源
レベル又はハイインピーダンス状態として出力
し、その出力レベルを変化させることなくアンド
アレーの入力線に与えるようにしている。
（実施例）
以下、図面を用いてこの発明の一実施例を説明
する。
する。
第１図はこの発明の一実施例に係る入力デコー
ダを備えたPLAの構成を示す図である。同図に
示すPLAは、同期式のPLAであり、入力信号に
対して２ビツト毎にデコードを行なう入力デコー
ダ３１と、このデコーダ３１のデコード出力を受
けて、各々のデコード出力の論理積項を生成する
AND平面３３と、このAND平面３３で得られた
論理積項を受けて、論理和を生成するOR平面３
５とを有しており、第１図にあつては、２ビツト
分の入力信号を処理する部分だけを抜き出して示
している。
ダを備えたPLAの構成を示す図である。同図に
示すPLAは、同期式のPLAであり、入力信号に
対して２ビツト毎にデコードを行なう入力デコー
ダ３１と、このデコーダ３１のデコード出力を受
けて、各々のデコード出力の論理積項を生成する
AND平面３３と、このAND平面３３で得られた
論理積項を受けて、論理和を生成するOR平面３
５とを有しており、第１図にあつては、２ビツト
分の入力信号を処理する部分だけを抜き出して示
している。
第１図において、入力デコーダ３１は、Ｐチヤ
ンネルのFET３７ａ，３７ｂ，３７ｃ，３７ｄ，
３９ａ，３９ｂ，３９ｃ，３９ｄと、インバータ
４１，４３とから構成されている。
ンネルのFET３７ａ，３７ｂ，３７ｃ，３７ｄ，
３９ａ，３９ｂ，３９ｃ，３９ｄと、インバータ
４１，４３とから構成されている。
FET３７ａとFET３９ａは、互いに直列に接
続されて電源VDDと出力端４５ａの間に挿入され
ており、FET３７ａのゲート端子には入力信号
X2が与えられ、FET３９ａのゲート端子には入
力信号X1が与えられている。
続されて電源VDDと出力端４５ａの間に挿入され
ており、FET３７ａのゲート端子には入力信号
X2が与えられ、FET３９ａのゲート端子には入
力信号X1が与えられている。
FET３７ｂとFET３９ｂは、互いに直列に接
続されて電源VDDと出力端４５ｂの間に挿入され
ており、FET３７ｂのゲート端子には入力信号
X2をインバータ４３により反転した信号が与え
られ、FET３９ｂのゲート端子には入力信号X1
が与えられている。
続されて電源VDDと出力端４５ｂの間に挿入され
ており、FET３７ｂのゲート端子には入力信号
X2をインバータ４３により反転した信号が与え
られ、FET３９ｂのゲート端子には入力信号X1
が与えられている。
FET３７ｃとFET３９ｃは、互いに直列に接
続されて電源VDDと出力端４５ｃの間に挿入され
ており、FET３７ｃのゲート端子には入力信号
X2が与えられ、FET３９ｃのゲート端子には入
力信号X1をインバータ４１により反転した信号
が与えられている。
続されて電源VDDと出力端４５ｃの間に挿入され
ており、FET３７ｃのゲート端子には入力信号
X2が与えられ、FET３９ｃのゲート端子には入
力信号X1をインバータ４１により反転した信号
が与えられている。
FET３７ｄとFET３９ｄは、互いに直列に接
続されて電源VDDと出力端４５ｄの間に挿入され
ており、FET３７ｄのゲート端子には入力信号
X2をインバータ４３により反転した信号が与え
られ、FET３９ｄのゲート端子には入力信号X1
をインバータ４１により反転した信号が与えられ
ている。
続されて電源VDDと出力端４５ｄの間に挿入され
ており、FET３７ｄのゲート端子には入力信号
X2をインバータ４３により反転した信号が与え
られ、FET３９ｄのゲート端子には入力信号X1
をインバータ４１により反転した信号が与えられ
ている。
入力デコーダ３１は、入力信号X1，X2に対し
て、以下に示す論理（第５図及び第７図の入力デ
コーダと同一の論理）のデコード結果を対応する
出力端４５ａ〜４５ｄに出力する。
て、以下に示す論理（第５図及び第７図の入力デ
コーダと同一の論理）のデコード結果を対応する
出力端４５ａ〜４５ｄに出力する。
出力端４５ａ 1＋2
出力端４５ｂ X1＋2
出力端４５ｃ 1＋X2
出力端４５ｄ 1＋X2
入力デコーダ３１の各々の出力端４５ａ〜４５
ｄは、対応するＰチヤンネルのFET４７ａ，４
７ｂ，４７ｃ，４７ｄを介してAND平面３３の
対応する入力線４９ａ，４９ｂ，４９ｃ，４９ｄ
に接続されている。各々のFET４７ａ〜４７ｄ
は、そのゲート端子にPLAを同期式として動作
させるための制御信号（クロツク信号）が与え
られており、このクロツク信号によつて導通制
御されて各々の出力端４５ａ〜４５ｄに出力され
たデコード結果をAND平面３３の入力線４９ａ
〜４９ｄに与えるものである。
ｄは、対応するＰチヤンネルのFET４７ａ，４
７ｂ，４７ｃ，４７ｄを介してAND平面３３の
対応する入力線４９ａ，４９ｂ，４９ｃ，４９ｄ
に接続されている。各々のFET４７ａ〜４７ｄ
は、そのゲート端子にPLAを同期式として動作
させるための制御信号（クロツク信号）が与え
られており、このクロツク信号によつて導通制
御されて各々の出力端４５ａ〜４５ｄに出力され
たデコード結果をAND平面３３の入力線４９ａ
〜４９ｄに与えるものである。
このように、各々の出力端４５ａ〜４５ｄは、
対応するFET４７ａ〜４７ｄを介してAND平面
３３の入力線４９ａ〜４９ｄに接続されているた
め、クロツク信号がハイレベル状態でFET４
７ａ〜４７ｄがオフ状態にあつては、入力信号
X1，X2のレベルと各々の出力端４５ａ〜４５ｄ
のレベルとは、第２図に示すようになる。なお、
第２図において、Ｈはハイレベル状態、Ｚはハイ
インピーダンス状態を示すものとする。
対応するFET４７ａ〜４７ｄを介してAND平面
３３の入力線４９ａ〜４９ｄに接続されているた
め、クロツク信号がハイレベル状態でFET４
７ａ〜４７ｄがオフ状態にあつては、入力信号
X1，X2のレベルと各々の出力端４５ａ〜４５ｄ
のレベルとは、第２図に示すようになる。なお、
第２図において、Ｈはハイレベル状態、Ｚはハイ
インピーダンス状態を示すものとする。
AND平面３３は、入力線４９ａ〜４９ｄと、
この入力線４９ａ〜４９ｄと直交するように配設
された積項線５１ａ，５１ｂ，５１ｃと、これら
の積項線５１ａ〜５１ｃと入力線４９ａ〜４９ｄ
との所定の交点にゲート端子が入力線に接続され
積項線とクランドとの間に挿入されたＮチヤンネ
ルのFET５３とを有している。
この入力線４９ａ〜４９ｄと直交するように配設
された積項線５１ａ，５１ｂ，５１ｃと、これら
の積項線５１ａ〜５１ｃと入力線４９ａ〜４９ｄ
との所定の交点にゲート端子が入力線に接続され
積項線とクランドとの間に挿入されたＮチヤンネ
ルのFET５３とを有している。
各々の入力線４９ａ〜４９ｄは、対応する
FET４７ａ〜４７ｄと接続されていない側の一
端が、ゲート端子にクロツク信号が与えられて
いるＮチヤンネルのFET５５を介してグランド
に接続されている。
FET４７ａ〜４７ｄと接続されていない側の一
端が、ゲート端子にクロツク信号が与えられて
いるＮチヤンネルのFET５５を介してグランド
に接続されている。
したがつて、クロツク信号がハイレベル状態
（積項線のプリチヤージ期間）にあつては、FET
４７ａ〜４７ｄはオフ状態、FET５５はオン状
態になるため、すべての入力線４９ａ〜４９ｄは
デイスチヤージされたロウレベル状態となる。一
方、クロツク信号がロウレベル状態にあつて
は、FET４７ａ〜４７ｄはオン状態、FET５５
はオフ状態になるので、入力デコーダ３１の各々
の出力端４５ａ〜４５ｄに与えられるデコード出
力は、対応する入力線４９ａ〜４９ｄに与えられ
る。
（積項線のプリチヤージ期間）にあつては、FET
４７ａ〜４７ｄはオフ状態、FET５５はオン状
態になるため、すべての入力線４９ａ〜４９ｄは
デイスチヤージされたロウレベル状態となる。一
方、クロツク信号がロウレベル状態にあつて
は、FET４７ａ〜４７ｄはオン状態、FET５５
はオフ状態になるので、入力デコーダ３１の各々
の出力端４５ａ〜４５ｄに与えられるデコード出
力は、対応する入力線４９ａ〜４９ｄに与えられ
る。
各々の積項線５１ａ〜５１ｃは、その一端がゲ
ート端子にクロツク信号をインバータ５７によ
つて反転した信号が与えられたＰチヤンネルの
FET５９を介して電源VDDに接続され、他端が
OR平面３５に接続されている。
ート端子にクロツク信号をインバータ５７によ
つて反転した信号が与えられたＰチヤンネルの
FET５９を介して電源VDDに接続され、他端が
OR平面３５に接続されている。
したがつて、クロツク信号がハイレベル状態
にありすべての入力線４９ａ〜４９ｄがロウレベ
ル状態にあつては、FET５３はすべてオフ状態
になるので、すべての積項線５１ａ〜５１ｃはプ
リチヤージされてハイレベル状態となる。一方、
クロツク信号がロウレベル状態にあつては、
各々の入力線４９ａ〜４９ｄに与えられたデコー
ド出力に応じてFET５３がオン、オフ状態とな
り、入力信号X1，X2に対する論理積項がOR平面
３５に与えられる。
にありすべての入力線４９ａ〜４９ｄがロウレベ
ル状態にあつては、FET５３はすべてオフ状態
になるので、すべての積項線５１ａ〜５１ｃはプ
リチヤージされてハイレベル状態となる。一方、
クロツク信号がロウレベル状態にあつては、
各々の入力線４９ａ〜４９ｄに与えられたデコー
ド出力に応じてFET５３がオン、オフ状態とな
り、入力信号X1，X2に対する論理積項がOR平面
３５に与えられる。
次に、このようなAND平面３３と入力デコー
ダ３１との作用を詳説する。
ダ３１との作用を詳説する。
入力デコーダ３１の出力は、
スタテイツク“Ｈ”（←Ｐチヤネル・トラン
ジスタ３７と３９が両方オンする時） ダイナミツク“Ｌ”（←Ｐチヤネル・トラン
ジスタ３７と３９のいずれかがオフしたまま続
いている時） ダイナミツク“Ｈ”（←が“Ｈ”の期間中
に、Ｐチヤネル・トランジスタ３７と３９が両
方オンしていた状態から両者のいずれかがオフ
する状態に切り替わつた時） の３つの状態を取り得る。とは、ハイ・イン
ピーダンス状態に対応しており、デコーダ出力は
スタテイツク“Ｌ”の状態を取れないことにな
る。
ジスタ３７と３９が両方オンする時） ダイナミツク“Ｌ”（←Ｐチヤネル・トラン
ジスタ３７と３９のいずれかがオフしたまま続
いている時） ダイナミツク“Ｈ”（←が“Ｈ”の期間中
に、Ｐチヤネル・トランジスタ３７と３９が両
方オンしていた状態から両者のいずれかがオフ
する状態に切り替わつた時） の３つの状態を取り得る。とは、ハイ・イン
ピーダンス状態に対応しており、デコーダ出力は
スタテイツク“Ｌ”の状態を取れないことにな
る。
上記のような動作をする入力デコーダ３１は、
PLAのAND平面３３の入力部に接続することに
よりはじめて正常に機能することになる。すなわ
ち、が“Ｈ”の期間中に、AND平面３３の入
力線４９ａ〜４９ｄはGNDレベルへ放電され、
スタテイツク“Ｌ”の状態になつている。一方同
期間に、入力デコーダ３１の出力４５ａ〜４５ｄ
は上記のいずれかの状態になつており、入
力デコーダ３１とAND平面３３の入力線４９は、
トランジスタ４７ａ〜４７ｄの非導通のため分離
されている。
PLAのAND平面３３の入力部に接続することに
よりはじめて正常に機能することになる。すなわ
ち、が“Ｈ”の期間中に、AND平面３３の入
力線４９ａ〜４９ｄはGNDレベルへ放電され、
スタテイツク“Ｌ”の状態になつている。一方同
期間に、入力デコーダ３１の出力４５ａ〜４５ｄ
は上記のいずれかの状態になつており、入
力デコーダ３１とAND平面３３の入力線４９は、
トランジスタ４７ａ〜４７ｄの非導通のため分離
されている。
次に、が“Ｌ”になるとトランジスタ４７ａ
〜４７ｄが導通して、入力デコーダ３１とAND
平面３３が電気的に接続される。が“Ｌ”にな
つた瞬間には、AND平面３３の入力線４９ａ〜
４９ｄはダイナミツク“Ｌ”の状態であり（トラ
ンジスタ５５がオフしているため）、一方、入力
デコーダ３１の出力ノード４５ａ〜４５ｄは上記
のいずれかの状態を取つている。
〜４７ｄが導通して、入力デコーダ３１とAND
平面３３が電気的に接続される。が“Ｌ”にな
つた瞬間には、AND平面３３の入力線４９ａ〜
４９ｄはダイナミツク“Ｌ”の状態であり（トラ
ンジスタ５５がオフしているため）、一方、入力
デコーダ３１の出力ノード４５ａ〜４５ｄは上記
のいずれかの状態を取つている。
デコーダ出力がの状態を取つている時は、Ｐ
チヤネル・トランジスタ３７，３９，４７がすべ
てオンしているため、これらを介してAND平面
３３の入力線４９の電源VDDが供給される。その
結果、AND平面３３の入力線４９はスタテイツ
ク“Ｈ”となる。
チヤネル・トランジスタ３７，３９，４７がすべ
てオンしているため、これらを介してAND平面
３３の入力線４９の電源VDDが供給される。その
結果、AND平面３３の入力線４９はスタテイツ
ク“Ｈ”となる。
デコーダ出力がの状態を取つている時には、
デコーダ３１の出力端子４５がダイナミツク
“Ｌ”の状態であり、一方、AND平面３３の入力
線４９もダイナミツク“Ｌ”であるので、これら
が電気的に接続されても、結果はダイナミツク
“Ｌ”となる。すなわち、AND平面３３の入力線
４９はダイナミツク“Ｌ”を保持する。
デコーダ３１の出力端子４５がダイナミツク
“Ｌ”の状態であり、一方、AND平面３３の入力
線４９もダイナミツク“Ｌ”であるので、これら
が電気的に接続されても、結果はダイナミツク
“Ｌ”となる。すなわち、AND平面３３の入力線
４９はダイナミツク“Ｌ”を保持する。
デコーダ出力がの状態を取つている時は、デ
コーダ３１の出力４５がダイナミツク“Ｈ”状態
であり、一方、AND平面３３の入力線４９はダ
イナミツク“Ｌ”である。これらが電気的に接続
されると、ダイナミツク“Ｈ”とダイナミツク
“Ｌ”の間で喧嘩が起こる。電気的な現象として
は、入力デコーダ３１の出力ノード４５の寄生容
量に蓄積していた正電荷が、AND平面３３の入
力線４９の寄生容量に流れ込み、電荷再分配
（Charge−Sharing）が起こる。デコーダ出力ノ
ードの寄生容量は、AND平面３３の入力線４９
のそれよりもかなり小さいので、結果的に両者の
電位はGNDレベルに近い値に落ちつく。すなわ
ち、AND平面３３の入力線４９はダイナミツク
“Ｌ”を保持することになる。
コーダ３１の出力４５がダイナミツク“Ｈ”状態
であり、一方、AND平面３３の入力線４９はダ
イナミツク“Ｌ”である。これらが電気的に接続
されると、ダイナミツク“Ｈ”とダイナミツク
“Ｌ”の間で喧嘩が起こる。電気的な現象として
は、入力デコーダ３１の出力ノード４５の寄生容
量に蓄積していた正電荷が、AND平面３３の入
力線４９の寄生容量に流れ込み、電荷再分配
（Charge−Sharing）が起こる。デコーダ出力ノ
ードの寄生容量は、AND平面３３の入力線４９
のそれよりもかなり小さいので、結果的に両者の
電位はGNDレベルに近い値に落ちつく。すなわ
ち、AND平面３３の入力線４９はダイナミツク
“Ｌ”を保持することになる。
このように、入力デコーダ３１がスタテイツク
“Ｈ”を出力する時のみ、AND平面３３の入力線
４９は“Ｈ”となり、それ以外の場合（入力デコ
ーダ３１がハイ・インピーダンスを出力すると
き）には、AND平面３３の入力線４９は“Ｌ”
（ダイナミツク“Ｌ”）を保持する。すなわち、入
力デコーダ３１の出力にスタテイツク“Ｌ”を出
す機能が無くても、AND平面３３の入力線４９
を“Ｈ”と“Ｌ”にコントロールできる。これが
可能になつているのは、入力デコーダ３１と
PLAのAND平面３３とをペアで使用しているか
らであり、このペアを使用してはじめて、上記の
電荷再分配を利用した動作が実現できるわけであ
る。
“Ｈ”を出力する時のみ、AND平面３３の入力線
４９は“Ｈ”となり、それ以外の場合（入力デコ
ーダ３１がハイ・インピーダンスを出力すると
き）には、AND平面３３の入力線４９は“Ｌ”
（ダイナミツク“Ｌ”）を保持する。すなわち、入
力デコーダ３１の出力にスタテイツク“Ｌ”を出
す機能が無くても、AND平面３３の入力線４９
を“Ｈ”と“Ｌ”にコントロールできる。これが
可能になつているのは、入力デコーダ３１と
PLAのAND平面３３とをペアで使用しているか
らであり、このペアを使用してはじめて、上記の
電荷再分配を利用した動作が実現できるわけであ
る。
以上説明したように、この発明の一実施例は構
成されており、次にこの実施例の作用を第３図に
示すタイミングチヤートを参照して説明する。
成されており、次にこの実施例の作用を第３図に
示すタイミングチヤートを参照して説明する。
第１図に示したPLAにおいて、クロツク信号
がハイレベル状態（プリチヤージ期間）にあつ
ては、FET４７ａ〜４７ｄはオフ状態、FET５
５はオン状態となり、入力線４９ａ〜４９ｄはす
べてロウレベル状態となる。さらに、FET５９
はオン状態となり、すべての積項線５１ａ〜５１
ｃはプリチヤージされたハイレベル状態となる。
がハイレベル状態（プリチヤージ期間）にあつ
ては、FET４７ａ〜４７ｄはオフ状態、FET５
５はオン状態となり、入力線４９ａ〜４９ｄはす
べてロウレベル状態となる。さらに、FET５９
はオン状態となり、すべての積項線５１ａ〜５１
ｃはプリチヤージされたハイレベル状態となる。
このような状態（プリチヤージ期間）にあつ
て、入力信号X1，X2が入力デコーダ３１に与え
られると、入力信号X1，X2のレベルに対して、
入力デコーダ３１の各々の出力端４５ａ〜４５ｄ
には、第２図に示したデコード結果が与えられ
る。ここで、例えば出力端４５ａに着目すると、
出力端４５ａは、入力信号X1，X2がともに、
“０”の場合にはFET３７ａ，３９ａがともにオ
ン状態となりハイレベル状態となる。一方、入力
信号X1，X2の少なくとも一方が“１”の場合に
はFET３７ａ，３９ａのどちらか一方がオフ状
態となり、出力端４５ａはハイインピーダンス状
態となる。
て、入力信号X1，X2が入力デコーダ３１に与え
られると、入力信号X1，X2のレベルに対して、
入力デコーダ３１の各々の出力端４５ａ〜４５ｄ
には、第２図に示したデコード結果が与えられ
る。ここで、例えば出力端４５ａに着目すると、
出力端４５ａは、入力信号X1，X2がともに、
“０”の場合にはFET３７ａ，３９ａがともにオ
ン状態となりハイレベル状態となる。一方、入力
信号X1，X2の少なくとも一方が“１”の場合に
はFET３７ａ，３９ａのどちらか一方がオフ状
態となり、出力端４５ａはハイインピーダンス状
態となる。
このような状態にあつて、クロツク信号がハ
イレベル状態からロウレベル状態になると、
FET４７ａ〜４７ｄはオン状態、FET５５はす
べてオフ状態となる。これにより、入力信号X1，
X2がともに“０”の場合には、入力線４９ａは
ハイレベル状態となり、それ以外の場合には、入
力線４９ａはプリチヤージ後の状態すなわちロウ
レベル状態を保持する。したがつて、クロツク信
号がロウレベル状態の期間に、前述した論理式
で示すデコード結果が入力線４９ａに出力される
ことになる。
イレベル状態からロウレベル状態になると、
FET４７ａ〜４７ｄはオン状態、FET５５はす
べてオフ状態となる。これにより、入力信号X1，
X2がともに“０”の場合には、入力線４９ａは
ハイレベル状態となり、それ以外の場合には、入
力線４９ａはプリチヤージ後の状態すなわちロウ
レベル状態を保持する。したがつて、クロツク信
号がロウレベル状態の期間に、前述した論理式
で示すデコード結果が入力線４９ａに出力される
ことになる。
一方、入力線４９ｂ，４９ｃ，４９ｄにあつて
も、上述したと同様に前述した論理式で示すデコ
ード結果が与えられる。
も、上述したと同様に前述した論理式で示すデコ
ード結果が与えられる。
入力信号X1，X2に対するデコード結果が各々
の入力線４９ａ〜４９ｄに与えられると、各々の
デコード結果に応じて各々の積項線５１ａ〜５１
ｃの論理レベルが決まり、この論理レベルがOR
平面３５に与えられて、入力信号X1，X2の論理
レベルに対するOR平面３５の出力すなわちPLA
の出力が与えられる。
の入力線４９ａ〜４９ｄに与えられると、各々の
デコード結果に応じて各々の積項線５１ａ〜５１
ｃの論理レベルが決まり、この論理レベルがOR
平面３５に与えられて、入力信号X1，X2の論理
レベルに対するOR平面３５の出力すなわちPLA
の出力が与えられる。
以上説明したように、第１図に示したPLAに
おいては、入力デコーダ３１を入力信号X1，X2
に対してアレイ状に配列構成しているので、第５
図に示した論理ゲートを用いて構成したものに比
べて集積度を高めることができるようになる。
おいては、入力デコーダ３１を入力信号X1，X2
に対してアレイ状に配列構成しているので、第５
図に示した論理ゲートを用いて構成したものに比
べて集積度を高めることができるようになる。
また、入力デコーダ３１を構成するFET３７
ａ〜３７ｄ，３９ａ〜３９ｄ及び入力デコーダ３
１のデコード結果をAND平面３３に与えるFET
４７ａ〜４７ｄの大きさは、入力信号数にかかわ
らず一定であり、入力デコーダ３１の出力数は２
×（入力信号数）となる。このため、入力デコー
ダ３１の面積は入力信号数は比例することにな
り、第７図に示したマトリツクス構造の入力デコ
ーダに比べ、入力信号数の増加に対して入力デコ
ーダ３１の面積の増大を抑制することができる。
ａ〜３７ｄ，３９ａ〜３９ｄ及び入力デコーダ３
１のデコード結果をAND平面３３に与えるFET
４７ａ〜４７ｄの大きさは、入力信号数にかかわ
らず一定であり、入力デコーダ３１の出力数は２
×（入力信号数）となる。このため、入力デコー
ダ３１の面積は入力信号数は比例することにな
り、第７図に示したマトリツクス構造の入力デコ
ーダに比べ、入力信号数の増加に対して入力デコ
ーダ３１の面積の増大を抑制することができる。
さらに、入力デコーダ３１における入力信号を
反転するインバータ４１，４３は、AND平面３
３の入力線４９ａ〜４９ｄを直接駆動せず、入力
デコーダ３１の２個分のFETを駆動制御するた
めに、第７図に示した入力デコーダに比べて、イ
ンバータ４１，４３を小さくすることが可能とな
り、入力デコーダ３１の集積度を高めることがで
きるようになる。
反転するインバータ４１，４３は、AND平面３
３の入力線４９ａ〜４９ｄを直接駆動せず、入力
デコーダ３１の２個分のFETを駆動制御するた
めに、第７図に示した入力デコーダに比べて、イ
ンバータ４１，４３を小さくすることが可能とな
り、入力デコーダ３１の集積度を高めることがで
きるようになる。
また更に、入力デコーダ３１及びAND平面３
３はクロツク信号に同期して動作しているため
に、高速動作が可能であるとともに、定常電流が
流れず低消費電力でPLAを動作させることがで
きる。
３はクロツク信号に同期して動作しているため
に、高速動作が可能であるとともに、定常電流が
流れず低消費電力でPLAを動作させることがで
きる。
また、入力デコーダ３１にあつては、プリチヤ
ージ又はプリデイスチヤージを行なうことなく、
入力信号をデコードするようにしているので、プ
リチヤージ又はプリデイスチヤージのための構成
が不要となり、回路を小型にすることができる。
ージ又はプリデイスチヤージを行なうことなく、
入力信号をデコードするようにしているので、プ
リチヤージ又はプリデイスチヤージのための構成
が不要となり、回路を小型にすることができる。
さらに、入力デコーダ３１の出力はＰチヤネル
のFET４７ａ〜４７ｄを介してAND平面３３の
入力線４９ａ〜４９ｄに与えられるので、ハイレ
ベル（VDDの電位）のデコード出力を低下させる
ことなく入力線４９ａ〜４９ｄに与えることがで
きる。これにより、AND平面３３のFET５３の
ゲート端子にはVDDの電位が与えられるので、コ
ンダクタンスの低下を防止することができる。し
たがつて、AND平面３３の積項線５１ａ〜５１
ｃの放電速度が遅くなるといつた不具合を回避す
ることができる。
のFET４７ａ〜４７ｄを介してAND平面３３の
入力線４９ａ〜４９ｄに与えられるので、ハイレ
ベル（VDDの電位）のデコード出力を低下させる
ことなく入力線４９ａ〜４９ｄに与えることがで
きる。これにより、AND平面３３のFET５３の
ゲート端子にはVDDの電位が与えられるので、コ
ンダクタンスの低下を防止することができる。し
たがつて、AND平面３３の積項線５１ａ〜５１
ｃの放電速度が遅くなるといつた不具合を回避す
ることができる。
［発明の効果］
以上説明したように、この発明によれば、電源
と出力端子との間に直列接続された複数組の
FETを入力信号又は反転入力信号により導通制
御して、入力信号のデコード結果を電源レベル又
はハイインピーダンス状態としてアンドアレーに
与えるようにしたので、入力デコーダの小型化が
可能となり、入力デコーダを備えたPLAの高集
積化を達成することとができる。
と出力端子との間に直列接続された複数組の
FETを入力信号又は反転入力信号により導通制
御して、入力信号のデコード結果を電源レベル又
はハイインピーダンス状態としてアンドアレーに
与えるようにしたので、入力デコーダの小型化が
可能となり、入力デコーダを備えたPLAの高集
積化を達成することとができる。
さらに、この発明によれば、入力デコーダの電
源レベルと逆レベルの電位で導通状態となるトラ
ンスフアFETを介してデコード結果をアンドア
レー領域に与えるようにしたので、デコード出力
の電位を変化させることなくデコード結果を伝達
することが可能となり、アンドアレー出力を高速
に得ることができる。
源レベルと逆レベルの電位で導通状態となるトラ
ンスフアFETを介してデコード結果をアンドア
レー領域に与えるようにしたので、デコード出力
の電位を変化させることなくデコード結果を伝達
することが可能となり、アンドアレー出力を高速
に得ることができる。
第１図はこの発明の一実施例に係るPLAの構
成図、第２図は第１図に示すPLAの入力デコー
ダにおける入力信号に対する論理出力を示す図、
第３図は第１図に示すPLAのタイミングチヤー
ト図、第４図は入力デコーダを備えたPLAの一
従来例を示す構成図、第５図は第４図に示す
PLAの入力デコーダの一具体例を示す構成図、
第６図は入力デコーダを備えたPLAの他の従来
例を示す構成図、第７図は第６図に示すPLAの
入力デコーダの一具体例を示す構成図である。 図の主要な部分を表わす符号の説明、３１……
入力デコーダ、３３……AND平面、３７ａ〜３
７ｄ，３９ａ〜３９ｄ，４７ａ〜４７ｄ……Ｐチ
ヤンネルのFET、４９ａ〜４９ｄ……入力線、
５５……ＮチヤンネルのFET。
成図、第２図は第１図に示すPLAの入力デコー
ダにおける入力信号に対する論理出力を示す図、
第３図は第１図に示すPLAのタイミングチヤー
ト図、第４図は入力デコーダを備えたPLAの一
従来例を示す構成図、第５図は第４図に示す
PLAの入力デコーダの一具体例を示す構成図、
第６図は入力デコーダを備えたPLAの他の従来
例を示す構成図、第７図は第６図に示すPLAの
入力デコーダの一具体例を示す構成図である。 図の主要な部分を表わす符号の説明、３１……
入力デコーダ、３３……AND平面、３７ａ〜３
７ｄ，３９ａ〜３９ｄ，４７ａ〜４７ｄ……Ｐチ
ヤンネルのFET、４９ａ〜４９ｄ……入力線、
５５……ＮチヤンネルのFET。
Claims (1)
- 【特許請求の範囲】 １ 入力信号又は反転入力信号により、電源と出
力端子との間に直列接続された複数組のFET（電
界効果トランジスタ）を導通制御して、入力信号
に応じて電源レベル又はハイインピーダンス状態
を出力端子に与える入力デコーダと、 入力線の電位にしたがつて導通制御される
FETによつて出力を与えるアンドアレー領域と、 入力デコーダの電源レベルと逆レベルの電位で
導通状態となり、入力デコーダの出力端子とアン
ドアレー領域の入力線とを導通制御するトランス
フアFETと、 アンドアレー領域の入力線を入力デコーダの電
源レベルと逆レベルの電位にプリチヤージ又はプ
リデイスチヤージする電位設定手段と を有することを特徴とするプログラマブル・ロジ
ツク・アレー。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128365A JPS63294124A (ja) | 1987-05-27 | 1987-05-27 | プログラマブル・ロジック・アレ− |
| US07/192,767 US4886987A (en) | 1987-05-27 | 1988-05-11 | Programmable logic array with 2-bit input partitioning |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62128365A JPS63294124A (ja) | 1987-05-27 | 1987-05-27 | プログラマブル・ロジック・アレ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63294124A JPS63294124A (ja) | 1988-11-30 |
| JPH0553408B2 true JPH0553408B2 (ja) | 1993-08-10 |
Family
ID=14983020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62128365A Granted JPS63294124A (ja) | 1987-05-27 | 1987-05-27 | プログラマブル・ロジック・アレ− |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4886987A (ja) |
| JP (1) | JPS63294124A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2515853Y2 (ja) * | 1989-04-06 | 1996-10-30 | 沖電気工業株式会社 | ダイナミック型ｐｌａ回路 |
| US5189320A (en) * | 1991-09-23 | 1993-02-23 | Atmel Corporation | Programmable logic device with multiple shared logic arrays |
| US5724302A (en) * | 1995-07-10 | 1998-03-03 | Intel Corporation | High density decoder |
| US5781031A (en) * | 1995-11-21 | 1998-07-14 | International Business Machines Corporation | Programmable logic array |
| AU1960297A (en) * | 1997-02-12 | 1998-09-08 | Intel Corporation | High density decoder |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58153419A (ja) * | 1982-03-08 | 1983-09-12 | Nec Corp | 論理集積回路 |
| JPS59125125A (ja) * | 1982-12-30 | 1984-07-19 | Fujitsu Ltd | プログラマブル・ロジツク・アレイ |
| JPS60251719A (ja) * | 1984-05-29 | 1985-12-12 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5448132A (en) * | 1977-09-26 | 1979-04-16 | Nec Corp | Programable logic array |
| US4177452A (en) * | 1978-06-05 | 1979-12-04 | International Business Machines Corporation | Electrically programmable logic array |
| US4429238A (en) * | 1981-08-14 | 1984-01-31 | Bell Telephone Laboratories, Incorporated | Structured logic array |
| JPS60198922A (ja) * | 1984-03-21 | 1985-10-08 | Sharp Corp | Ｍｏｓｆｅｔ回路 |
| US4625130A (en) * | 1984-05-30 | 1986-11-25 | Burroughs Corporation | Mask signal generator |
| JPS6122496A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPH069116B2 (ja) * | 1985-05-24 | 1994-02-02 | 日立超エル・エス・アイエンジニアリング株式会社 | 半導体集積回路装置 |
| US4675556A (en) * | 1986-06-09 | 1987-06-23 | Intel Corporation | Binomially-encoded finite state machine |
-
1987
- 1987-05-27 JP JP62128365A patent/JPS63294124A/ja active Granted
-
1988
- 1988-05-11 US US07/192,767 patent/US4886987A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58153419A (ja) * | 1982-03-08 | 1983-09-12 | Nec Corp | 論理集積回路 |
| JPS59125125A (ja) * | 1982-12-30 | 1984-07-19 | Fujitsu Ltd | プログラマブル・ロジツク・アレイ |
| JPS60251719A (ja) * | 1984-05-29 | 1985-12-12 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63294124A (ja) | 1988-11-30 |
| US4886987A (en) | 1989-12-12 |
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