KR970012778A - 반도체기억장치 - Google Patents

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KR970012778A
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

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Abstract

[과제]
ONㆍOFF 제어가능한 메모리셀을 삭감하여 소비전력을 저감한 반도체기억장치를 제공하는 동시에, 상시 OFF상태의 메모리셀에 있어서, 비트선 및 워드선에 가능한한 부하(전하)용량을 가하지않는 구성으로서 메모리셀의 액세스타임을 고속화한 반도체기억장치를 제공한다.
[해결수단]
위블럭 UB의 메모리셀의 프로그램을 반전시키는것으로, 위블록 UB의 메모리셀을 선택했을경우에는 소망의 데이타과는 반대의 반전 데이타를 얻는다. 그리고, 센스앰프 SAl의 출력에 인버터회로 Ⅳ를 부가하는 것으로, 반전데이타가 원래로 되돌아가 결과적으로는 소망의 데이타를 얻는다.

Description

반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관련되는 반도체기억장치의 실시의 형태1을 설명하는 회로도.

Claims (20)

  1. 복수의 메모리셀이 배설된 복수의 컬럼과, 해당 컬럼에 접속된 출력부를 구비하고, 상기 복수의 메모리셀은 ON-OFF 제어가능한 메모리셀과, 상기 OFF 상태의 메모리셀을 포함하며, 양자를 선택적으로 배열하는 것으로 상기 복수의 컬럼에 소망의 데이타를 프로그램하는 반도체기억장치에 있어서, 상기 복수의 컬럼중 일부의 컬럼에 관해서는, 상기 출력부에서 출력되는 데이타를 반전하는 데이타반전수단을 더 구비하는 반도체기억장치.
  2. 제1항에 있어서, 상기 소망의 데이타는, 상기 일부의 컬럼에 대해서는, 그대로 프로그램하면 상기 ON-OFF 제어가능한 메모리셀의 비율이 반수를 넘는 데이타이고, 상기 일부의 컬럼에는, 상기 상시 OFF 상태의 메모리셀의 비율이 반수를 넘는 반전데이타가 프로그램되는 반도체기억장치.
  3. 제1항에 있어서, 상기 소망의 데이타은, 상기 일부는 컬럼에 대해서는, 그대로 프로그램하면 상기 ON-OFF 제어가능한 메모리셀에 액세스되는 확률이 50%를 넘는 데이타며, 상기 일부의 컬럼에는, 상기 상시 OFF 상태의 메모리셀에 액세스되는 확률이 50%를 넘는 반전데이타가 프로그램되는 반도체기억장치.
  4. 제1항에 있어서,상기 데이타반전수단은 인버터회로인 반도체기억장치.
  5. 제1항에 있어서, 상기 복수의 컬럼은, 상기 복수의 컬럼과 상기 출력부와의 사이에 상기 복수의 컬럼마다 설치되고, 외부에서 주어지는 컬럼선택신호에 근거해서 상기 복수의 컬럼의 선택, 비선택을 하는 컬럼선택수단을 더 구비하며, 상기 데이타반전수단은, 상기 일부의 컬럼이 선택된 경우에만 상기출력부에서 출력되는 데이타를 반전하는 반도체기억장치.
  6. 제5항에 있어서, 상기 데이타반전수단은, 상기 출력부에 한편의 입력을 접속하고, 상기 컬럼선택신호가 다른쪽의 입력에 주어지는 2입력 배타적 OR 회로인 반도체기억장치.
  7. 제5항에 있어서, 상기 데이타반전수단은, 상기 컬럼선택신호에 근거해서 상기 일부의 컬럼이 선택됐느냐 아니냐를 판별하는 컬럼판별수단 더 구비하고, 상기 컬럼판별수단은, 상기 일부의 컬럼의 개수와 같은 입력을 갖는 조합논리회로이며, 상기 일부의 컬럼의 상기 컬럼선택수단에 주어지는 상기 컬럼선택신호는, 상기 조합논리회로의 입력에 접속되며, 상기 일부의 컬럼이 선택된 경우에는, 상기 출력부에서 출력되는 데이타를 반전하도록 상기 데이타반전수단을 제어하는 제어신호를 출력하는 반도체기억장치.
  8. 제7항에 있어서, 상기 조합논리회로는, 상기 일부의 컬럼의 개수와 같은 입력을 갖는 OR 회로인 반도체 기억장치.
  9. 제5항에 있어서, 상기 데이타반전수단은, 상기 컬럼선택신호에 근거해서 상기 일부의 컬럼이 선택됐느냐 아니냐를 판별하는 컬럼판별수단을 더 구비하고, 상기 컬럼판별수단은, 상기 복수의 컬럼의 갯수와 같은 입력을 갖는 조합논리회로이며, 상기 일부의 컬럼의 상기 컬럼선택수단에 주어지는 상기 컬럼선택신호를, 상기 조합논리회로의 입력에 접속하고, 상기 컬럼신호가 입력되지 않은 상기 조합논리회로의 입력은 소정의 논리에 고정하고, 상기 일부의 컬럼이 선택된 경우에는, 상기 출력부에서 출력되는 데이타를 반전하도록 상기 데이타반전수단을 제어하는 제어신호를 출력하는 반도체기억장치.
  10. 제9항에 있어서, 상기 조합논리회로는, 상기 복수의 컬럼의 개수와 같은 입력을 갖는 OR 회로인 반도체기억장치.
  11. 제5항에 있어서, 상기 데이터반전수단은, 상기 컬럼선택신호에 근거해서 상기일부의 컬럼의 선택됐느냐 아니냐를 판별하는 컬럼판별수단을 더 구비하며, 상기 컬럼판별수단은, 상기 복수의 컬럼의 개수의 반분의 압력을 갖는 조합 논리회로이며, 상기 일부의 컬럼 이외의 상기 복수의 컬럼의 상기 컬럼선택수단에 주어지는 상기 컬럼선택신호를, 상기 조합논리회로의 입력에 접속하며, 상기 컬럼선택신호가 입력되지 않은 상기 조합논리회로의 입력을 소정의 논리에 고정하고, 혹은, 상기 일부의 컬럼의 상기 컬럼선택수단에 주어지는 상기 컬럼선택신호를, 상기 조합논리회로의 입력에 접속하며, 상기 컬럼선택신호가 입력되지 않은 상기 조합 논리회로의 입력을 소정의 논리에 고정하여, 상기 일부의 컬럼이 선택된 경우에는, 상기 출력부에서 출력되는 데이타를 반전하도록 상기 데이타반전수단을 제어하는 제어신호를 출력하는 반도체기억장치.
  12. 제11항에 있어서, 상기 조합논리회로는, 상기 복수의 컬럼의 개수의 반분의 입력을 갖는 OR 회로와, 해당 OR 회로의 출력이 한편의 입력에 접속되고, 다른쪽의 입력이 소정의 논리에 고정된 2입력 배타적 OR 회로인 반도체기억장치.
  13. 제1항~제12항의 어느 1항에 있어서, 상기 상시 OFF 상태의 메모리셀 및 상기 ON~OFF 제어가능한 메모리셀은 트랜지스터를 갖으며, 상기 트랜지스터는 동일도전형인 반도체기억장치.
  14. 제5항~제12항의 어느 1항에 있어서, 상기 상시 OFF 상태의 메모리셀 및 상기 ON~OFF 제어가능한 메모리셀은 트랜지스터를 갖고, 상기 트랜지스터는 P 채널트랜지스터 및 N 채널트랜지스터이며, 상기 컬럼단위로 도전형이 다른 반도체기억장치.
  15. N채널 트랜지스터를 갖는 복수의 메모리셀이 배열된 제1의 컬럼과, P채널트랜지스터를 갖는 복수의 메모리셀이 배열된 제2의 컬럼으로 이루어지는 적어도 1 이상의 컬럼페어와, 상기 컬럼페어에 접속된 출력부를 구비하며, 상기 제1 및 제2의 컬럼은 연동하여 선택되고, 상기 제1 및 제2의 컬럼에 있어서의 X 어드레스가 동일한 상기 메모리셀내의 N 채널트랜지스터 및 P 채널 트랜지스터를, 한편을 ON-OFF 제어가능하고, 다른쪽을 OFF 고정이되도록 접속하는 것으로 상기 제1 및 제2의 컬럼의 상기 복수의 메모리셀에 소망의 데이타를 프로그램하는 반도체기억장치에 있어서, 상기 소망의 데이타를 그대로 프로그램하면, 상기 제2의 컬럼의 P채널트랜지스터 중 ON-OFF 제어가능하게 되는 비율이 반수를 넘는 경우는, 상기 제1의 컬럼의 N 채널트랜지스터 중 ON~OFF 제어가능하게 되는 비율이 반수를 넘도록 상기 소망의 데이타와는 반대의 반전 데이타를 상기 제1 및 제2의 컬럼의 상기 복수의 메모리셀에 프로그램 하는 동시에, 상기 출력부에서 출력되는 상기 반전데이타를 반전하는 데이타반전수단을 구비하는 반도체기억장치.
  16. 제15항에 있어서, 상기 적어도 1 이상의 컬럼페어는 복수의 컬럼페어 이고, 상기 소망의 데이타 및 상기 반전데이타는 상기 컬럼페어 마다 프로그램되고, 상기 데이타반전수단은, 상기 반전데이타가 프로그램된 컬럼 페어가 선택된 경우에 상기반전데이타를 반전하는 반도체기억장치.
  17. 제15항에 있어서, 상기 OFF 고정에 접속되는 트랜지스터는, 제어전극이 워드선에 접속되지 않고, 해당 트랜지스터를 상기 OFF에 유지하는 소정의 전위에 접속되어 있는 반도체기억장치.
  18. 제15항에 있어서, 상기 OFF 고정에 접속되는 트랜지스터는, 제어전극이 워드선에 접속되지 않고, 해당 트랜지스터를 상기 OFF에 유지하는 소정의 전위에 접속되어, 2개의 주전극 어느쪽도 비트선에 접속되어 있지 않은 반도체기억장치.
  19. 제14항 또는 제18항에 있어서, 상기 N채널 트랜지스터 및 P채널 트랜지스터는, CMOS 게이트어레이의 베이직셀로서 형성된 NMOS 트랜지스터 및 PMOS 트랜지스터인 반도체기억장치.
  20. 비트선과, 워드선과, 트랜지스터를 구비하고, 상기 트랜지스터의 제어전극은, 상기 워드선에 접속되지 않고 상기 트랜지스터를 상시 OFF에 유지하는 소정의 전위에 접속되고, 상기 트랜지스터의 2개의 주전극은 어느쪽도 상기 비트선에 접속되지 않은 것을 특징으로 하는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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