CN1071489C - 半导体存储设备 - Google Patents

Abstract

在上块(UB)中，存储单元的编程是反向进行的，由此，当上块(UB)被选出时，得到的是与期望数据相反的反向数据。在读出放大器(SA1)的输出端附加一个反相器电路(Ⅳ)，它将反向数据反相，从而最终得到期望数据。所具有的这种结构，它使得通/断可控存储单元的数目减少，从而提供一种削减功率消耗的半导体存储设备。此外，具有这种结构的断开状态存储单元，能尽可能多地消除负载(充电)电容对字线和位线的加载作用，从而提供保证对存储单元高速存取的半导体存储设备。

Description

半导体存储设备

本发明涉及一种半导体存储设备，特别是涉及一种ROM(只读存储器)，它运行于低功耗，并且对存储单元能实现高速存取。

图25是表示一个8字2位的ROM100电路图，在ROM100中，4条字线(WL0,WL1,WL2,WL3)和2对位线(一对BL0、BL1；另一对BL2、BL3)相互交叉。

从条字线WL0,WL1,WL2,WL3分别连接到X译码器1的4个输出端X0,X1,X2,X3,X译码器1给定一个X地址。

位线BL0和BL1连接到NMOS晶体管C0和C1相应的源极，NMOS晶体管C0和C1的漏极都连接到反相读出放大器SA1的输入端。NMOS晶体管C0和C1用作列选择器CS1。反相读出放大器的输入端经过负载电阻R1接到电源电位VDD。

同样，位线BL2和BL3连接到NMOS晶体管C2和C3相应的源极，NMOS晶体管C2和C3的漏极都连接到反相读出放大器SA2的输入端。NMOS晶体管C2和C3用作列选择器CS2。反相读出放大器SA2的输入端经过负载电阻R2接到电源电位VDD。

NMOS晶体管C0和C2的栅极连接到Y-译码器2输出端Y0,Y译码器2给定一个Y地址。NMOS晶体管C0和C2都是按照来自Y译码器2输出端Y0的输出信号共同工作，因此，位线BL0和BL2也共同工作。NMOS晶体管C1和C3的栅极连接到Y译码器2的输出端Y1，NMOS晶体管C1和C3都是按照来自Y译码器2输出端Y1的输出信号共同工作。

这样，利用字线WL0,WL1,WL2,WL3以及位线BL0,BL1,BL2,BL3，在ROM100中能给定8个地址，为每个地址提供两个存储单元，而且两个存储单元能够分别编程。

例如，假设以标注符号M00代表一个存储单元的地址，这个存储单元是在X译码器1的输出端X0和Y译码器2的输出端Y0被触发时所选出的。存储程序块UB(称为上块)包括字线WL0到WL3和位线BL0、BL1，其中，UB的上列包括字线WL0到WL3和位线BL0，所对应的存储单元地址从左边起用标注符号M00,M10,M20,M30表示；UB的下列包括字线WL0到WL3和位线BL1，所对应的存储单元从左边起用标注符号M01,M11,M21,M31表示。存储程序块DB(称为下块)包括字线WL0到WL3和位线BL2、BL3，对于DB，适用与上述相同的规定。为了讨论方便起见，位于地址M00的存储单元称为存储单元M00。

图25的ROM100中，存在两类存储单元：一类存储单元包括一个NMOS晶体管，它的漏极连接一条位线，源极接地电位(GND)，栅极连接一条字线，每个存储单元与主电路的通/断是由栅极的通/断操作来控制的(以下称为“通/断可控存储单元”)；另一类存储单元在位线和地电位GND之间没有主电流(直流电流)的通路，且与字线的电位无关(以下称为“断开状态存储单元”)。ROM100的编程是以这两类存储单元的组合来进行的。

在图25的ROM100中，上块UB的存储单元M00、M11和下块DB的存储单元M00,M10,M30,M01,M11,M21都是断开状态存储单元。

现在参考图26和27，对断开状态存储单元进行讨论。一个存储单元包括一个NMOS晶体管，其结构如图26所示，栅极接字线WL，源极接地电位GND，漏极开路，不接任何位线BL。另一个存储单元包括一个NMOS晶体管，其结构如图27所示，栅极接字线WL，漏极接位线，源极开路，不与地电位GND相接。

在ROM100中，可能采用具有上述两种不同结构的断开状态存储单元中的任何一种。一个ROM100编程的特例将参照图28在下面讨论，其中采用了图26的结构。

图28，在上块UB上列中，存储单元M00的NMOS晶体管N1漏极不接位线BL0，而存储单元M10,M20,M30的NMOS晶体管N2,N3,N4漏极与位线BL0相接。

图28，在上块UB下列中，存储单元M11的NMOS晶体管N6漏极不接位线BL1，而其它存储单元的NMOS晶体管漏极与位线BL1相接。

在下块DB的上列中，NMOS晶体管N11的漏极与位线BL2相接，而其它存储单元的NMOS晶体管漏极不接位线BL2。

在下块DB的下列中，存储单元M31的NMOS晶体管N16漏极与位线BL3相接，而其它存储单元的NMOS晶体管漏极不接位线BL3。

接着将讨论ROM100的运行。例如，当X译码器1的输出端X0和Y译码器2的输出端Y0被触发，存储单元M00被选出。因为NMOS晶体管N1的漏极未接位线BL0，所以NMOS晶体管N1的源极和漏极之间没有电流流通，从而反相读出放大器SA1的输入端经过负载电阻R1变为“1”(高电平)，相应地，反相读出放大器SA1的输出端变为“0”(低电平)。由于NMOS晶体管N9的漏极未接位线BL2，反相读出放大器SA2的输入端经过负载电阻R2变成“1”(高电平)，相应地，反相读出放大器SA2的输出端变为“0”(低电平)。

另一方面，当存储单元M10被选出时，由于NMOS晶体管N2的漏极与位线BL0相接，在NMOS晶体管N2源极和漏极之间有一个电流流通，因此反相读出放大器SA1的输入端变为“0”，相应地，反相读出放大器SA1的输出端变为“1”。由于NMOS晶体管N10的漏极未接位线BL2，使反相读出放大器SA2的输入端经过负载电阻R2变为“1”，相应地，反相读出放大器SA2的输出端变为“0”。

因此，ROM100的编程取决于NMOS的漏极是否连接到位线，如果想要使输出数据为“1”，漏极必须与位线相连。

ROM的编程一般要根据用户的需要来决定，例如，上述的ROM的编程是为了反映用户这样的要求：当ROM100上块UB上列中的存储单元M00被选出时，ROM的输出变为“0”；当存储单元M10,M20,M30中的某一个被选出时，ROM变为“1”。

如图28所示的ROM100的结构中，当一个存储单元被访问，而按照编程这个存储单元是要产生一个输出“1”，那末这个存储单元的NMOS晶体管因接通而有一个直流电流流通。因此，对按照编程需产生输出“1”的存储单元进行高概率的访问导致功率消耗增大。

图28 ROM100的上块UB中，例如，有6个存储单元按照编程应产生输出“1”，它们是M10,M20,M30,M01,M21和M31。假设对每个存储单元进行访问的概率是相等的，则对那些按照编程应产生输出“1”的存储单元的访问概率就是6/8(75％)，有直流电流流通的概率为75％。

在下块DB中，有两个存储单元按照编程应产生输出数据“1”，即M20和M31。对按照编程产生输出“1”的存储单元的访问概率是2/8(25％)，有直流电流流通的概率为25％。由此可发现，下块DB所需功率消耗要比上块UB来得低。

如上面所讨论的，一个反映用户要求的程度中，如果对每个存储单元的访问概率是相等的，那末，作为基础技术的ROM100中就产生了问题，即随着存储单元的NMOS晶体管被选作接通的数目的增加，功率消耗会增大。

在下面的情况中也会发生同样的问题：即ROM的编程取决于NMOS晶体管的源极是否与地电位GND连接，换句话说，是否含有图27那样的NMOS晶体管的断开状态存储单元。图27中，源极并不与地电位GND连接而是呈开路状态。

还有一种情况也同样产生这种问题：ROM编程取决于NMOS晶体管的栅极是连接到字线WL0,WL1,WL2,WL3中的某一条呢，还是连接到地电位GND。有一种NMOS晶体管断开状态存储单元，它的栅极不与字线相连接，而是连接到地电位GND，使之固定于断开状态，这将在下面讨论。

图29是ROM200的电路图，其中应用了上述固定断开NMOS晶体管替代图25中的断开状态存储单元。在图29中，与图25中相同的元件给予相同的标注符号，在此不再赘述。

在图29上块UB的上列中，存储单元M00的NMOS晶体管N1栅极不连接字线WL0，而是接到地电位GND；同时，其它存储单元的NMOS晶体管栅极则都连接到字线上。

在上块UB的下列中，存储单元M11的NMOS晶体管N6栅极不连接字线WL1，而是接到地电位GND，同时，其它存储单元的NMOS晶体管栅极则都连接到字线上。

在下块DB的上列中，存储单元M20的NMOS晶体管N11栅极连接到字线WL2，其它存储单元的NMOS晶体管栅极都不连接到字线上，而接到地电位GND。

在下块DB的下列中，存储单元M31的NMOS晶体管M16栅极连接到字线WL3，其它存储单元的NMOS晶体管栅极都不连接到字线上，而接到地电位GND。

接着将讨论ROM200的运行。例如，当X译码器1的输出端X0和Y译码器2的输出端Y0被触发时，存储单元M00被选出，由于NMOS晶体管N1的栅极未连接到字线WL0，所以在NMOS晶体管N1的源极和漏极之间没有电流流通，从而使反相读出放大器SA1的输入端经过负载电阻R1变为“1”(高电平)，相应地，反相读出放大器SA1的输出端变为“0”(低电平)。由此可得出，存储单元的以下两种运行情况是相同的：一种是存储单元的NMOS晶体管栅极不连接到字线上，而是接地，成为固定断开状态；一种是存储单元的NMOS晶体管漏极不连接到位线，如图28所示。因此，假设对每个存储单元的访问具有相等的概率，在ROM200中也会产生同样的问题，即随着存储单元的NMOS晶体管被选出而使接通的数目增加，功率消耗就会增大。

此外，图25和图29中的ROM100和ROM200含有负载电阻R1和R2，即使采用预充电的晶体管代替负载电阻，但仍然产生问题，即放电电流流通的概率增加，导致一个具有高功率消耗的运行过程。

图30是表示一个8字2位ROM300的电路图，其中，相同的元件标准的符号与图25所示ROM100中的相同，在此不再赘述。

图31也是ROM300的电路图，其中在图30的断开状态存储单元的位置上采用了上述的固定断开NMOS晶体管。

在图31上块UB的上列中，存储单元M00的NMOS晶体管N1栅极连接到字线WL0，其它存储单元的NMOS晶体管栅极不连接字线，而是接地电位GND。

在上块UB的下列中，存储单元M11的NMOS晶体管N6栅极连接到地电位GND，其它存储单元的NMOS晶体管N5,N7,N8栅极分别连接到字线WL0,WL2,WL3。

在下块DB的上列中，存储单元M20的NMOS晶体管N11栅极连接到字线WL2，其它存储单元的NMOS晶体管栅极不连接到字线，而是接地电位GND。

在下块DB的下列中，存储单元M31的NMOS晶体管N16栅极连接到字线WL3，其它存储单元的NMOS晶体管栅极不连接到字线，而是接地电位GND。

NMOS晶体管的栅极不连接到字线的存储单元，以及NMOS晶体管栅极连接到字线的存储单元都以和图29所示的ROM200中的那些存储单元一样的方式运行。在上块UB上列中，只有一个存储单元在编程中产生“1”的输出，它就是M00。假设对每个存储单元的访问具有相等的概率，那末对在编程中产生“1”输出的那个存储单元的访问概率就是1/4(25％)，同时，有直流电流流通的概率是25％。

在上块UB的下列中，编程中产生“1”输出的存储单元有三个，即M01,M21,M31。假设对每个存储单元的访问具有相等的概率，那末对在编程中产生“1”输出的那个存储单元访问概率就是3/4(75％)，同时，有直流电流流通的概率是75％。上块UB中上、下两列合在一起，有直流电流流通的概率是50％。

在下块DB中，不论是上列，还是下列，对在编程中产生“1”输出的那个存储单元的访问概率都是1/4(25％)。下块DB中上、下两列合在一起，有直流电流流通的概率是25％。

因此，假设对每个存储单元的访问具有相等概率，在ROM300中也会产生问题，即随着被选出的存储单元中接通的NMOS晶体管数目增加，功率消耗增大。

前面讨论了ROM100到300，它们的基础技术都是8字2位ROM，现在参照图32对一个16字ROM400进行讨论，它采用4列作为1位数据输出。

图32的ROM400中，4条字线WL0,WL1,WL2,WL3与4条位线BL0,BL1,BL2,BL3相交。4条字线分别连接到X译码器1的4个输出端X0,X1,X2,X3,X译码器1给定一个X地址。

位线BL0,BL1,BL2,BL3连接到NMOS晶体管C0,C1,C2,C3相应的源极。NMOS晶体管C0,C1,C2,C3的漏极共同接到反相读出放大器SA的输入端，反相读出放大器SA的输入端经过负载电阻R和电源电位VDD相接。

NMOS晶体管C0,C1,C2,C3的栅极分别接到Y译码器3的输出端Y0,Y1,Y2,Y3,Y译码器3给定一个Y地址。

由字线WL0,WL1,WL2,WL3和位线BL0组成的一个存储单元行被称为“第一列”，其中的存储单元从左边起以标注符号M00,M10,M20,M30表示。相似地，由字线WL0,WL1,WL2,WL3和位线BL1组成的一个存储单元行被称为“第二列”，其中的存储单元从左边起以标注符号M01,M11,M21,M31表示。由字线WL0,WL1,WL2,WL3和位线BL2组成的一个存储单元行被称为“第三列”，其中的存储单元从左边起以标注符号M02,M12,M22,M32表示。由字线WL0,WL1,WL2,WL3和位线BL3组成的一个存储单元行被称为“第四列”，其中的存储单元从左边起以标注符号M03,M13,M23,M33表示。而且，图32所示ROM400中，存储单元M10,M20,M30,M11,M22,M33是断开状态存储单元。

图33是ROM400的一种电路图，其中，图32中的断开状态存储单元的位置上都采用了上述固定断开NMOS晶体管。

如图33所示，在第一列中，存储单元M00的NMOS晶体管N1栅极连接到字线WL0，其它存储单元的NMOS晶体管栅极连接到地电位GND。

在第二列中，存储单元M11的NMOS晶体管N6栅极连接到地电位GND，其它存储单元的NMOS晶体管栅极连接到字线。

在第三列中，存储单元M22的NMOS晶体管N11栅极连接到地电位GND，其它存储单元的NMOS晶体管栅极连接到字线。

在第四列中，存储单元M33的NMOS晶体管N16栅极连接到地电位GND，其它存储单元的NMOS晶体管栅极连接到字线。

NMOS晶体管栅极不连接到字线的存储单元，以及NMOS晶体管栅极连接到字线的存储单元，它们的运行方式都和图29所示ROM200的存储单元相同。第一列中只有一个存储单元在编程中产生“1”的输出，它就是第一列中的M00，假设对每个存储单元的访问具有相等的概率，那末对在编程中产生“1”输出的那个存储单元的访问概率就是1/4(25％)，有直流电流流通的概率是25％。

第二列中有三个存储单元在编程中产生“1”的输出，它们是第二列的M01,M21,M31，假设对每个存储单元的访问具有相等的概率，那末对在编程中产生“1”的输出的那些存储单元的访问概率就是3/4(75％)，有直流电流流通的概率是75％。

第三列中有三个存储单元在编程中产生“1”的输出，它们是第三列的M02,M12,M32，假设对每个存储单元的访问具有相等的概率，那末对在编程中产生“1”的那些存储单元的访问概率就是3/4(75％)，有直流电流流通的概率是75％。

第四列中有三个存储单元在编程中产生“1”的输出，它们是第四列的M03,M13,M23，假设对每个存储单元的访问具有相等的概率，那末对在编程中产生“1”的那些存储单元的访问概率就是3/4(75％)，有直流电流流通的概率是75％。

ROM400作为整体，从16个存储单元中选出一个存储单元来，因此直流电流流通的概率是62.5％(10/16)。

假设对每个存储单元的访问具有相等的概率，在ROM400中也会产生问题，而随着被选出的存储单元的NMOS晶体管接通的数目的增加，功率消耗会增大。

这样，在基础技术的半导体存储设备中，如前面所讨论的那样，会出现问题，而随着通/断可控存储单元数目的增加，功率消耗变得更大。另外还存在问题，由于断开状态存储单元中有晶体管，它连接在位线和字线上，即使在被选出时它们并不接通，但位线和字线的负载(充电)电容增加，阻碍对存储单元访问的加速。

以下是对本发明的总结。本发明的目的在于一种半导体存储设备，根据本发明的第一方面，半导体存储设备包括：多个列，每列有一个具有多个存储单元的阵列；以及一个连接到多个列的输出部分。上述多个存储单元中至少包含一个通/断可控存储单元，和至少一个断开状态存储单元，并且，用期望数据对多个存储单元进行编程，有选择性地安装至少一个通/断可控存储单元和至少一个断开状态存储单元。半导体存储设备还包括至少一个数据反相装置，它连接到多列中的若干列，用于对输出部分输出的数据进行反相。

根据本发明的第二方面，在第一方面的半导体存储设备中，期望数据包括这样的数据使得以下成立：假如上述多列中的若干列用期望数据本身进行编程，在上述若干列的每列中，多个存储单元中半数以上成为通/断可控存储单元；而且上述多列中的若干列用期望数据的反向数据进行编程，使得在上述若干列中每列多个存储单元中有一半以上成为断开状态存储单元。

根据本发明的第三方面，在第一方面的半导体存储设备中，期望数据包括这样的数据使得以下成立：假如上述多列中的若干列用期望数据本身编程，在上述若干列的每列中，对通/断可控存储单元的访问概率大于50％；而且上述多个列中的若干列用期望数据的反向数据进行编程，在上述若干列的每列中，对断开状态存储单元的访问概率大于50％。

根据本发明的第四方面，在第一方面的半导体存储设备中，数据反相装置是一个反相器电路。

根据本发明的第五方面，第一方面的半导体存储单元还包括：多个列选择装置，它分别设置在输出部分和多个列之间，根据外加的列选择信号决定哪些列被选出。当上述的一些列被选出时，数据反相装置将来自输出部分的输出数据进行反相。

根据本发明的第六方面，在第五方面的半导体存储设备中，数据反相装置是两输入的“异或”电路，其中一个输入端连接到输出部分，另一个输入端被给予列选择信号。

根据本发明的第七方面，在第五方面的半导体存储设备中，数据反相装置包括列识别装置，它用于根据列选择信号判断上述若干列是否被选出。列识别装置是一个组合逻辑电路，它的输入端数目和上述若干列的列数目相同。加到上述若干列的列选择装置上的列选择信号连接到组合逻辑电路输入端中的一个，并且，用于控制数据反相装置的控制信号被输出，用来对数据进行反相，而这些数据是在上述若干列被选出时来自输出部分的输出。

根据本发明的第八方面，在第七方面的半导体存储设备中，组合逻辑电路是一个“或”电路，它的输入端数目和上述若干列数目相同。

根据本发明第九方面，在第五方面的半导体设备中，数据反相装置包括列识别装置，它用于根据列选择信号判断上述若干列是否选出。列识别装置是一个组合逻辑电路，它的输入端数目和多列的数目相同，加到上述若干列的列选择装置的列选择信号连接到组合逻辑电路的一个输入端。组合逻辑电路的其它那些不接收到选择信号的输入端被设定在一个规定的逻辑上，并且用于控制数据反相装置的控制信号被输出，用来对数据进行反相，而这些数据是当上述若干列被选出时来自输出部分的输出。

根据本发明的第十方面，第九方面的半导体存储设备中，组合逻辑电路是一个“或”电路，它的输入端数目和多列的数目相同。

根据本发明的第十一方面，在第五方面的半导体存储设备中，数据反相装置包括列识别装置，它用于根据列选择信号判断上述若干列是否被选出。列识别装置是一个组合逻辑电路，它的输入端数目是多列数目的一半，用于控制数据反相装置的控制信号被输出，用来对数据进行反相、而这些数据是当上述若干列被选出时，来自输出部分的输出。加到多列(而不是上述若干列)列选择器的列选择信号连接到组合逻辑电路的输入端，组合逻辑电路其它那些不接收列选择信号的输入端被设定在一个规定的逻辑上；或者加到上述若干列的列选择器的列选择信号连接到组合逻辑电路的输入端，组合逻辑电路其它那些不接收列选择信号的输入端被设定在一个规定的逻辑上。

根据本发明的第十二方面，在第十一方面的半导体存储设备中，组合逻辑电路包括：一个“或”电路，它的输入端数目是多列数目的一半；一个“异或”电路，它的一个输入端接到“或”电路的输出端，另一个输入端被设定在规定的逻辑上。

根据本发明第十三方面，在第一方面的半导体存储设备中，至少个断开状态存储单元，以及至少一个通/断可控存储单元含有晶体管，这些晶体管导电类型相同。

根据本发明的第十四方面，在第五方面的半导体设备中，至少一个断开状态存储单元，以及至少一个通/断可控存储单元含有晶体管，晶体管包括N沟道晶体管和P沟道晶体管，多列中的每列包含相同导电类型的晶体管。

根据本发明的第十五方面，半导体存储设备包括：至少有一个列对，其中第一列包含一个多个存储单元的阵列，每个存储单元有一个N沟道晶体管，第二列包含一个多个存储单元的阵列，每个存储单元有一个P沟道晶体管；输出部分，它连接到列对，在输出部分中，第一列和第二列被联锁地选择。第一列和第二列的多个存储单元用期望数据进行编程，在编程中，第一列和第二列的相同X地址的存储单元中，将N沟道晶体管和P沟道晶体管连接起来，这样使得这些晶体管中一个可能是通/断可控的，而另一个可能是固定断开状态的。而且，假如当用期望数据本身进行编程时第二列中一半以上的P沟道晶体管是通/断可控的，那末，多个存储单元用与期望数据相反的反向数据进行编程时就会有第一列中半数以上N沟道晶体管是通/断可控的。半导体存储设备还包括数据反相装置，用于将来自输出部分的输出数据反相。

根据本发明第十六方面，在第十五方面的半导体存储设备中，至少有一个列对，它包含多个列对，其中每个列对可用期望数据或者用反向数据进行编程，仅当反向数据编程的一个列对被选出时，数据反相装置才将反向数据进行反相。

根据本发明第十七方面，在第十五方面的半导体存储设备中，每个固定断开状态的晶体管有一个控制极，这个控制极不连接到字线，而是连接到一定给定的电位上，以使得经常保持晶体管处于断开状态。

根据本发明第十八方面，在第十五方面的半导体存储设备中，每个固定断开状态的晶体管有一个控制极，这个极不连接到字线，而是连接到一个给定的电位，以便经常保持晶体管处于断开状态，两个主电极都不与位线相接。

根据本发明第十九方面，第十八方面的半导体存储设备中，N沟道晶体管是NMOS晶体管，它构成CMOS门阵列的基本单元块体，P沟道晶体管是PMOS晶体管，它构成CMOS门阵列的基本单元块体。

根据本发明第二十方面，在半导体存储设备中包括：一条位线；一条字线，以及一个晶体管。晶体管有一个控制极，它不连接到字线，而连接到一个给定的电位，以便经常保持晶体管处于断开状态，晶体管有两个主电极，它们都不连接到位线。

本发明第一方面的半导体存储设备在下列情况下将保证减少功率消耗：在一列中半数以上的存储单元是通/断可控存储单元，或对通/断可控存储单元进行访问的概率超过50％。当用未经反向的期望数据对列进行编程时，功率消耗会增加。

本发明第二方面的半导体存储设备中，用数据对上述若干列进行编程，使得半数以上的存储单元是断开状态存储单元，并且用数据反相装置将输出的反向数据进行反相以得到期望数据。这样，在一列中半数以上的存储单元是通/断可控存储单元的情况下，第二方面的半导体存储设备能保证减少功率消耗。当用未经反向的期望数据对列进行编程时，功率消耗会增加。

在本发明第三方面的半导体存储设备中，用数据对上述若干列进行编程，使得在上述若干列的每列中，对所述断开状态存储单元进行访问的概率超过50％，并且用数据反相装置将输出的反向数据进行反相以得到期望数据。这样，在上述若干列的每列中，对所述通/断可控存储单元进行访问的概率超过50％的情况下，第三方面的半导体存储设备能保证减少功率消耗。当用未经反向的期望数据对列进行编程时，功率消耗会增加。

本发明的第四方面适用于来自所有列的输出需要进行反相的半导体存储设备，因为采用了反相器电路作为数据反相装置。

本发明的第五方面适用于以下半导体存储设备：它既包括用期望数据编程的列，也包括用数据反相装置提供的上述若干列，因为仅当上述若干列被选出时，数据反相装置才对反向数据进行反相。

本发明的第六方面适用于以下半导体存储设备：仅当上述若干列被选出时，来自输出部分的输出数据才被反相，因为仅当作用于输入的列选择信号变成高电平时，两输入“异或”电路才起到反相器电路的作用而对来自输出部分的输出数据进行反相。

在本发明第七方面的半导体存储设备中所采用的组合逻辑电路，它的输入端数目和上述若干列的数目相等，因此当上述若干列的列数是个小数目时，组合逻辑电路的尺寸能够减小，从而可以提供小尺寸的半导体存储设备。

在本发明第八方面的半导体存储设备中，用作组合逻辑电路的“或”电路的输入端数目和上述若干列的数目相等，假如作用于“或”电路输入端的列选择信号中至少有一个变成高电平，那末就会有一个高电平输出供给数据反相装置。

在本发明第九方面可适应于上述若干列数目各不相同的各种半导体存储设备。由于用作列识别装置的组合逻辑电路具有和多列数目一样多的输入端，所以可以通过相互连接上的变化，而并不改变组合逻辑电路的结构，从而能提供一种具有高度灵活性的半导体存储设备。

在本发明第十方面的半导体存储设备中，用作组合逻辑电路的“或”电路，它的输入端数目和多列数目相等。假如有一列是用期望数据编程的，通过连接“或”电路的接收该列选择信号输入端，使之固定于低电平，当至少有一个加在其它输入端的列选择信号成为高电平时，才能有一个高电平的输出供给数据反相装置。

在本发明第十一方面的半导体存储设备中，用作列识别装置的组合逻辑电路，它的输入端数目是多个列的一半，这样使组合逻辑电路输入端分别连接到列选择信号的导线的数目减为一半，因此简化了电路布局，节省了因采用大量的列而在布线过程中花费的时间和劳力。

本发明第十二方面的半导体存储设备适应于各种列选择方式，只需要在“或”电路的输入端和列选择信号之间改变其连接，以及在两输入“异或”电路的输入端上对规定的逻辑作一些变化。能这样做是因为组合逻辑电路中包括了一个或电路，它的输入端数目是多列数目的一半；还包括一个两输入“异或”电路，它的一个输入端接“或”电路的输出，另一个输入端固定在一个规定逻辑上。

在本发明第十三方面的半导体存储设备中，断开状态存储单元和通/断可控存储单元中的晶体管是属于相同导电类型的，较之那些包含不同导电类型晶体管的结构来说，可以获得比较简单的结构。

本发明第十四方面的半导体存储设备中，由于在断开状态存储单元和通/断可控存储单元中的晶体管包括N沟道晶体管和P沟道晶体管，而且每一列中包括同一导电类型的晶体管，所以可利用一块基片来制造，在基片上N沟道晶体管和P沟道晶体管可预先形成。

在本发明第十五方面的半导体存储设备中，第一列和第二列的多个存储单元用和期望数据相反的反向数据进行的编程，以使得第一列中一半以上N沟道晶体管可以是通/断可控的，进而再将输出反向数据用数据反相电路进行反相得到期望数据。由于用于接通晶体管的电功率减小，这样，既能得到期望数据而功率消耗又低的半导体存储设备即可获得。另外，即使P沟道晶体管的源-漏容量的增加而使得载流能力较低的P沟道晶体管可能具有与N沟道晶体管一样多的载流能力，但是，在P沟道晶体管中的电流流通是能够避免的。因此，可能提供一种半导体存储设备，它防止存储单元存取速度的减小。而把P沟道晶体管的大电容看作是一个负载电容。

本发明第十六方面适用于一种半导体存储设备，它既包括用期望数据编程的列对，也包括用反向数据编程的列对，仅当用反向数据编程的列对被选出时，数据反相装置才对反向数据实行反相。

在本发明第十七方面的半导体中，由于在固定断开存储单元中，每个晶体管的控制极未连接字线而连接到规定电位，以经常保持晶体管处于断开状态，跨接在字线上的负载电容减小，因而能达到对存储单元的高速存取。

在本发明第十八方面的半导体存储设备中，由于在固定断开存储单元中每个晶体管的控制极未接字线而连接到规定电位，以经常保持晶体管处于断开状态，同时，两个主电流极都不接位线，跨接在字线和位线的负载电容减小，因而能达到对存储单元的高速存取。

在本发明第十九方面的半导体存储设备中，由于N沟道晶体管是NMOS晶体管，它构成CMOS门阵列的基本单元块体，P沟道晶体管是PMOS晶体管，它构成CMOS门阵列的基本单元块体，因此能得到高度集成化的半导体存储设备。

在本发明第二十方面的半导体存储单元中，由于晶体管的控制极不接字线，而是接到规定的电位，以保持晶体管处于断开状态，并且两个主电流极都不接位线，所以，一个具有跨接于位线和字线之间低负载电容且经常保持断开状态的存储单元便能得到。

一种半导体存储设备，它包括：

多个列，每列包含一个具有多个存储单元的阵列；以及

一个输出部分，它连接到所述的多个列，

所述多个存储单元包含至少一个通/断可控存储单元和至少一个断开状态存储单元；

通过有选择地安排所述至少一个通/断可控存储单元和所述至少一个断开状态存储单元，用期望数据对所述多个存储单元进行编程，所述期望数据包括当用所述期望数据他们本身进行编程时，所述半导体存储设备的功率增加的概率；

其特征在于，所述半导体存储设备还包括至少一个数据反相装置，它连接到所述多个列中的若干列，用于把从所述输出部分输出的数据进行反相。

一个半导体存储设备，包括：

至少一个列对，它包含两个列：第一列含有一个多个存储单元的阵列，每个存储单元具有一个N沟道晶体管；第二列含有一个多个存储单元的阵列，每个存储单元具有一个P沟道晶体管；以及

一个输出部分，它连接到所述列对；

其中，所述第一列和所述第二列是被联锁地选择的，并且在所述第一列和所述第二列中，所述多个存储单元用期望数据编程，在编程中，所述第一列中的和所述第二列中的相同X地址的所述存储元件中把所述N沟道晶体管和所述P沟道晶体管连接起来，使得这些晶体管中一个可能是通/断可控的，而另一个则可能是固定于断开状态的；以及

其中，当用所述期望数据本身进行编程时，在所述第二列中的一半以上的所述P沟道晶体管是通/断可控的，所述多个存储单元用与所述期望数据相反的反向数据编程，使得所述第一列中，一半以上的所述N沟道晶体管是通/断可控的，所述期望数据包括当用所述期望数据它们本身进行编程时，所述半导体存储设备的功率增强的概率；

其特征在于，所述半导体存储设备还包括数据反相装置，它用于把来自所述输出部分的输出的所述反向数据进行反相。

因此，本发明的一个目的是提供一种半导体存储单元，它能通过削通/断可控存储单元的数量而降低功率消耗，通过在断开状态存储单元中尽可能地消除对位线和字线的负载(充电)电容而保证对存储单元的高速存取。

从以下结合附图对本发明所作的详细的描述中，本发明的目的、性能、特征和优点将变得更明显。

图1是根据本发明第一优选实施方式的半导体存储设备电路图。

图2到图7示出断开状态存储单元结构的例图。

图8是根据本发明第一优选实施方式的半导体存储单元电路图。

图9和图10是根据本发明第二优选实施方式的半导体存储单元电路图。

图11和图12是根据本发明第三优选实施方式的半导体存储单元电路图。

图13是根据本发明第四优选实施方式的半导体存储单元电路图。

图14到图16是根据本发明第五优选实施方式的半导体存储单元电路图。

图17是根据本发明第六优选实施方式的半导体存储单元电路图。

图18说明译码器的运行。

图19A和图19B是根据本发明第六优选实施方式对半导体存储单元的电路设计图。

图20和图21是根据本发明第六优选实施方式的半导体存储元件电路图。

图22A和图22B是根据本发明第七优选实施方式的半导体存储单元电路设计图。

图23是根据本发明第八优选实施方式的半导体存储单元电路图。

图24A和图24B是根据本发明第八优选实施方式的半导体存储单元电路设计图。

图25是第一基础技术中的半导体存储单元电路图。

图26和图27是断开状态存储单元结构的例图。

图28和图29是第一基础技术中的半导体存储单元电路图。

图30和图31是第二基础技术中的半导体存储单元电路图。

图32和图33是第三基础技术中的半导体存储单元电路图。

第一优选实施方式：

图1是一个ROM(只读存储器)1000的电路图，它是根据本发明第一优选实施方式的半导体存储单元。对于图25到图29所示的第一基础技术，ROM1000具有一个改进的结构。

在图1的ROM1000中，有4条字线WL0,WL1,WL2,WL3和两对位线，一对是BL0和BL1，另一对是BL2和BL3，字线和位线相互交叉。

4条字线WL0,WL1,WL2,WL3分别接到X译码器1的4个输出端X0,X1,X2,X3,X译码器给定一个X地址。

位线BL0，和BL1分别接到NMOS晶体管C0和C1的源极，NMOS晶体管C0和C1的漏极都接到反相读出放大器SA1的输入端，SA1的输出端接到反相电路IV。

NMOS晶体管C0和C1用作列选择器CS1，反相读出放大器SA1的输入端经过负载电阻R1接到电源电位VDD。

类似地，位线BL2和BL3分别接到NMOS晶体管C2和C3的源极，NMOS晶体管C2和C3的漏极都接到反相读出放大器SA2的输入端。NMOS晶体管C2和C3用作列选择器CS2，反相读出放大器SA2的输入端经过负载电阻R2接到电源电位VDD。

NMOS晶体管C0和C2的栅极接到Y译码器2的输出端Y0，它给定一个Y地址。NMOS晶体管C0和C2根据从Y译码器2输出端Y0输出的信号而共同运行，因而位线BL0和BL2也共同运行。NMOS晶体管C1和C2的栅极接到Y译码器2的输出端Y1，它给定一个Y地址，NMOS晶体管C1和C3根据从Y译码器2的输出端Y1输出的信号而共同运行，因而位线BL1和BL3也共同运行。

利用字线WL0,WL1,WL2,WL3和位线BL0,BL1,BL2,BL3能给定8个地址，每个地址含有两个存储单元，而且各自编程。

例如，假设标注符号M00表示存储单元的一个地址，当X译码器1的输出X0以及Y译码器2的输出Y0被触发时，这个存储单元被选出。在存储块UB(称为上块)中包括字线WL0到WL3和位线LB0和BL1。UB的上列包括字线WL0到WL3和位线BL0，上列中的存储单元的地址从左边起用标注符号M00,M10,M20,M30表示。UB的下列包括字线WL0到WL3和位线BL1，下列中的存储单元的地址从左边起用标注符号M01,M11,M21,M31表示。同样的规则可对应地应用于存储块DB(称为下块)，它包括字线WL0到WL3和位线BL2,BL3。为了讨论方面，位于地址M00的存储单元称为存储单元M00。

在图1的ROM1000中，有一种存储单元，每一个都包括NMOS晶体管，它的漏极连接到一条位线上，而源极接到地电位(GND)，栅极连接到一条字线。存储单元通过栅极的通/断操作可以控制自身通/断一个主电流(以下称为“通/断可控存储单元”)；另一种存储单元，其中没有主电流(直流电流)流过位线和地电位GND之间，而不管字线的电位如何(以下称为断开状态存储单元)。在ROM1000中，上述两种存储单元是混合存在的。ROM1000的编程是联合了通/断可控存储单元和断开状态存储单元来进行的。

在图1的ROM1000中，上块UB的存储单元M10,M20,M30,M01,M21,M31以及下块DB的存储单元M00,M10,M30,M01,M11,M21都是断开状态存储单元。

现在讨论断开状态存储单元，参见图2到图7，图2所示是断开状态存储单元的第一种结构，它包括一个NMOS晶体管，其中栅极不连接到字线WL而是接到地电位GND，管子固定于断开状态。这种结构能减小栅极加到字线WL上的负载(充电)电容，从而保证加速字线WL上的信号传输。

图3所示是断开状态存储单元的第二种结构，它包括一个NMOS晶体管，其中栅极连接到字线WL，漏极不连接位线BL，处于开路状态。这种结构能减小漏极加到位线上的负载(充电)电容，从而保证加速位线BL上信号的传输。

图4所示是断开状态存储单元的第三种结构，它包括一个NMOS晶体管，其中源极接到地电位GND，栅极不连接到字线WL，处于开路状态，漏极不连接到位线BL，处于开路状态。这种结构能减小栅极加到字线WL上的负载(充电)电容和漏极加到位线BL上的负载(充电)电容，从而保证加速字线WL和位线BL上的信号传输。

图5所示是断开状态存储单元的第四种结构，它不包括NMOS晶体管。这种结构中既无栅极，也无漏极，能进一步减小栅极加到字线上的负载(充电)电容和漏极加到位线BL上的负载(充电)电容，从而保证进一步加速字线WL和位线上的信号传输。

图6所示是断开状态存储单元的第五种结构，它包括一个NMOS晶体管，其中栅极不连接到字线WL而接到地电位GND，管子固定于断开状态，漏极不接位线BL而处于开路状态。这种结构能减小加到字线WL和位线BL上的负载(充电)电容，从而保证加速字线WL和位线BL上的信号传输。

图7所示是断开状态存储单元的第六种结构，它包括一个NMOS晶体管，其中栅极不连接字线WL而接到地电位GND，管子处于断开状态，漏极不连接位线BL，处于开路状态，源极不接地电位GND，处于开路状态。这种结构能减小加到字线WL和位线BL上的负载(充电)电容，从而保证加速字线WL和位线BL的信号传输。

另外，虽然上面讨论的是包括NMOS晶体管的存储单元，但存储单元中包含PMOS晶体管也是自然的事。当在图2,6,7对应的结构中采用PMOS晶体管，PMOS晶体管的控制极连接到电源电位(VDD)而不接到地电位GND，管子处于断开状态。

断开状态存储单元的第一到第六种结构中的任何一种，或图26和27的结构可应用于ROM1000。一个ROM1000编程的特例将在下面讨论，取图2的第一种结构，参见图8。

在图8上块UB的上列中，存储单元M00中的NMOS晶体管N1栅极连接到字线WL0，其它存储单元NMOS晶体管的栅极不接字线而接到地电位GND。

在上块UB的下列中，存储单元M11中的NMOS晶体管N6栅极连接到字线WL1，其它存储单元NMOS晶体管栅极不接字线而接到地电位GND。

在下块DB的上列中，存储单元M20的NMOS晶体管N11栅极连接到字线WL2，其它存储单元NMOS晶体管的栅极不接字线而接到地电位GND。

在下块DB的下列中，存储单元M31的NMOS晶体管N16栅极连接到字线WL3，其它存储单元NMOS晶体管的栅极不接字线而接到地电位GND。

接着讨论ROM1000的运行。例如，当X译码器1的输出端X0，以及Y译码器2的输出端Y0被触发时，存储单元M00被选出。由于NMOS晶体管N1的栅极连接到字线WL0(即接成通/断可控)，在NMOS晶体管N1源极和漏极之间有直流电流流通，从而使反相读出放大器SA1的输入端变为“0”(低电平)，相应地，反相读出放大器SA1输出端变为“1”(高电平)，同时，反相电路IV的输出端变为“0”(低电平)。

这时，由于NMOS晶体管N9的栅极连接到地电位(固定于断开状态)，所以NMOS晶体管N9的源极和漏极之间无直流电流流通，从而反相读出放大器SA2的输入端经过负载电阻R2变为“1”(高电平)，反相读出放大器SA2的输出端变为“0”(低电平)。

当X译码器1的输出X1和Y译码器2的输出Y0被触发，存储单元M10被选出时，由于NMOS晶体管N2的栅极接地电位GND，在NMOS晶体管N2的源极和漏极之间无直流电流流通，从而反相读出放大器SA1的输入端经过负载电阻R1变为“1”，反相读出放大器SA1的输出端变为“0”，反相器电路IV的输出变为“1”。

这时，由于NMOS晶体管N10的栅极连接到地电位GND，所以，NMOS晶体管N10的源极和漏极之间无直流电流流通，从而反相读出放大器SA2的输入端经过负载电阻R2变为“1”，反相读出放大器SA2的输出端变为“0”。

这样，在ROM1000的上块UB中，NMOS晶体管栅极接地电位GND的那些存储单元在选出时得到的输出为“1”，这与ROM200的情况相反。

在图1ROM1000的上块UB中，有六个编程产生输出“1”的存储单元，它们是M10,M20,M30,M01,M21,M31。假如对每个存储单元进行访问具有相等的概率，对编程产生输出“1”的存储单元的访问概率是6/8(75％)。然而，当这些存储单元之一被访问时，并没有直流电流流通。另一方面，有两个编程产生输出“0”的存储单元，它们是M00和M11，当这两个存储单元中的一个被访问时，有直流电流流通，但对这些存储单元访问的概率是2/8(25％)，直流电流流通的概率是25％。

这样，在ROM1000的上块UB中，存储单元M10,M20,M30,M01,M21,M31是编程产生输出“1”的，和ROM200基础技术的情况相同。直流电流流通的概率减小为ROM200基础技术的三分之一，从而可以保证低功率消耗的运行。

在下块DB上、下列一起，有两个编程产生输出“1”的存储单元，它们是M20和M31，对这些存储单元的访问概率是2/8(25％)，直流电流流通的概率是25％，与ROM200的相等。

另外，如以上所讨论的，ROM1000的上块UB是以与ROM200基础技术相反的方式进行编程的。假设ROM1000的上块UB以与ROM200相同的方式进行编程，直流电流流通的概率将是75％，这里仍然假定对每个存储单元的访问具有相等的概率。由于这个理由，本发明应用于上块UB，为的是减小直流电流流通的概率。另一方面，由于当以ROM200相同的方式编程时，在下块DB中直流电流流通的概率是25％，所以没有必要将本发明用于下块DB。

例如，ROM1000的下块DB以与ROM200上块UB相同的方式进行编程，这是没有应用本发明的情况。在直流电流流通的概率没有超过50％的情况下，没有必要使用本发明，因为对每个存储单元的访问没有必要有相等的概率，或者是，虽然直流电流流通的概率超过50％，但功率消耗的损失程度可以忽略的那样情况。

因此，即使ROM包括多列，且每列的编程使得超过半数的存储单元可能是通/断可控存储单元，但也并不是都有必要将本发明应用于所有列上。

如上面所讨论的，在第一优选实施方式中，上块UB的存储单元的编程是按反向进行的，因此，当上块UB中的存储单元之一被选出时得到的是反向数据，即期望数据的相反等效物。在反相读出放大器SA1的输出端上又利用提供的反相电路IV，反向数据进一步反相，由此最后得到所期望的数据。另外，在由晶体管构成的存储单元中，这种结构能使直流电流流通的概率减小，保证低功率消耗的运行。

第二优选实施方式：

在图30基础技术ROM300上块UB的上列中，假定对每个存储单元的访问具有相等的概率，那末，对编程中产生输出“1”的存储单元进行访问的概率是1/4(25％)，直流电流流通的概率是25％。在上块UB的下列中，有三个存储单元在编程中产生输出“1”，它们是M01,M21,M31。假定对每个存储单元的访问具有相等的概率，那末，对编程中产生输出“1”的存储单元进行访问的概率是3/4(75％)，直流电流流通的概率是75％。因此，在上块UB中上、下列合为整体，直流电流流通的概率是50％。

在这种情况下，即使上块UB的存储单元编程是按反向进行，在反相读出放大器SA1输出端又提供反相电路，如图1的ROM1000中相同的方式那样，但直流电流电流流通的概率仍保持50％，并不产生减小功率消耗的效果。

图9是ROM2000的电路图，它是根据本发明第二优选实施方式的半导体存储设备。在图9的ROM2000中，与图1ROM1000中相同的元件给以相同的标注符号，这里不再赘述。

图9中表明，反相读出放大器SA1的输出端连接到一个“异或”电路EX1的两个输入端之一，“异或”电路EX1的另一输入端接到Y译码器2的输出端Y1，有一个反相/非反相控制信号提供给它。

断开状态存储单元的第一种到第四种结构中的任何一种可用于ROM2000。ROM2000编程的一个特例将参考图10在下面讨论，采用的是图2的第一种结构。

在图31的上块UB上列中，除存储单元M00中的NMOS晶体管N1外，其它NMOS晶体管的栅极都接到地电位GND(固定于断开状态)。当列中的存储单元被选出时，直流电流流通的概率是25％，因此，在图10的ROM2000中，这一列也被采用。

在图31上块UB的下列中，存储单元M11的NMOS的晶体管栅极接到地电位GND，而其它存储单元的NMOS晶体管栅极连接到字线(成为通/断可控)，在这列中，直流电流流通的概率是75％。在图10的ROM2000中，存储单元M11的NMOS晶体管栅极连接到字线，而其它存储单元的NMOS晶体管栅极接到地电位GND(固定于断开状态)，当存储单元被选出时，直流电流流通的概率倒了过来。

另外，在图31下块UB中，由于上列和下列中直流电流流通概率都是25％，所以图31的下块DB也在图10中采用。

接着讨论ROM2000的运行。当Y译码器2的输出端Y0被触发，位线BL0被选出，换言之，上块UB的上列被选出，“异或”电路EX1并不起反相器作用，它输出反相读出放大器SA1的输出而未经过反相。

当Y译码器2的输出端Y1被触发，位线BL1被选出，换言之，上块UB的下列被选出，“异或”电路EX1起反相器作用，将反相读出放大器SA1的输出进行反相后输出。

在上块UB的下列中，例如，当存储单元M01被选出，在它的源极和漏极之间无电流流通，反相读出放大器SA1的输入端经过负载电阻R1变为“1”。反相读出放大器SA1的输出相应地变为“0”，“异或”电路EX1接收它，并起反相器作用得到“1”的输出。

当存储单元M11被选出时，在它的源极和漏极之间有电流流通，反相读出放大器SA1的输入端变为“0”，反相读出放大器SA1的输出相应地变为“1”，“异或”电路接收它，并起反相器作用得到“0”的输出。

如上所讨论的，在第二优选实施方式的半导体存储设备中，当存储单元被选出时，在直流电流流通的概率大于50％的那个列中，存储单元的编程是反向进行的。而且仅当该列被选出时，反相读出放大器SA1的输出才被与它相连接的“异或”电路EX1反相。这样做能防止以下弊病：当存储单元被选择时，在直流电流流通概率小于50％的那个列中不加选择地对存储单元采用反向编程。有了上述结构，第二优选实施方式能在晶体管构成的存储单元中使直流电流流通的概率减小，从而保证在低功率消耗下运行。

第三优选实施方式：

现在讨论16字ROM3000，其中采用4列作1位数据输出，参见图11。

在图32的ROM400中，假定对第一列的每个存储单元进行访问具有相等的概率，那末对编程产生输出“1”的存储单元的访问概率就是1/4(25％)，直流电流流通的概率是25％。在第二列中，假定对每个存储单元进行访问具有相等概率，那末对编程产生输出“1”的存储单元的访问概率就是3/4(75％)，这是因为存在三个编程产生输出“1”的存储单元，它们是M01,M21,M31，同时，直流电流流通的概率是75％。

在第三列情况下，假定对每个存储单元进行访问具有相等的概率，那末对编程产生输出“1”的存储单元的访问概率就是3/4(75％)，这是因为存在三个编程产生输出“1”的存储单元，它们是M02,M12,M32，同时，直流电流流通的概率是75％。在第四列中，假定对每个存储单元进行访问具有相等的概率，那末对编程产生输出“1”的存储单元的访问概率就是3/4(75％)，这是因为存在三个编程产生输出“1”的存储单元，它们是M03,M13,M23,同时，直流电流流通的概率是75％。

在这种中，假如对第一列到第四列的全部存储单元进行反向编程，并且在反相读出放大器SA1的输出端提供附加的反相器电路，如同图1ROM1000中采用的方式那样，那末，在第一列中直流电流流通的概率变成75％，而在第二列到第四列中就变成25％。十六个存储单元作为整体，直流电流流通的概率就是37.5％(6/16)，还有减小它的足够余地。

图11是ROM3000的电路图，这是根据本发明第三优选实施方式的半导体存储设备。图11的ROM3000中，4条字线WL0,WL1,WL2,WL3和4条位线BL0,BL1,BL2,BL3相互交叉。4条字线WL0,WL1,WL2,WL3分别连接到X译码器1的四个输出端X0,X1,X2,X3，这些输出端给定X地址。

位线BL0,BL1,BL2,BL3分别连接到NMOS晶体管C0,C1,C2,C3的源极。NMOS晶体管C0,C1,C2,C3的漏极都连接到反相读出放大器SA的输入端。NMOS晶体管C0,C1,C2,C3用作列选择器CS，反相读出放大器SA的输入端经过负载电阻R连接到电源电位VDD。

NMOS晶体管C0,C1,C2,C3的栅极分别连接到Y译码器3的输出端Y0,Y1,Y2,Y3，这些输出端给定Y地址。

由字线WL0,WL1,WL2,WL3和位线BL0组成的存储单元行称为“第一列”，这些存储单元从左边起以标注符号M00,M10,M20,M30来表示。类似地，由字线WL0,WL1,WL2,WL3和位线BL1组成的存储单元行称为“第二列”，这些存储单元从左边起以标注符号M01,M11,M21,M31来表示。由字线WL0,WL1,WL2,WL3和位线BL2组成的存储单元行称为“第三行”，这些存储单元从左边起以标注符号M02,M12,M22,M32来表示。由字线WL0,WL1,WL2,WL3和位线BL3组成的存储单元行称为“第四列”，这些存储单元从左边起以标注符号M03,M13,M23,M33来表示。

在图11的ROM3000中，反相读出放大器SA的输出端连接到“异或”电路两个输入端中的一个，“异或”电路的另一个输入端连接到三输入“或”电路OR1。

“或”电路OR1的三个输入端连接到Y译码器3的输出端Y1,Y2,Y3，给出反相/不反相的控制信号。

在图11所示的ROM30000中，存储单元M10,M20,M30,M01,M21,M31,M02,M12,M32,M03,M13,M23是断开状态存储单元。

第一种到第四种断开状态存储单元结构中的任何一种可用于ROM3000,ROM3000的一个编程特例将参照图12在下面讨论，所取的是图2中的第一种结构。

在图12的ROM3000的第一列中，存储单元M00的NMOS晶体管N1栅极连接到字线WL0(成为通/断可控的)，而其它存储单元的NMOS晶体管栅极连接到地电位GND(固定于断开状态)，如同图33基础技术ROM400的第一列。

在第二列中，存储单元M11的NMOS晶体管N6栅极连接到字线WL1(成为通/断可控的)，而其它存储单元的NMOS晶体管栅极连接到地电位GND(固定于断开状态)，第二列存储单元的编程与基础技术ROM400第二列的编程相反。

在第三列中，存储单元M22的NMOS晶体管N11栅极连接到字线WL2(成为通/断可控的)，其它存储单元的NMOS晶体管栅极连接到地电位GND(固定于断开状态)，第三列存储单元的编程和基础技术ROM400的第三列的编程相反。在第四列是存储单元M33的NMOS晶体管N16的栅极连接到字线WL3(成为通/断可控的)，其它存储单元的NMOS晶体管栅极连接到地电位GND(固定于断开状态)，第四列存储单元的编程和基础技术ROM400的第四列的编程相反。

接着讨论ROM3000的运行。当Y译码器3的输出端Y0被触发，以接通晶体管C0而起到选择器CS的作用，“或”电路OR1的输出端是“0”，这是因为Y译码器3的输出端Y1到Y3都各为“0”，从而使“异或”电路EX1不起反相器的作用，而是将反相读出放大器SA的输出直接作为输出而不反相。

当Y译码器3的输出端Y1,Y2,Y3中的一个被触发，使位线BL1,BL2,BL3中之一被选出，“或”电路OR1的输出为“1”，从而使“异或”电路EX1起反相器作用，将反相读出放大器SA1的输出进行反相后输出。

例如，当第二列的存储单元M01被选出，在源极和漏极之间无电流流通，反相读出放大器SA的输入端经过负载电阻R变为“1”，反相读出放大器SA的输出端相应地变为“0”，但因为“或”电路OR1的输出为“1”，所以“异或”电路起到反相器的作用而得到输出“1”。

当第二列的存储单元M11被选出时，在源极和漏极之间有电流流通，反相读出放大器SA的输入端变为“0”，反相读出放大器SA的输出相应地变为“1”，但因为“或”电路OR1的输出为“1”，所以“异或”电路EX1起到反相器作用而得到输出“0”，而且直流电流流通的概率是25％。

上述情况同样可应用于第三和第四列，因此第三和第四列的概率也是各为25％，结果是，十六个存储单元作为整体，直流电流流通的概率成为25％，从而保证一个很低功率消耗的运行。

虽然在图12的ROM3000中示出，当位线BL1,BL2,BL3之一被选出时，“异或”电路EX1受之输入“或”电路OR1的控制而起到反相器作用，但四条位线中取三条的这种组合可随意改变，也可采用两输入“或”电路的结构以取代三输入“或”电路OR1，使得当四条位线中的任何两条被选出时，“异或”电路EX1起到反相器的作用。

此外，如上面所讨论的，ROM3000的第二、第三和第四列是以与基础技术ROM400的相反的方式进行编程。如果ROM3000的这些列以与ROM400相同的方式编程，直流电流流通的概率将是75％，这里假设对每个存储单元的访问具有相等的概率。由于这个理由，本发明才应用于这些列以减小直流电流流通的概率。相反，由于在第一列中，当按ROM400相同方式编程时，直流电流流通的概率是25％，故不需要对第一列应用本发明。

例如，ROM3000的第一列按ROM400第一列相同的方式进行编程，这是属于不必应用本发明的情况。在直流电流流通概率不超过50％的地方并不必需应用本发明，因为对每个存储单元的访问并不是必需具有相同的概率；或者，在功率消耗的损失程度可以忽略的地方，即使直流电流流通的概率超过50％，也并不必需应用本发明。

因此，即使ROM包括多个列，而且每个列的编程使得一半以上的存储单元是通/断可控存储单元，对所有列应用本发明也并非是必需的。

如上所讨论的，作为半导体存储设备的第三优选实施方式，在ROM3000中采用3列1位数据输出。具有直流电流流通概率25％的第一列，其存储单元的编程不必反向。具有直流电流流通概率50％以上的第二列到第四列，其存储单元的编程需反向进行，相应地，当第二列到第四列中的存储单元被选出时，得到的是反向数据，即是期望数据的反向等效物。“异或”电路EX1连接到反相读出放大器SA的输出端，它将来自反相读出放大器SA的输出进行反相，使得到期望数据。有了上述结构，第三优选实施方式便能减小存储单元晶体管中直流电流流通的概率，从而保证具有低功率消耗的运行。

第四优选实施方式：

在第三优选实施方式中已经讨论，ROM3000包括三输入“或”电路OR1，它的三个输入端连接到Y译码器3的输出端Y1,Y2,Y3,通过实现一个逻辑运算以产生反相/不反相的控制信号，OR1的输出端接到“异或”电路EX1的输入端。现在参阅图13，讨论ROM4000，作为第四优选实施方式，它包括一个四输入“或”电路OR2，以取代三输入“或”电路OR1。在图13的ROM4000中，凡与图11的ROM3000相同的元件，给出相同标注符号，不再赘述。

在ROM4000中，断开状态存储单元第一到第四种结构中的任何一种都可能采用。当在ROM4000中采用第一种结构时，一个ROM4000的编程特例和图12的ROM3000的相同，这里不再给出。

在图13的ROM4000中，四输入“或”电路OR2中的三个输入端连接到Y译码器3的输出端Y1,Y2,Y3，剩下的一个输入端连接到地电位GND。在此图中，实心方块代表线间相连，空心方块代表线间不相连，这些也适用于下面的图中。

接着讨论ROM4000的运行。当Y译码器3的输出端Y0被触发时，晶体管C0接通，起列选择器CS的作用，使位线BL0被选出，也就是第一列被选出，“或”电路OR2输出为“0”，从而使“异或”电路EX1不起反相器作用，它直接输出来自反相读出放大器SA的输出而未经过反相。

相反，当Y译码器的输出端Y1,Y2,Y3中的一个被触发时，位线BL1,BL2,BL3中的一条位线被选出，“或”电路OR2的输出为“1”，从而使“异或”电路EX1起到反相器的作用，将反相读出放大器SA的输出反相后输出。

由于ROM4000的编程与前面讨论过的图11的ROM3000中的相同，所以产生减小直流电流流通概率的相同效果，以保证具有低功率消耗的运行。在ROM3000中，“或”电路OR1的输入端与Y译码器输出端Y1,Y2,Y3之间的连接是在制造过程的较早阶段进行的，即在第一线层(第一铝线)的互相连接的步骤中进行。相反，在ROM4000中，“或”电路OR2的输入端与Y译码器3输出端Y1,Y2,Y3的连接是在较后阶段进行的，即在编程的步骤中进行。

例如，从Y译码器3的输出端Y0,Y1,Y2,Y3的引线和连接地电位GND的引线在第一线层(第一铝线)中形成；从“或”电路OR2四个输入端的引线在第二线层(第二铝线)中形成，有一个绝缘层介于两层之间。“或”电路OR2的四个输入端与Y译码器3的输出端Y0到Y3之间的连接要根据第一列到第四列存储单元的编程来决定。在这种情况下，在线层之间的绝缘层上开有一个穿孔TH用于相互连接，穿孔TH充以导线材料以保证导电性。

这样，可能通过与基础技术中相同的编程步骤建立“或”电路OR2四个输入端的连接，因此，可以避免为完成本发明而增加步骤的数目和制造费用。

此外，可以肯定，“或”电路OR2的输入端连接可容易地适用于存储单元的不同程序，例如两输入可能连接到两列，或可能被连接到四列。

第五优选实施方式：

在第四优选实施方式中已经讨论过，ROM4000包括四输入“或”电路OR2，它的四个输入连接到Y译码器3的输出端Y0到Y3实现一个逻辑运算，以产生反相/不反相的控制信号，OR2的输出连接到“异或”电路EX1的输入端。现在参照图14，对第五优选实施方式的ROM5000进行讨论。ROM5000包括一个两输入“或”电路OR3，它取代了四输入的“或”电路OR2。在图14的ROM5000中，凡与图11ROM3000中相同的元件给以相同的标注符号，不再赘述。

在图14的ROM5000中，“或”电路OR3的两个输入端中的一个连接到Y译码器3的输出端Y0，另一个输入端连接到地电位GND。“或”电路OR3的输出端连接到“异或”电路EX2的两个输入端中的一个，EX2的另一个输入端连接到电源电位VDD，“异或”电路EX2的输出端连接到“异或”电路EX1的输入端。

接着讨论图14ROM5000的运行。当Y译码器3的输出端Y0被触发时，晶体管C0接通，起到列选择器CS的作用，使位线BL0被选出，也就是第一列被选出，“或”电路OR3的输出为“1”，“异或”电路EX2接收到“或”电路OR3的输出而使自己的输出变为“0”，从而“异或”电路EX1不起反相器作用，它直接输出来自反相读出放大器SA的输出而未经反相。

当Y译码器3的输出端Y1,Y2,Y3中的一个被触发，位线BL1,BL2,BL3中的一个被选出，Y译码器3的输出端Y0为“0”，从而“或”电路OR3的输出为“0”，“异或”电路EX2接收到“或”电路OR3的输出而使它自己的输出变为“1”，使“异或”电路EX1起反相器作用，将反相读出放大器SA的输出进行反相后输出。

图14示出一种结构，其中，当除第一列以外的任何一列被选出时，“异或”电路EX1起反相器作用。图15示出一种结构，其中，当除第一列和第二列外的任何一列被选出时，“异或”电路EX1起反相器作用。

在图15的ROM5000中，“或”电路OR3的两个输入端连接到Y译码器3的输出端Y0和Y1。其它结构特点和图14的相同，这里不再赘述。图15存储单元的编程与图14不同，但这里未示出。

接着讨论图15ROM5000的运行。当Y译码器3的输出端Y0被触发，使晶体管C0导通而起到选择器的作用，位线BL0被选出，也就是第一列被选出，这时“或”电路OR3的输出为“1”。“异或”电路EX2接收到来自“或”电路OR3的输出，而使自己的输出变为“0”，从而使“异或”电路EX1不起反相器作用，而是将来自反相读出放大器SA的输出不经过反相就输出去。

类似地，当Y译码器3的输出端Y1被触发，使晶体管C1导通而起到选择器作用，位线BL1被选出，也就是第二列被选出，这时“或”电路OR3的输出为“1”，“异或”电路EX2接收到来自“或”电路OR3的输出而使自己的输出变为“0”，从而使“异或”电路EX1不起反相器作用，而是将来自反相读出放大器SA的输出不经过反相就输出。

相反，当Y译码器3的输出端Y2或Y3被触发，使位线BL2或BL3被选出，Y译码器的输出端Y0和Y1都显示“0”，使“或”电路OR3输出为“0”，“异或”电路EX2接收到来自“或”电路OR3的输出而使自己的输出为“1”，从而使“异或”电路EX1起反相器作用，将来自反相读出放大器SA的输出经过反相后输出。

图15示出一种结构，其中，当除第一列和第二列外的任何一列被选出时，“异或”电路EX1起反相器作用；图16示出一种结构，其中只有当第一列被选出时，“异或”电路EX1才起反相器作用。

在图16的ROM5000中，“或”电路OR3的两个输入端之一连接到Y译码器3的输出端Y0，其它输出端连接到地电位GND。其它结构特点与图14相同，这里不再赘述。图16的存储单元的编程不同于图14，但这里未示出。

接着讨论图16ROM5000的运行。当Y译码器3的输出端Y0被触发，使晶体管C0导通起列选择器CS的作用，位线BL0被选出，也就是第一列被选出，“或”电路OR3输出为“1”。“异或”电路EX2接收到“或”电路OR3的输出，使自己的输出变为“1”，从而使“异或”电路EX1起反相器的作用，将来自反相读出放大器SA的输出经过反相后输出。

相反，当Y译码器3的输出端Y1到Y3中的一个被触发，使位线BL1到BL3中的一个被选出，Y译码器3的输出端Y0显示“0”，使“或”电路OR3的输出为“0”，“异或”电路EX2接收到来自“或”电路OR3的输出，而使自己的输出变为“0”，从而“异或”电路EX1不起反相器作用，而是将来自反相读出放大器SA的输出不经过反相就输出。

ROM5000得到与ROM4000相同的效果，即减小直流电流流通的概率以保证具有低功率消耗的运行。此外，在ROM5000中，利用两输入“或”电路OR3和“异或”电路EX2以实现一个逻辑运算的方式产生反相/不反相的控制信号，这里，虽然利用了Y译码器3的四个输出端Y0到Y3对四列进行选择，但“或”电路OR3与Y译码器3可以通过两条线进行连接，连接线数目是列数目的一半。

在列数目增加的情况下，这个结构是优越的，例如八列可利用一个四输入“或”电路作四线连接。

由于存储器的高度集成，一般来说，存储单元的间距减小，列的间距也减小，从而使“或”电路到Y译码器的连接线的布局更难。在这种情况下，这个优选实施方式能减小“或”电路到Y译码器的连接线的数目，故具有很大的优点。

另外，虽然包括NMOS晶体管的存储单元已在第一到第五优选实施方式中讨论过，但可以肯定，存储单元中也可能包括PNOS晶体管。

第六优选实施方式：

图17是ROM6000的电路图，它是根据本发明第六优选实施方式的半导体存储设备。图17的ROM6000是一个包括绝缘栅型CMOS门阵列的ROM的例子。ROM6000的存储单元分为NMOS存储单元(每个存储单元包含一个NMOS晶体管)和RMOS存储单元(每个存储单元包含一个PMOS晶体管)。

经过字线WLN0到WLN3，一个地址信号加到NMOS存储单元上，这四条字线分别与X译码器1的输出端X0到X3相接。另一方面，通过字线WLP0到WLP3，一个地址信号加到PMOS存储单元上，这四条字线分别经过反相电路IV1到IV4与X译码器1输出端；X0到X3相接，这是因为必须将地址信号反向(字线逻辑)。

一个存储单元行包括字线WLN0到WLN3、位线BL0以及NMOS晶体管，称为“第一列”；一个存储单元行包括字线WLN0到WLN3、位线BL2以及NMOS晶体管，称为“第二列”；一个存储单元行包括字线WLP0到WLP3、位线BL1以及PMOS晶体管，称为“第三列”；一个存储单元行包括字线WLP0到WLP3、位线BL3以及PMOS晶体管，称为“第四列”。

位线BL0和BL2分别连接到NMOS晶体管C0和C2的源极，晶体管C0和C2的漏极都连接到反相读出放大器SA3的输入端。

位线BL1和BL3分别连接到PMOS晶体管C1和C3的漏极，晶体管C1和C3的源极都连接到反相读出放大器SA4的输入端。

NMOS晶体管C0和C2以及PMOS晶体管C1和C3起到选择器CS的作用。反相读出放大器SA3的输入端经过负载电阻R3连接到电源电位VDD；反相读出放大器SA4的输入端经过负载电阻R4连接到地电位GND。

NMOS晶体管C0和C2的栅极分别连接到Y译码器3的输出端Y0和Y2,Y译码器给定一个Y地址。PMOS晶体管C1和C3的栅极经过反相器IV5和IV6分别连接到Y译码器3的输出端Y1和Y3。

第一列的存储单元从左边起用标注符号M00,M10,M20,M30来表示；第二列的存储单元从左边起用标注符号M02,M12,M22,M32来表示；第三列的存储单元从左边起用标注符号M01,M11,M21,M31来表示；第四列的存储单元从左边起用标注符号M03,M13,M23、M33来表示。

在图17中，反相读出放大器SA3的输出，以及反相读出放大器SA4的输出连接到选择器SL，选择器SL的输出连接到“异或”电路EX1的两个输入端中的一个。

选择器SL起着转换开关元件的作用，它只能允许反相读出放大器SA3和SA4的输出中的一个通过。选择器SL的开关操作由加在Y译码器3上的地址信号YAO所控制。

在这种情况下，NMOS存储单元连接到反相读出放大器SA3，PMOS存储单元连接到反相读出放大器SA4，因为NMOS和PMOS要求不同特性的读出放大器。

现在讨论Y译码器3的操作和选择器SL的转换开关操作。Y译码器3接收两个地址信号YA0和YA1，并输出一个信号给Y译码器输出端Y0到Y3。图18是一张真值表，表示地址信号YA0、YA1和Y译码器3输出Y0到Y3之间的关系。

从图18可见，当地址信号YA0和YA1均显示“0”，输出Y0显示“1”，其它都显示“0”；当地址信号YA0显示“1”，YA1显示“0”时，输出Y1显示“1”，其它都显示“0”；当地址信号YA0显示“0”，YA1显示“1”时，输出Y2显示“1”，其它都显示“0”；当地址信号YA0和YA1都显示“1”时，输出Y3显示“1”，其它都显示“0”。

当第一列被选出，也就是当输出Y0显示“1”，地址信号YA0显示“0”。由于第一列被选出时，要求反相读出放大器SA3的输出能通过选择器SL，于是，选择器SL转换它的信号通路使反相读出放大器SA3的输出得以通过。当第二列被选出时，也能实现同样的操作。

当第三列被选出，也就是输出Y1显示“1”，地址信号YA0显示“1”。由于第二列被选出时，要求反相读出放大器SA4的输出能通过选择器SL，于是选择器SL转换它的信号通路，使反相读出放大器SA4的输出得以通过。当第四列被选出时，也能实现同样的操作。

“异或”电路EX1的另一个输入端连接到一个三输入“与非”(NAND)电路NA的输出端，NA的三个输入端分别连接到PMOS晶体管C1和C3的栅极信号线和两输入“或非”电路NR的输出端。

“或非”电路NR的两个输入端中的一个连接到NMOS晶体管C0的栅极信号，另一个输入端连接到地电位GND。

接着讨论ROM6000的编程。在图17ROM6000的第一列中，存储单元M00的NMOS晶体管N1栅极连接到字线WLNO(成为通/断可控的)，同时，其它存储单元的NMOS晶体管栅极连接到地电位GND(固定于断开状态)。

类似地，在第二列中，存储单元M12的NMOS晶体管N6栅极连接到字线WLN1(成为通/断可控的)，同时，其它存储单元的NMOS晶体管栅极连接到地电位VDD(固定于断开状态)。

在第三列中，存储单元M21的PMOS晶体管P3栅极连接到字线WLP2(成为通/断可控的)，同时，其它存储单元的PMOS晶体管栅极连接到电源电位VDD(固定于断开状态)。

类似地，在第四列中，存储单元M33的PMOS晶体管P8栅极连接到字线WLP3(成为通/断可控的)，同时，其它存储单元的PMOS晶体管栅极连接到电源的电位VDD(固定于断开状态)。

NMOS晶体管N1到N8的源极都连接到地电位GND,NMOS晶体管N2和N3的漏极都连接到位线BL0,NMOS晶体管N5,N6,N7,N8的漏极都连接到位线BL2。

PMOS晶体管P1到P8的源极都连接到电源电位VDD,PMOS晶体管P2和P3的漏极都连接到位线BL1,PMOS晶体管P5,P6,P7,P8的漏极都连接到位线BL3。

这种连接正好利用包含绝缘栅型CMOS门阵列基本单元块体的ROM。

图19A是ROM6000存储单元的电路图，图19B是图19A的存储单元的电路设计视图，图中包括绝缘栅型CMOS门阵列的基本单元块体。图19B中，NMOS晶体管N1到N8的栅极安排在上部，PMOS晶体管P1到P8的栅极安排在下部。

源-漏区是在栅极下面的薄层表面沿着长度方向形成的，包含源-漏区的薄层是在册极下面形成的。在源-漏区上形成源极和漏极，但为简化起见而未在图上表出。

在这个图中，假如在NMOS晶体管N1的栅极下面的薄层左侧形成漏区，那末源区就在薄层的右侧形成，NMOS晶体管N5的源区也包含在这里。NMOS晶体管N1的源极和NMOS晶体管N5的源极都连接到地电位GND，同时NMOS晶体管N5的栅极也连接到地电位GND，如图19A所示，有一个接触孔CH提供给NMOS晶体管N1和N5的共同源区，同时对NMOS晶体管N5的栅极也提供一个接触孔CH，然后第一线层(第一铝线)中的一条线在两个接触孔上形成GND线。

在图19B中，NMOS晶体管N1的漏区通过接触孔CH连接到位线BL0,NMOS晶体管N1的栅极连接到第一线层(第一铝线)的线上，而第一线层的这条线连接到字线WLN0，这字线是第二线层中的穿过通孔TH的一条线。此外，其它连接也利用接触孔CH和通孔TH，这里不再讨论。

接触孔CH是在绝缘层上形成的一个开口，以便把极和半导体区连接到线上。通孔TH是在绝缘层上形成的开口，以便建立线与线之间的连接，例如第一线层(第一铝线)的线和第二线层(第二铝线)的线。在图19B中，空心方块表示接触孔，有交叉线(X)的方块表示通孔TH。

上述的集成共同线的连接正好利用包含绝缘栅型CMOS门阵列基本单元块体的ROM。

此外，由于极、半导体区与线的连接是通过接触孔CH来建立的，所以要改变这种连接只需改变接触孔CH的配置，而无需改变线层，这也是包含绝缘栅型CMOS门阵列基本单元块体的ROM的一个特有的优点。

接着讨论图17ROM6000的运行。当Y译码器3的输出端Y0被触发，使NMOS晶体管C0接通，起列选择器CS的作用，位线BL0被选出，也就是第一列被选出，反相读出放大器SA3的输出通过选择器SL加到“异或”电路EX1的两个输入端中的一个，当Y译码器3的输出端Y2被触发时，第二列被选出，实现相同的运行过程。

当第一列被选出时，Y译码器3的输出端Y0显示“1”，“或非”电路NR的输出变为“0”。另一方面，来自PMOS晶体管C1和C3的栅极信号都显示“1”，从而使“与非”电路NA的输出变为“1”，“异或”电路EX1接收到“与非”电路NA的输出而起到一个反相器的作用，它将反相读出放大器SA3的输出进行反相后输出。

当第二列被选出时，Y译码器3的输出端Y0显示“0”，“或非”电路NR的输出变为“1”，来自PMOS晶体管C1和C3栅极信号每个都显示“1”，从而使“与非”电路NA的输出变为“0”，“异或”电路EX1接收到“与非”电路NA的输出而不起反相器的作用，它将反相读出放大器SA3的输出不经过反相就直接输出。

当Y译码器3的输出端Y1被触发，使PMOS晶体管C1接通，起列选择器CS的作用，位线BL1被选出，也就是第三列被选出，反相读出放大器SA4的输出通过选择器SL，并加到“异或”电路EX1的两个输入端中的一个。当Y译码器3的输出端Y3被触发时，第四列被选出，实现相同的运行过程。

当第三列被选出时，Y译码器3的输出端Y0显示“0”，“或非”电路NR的输出变成“1”，来自PMOS晶体管C1的栅极信号显示“0”，而来自PMOS晶体管C3的栅极信号显示“1”，从而使“与非”电路NA的输出变为“1”，“异或”电路EX1因接收到“与非”电路NA的输出而起反相器作用，它将反相读出放大器SA4的输出进行反相后输出。

当第四列被选出，Y译码器3的输出端Y0显示“0”，“或非”电路NR的输出变为“1”，来自PMOS晶体管C1的栅极信号显示“1”，而来自PMOS晶体管C3的栅极信号显示“0”，从而使“与非”电路NA的输出变为“1”，“异或”电路EX1因接收到“与非”电路NA的输出而起反相器作用，它将反相读出放大器SA4的输出进行反相后输出。

图17示出一种结构，其中，当第二列被选出时，“异或”电路EX1不起反相器作用。现在在图20示出一种结构，其中，当第四列被选出时，“异或”电路EX1不起反相器作用。

在图20的ROM6000中，“与非”电路NA的三个输入端分别连接到PMOS晶体管C1有栅极信号线，电源电位VDD，以及“或非”电路NR的输出端。

“或非”电路NR的两个输入端连接到NMOS晶体管C0和C2的栅极信号线上。其它的结构特点和图17的相同，不再赘述。此外，存储单元的编程不同于图17，但图上未示出。

接着讨论图20的ROM6000的运行。当Y译码器3的输出端Y3被触发，PMOS晶体管C3接通，起列选择器CS的作用，位线BL3被选出，也就是第四列被选出，“或非”电路NR的输出变为“1”。“与非”电路NA的所有输入端中每个都显示“1”，“与非”电路NA的输出就变为“0”，“异或”电路EX1因接触收到“与非”电路NA的输出而不起反相器作用，它将反相读出放大器SA4的输出不经过反相就直接输出。

相反，当Y译码器3的输出端Y0到Y2中的一个被触发时，位线BL0到BL2中的一个被选出，“与非”电路NA的输出变为“1”，“异或”电路EX1接收到“与非”电路NA的输出而起反相器作用，它将反相读出放大器SA3或SA4的输出进行反相后输出。

图20示出一种结构，其中，当第四列被选出时，“异或”电路EX1不起反相器作用。现在在图21中示出一种结构，其中，当第一和第三列被选出时，“异或”电路EX1不起反相器作用。

在图21的ROM6000中，“与非”电路NA的三个输入端分别连接到电源电位VDD,PMOS晶体管C3的栅极信号线，以及“或非”电路NR的输出端。

“或非”电路NR的两个输入端之一连接到地电信GND，另一个输入端连接到NMOS晶体管C2的栅极信号线，其它结构上的特点和图17相同，不再赘述。此外，存储单元的编程与图17的不同，但图上未示出。

接着讨论图21的ROM6000的运行。当Y译码器3的输出Y0被触发，NMOS晶体管C0接通，起列选择CS作用，位线BL0被选出，也就是第一列被选出，“或非”电路NR的输出端变为“1”，“与非”电路NA的所有输入端每个都显示“1”，“与非”电路NA的输出端变为“0”。“异或”电路EX1接收到“与非”电路NA的输出而不起反相器作用，它将反相读出放大器SA3的输出不经过反相就直接输出。

当Y译码器3的输出端Y1被触发，使PMOS晶体管C1接通，起列选择器CS作用，位线BL1被选出，也就是第三列被选出，“或非”电路MR的输出端变为“1”，“与非”电路NA的所有输入端每个都显示“1”，而“与非”电路NA的输出变为“0”。“异或”电路EX1接收到“与非”电路NA的输出而不起反相器作用，它将反相读出放大器SA4的输出不经过反相就直接输出。

相反，当Y译码器3的输出端Y2或Y3被触发，位线BL2或BL3被选出，“与非”电路NA变为“1”。“异或”电路EX1因接收到“与非”电路NA的输出而起反相器的作用，它将反相读出放大器SA3或SA4的输出进行反相后输出。

含有绝缘栅型CMOS门阵列的ROM使直流电流流通的概率减小，以保证具有低功率消耗的运行，同时获得高度集成化。

第七优选实施方式：

如图17到图20所示的第六优选实施方式ROM6000的NMOS存储单元中，NMOS晶体管N2和N3的漏极都连接到位线BL0，同时，NMOS晶体管N5,N6,N7和N8的漏极都连接到位线BL2。在PMOS存储单元中，PMOS晶体管P2和P3的漏极都连接到位线BL1,PMOS晶体管P5,P6,P7,P8的漏极都连接到位线BL3。这样，所有晶体管的源极和漏极都连接到位线上。

ROM7000是根据本发明第七优选实施方式的半导体存储设备。图22A是ROM7000的存储单元电路图，其它的结构部分和ROM6000相同，在图中略去。

在图22A的ROM中，NMOS晶体管N2,N3,N4漏极不连接到位线BL0,NMOS晶体管N7和N8的漏极不连接到位线BL2,PMOS晶体管P1和P4的漏极不连接到位线BL1,PMOS晶体管P5和P6的漏极不连接到位线BL3。这样，有一半以上存储单元的晶体管漏极不和位线相连接。

上述漏极不和位线相连接的晶体管，它们的栅极都和地电位GND或者电源电位VDD相连接，而成为固定于断开的状态，当它们被选出时，每一个都构成一个源极和漏极之间不带直流电流的存储单元。

图22B是图22A存储单元的电路设计图，其中包含绝缘栅型CMOS门阵列的基本单元块体。

晶体管的漏极不连接到位线时，在源-漏区和位线之间就没有设置接触孔CH，如图22B所示。例如，在N沟道晶体管N2,N3的公共漏区和位线BL0之间没有设置为建立电路连接所需的接触孔CH。位线BL0是第一线层(第一铝线)的线，而第一线层是在公共漏区上面形成的。

这种晶体管构成的存储单元，当被选出时，在源漏之间是不带直流电流的。这种结构保证晶体管源和漏中电容的隔绝，由此，减小充电/放电电流以达到具有低功率消耗的运行，并且减小位线的电容以达到对存储单元的高速存取。

第八优选实施方式：

图23是ROM8000的电路图，它是根据本发明第八优选实施方式的半导体存储设备。图23的ROM8000是含有绝缘栅型CMOS门阵列的ROM的一个例子。ROM8000的存储单元分为NMOS存储单元(每个存储单元含一个NMOS晶体管)和PMOS存储单元(每个存储单元包含一个PMOS晶体管)。

字线WLN0到WLN3分别连接到X译码器1的输出端X0到X3，一个地址信号通过字线WLN0到WLN3分别加到诸NMOS存储单元上。字线WLP0到WLP3经过反相电路IV1到IV4分别连接到X译码器1的输出端X0到X3，一个地址信号通过字线WLP0到WLP3分别加到诸PMOS存储单元上，这里采用反相器电路是为了将地址信号反向(字线逻辑)。

此外，地址信号通过位线BL0N和BL1N加到NMOS存储单元，通过位线BL0P和BL1P加到PMOS存储单元。

位线BL0N和BL1N连接到NMOS晶体管C0N和C1N相应的源极上，同时，NMOS晶体管C0N,C1N的漏极都连接到反相读出放大器SA的输入端。

位线BL0P和PL1P连接到PMOS晶体管C0P和C1P相应的漏极上，同时，PMOS晶体管C0P和C1P的源极都连接到反相读出放大器SA的输入端。

NMOS晶体管C1N和PMOS晶体管C0P的栅极连接到地址信号线AL1以接收地址信号YA0；同时，NMOS晶体管CON和PMOS晶体管C1P的栅极连接到地址信号线AL2,AL2是通过反相器电路V7从地址信号线AL1引出来的。NMOS晶体管C0N、C1N和PMOS晶体管C0P、C1P用作列选择器CS。

反相读出放大器SA的输出端连接到“异或”电路EX的两个输入端中间的一个，EX的另一个输入端连接到地址信号线AL1。

由字线WLN0到WLN3、位线BLON以及NMOS晶体管组成一个存储单元行(列)；由字线WLP0到WLP3、位线BLOP以及PMOS晶体管组成一个存储行(列)，以上两个存储单元行中的NMOS晶体管和PMOS晶体管是成对地工作的，故把这两个存储单元行合在一起称为“第一列对”。由字线WLN0到WLN3、位线BL1N以及NMOS晶体管组成一个存储单元行；由字线WLP0到WLP3、位线BL1P以及PMOS晶体管组成一个存储单元行，以上两个存储单元行中的NMOS晶体管和PMOS晶体管是成对地工作的，故把这两个存储单元行合在一起称为“第二列对”。

在第一列对中，NMOS存储单元从左边起用标注符号N00,N10,N20,N30来表示，PMOS存储单元从左边起用标注符号P00,P10,P20,P30来表示。在第二列对中，NMOS存储单元从左边起用标注符号N01,N11,N21,N31来表示，PMOS存储单元从左边起用标注符号P01,P11,P21,P31来表示。

接着，将讨论ROM8000的编程，在图23ROM8000的第一列对中，存储单元N00的NMOS晶体管N1栅极连接到地电位(固定于断开状态)，其它NMOS存储单元的NMOS晶体管栅极连接到字线(成为通/断可控的)。存储单元P00的PMOS晶体管P1栅极连接到字线WLP0(成为通/断可控的)，其它PMOS存储单元的PMOS晶体管栅极连接到电源电位VOD(固定于断开状态)。

在第二列对中，存储单元N11的NMOS晶体管N6栅极连接到地电位GND(固定于断开状态)，其它NMOS存储单元的NMOS晶体管栅极连接到字线(成为通/断可控的)。存储P11的PMOS晶体管P6栅极连接到字线WLP1(成为通/断可控的)，其它PMOS存储单元的PMOS晶体管栅极连接到电源电位VDD(固定于断开状态)。

NMOS晶体管N1到N8的源极都连接到地电位GND,NMOS晶体管N2和N3的漏极连接到位线BLON,NMOS晶体管N5和N6的漏极都连接到位线BL1N,NMOS晶体管N7和N8的漏极也都连接到位线BL1N。

PMOS晶体管P1到P8的源极都连接到电源电位VDD,PMOS晶体管P2和P3的漏极都不连接到位线BLOP。PMOS晶体管P5和P6的漏极都连接到位线BL1P,PMOS晶体管P7和P8的漏极都不连接到位线BL1P。

接着，将讨论图23ROM8000的运行。当地址信号YA0显示“0”，NMOS晶体管CON和PMOS晶体管COP起列选择器CS的作用，接通位线BLON和BLOP，也即选择第一列对。

例如，假定存储单元N00和P00被选出，PMOS晶体管P1有直流电流，但NMOS晶体管N1没有，从而使反相读出放大器SA的输入端变成电源电位VDD，也就是“1”，它的输出变成“0”。

假定存储单元N10和P10被选出，NMOS晶体管N2有直流电流，但PMOS晶体管P2没有，从而使反相读出放大器SA的输入变成地电位，也就是“0”，它的输出变为“1”。

由于地址信号YA0显示“0”，“异或”电路EX不起反相器作用，它将来自反相读出放大器SA的输出不经过反相就输出。这样，输出的第列对的数据没有什么变化。

另一方面，当地址信号YA0显示“1”,NMOS晶体管C1N和PMOS晶体管C1P起列选择器CS的作用而接通，选择位线BL1N和BL1P，也就是选择了第二列对。

例如，假定存储单元N01和P01被选出，NMOS晶体管N5中有直流电流，但PMOS晶体管P5中没有，从而使反相读出放大器SA的输入变为“0”，输出变为“1”。

由于地址信号YA0显示“1”，“异或”电路EX起反相器作用，将来自反相读出放大器SA的输出进行反相后输出。这样，第二列对中的数据经过反相后输出。

图23说明当第二列对被选出时，“异或”电路EX起反相器作用的情况。假如“异或”电路EX的另一个输入端连接到地址信号线AL2，当第一列对被选出时，“异或”电路EX起反相器作用。

此外，假如“异或”电路EX的另一个输入端连接到电源电位VDD，“异或”电路不论是在第一列对被选出的情况，还是在第二列对被选出的情况，都将起反相器作用。假如“异或”电路的另一输入端连接到地电位GND，则不论在第一列对被送出或第二列对被选出，“异或”电路将都不起反相器作用。

图24A是ROM8000的存储单元电路图，图24B是图24A的存储单元电路设计视图，其中包含绝缘栅型CMOS门阵列的基本单元块体。

如同图22A的ROM7000，每个晶体管凡是它的漏极不连接到位线的，那末它所构成的存储单元在被选出时，它的源和漏之间没有直流电流。不与位线相连的NMOS晶体管的数目以及不与位线相连的PMOS晶体管的数目差不多和ROM7000中的数目相同。在ROM8000中，与NMOS晶体管相比较，连接到位线的PMOS晶体管的数目要少一些。

以上所述引起在NMOS晶体管和PMOS晶体管之间电流负载能力差别，换句话说，当在NMOS和PMOS晶体管中产生相同数量的电流时，PMOS晶体管比起NMOS晶体管来要求有更大的源-漏容量。一个最近提出的要求是，NMOS晶体管和PMOS晶体管应有相同的运行性能，为的是在上升或下降时得到相同的特性。为此，PMOS晶体管的源一漏容量大于NMOS晶体管容量的CMOS门阵列的基本单元块体已制造出来，图24B是利用了这种CMOS门阵列基本单元块体的电路设计视图。

在图24B中，为了表明PMOS晶体管的源-漏容量较大，将PMOS晶体管的栅极画得大一些。

在这种情况下，产生的问题是，由于PMOS晶体管源-漏容量较大，用于PMOS存储单元的位线的电容增加。位线电容的增加引起功率消耗的增加以及存储单元存取速度的降低。

有一种结构，其中“异或”电路EX的一个不接反相读出放大器SA的输入端上所作的连接使得能减小漏极接位线的PMOS晶体管的数目，第八优选实施方式的半导体存储单元就能抑制PMOS存储单元的位线电容的增加，还能抑制位线对的电容的增加。这里所说的位线对是由NMOS存储单元的一条位线和PMOS存储单元的一条位线所组成的。从而，保证具有低功率消耗的运行和对存储单元的高速存取。

改进：

第一到第八优选实施方式是在对存储单元的访问具有相等概率的条件下进行讨论的，可能有这样一种情况，对存储单元的访问的概率随存储单元而有所不同。

例如，在第一列中，即使仅有一个存储单元当被选出时带有直流电流，假如当存储元件以期望数据编程时而并未反向时，对这个存储元件的访问概率大于50％，那末有必要对这个存储单元进行反向编程。为此，当存储单元用期望数据编程而不反向时，通过逻辑模拟提前对存储单元的访问概率进行计算。如果算出在整个列中直流电流流通的概率大于50％，那末就需要对这个列的存储单元进行反向编程。

这样，即使被访问的概率随存储元件而变化，同样有可能减小晶体管中的直流流通，因而削减功率消耗的效果可以达到。

对本发明已作了详细的展示和描述，前面的描述是全面的说明而不是限制性的。因此产生大量的修改和变化，而不离开本发明的范围是可以理解的。

Claims (19)

1．一种半导体存储设备，它包括：

多个列，每列包含一个具有多个存储单元的阵列；以及

一个输出部分，它连接到所述的多个列，

所述多个存储单元包含至少一个通/断可控存储单元和至少一个断开状态存储单元；

通过有选择地安排所述至少一个通/断可控存储单元和所述至少一个断开状态存储单元，用期望数据对所述多个存储单元进行编程，所述期望数据包括当用所述期望数据他们本身进行编程时，所述半导体存储设备的功率增加的概率；

其特征在于，所述半导体存储设备还包括至少一个数据反相装置，它连接到所述多个列中的若干列，用于把从所述输出部分输出的数据进行反相。

2．根据权利要求1的半导体存储设备，其特征在于，

所述期望数据包含这样的数据使得以下成立：当所述多个列中的所述若干列用所述的期望数据本身进行编程，在所述若干列的每一列中，一半以上的所述多个存储单元成为所述的通/断可控存储单元；以及

所述多个列中的所述若干列用所述期望数据的反向数据进行编程，使得在所述若干列中的每一列中，一半以上的所述多个存储单元成为所述的断开状态存储单元。

3．根据权利要求1的半导体存储设备，其特征在于，

所述期望数据包含这样的数据使得以下成立：当所述多个列中的所述若干列用所述的期望数据本身进行编程，在所述若干列的每一列中，对所述通/断可控存储单元进行访问的概率大于50％；以及

所述多个列中的所述若干列用所述期望数据的反向数据进行编程，从而在所述若干列的每一列中，对所述断开状态存储单元进行访问的概率大于50％。

4．根据权利要求1的半导体存储设备，其特征在于，

所述数据反相装置是一个反相器电路。

5．根据权利要求1的半导体存储设备，还包括：

多个列选择装置，它分别设置于所述输出部分和所述多个列之间，用于根据外加的列选择信号决定所述各个列是否被选出；

其中仅当在所述若干列被选出时，所述数据反相装置对从所述输出部分输出的数据进行反相。

6．根据权利要求5的半导体存储设备，其特征在于，

所述数据反相装置是一个两输入“异或”电路，它的一个输入端连接所述输出部分，同时，另一个输入端被给予所述列选择信号。

7．根据权利求5的半导体存储设备，其特征在于，

所述数据反相装置包含列识别装置，它用于根据所述列选择信号判断所述若干列是否被选出；

所述列识别装置是一个组合逻辑电路，它具有与所述若干列数目一样多的输入端；

加到所述若干列的所述列选择装置上的所述列选择信号连接到所述组合逻辑电路的所述输入端；以及

用于控制所述数据反相装置的一控制信号被输出，用来对所述数据进行反相，这些所述数据是当所述若干列被选出时来自所述输出部分。

8．根据权利要求7的半导体存储设备，其特征在于，

所述组合逻辑电路是一个“或”电路，它具有与所述若干列数目相同的输入端。

9．根据权利要求5的半导体存储设备，其特征在于，

所述数据反相装置包含列识别装置，它用于根据所述列选择信号判断所述若干列是否被选出；

所述列识别装置是一个组合逻辑电路，它具有与所述若干列数目一样多的输入端；

加到所述若干列的所述列选择装置上的所述列选择信号连接到所述组合逻辑电路的一个所述输入端；

所述组合逻辑电路的其它没有收到所述列选择信号的输入端被固定在一个规定的逻辑上；以及，

用于控制所述数据反相装置的控制信号被输出，用来对所述数据进行反相，这些所述数据是当所述若干列被选出时，来自所述输出部分。

10．根据权利要求9的半导体存储设备，其特征在于，

所述组合逻辑电路是一个“或”电路，它具有与所述多个列数目相同的输入端。

11．根据权利要求5的半导体存储设备，其特征在于，

所述数据反相装置包含列识别装置，它用于根据所述列选择信号判断所述若干列是否被选出；

所述列识别装置是一组合逻辑电路，它具有所述多个列数目一半的输入端；并且

用于控制所述数据反相装置的控制信号被输出，用来对所述数据进行反相，这些所述数据是当所述若干列被选出时，来自所述输出部分，用以下方法：

加到所述多个列(而不是所述若干列)的所述列选择装置上的所述列选择信号连接到所述组合逻辑电路的所述输入端，所述组合逻辑电路的其它不接收所述列选择信号的输入端被固定在规定的逻辑上，或者：

加到所述若干列的所述列选择装置上的所述列选择信号连接到所述组合逻辑电路的所述输入端，所述组合逻辑电路的其它不接收所述列选择信号的输入端被固定在规定的逻辑上。

12．根据权利要求11的半导体存储设备，其特征在于，

所述组合逻辑电路包含：一个“或”电路，它具有的输入端数目等于所述多个列数目的一半；一个两输入“异或”电路，其中一个输入端连接到所述“或”电路的输出端，另一个输入端固定于规定的逻辑。

13．根据权利要求1的半导体存储设备，其特征在于，

所述至少一个断开状态存储单元以及所述至少一个通/断可控存储单元具有晶体管，以及

所述晶体管的导电类型是相同的。

14．根据权利要求5的半导体存储设备，其特征在于，

所述至少一个断开状态存储单元以及所述至少一个通/断可控存储单元具有晶体管，

其中所述晶体管包含N沟道晶体管和P沟道晶体管；以及

所述多个列的每个列中包含相同的所述导电类型晶体管。

15．一个半导体存储设备，包括：

至少一个列对，它包含两个列：第一列含有一个多个存储单元的阵列，每个存储单元具有一个N沟道晶体管；第二列含有一个多个存储单元的阵列，每个存储单元具有一个P沟道晶体管；以及

一个输出部分，它连接到所述列对；

其中，所述第一列和所述第二列是被联锁地选择的，并且在所述第一列和所述第二列中，所述多个存储单元用期望数据编程，在编程中，所述第一列中的和所述第二列中的相同X地址的所述存储元件中把所述N沟道晶体管和所述P沟道晶体管连接起来，使得这些晶体管中一个可能是通/断可控的，而另一个则可能是固定于断开状态的；以及

其中，当用所述期望数据本身进行编程时，在所述第二列中的一半以上的所述P沟道晶体管是通/断可控的，所述多个存储单元用与所述期望数据相反的反向数据编程，使得所述第一列中，一半以上的所述N沟道晶体管是通/断可控的，所述期望数据包括当用所述期望数据它们本身进行编程时，所述半导体存储设备的功率增强的概率；

其特征在于，所述半导体存储设备还包括数据反相装置，它用于把来自所述输出部分的输出的所述反向数据进行反相。

16．根据权利要求15的半导体存储设备，其特征在于，

所述至少一个列对包含多个列对；所述列对的每一个用所述期望数据或用所述反向数据进行编程，以及

仅当用所述反向数据编程的一个列对被选出时，所述数据反向装置才将所述反向数据进行反相。

17．根据权利要求15的半导体存储设备，其特征在于，

所述固定在断开状态的晶体管中的每一个具有一个控制电极，这个控制电极不连接到字线，而连接到给定的电位，以使所述晶体管经常保持在断开状态。

18．根据权利要求15的半导体存储设备，其特征在于，

所述固定于断开状态的晶体管中的每一个具有一个控制电极，这个控制电极不连接到字线，而连接到给定的电位，以使所述晶体管经常保持在断开状态，并且有两个主电极，它们中没有一个连接到位线。

19．根据权利要求18的半导体存储设备，其特征在于，

所述N沟道晶体管是构成CMOS门阵列基本单元块体的NMOS晶体管；以及

所述P沟道晶体管是构成CMOS门阵列基本单元块体的PMOS晶体管。

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