CN1677570A - 写入多值数据的非易失性半导体存储装置 - Google Patents
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Abstract
在本发明的非易失性半导体存储装置中，存储器阵列的存储器单元存储2比特。存储器阵列用读出放大器在校验时输出2比特。页缓存器的各2比特存储向对应的存储单元写入的写入目标值。屏蔽缓存器的各比特存储确定对对应的存储器单元的处理的值。写入驱动器在与选择出的存储器单元对应的屏蔽缓存器内的比特为“0”时施加写入脉冲。校验电路对从存储器阵列用读出放大器输出的2比特和页缓存器内的对应的2比特进行比较，在比较结果是一致时，如果对应的屏蔽缓存器内的比特为“0”，则改写为“1”。
Description
技术领域
本发明涉及非易失性半导体存储装置，特别涉及非易失性半导体存储装置的多值写入技术。
背景技术
近年来，非易失的能够存储数据的闪速(flash)存储器等非易失性存储装置成为主流。为了确认是否正常地进行了闪速存储器等非易失性存储装置的写入，要进行校验动作。
例如，在特开2001-312890号公报中，记载了以下的校验动作。即，与一个比特线对应地连接一个页缓存器P/B。各页缓存器P/B对与选择出的存储器单元对应的程序数据进行锁存。多个页缓存器P/B经由列门(column gate)与读出/写入电路内的读出放大器(senseamplifier)S/A0连接。在校验读出时，使用用于通常数据读出的读出放大器进行选择出的列的读出数据的检测。通过读出放大器S/A0检测出的读出数据，即校验读出结果被转送到选择出的列的页缓存器P/B。根据该校验读出结果，改写页缓存器P/B内的程序数据。
但是，在向一个存储器单元晶体管写入多值的情况下，在为了确定存储器单元的阈值是否位于希望的范围内，而需要进行下裾(lowerfoot)校验和上裾(upper foot)校验的2次校验时，由于根据一次的校验读出结果改写页缓存器内的程序数据，所以无法进行第二次的校验。
发明内容
本发明的目的在于：提供一种在向非易失性存储器单元晶体管写入多值时能够适当地进行校验的非易失性半导体存储装置。
本发明的一个方面的非易失性半导体存储装置具备：以多个行列状地配置了各自与阈值电压对应地存储N比特的逻辑值的非易失性的存储器单元晶体管的存储器阵列(array)；在下裾校验时，通过根据下裾校验用的阈值电压的区分，分2部分检测地N次检查选择出的存储器单元的阈值电压的范围，来输出N比特的逻辑值，在上裾校验时，通过根据上裾校验用的阈值电压的区分，分2部分检测地N次检查选择出的存储器单元的阈值电压的范围，来输出N比特的逻辑值的存储器阵列用读出放大器；各N比特存储向对应的存储器单元写入的目标值的第1缓存器；各N比特存储确定了对对应的存储器单元的处理的值的第2缓存器；在与选择出的存储器单元对应的第2缓存器内的比特表示第1值时，选择写入脉冲的施加的写入驱动器；对从存储器阵列用读出放大器输出的N比特的逻辑值、第1缓存器内的对应的N比特的写入目标值进行比较，在比较结果一致时输出表示校验成功的信号，在比较结果不一致时输出表示校验失败的信号的校验电路，其中校验电路在判断出比较结果一致的情况下，在与选择出的存储器单元对应的第2缓存器内的比特表示第1值时，将比特改写为第2值。
根据本发明的一个方面的非易失性半导体存储装置，在向非易失性存储器单元晶体管写入多值时，能够适当地进行校验。
通过以下的与附图相关联的对本发明的详细说明，能够了解本发明的上述以及其他目的、特征、方面和优点。
附图说明
图1是展示SLC的存储器单元的阈值电压Vth的分布的图。
图2是展示存储器单元为SLC的闪速存储器的写入时序的流程图。
图3是展示存储器单元为SLC的闪速存储器的写入时序中的页缓存器内的与选择出的存储器单元对应的比特的存储值的推移的图。
图4是展示实施例1的存储器单元为MLC的非易失性半导体存储装置的结构的框图。
图5是展示MLC的存储器单元的阈值电压Vth的分布的图。
图6是展示通过虚拟(dummy)校验而根据存储在存储器单元中的值和从外部提供的写入目标值生成的新的写入目标值的图。
图7是展示校验电路17的详细结构的图。
图8是展示实施例1中的写入时序的流程图。
图9A和图9B是展示写入时序中的页缓存器阵列11和屏蔽(mask)缓存器阵列12内的与选择出的存储器单元对应的比特的存储值的推移的图。
图10是展示实施例2的非易失性半导体存储装置的结构的框图。
图11是展示校验电路54的详细结构的图。
图12是展示实施例2中的写入时序的流程图。
图13是展示下裾校验的定时时序的图。
图14是展示脉冲检查校验的定时时序的图。
图15是展示00数据转送的定时时序的图。
图16是展示11数据转送的定时时序的图。
图17是展示虚拟校验的定时时序的图。
图18是展示屏蔽缓存器数据转送的定时时序的图。
图19是展示闪速成对页缓存器转送的定时时序的图。
图20是展示闪速成对页缓存器反转转送的定时时序的图。
具体实施方式
以下，使用附图说明本发明的实施例。
[实施例1]
本实施例涉及具有屏蔽缓存器和页缓存器的非易失性半导体存储装置。
首先，在说明本实施例的非易失性半导体存储装置之前，说明闪速存储器单元。
闪速存储器单元由具有浮置栅(floating gate)、控制栅、源极和漏极的晶体管构成。控制栅与用于选择存储器单元的字线WL连接。源极和漏极分别与源极线SL和比特线BL连接。
通过施加写入脉冲，而利用通道加热电子(CHE)向浮置栅注入电子使阈值电压上升，来向闪速存储器单元写入数据。
通过预先对比特线进行预充电，对与控制栅结合的字线进行能够提供一定电压的规定时间存储器放电，由此检测流过比特线的电流的大小，从而从闪速存储器单元中读出数据。
(存储器单元是SLC的闪速存储器)
图1展示了SLC(Single Level Cell)的闪速存储器单元的阈值电压Vth的分布。在该图中，横轴表示度数(存储器单元的个数)。如该图所示，对于每个存储器单元，阈值电压是离散的。因此，考虑到这样的离散，可以使逻辑值与各个存储器单元所具有的阈值电压对应。即，使阈值电压属于大于等于“0”下裾的范围内的存储器单元与逻辑值“0”对应，使阈值电压属于大于等于“1”下裾并且小于等于“1”上裾的范围内的存储器单元与逻辑值“1”对应。因此，在存储器单元中，与阈值电压对应地存储“0”或“1”的2值数据。
(存储器单元是SLC的闪速存储器的写入时序)
图2是展示存储器单元是SLC的闪速存储器的写入时序的流程图。
在步骤S101中，向存储器单元晶体管的栅极施加规定电压的规定脉冲宽度的写入脉冲。
在步骤S102中，进行存储器单元的阈值电压Vth的下裾校验。即，判断存储器单元的阈值电压Vth是否大于等于“0”下裾电平(＝V_0L)。具体地说，向存储器单元提供校验用栅极电压，在这时流过存储器单元的电流值Im小于等于在“0”下裾电平下流过的电流值Is时，判断为阈值电压Vth大于等于“0”下裾电平，在电流值Im超过电流值Is时，判断为阈值电压Vth小于“0”下裾电平。
通过反复进行步骤S101和步骤S102，来增加写入脉冲的施加次数，增加存储器单元的阈值电压Vth。然后，针对增加的阈值电压Vth，进行下裾校验。
然后，在步骤S102中，在阈值电压Vth大于等于“0”下裾电平(V_0L)时，结束对该存储器单元的写入。
(存储器单元是SLC的闪速存储器的页缓存器)
图3是展示存储器单元是SLC的闪速存储器的写入时序中的页缓存器内的与选择出的存储器单元对应的比特的存储值的推移的图。
如该图所示，页缓存器的各比特存储用来确定是否向对应的存储器单元施加写入脉冲的脉冲施加指示值。在脉冲施加指示值为“0”时，施加写入脉冲，在脉冲施加指示值为“1”时，不施加写入脉冲。
从外部提供页缓存器的各比特的脉冲施加指示值的初始值。向脉冲施加指示值为“0”的存储器单元施加写入脉冲，存储器单元的阈值Vth上升。在某存储器单元的阈值Vth大于等于“0”下裾电平(V 0L)时，结束对该存储器单元的写入，将页缓存器内的与该存储器单元对应的比特的脉冲施加指示值改写为“1”。
最终，在页缓存器内的所有比特的脉冲施加指示值成为“1”时，结束对闪速存储器的写入。
(实施例1的非易失性半导体存储装置)
图4是展示实施例1的存储器单元为MLC的非易失性半导体存储装置100的结构的框图。参照该图，该非易失性半导体存储装置100具备存储器阵列21、写入驱动器和32比特到64比特转换电路19、存储器阵列用读出放大器20、页缓存器和外围电路组24、屏蔽缓存器和外围电路组25、校验电路17、页缓存器/屏蔽缓存器用控制电路18、CPU26、CUI27、OSC28。
OSC28生成内部时钟信号ICLK。
CPU26接受来自OSC28的内部时钟信号ICLK，进行非易失性半导体存储装置的整体控制。
CUI27接受从外部提供的数据信号，并分配给内部的各构成要素。
存储器阵列21包含配置为行列状的多个闪速存储器用的存储器单元晶体管。各存储器单元晶体管是MLC(Multi Level Cell)。
图5展示了MLC的存储器单元的阈值电压Vth的分布。在该图中，横轴表示度数(存储器单元的个数)。如该图所示，对于每个存储器单元，阈值电压是离散的。因此，考虑到这样的离散，可以使逻辑值与各个存储器单元所具有的阈值电压对应。即，使阈值电压Vth属于大于等于“11”下裾(V_11L)并且小于等于“11”上裾(V_11H)的范围内的存储器单元与逻辑值“11”对应，使阈值电压Vth属于大于等于“10”下裾(V_10L)并且小于等于“10”上裾(V_10H)的范围内的存储器单元与逻辑值“10”对应，使阈值电压Vth属于大于等于“01”下裾(V_01L)并且小于等于“01”上裾(V_01H)的范围内的存储器单元与逻辑值“01”对应，使阈值电压Vth属于大于等于“00”下裾(V_00L)的范围内的存储器单元与逻辑值“00”对应。因此，在存储器单元中，与阈值电压Vth对应地存储“11”、“10”、“01”或“00”的4值数据。
存储器阵列21的存储器单元通过未图示的地址解码器，选择32个列。
存储器阵列用读出放大器20检查选择出的32个存储器单元的阈值，串行地输出第1读出数据(sense data)和第2读出数据。在下裾校验时，通过根据下裾校验用阈值电压的区分，分2部分检测地2次检查选择出的32个存储器单元各自的阈值电压的范围，来输出2比特的逻辑值(第1读出数据和第2读出数据)，在上裾校验时，通过根据上裾校验用的阈值电压的区分，分2部分检测地2次检查选择出的32个存储器单元各自的阈值电压的范围，来串行地输出2比特的逻辑值(第1读出数据和第2读出数据)。
页缓存器和外围电路组24具备页缓存器阵列11、Y栅极22、页缓存器用读出放大器和写入驱动器13、64比特到32比特转换电路15。
页缓存器阵列11由各单元保存2值(0或1)的SRAM(静态随机访问存储器)构成。页缓存器阵列11的各单元保存对应的存储器阵列21的存储器单元的高位比特的写入目标值或低位比特的写入目标值。
Y栅极22将与存储器阵列21的选择出的32个存储器单元对应的页缓存器阵列11的64个单元、页缓存器用读出放大器和写入驱动器13连接起来。
页缓存器用读出放大器和写入驱动器13对经由Y栅极22从页缓存器阵列11的64个单元输出的64比特的数据进行放大，并发送到64比特到32比特转换电路15。另外，页缓存器用读出放大器和写入驱动器13经由Y栅极22将从64比特到32比特转换电路15输出的64比特的数据写入到页缓存器阵列11的64个单元中。
64比特到32比特转换电路15分2次每次32比特地将从页缓存器用读出放大器和写入驱动器13输出的64比特的数据输出到校验电路17。另外，64比特到32比特转换电路15每次从校验电路17接受32比特的数据，每2次接受64比特的数据，并输出到页缓存器用读出放大器和写入驱动器13。
屏蔽缓存器和外围电路组25具备屏蔽缓存器阵列12、Y栅极23、屏蔽缓存器用读出放大器和写入驱动器14、32比特到16比特转换电路16。
屏蔽缓存器阵列12的各单元由各单元保存2值(0或1)的SRAM构成。屏蔽缓存器阵列12的各单元保存与对应的存储器单元对应的脉冲施加指示值。
Y栅极23将与存储器阵列21的选择出的32个存储器单元对应的屏蔽缓存器阵列12的32个单元、屏蔽缓存器用读出放大器和写入驱动器14连接起来。
屏蔽缓存器用读出放大器和写入驱动器14对经由Y栅极23从屏蔽缓存器阵列12的32个单元输出的32比特的数据进行放大，并发送到32比特到16比特转换电路16。另外，屏蔽缓存器用读出放大器和写入驱动器14经由Y栅极23将从32比特到16比特转换电路16输出的32比特的数据写入到屏蔽缓存器阵列12的32个单元中。
32比特到16比特转换电路16分2次每次16比特地将从屏蔽缓存器用读出放大器和写入驱动器14输出的32比特的数据输出到校验电路17。另外，32比特到16比特转换电路16每次从校验电路17接受16比特的数据，每2次接受32比特的数据，并输出到屏蔽缓存器用读出放大器和写入驱动器14。
写入驱动器和32比特到64比特转换电路19的32比特到64比特转换电路每2次从屏蔽缓存器读出放大器14接受32比特的数据，并作为64比特的数据发送到写入驱动器。这样将32比特的数据转换为64比特的数据是为了在向存储器阵列21进行写入时，选择作为2次读出的对象的64个存储器单元，而谋求写入的高速化。写入驱动器和32比特到64比特转换电路19的写入驱动器在表示脉冲施加指示值的各比特的数据为“0”时，向存储器阵列21的选择出的存储器单元，施加在未图示的电压控制电路中生成的写入脉冲。
页缓存器/屏蔽缓冲器用控制电路18控制校验电路17。
校验电路17在上裾校验和下裾校验的基础上，还进行虚拟校验。
虚拟校验就是根据存储在存储器阵列21的存储器单元中的逻辑值、从外部向页缓存器阵列提供的写入目标值，生成新的写入目标值，并将新的写入目标值转送到页缓存器阵列。
图6展示了通过虚拟校验根据存储在存储器单元中的逻辑值和从外部提供的写入目标值生成的新的写入目标值。如该图所示，新的写入目标值是存储在存储器单元中的逻辑值和从外部提供的写入目标值的逻辑与。这样采用逻辑与(AND运算)是由于以下的理由。
首先，在存储在存储器单元中的逻辑值为“0”，从外部提供的写入目标值为“0”时，存储器单元的逻辑值不需要变更而保持现状，因此新的写入目标值是从外部提供的写入目标值“0”。
另外，在存储在存储器单元中的逻辑值为“1”，从外部提供的写入目标值为“1”时，存储器单元的逻辑值不需要变更而保持现状，因此新的写入目标值是从外部提供的写入目标值“1”。
另一方面，在存储在存储器单元中的逻辑值为“1”，从外部提供的写入目标值为“0”时，可以通过施加写入脉冲来提高存储器单元的阈值，能够将存储器单元的逻辑值从“1”变更为“0”。因此，新的写入目标值是从外部提供的写入目标值“0”。
另一方面，在存储在存储器单元中的逻辑值为“0”，从外部提供的写入目标值为“1”时，可以通过施加写入脉冲来降低存储器单元的阈值，能够将存储器单元的逻辑值从“0”变更为“1”。因此，新的写入目标值是存储在存储器单元中的现状的逻辑值“0”。
图7展示了校验电路17的详细结构。参照该图，该校验电路17具备锁存部件31、EXNOR部件32、目标单元数据生成部件33、2比特比较部件34、校验判断部件35。
锁存部件31对以下数据进行锁存：从存储器阵列用读出放大器20发送出的32比特的第1读出数据；从存储器阵列用读出放大器20发送出的32比特的第2读出数据；从页缓存器阵列11发送出的32比特的高位比特的写入目标值；从页缓存器阵列11发送出的32比特的低位比特的写入目标值；从屏蔽缓存器阵列12发送出的32比特的脉冲施加指示值。
EXNOR部件32针对32比特中的各比特，如果从锁存部件31输出的第1读出数据、从锁存部件31输出的高位比特的写入目标值一致，则向第1比特输出“1”，如果不一致，则向第1比特输出“0”。另外，EXNOR部件32针对32比特中的各比特，如果从锁存部件31输出的第2读出数据、从锁存部件31输出的低位比特的写入目标值一致，则向第2比特输出“1”，如果不一致，则向第2比特输出“0”。
2比特比较部件34针对32比特中的各比特，在第1读出数据和高位比特的写入目标值一致，并且第2读出数据和低位比特的写入目标值一致时，或者在脉冲施加指示值为“1”时，输出“1”。该输出通过选择器S2分2次每次16比特地发送到屏蔽缓存器阵列12的对应的比特中。
校验判断部件35只在2比特比较部件34输出的32比特的数据都是“1”时，输出表示校验通过的校验判断信号DIHVPASS。
目标单元数据生成部件33针对32比特中的各比特，计算出从锁存部件31输出的第1读出数据、从锁存部件31输出的高位比特的写入目标值的逻辑与。该逻辑与被发送到页缓存器阵列11的对应的比特中。另外，目标单元数据生成部件33针对32比特中的各比特，计算出从锁存部件31输出的第2读出数据、从锁存部件31输出的低位比特的写入目标值的逻辑与。该逻辑与被发送到页缓存器阵列11的对应的比特中。
(写入时序)
接着，说明本实施例的非易失性半导体存储装置的写入时序。图8是展示实施例1的写入时序的流程图。
参照该图，在步骤S201中，经由Y栅极23、屏蔽缓存器用读出放大器部件14和写入数据总线WDATA，将屏蔽缓存器阵列12的与选择出的32个存储器单元对应的32比特的脉冲施加指示值发送到写入驱动器和32比特到64比特转换电路19。写入驱动器和32比特到64比特转换电路的写入驱动器部件向与脉冲施加指示值为“0”的比特对应的存储器单元施加在未图示的电压控制电路中生成的写入脉冲。
在步骤S202中，如下那样进行选择出的32个存储器单元的阈值电压Vth的下裾校验。
首先，判断阈值电压Vth是否大于等于“01”下裾电平(＝V_01L)。具体地说，存储器阵列用读出放大器20检测出在向各存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否小于等于在阈值电压Vth为“01”下裾电平(＝V_01L)时流过的电流值Is(＝I_01L)。存储器阵列用读出放大器20作为第1读出数据，通过读出数据总线RDATA，在电流量Im小于等于电流值Is时向校验电路17输出“0”，在电流量Im超过电流值Is时向校验电路17输出“1”。
在电流量Im小于等于电流值Is时，进而判别阈值电压Vth是否大于等于“00”下裾电平(＝V_00L)。具体地说，存储器阵列用读出放大器20检测出在向存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否小于等于在阈值电压Vth为“00”下裾电平(＝V_00L)时流过的电流值Is(＝I_00L)。存储器阵列用读出放大器20作为第2读出数据，通过读出数据总线RDATA，在电流量Im小于等于电流值Is时向校验电路17输出“0”，在电流量Im超过电流值Is时向校验电路17输出“1”。
另一方面，在电流量Im超过电流值Is时，判别阈值电压Vth是否大于等于“10”下裾电平(＝V_10L)。具体地说，存储器阵列用读出放大器20检测出在向存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否小于等于在阈值电压Vth为“10”下裾电平(＝V_10L)时流过的电流值Is(＝I_10L)。存储器阵列用读出放大器20作为第2读出数据，通过读出数据总线RDATA，在电流量Im小于等于电流值Is时向校验电路17输出“0”，在电流量Im超过电流值Is时向校验电路17输出“1”。
另一方面，经由Y栅极22和页缓存器用读出放大器13，将保存在页缓存器阵列11中的选择出的32个存储器单元的高位和低位比特的写入目标值发送到64比特到32比特转换电路15。
64比特到32比特转换电路15首先将32比特的高位比特的写入目标值发送到校验电路17。校验电路17针对每个比特，检查第1读出数据和高位比特的写入目标值是否一致。接着，64比特到32比特转换电路15将32比特的低位比特的写入目标值发送到校验电路17。校验电路17针对各比特，检查第2读出数据和低位比特的写入目标值是否一致。
校验电路17针对第1读出数据和高位比特的写入目标值一致，并且第2读出数据和低位比特的写入目标值一致的比特，将屏蔽缓存器阵列12内的对应的比特设置为“1”。
校验电路17针对所有32比特，在第1读出数据和高位比特的写入目标值一致，并且第2读出数据和低位比特的写入目标值一致时，向CPU26发送表示下裾校验通过(成功)的校验判断信号DIHVPASS，CPU26转移到步骤203的处理。另一方面，校验电路17针对所有32比特，在不一致时，向CPU26发送表示下裾校验失败的校验判断信号DIHVPASS，CPU26重复进行步骤S201和步骤S202。
在步骤S203中，如下那样进行选择出的32个存储器单元的阈值电压Vth的上裾校验。
首先，判断阈值电压Vth是否小于等于“10”上裾电平(＝V_10H)。具体地说，存储器阵列用读出放大器20检测出在向各存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否大于等于在阈值电压Vth为“10”上裾电平(＝V_10H)时流过的电流值Is(＝I_10H)。存储器阵列用读出放大器20作为第1读出数据，通过读出数据总线RDATA，在电流量Im大于等于电流值Is时向校验电路17输出“1”，在电流量Im小于电流值Is时向校验电路17输出“0”。
在电流量Im小于电流值Is时，进而判断阈值电压Vth是否小于等于“01上裾电平(＝V_01H)。具体地说，存储器阵列用读出放大器20检测出在向存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否大于等于在阈值电压Vth为“01”上裾电平(＝V_01H)时流过的电流值Is(＝I_01H)。存储器阵列用读出放大器20作为第2读出数据，通过读出数据总线RDATA，在电流量Im大于等于电流值Is时向校验电路17输出“1”，在电流量Im小于电流值Is时向校验电路17输出“0”。
另一方面，在电流量Im大于等于电流值Is时，判断阈值电压Vth是否小于等于“11”上裾电平(＝V_11H)。具体地说，存储器阵列用读出放大器20检测出在向存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否大于等于在阈值电压Vth为“11”上裾电平(＝V_11H)时流过的电流值Is(＝I_11H)。存储器阵列用读出放大器20作为第2读出数据，通过读出数据总线RDATA，在电流量Im大于等于电流值Is时向校验电路17输出“1”，在电流量Im小于电流值Is时向校验电路17输出“0”。
另一方面，经由Y栅极22和页缓存器用读出放大器13，将保存在页缓存器阵列11中的选择出的32个存储器单元的高位和低位比特的写入目标值发送到64比特到32比特转换电路15。
64比特到32比特转换电路15首先将32比特的高位比特的写入目标值发送到校验电路17。校验电路17针对每个比特，检查第1读出数据和高位比特的写入目标值是否一致。接着，64比特到32比特转换电路15将32比特的低位比特的写入目标值发送到校验电路17。校验电路17针对各比特，检查第2读出数据和低位比特的写入目标值是否一致。
校验电路17针对所有32比特，在第1读出数据和高位比特的写入目标值一致，并且第2读出数据和低位比特的写入目标值一致时，向CPU26发送表示上裾校验通过(成功)的校验判断信号DIHVPASS，CPU26结束存储器单元的写入时序。另一方面，校验电路17针对所有32比特，在不一致时，向CPU26发送表示上裾校验FAIL(失败)的校验判断信号DIHVPASS，CPU26异常结束写入时序。
(页缓存器和屏蔽缓存器的各比特的转移)
图9A和图9B展示了写入时序中的页缓存器阵列11和屏蔽缓存器阵列12内的与选择出的存储器单元对应的比特的存储值的推移。如该图所示，屏蔽缓存器阵列的32比特保存确定了是否向对应的32个存储器单元施加写入脉冲后的脉冲施加指示值，并在写入时序中变化。在脉冲施加指示值为“0”时施加写入脉冲，在脉冲施加指示值为“1”时不施加写入脉冲。
向屏蔽缓存器阵列12的脉冲施加指示值为0的存储器阵列施加写入脉冲，存储器单元的阈值Vth上升。在某存储器单元的阈值Vth的下裾校验通过了的时候，结束向该存储器单元的写入，将与该存储器单元对应的屏蔽缓存器阵列12内的脉冲施加指示值改写为“1”。
最终，在存储在屏蔽缓存器阵列12中的与选择出的32个存储器单元对应的32比特中的脉冲施加指示值全部为“1”时，写入时序结束。
另一方面，页缓存器阵列11的各2比特保存应该写入到对应的存储器单元的高位比特的写入目标值和低位比特的写入目标值，并在写入时序中没有变化。
在下裾校验时，对页缓存器阵列11的2比特(高位比特和低位比特)、从存储器阵列用读出放大器20输出的低位校验用的2比特(第1读出数据和第2读出数据)进行比较，在相同时判断为对应的存储器单元的下裾校验通过，在不同时判断为该存储器单元的下裾校验失败。
另外，在上裾校验时，也对页缓存器阵列11的2比特(高位比特和低位比特)、从存储器阵列用读出放大器20输出的高位校验用的2比特(第1读出数据和第2读出数据)进行比较，在相同时判断为对应的存储器单元的上裾校验通过，在不同时判断为该存储器单元的上裾校验失败。
(下裾校验时的动作)
接着，说明校验电路17中的下裾校验时的详细动作。
首先，存储器阵列用读出放大器20读出32比特的第1读出数据并输出到读出数据总线RDATA。锁存部件31的锁存器L1与时钟CLK1同步地保存32比特的第1读出数据。另外，页缓存器阵列11输出32比特的高位比特的写入目标值，锁存部件31的锁存器L3与时钟CLK1同步地保存32比特的高位比特的写入目标值。
接着，存储器阵列用读出放大器20读出32比特的第2读出数据并输出到读出数据总线RDATA。锁存部件31的锁存器L2与时钟CLK2同步地保存32比特的第2读出数据。另外，页缓存器阵列11输出32比特的低位比特的写入目标值，锁存部件31的锁存器L4与时钟CLK2同步地保存32比特的低位比特的写入目标值。
EXNOR部件32的反转异或电路E1接受锁存器L1的输出和锁存器L3的输出，针对各比特，在第1读出数据和高位比特的写入目标值一致时输出“1”，在不一致时输出“0”。另外，EXNOR部件32的反转异或电路E2接受锁存器L2的输出和锁存器L4的输出，针对各比特，在第2读出数据和低位比特的写入目标值一致时输出“1”，在不一致时输出“0”。
2比特比较部件34的与电路A3接受反转异或电路E1的输出和反转异或电路E2的输出，针对各比特，只在第1读出数据和高位比特的写入目标值一致，并且第2读出数据和低位比特的写入目标值一致时，输出“1”。
另一方面，屏蔽缓存器阵列12输出第16～第31比特的16比特的脉冲施加指示值，锁存部件31的锁存器L5与时钟CLK1同步地保存第16～第31比特的16比特的脉冲施加指示值。2比特比较部件34的或电路O1接受与电路A3的输出的第16～第31比特的16比特、锁存器L5的输出，针对各比特，在第1读出数据和高位比特的写入目标值一致，并且第2读出数据和低位比特的写入目标值一致时，或者脉冲施加指示值为“1”(写入结束)时，输出“1”。选择器S2选择或电路O1的输出，并输出到屏蔽缓存器阵列12的第16～第31比特。
接着，屏蔽缓存器阵列12输出第0～第15比特的16比特的脉冲施加指示值，锁存部件31的锁存器L6与时钟CLK2同步地保存第0～第15比特的16比特的脉冲施加指示值。2比特比较部件34的或电路O2接受与电路A3的输出的第0～第15比特的16比特、锁存器L6的输出，针对各比特，在第1读出数据和高位比特的写入目标值一致，并且第2读出数据和低位比特的写入目标值一致时，或者脉冲施加指示值为“1”(写入结束)时，输出“1”。选择器S2选择或电路O2的输出，并输出到屏蔽缓存器阵列12的第0～第15比特。
另外，校验判断部件35接受或电路O1的输出和或电路O2的输出，针对所有32比特，在第1读出数据和高位比特的写入目标值一致，并且第2读出数据和低位比特的写入目标值一致时，或者脉冲施加指示值为“1”(写入结束)时，将校验判断信号DHVPASS设置为“1”。
(上裾校验时的动作)
上裾检验时从存储器阵列用读出放大器20发送的第1读出数据和第2读出数据如上所述与下裾检验时不同。另一方面，校验电路17中的上裾校验的动作与下裾校验的动作一样。因此，不再重复说明校验电路17的上裾校验时的动作。
(虚拟校验时的动作)
接着，说明校验电路17中的虚拟校验时的详细动作。
存储器阵列用读出放大器20读出32比特的第1读出数据并输出到数据总线RDATA。锁存部件31的锁存器L1与时钟CLK1同步地保存32比特的第1读出数据。另外，页缓存器阵列11输出32比特的高位比特的写入目标值，锁存部件31的锁存器L3与时钟CLK1同步地保存32比特的高位比特的写入目标值。
目标单元数据生成部件33的与电路A2接收锁存器L1的输出和锁存器L3的输出，针对各比特，只在第1读出数据和高位比特的写入目标值都为“1”时输出“1”。选择器S1将与电路A2的输出输出到页缓存器阵列11的存储了高位比特的写入目标值的比特中。
接着，存储器阵列用读出放大器20读出32比特的第2读出数据并输出到数据总线RDATA。锁存部件31的锁存器L2与时钟CLK2同步地保存32比特的第2读出数据。另外，页缓存器阵列11输出32比特的低位比特的写入目标值，锁存部件31的锁存器L4与时钟CLK2同步地保存32比特的低位比特的写入目标值。
接着，目标单元数据生成部件33的与电路A1接收锁存器L2的输出和锁存器L4的输出，针对各比特，只在第2读出数据和低位比特的写入目标值都为“1”时输出“1”。选择器S1将与电路A1的输出输出到页缓存器阵列11的存储了低位比特的写入目标值的比特中。
如上所述，根据本实施例的非易失性半导体存储装置，具备屏蔽缓存器和页缓存器2个缓存器，如果下裾校验通过，则改写屏蔽缓存器内的脉冲施加指示值，但页缓存器内的写入目标值不变化，因此不只是下裾校验，也能够进行上裾校验，在向非易失性存储器单元晶体管进行多值写入时，能够适当地进行校验。
[实施例2]
本实施例涉及具有与实施例1一样的屏蔽缓存器和页缓存器的高速并且面积小的非易失性半导体存储装置。
(整体构成)
图10是展示实施例2的非易失性半导体存储装置的构成的框图。参照该图，该非易失性半导体存储装置具备存储器阵列21、写入驱动器和32比特到64比特转换电路19、存储器阵列用读出放大器20、选择器55、页缓存器/屏蔽缓存器阵列51、Y栅极52、校验电路54、页缓存器/屏蔽缓存器用控制电路53、CPU26、CUI27、OSC28。
存储器阵列21、写入驱动器和32比特到64比特转换电路19、存储器阵列用读出放大器20与实施例1一样，在此不再重复说明。
CUI27接收从外部提供的数据信号，并分配给内部的各构成要素。
OSC28生成能够从外部设置的与未图示的寄存器的设置值对应的周期的内部时钟信号ICLK。
CPU26接收来自OSC28的内部时钟信号ICLK，进行非易失性半导体存储装置的整体控制。
页缓存器/屏蔽缓存器阵列51是具有页缓存器部件和屏蔽缓存器部件的阵列。页缓存器部件与实施例1的页缓存器一样，屏蔽缓存器部件与实施例1的屏蔽缓存器一样。屏蔽缓存器部件的各比特在下裾校验时与实施例1一样，存储确定是否向对应的存储器单元施加写入脉冲的脉冲施加指示值。在脉冲施加指示值为“0”时表示写入未结束，即表示校验判断还未成功，在脉冲施加指示值为“1”时表示写入结束，即表示校验判断已经成功。另一方面，屏蔽缓存器部件的各比特在上裾校验时与对应的存储器单元的上裾校验的结果无关地自动存储确定了是否PASS(成功)的值。在该值为“1”时自动地成为PASS(成功)。因此，在实施例2中，不将屏蔽缓存器部件的数据称为脉冲施加指示值，而称为校验判断值。
Y栅极52与页缓存器/屏蔽缓存器阵列51的选择出的列的校验电路54连接。
存储器阵列用读出放大器20串行地将第1读出数据和第2读出数据通过读写数据总线RWDATA转送到校验电路54。
校验电路54在写入时，通过读写数据总线RWDATA，将保存在屏蔽缓存器部件中的值转送到写入驱动器和32比特到64比特转换电路19的写入驱动器部件。
因此，在校验电路54和写入驱动器和32比特到64比特转换电路之间、以及校验电路54和存储器阵列用读出放大器20之间，通过作为读出和写入兼用总线的读写数据总线RWDATA进行连接。
选择器55利用从校验电路54向写入驱动器和32比特到64比特转换电路19的数据转送、从存储器阵列用读出放大器20向校验电路54的数据转送的任意一个。
另外，页缓存器/屏蔽缓存器用控制电路53根据在OSC28中生成的内部时钟ICLK，生成控制图11的校验电路54的信号，例如控制校验电路54内的读出放大器部件62的比特线对的放大的信号(SAN、ISAP)、控制校验电路54内的比特线对的预充电的信号(IPCBL_SA、IPCSA)、控制校验电路内的锁存部件63的比特线对的锁存的信号(ITRANSA、ITRANISA、PRESET、IRESET00、IPBWRT)、控制读出放大器部件62和EXNOR部件61的连接的信号(ISAI)、将锁存部件63的数据转送到页缓存器部件或屏蔽缓存器部件的信号IDRV等，并发送到校验电路54。
校验电路54与实施例1一样，具有下裾校验、上裾校验和虚拟校验的功能，进而还具有脉冲检查校验、00数据转送、11数据转送、屏蔽缓存器数据转送、闪速成对页缓存器转送以及闪速成对页缓存器反转转送的功能。
脉冲检查校验是指为了调查是否无法增大写入脉冲的电压的增加幅度，而调查不存在第1读出数据为“1”(即，存储器单元的阈值Vth小于“01”下裾电平)，并且屏蔽缓存器51的脉冲施加指示值为“0”(写入对象)(将此称为第1状态)的存储器单元。即，在不存在这样的第1状态的存储器单元时，选择出的存储器单元为以下的任意一种状态。第2状态是阈值Vth小于“01”下裾电平，并且校验判断值为“1”(写入结束)的状态。第3状态是阈值Vth大于等于“01”下裾电平，并且校验判断值为“1”(写入结束)的状态。第4状态是阈值Vth大于等于“01”下裾电平，并且校验判断值为“0”(写入未结束)的状态。
第1状态处于写入目标值为“10”、“01”或者“00”，阈值低的状态，因此需要逐渐增加阈值达到希望的阈值，而增大写入脉冲的电压的增加幅度是不适当的。
另一方面，第2状态和第3状态是写入结束了的状态，因此不施加写入脉冲，而增大写入脉冲的电压的增加幅度也没有问题。
第4状态是写入目标值为“00”。这是因为如果写入目标值为“01”，则如果阈值Vth大于等于下裾电平，则校验判断值应该成为“1”(写入结束)。在写入目标值为“00”时，阈值没有上裾，因此增大写入脉冲的电压的增加幅度也没有问题，通过增大增加幅度，能够提高向存储器单元的数据写入的速度。
因此，在没有第1状态的存储器单元时，脉冲检查校验PASS(成功)，将写入脉冲的电压的增加幅度从0.1V增加到0.2V。
00数据转送是指在脉冲检查校验或者下裾校验PASS(成功)时，向屏蔽缓存器部件转送数据，使得在与存储器阵列21的选择出的各存储器单元对应的页缓存器部件的写入目标值为“00”(高位比特的写入目标值为“0”，低位比特的写入目标值为“0”)时，与该存储器单元对应的屏蔽缓存器部件的比特为“0”，而在写入目标值为“10”、“01”和“11”时，与该存储器单元对应的屏蔽缓存器部件的比特为“1”。由此，能够将施加写入脉冲的存储器单元限定为写入目标值为“00”的存储器单元。由此，即使对于写入目标值为“00”并且下裾校验PASS了的存储器单元，也成为施加写入脉冲的存储器单元。这考虑了以下的情况：在将写入脉冲的电压的增加幅度设置为0.2V时，同时也将校验电压从α增加到β，因此如果在α的校验电压下下裾校验PASS，也将校验电压增加到β，则下裾校验有可能FAIL(失败)。
11数据转送是指向屏蔽缓存器部件转送数据，使得在与存储器阵列21的选择出的各存储器单元对应的页缓存器部件的写入目标值为“11”(高位比特的写入目标值为1，低位比特的写入目标值为1)时，与该存储器单元对应的屏蔽缓存器部件的比特为“1”，在写入目标值为“10”、“01”和“00”时，与该存储器单元对应的屏蔽缓存器部件的比特为“0”。由此，写入目标值为“11”的没有成为写入对象的存储器单元的上裾校验自动成为PASS(成功)。
屏蔽缓冲器数据转送是指将与存储器阵列21的选择出的存储器单元对应的屏蔽缓存器部件的比特转送到写入驱动器部件。由此，能够暂时将屏蔽缓存器部件的数据读入校验电路54中，将读入的数据发送到写入驱动器部件。因此，使用从存储器阵列用读出放大器20向校验电路54发送数据的总线RWDATA，也可以将数据发送到写入驱动器部件。
闪速成对页缓存器转送是指将存储在存储器阵列21的选择出的各存储器单元中的2比特的逻辑值转送到页缓存器部件的对应的2比特中。
闪速成对页缓存器反转转送是指将存储在存储器阵列21的选择出的各存储器单元中的2比特的逻辑值的反转值转送到页缓存器部件的对应的2比特中。
(校验电路54的详细构成)
图11展示了校验电路54的详细结构。参照该图，校验电路54包含EXNOR部件61、读出放大器部件62、锁存部件63、校验判断部件64、驱动器部件65、选择器S10、变换器(inverter)IV1、变换器IV3、反转或电路NO3、反转与电路NA3、或电路O3。
变换器IV1将读写数据总线RWDATA的数据电平反转，输出到EXNOR部件61。
EXNOR部件61接收比特线对BL、IBL的数据、读写数据总线RWDATA的数据。EXNOR部件61在比特线BL的数据电平与读写数据总线RWDATA的电平一致时，向比特线BL输出“1”电平(未放大的数据)，向比特线IBL输出“0”电平(未放大的数据)，在不一致时，向比特线BL输出“0”电平(未放大的数据)，向比特线IBL输出“1”电平(未放大的数据)。
另外，EXNOR部件61包含与控制信号IPCBL_SA连接的预充电用的晶体管。根据控制信号IPCBL_SA成为“0”，对比特线对BL、IBL进行预充电。
读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大，向比特线BL输出读出放大器放大信号SA，向比特线IBL输出反转读出放大器放大信号ISA。读出放大器部件62如果控制信号SAN/ISAP成为“1”/“0”，则成为激活。
读出放大器部件62包含与控制信号ISAI连接的分离用的晶体管。与控制信号ISAI连接的晶体管用于分离EXNOR部件61和读出放大器部件62。在EXNOR部件61进行比特线对BL、IBL的预充电时，控制信号ISAI成为“1”，对EXNOR部件61和读出放大器部件62进行分离，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。由此，缩短了读出放大器处理的时间。
另外，读出放大器部件62包含与控制信号IPCSA连接的预充电用的晶体管。根据控制信号IPCSA成为“0”，将读出放大器放大信号SA和反转读出放大器放大信号ISA预充电为“1”。
反转或电路NO3接收FFIREG节点的数据、外部数据IEXDATA，将反转或输出到驱动器部件65。在校验动作时等内部动作中，外部数据IEXDATA固定为“0”。在外部动作时，由于FFIREG节点复位为“0”，所以外部数据IEXDATA成为有效。
反转与电路NA3接收读写数据总线RWDATA的数据和取得指示信号IPBWRT，将它们的反转与输出到或电路O3。
或电路O3接收反转与电路NA3的输出、复位信号IRESET00的反转值，将它们的逻辑或输出到反转或电路NO5。
锁存部件63接收读出放大器放大信号SA、反转读出放大器放大信号ISA，对与读出放大器放大信号SA和反转读出放大器放大信号ISA的电平对应的逻辑值进行锁存。锁存部件63包含反转或电路NO6、反转或电路NO5、反转或电路NO7、反转或电路NO1。
反转或电路NO6接收比特线BL的数据和放大取得信号ITRANSA，将它们的反转或输出到反转或电路NO5。
反转或电路NO5接收反转或电路NO6的输出、反转或电路NO1的输出节点FFIREG的数据、或电路O3的输出IRW，将它们的反转或输出到节点FFREG。
反转或电路NO7接收比特线IBL的数据和反转放大取得信号ITRANISA，将它们的反转或输出到反转或电路NO1。
反转或电路NO1接收反转或电路NO7的输出、预设置信号PRESET、反转或电路NO5的输出节点FFREG的数据，将它们的反转或输出到节点FFIREG。
校验判断部件64与锁存部件63的FFIREG节点连接，向CPU26输出基于FFIREG节点的锁存数据的表示校验判断结果的校验判断信号DIHVPASS。
驱动器部件65在内部动作时，经由反转或电路NO3接收锁存部件63的FFIREG节点的数据，向比特线BL输出反转了FFIREG节点的数据电平的数据，并将FFIREG节点的数据输出到比特线IBL。该比特线对BL、IBL的数据被写入到页缓存器/屏蔽缓存器阵列51的对应的比特中。
另外，驱动器部件65通过数据线IBDAT将FFIREG节点的数据输出到变换器IV3。输入到变换器IV3的数据经由选择器S10被发送到读写数据总线RWDATA，并写入到存储器阵列21。
另外，驱动器部件65在外部动作时，经由反转或电路NO3接收外部数据IEXDATA的数据，将外部数据IEXDATA输出到比特线BL，将外部数据IEXDATA的反转数据输出到比特线IBL。该比特线对BL、IBL的数据被写入到页缓存器/屏蔽缓存器51的对应的比特中。
变换器IV3将数据线IBDAT的数据电平反转，输出到选择器S10。
选择器S10在写入驱动器转送控制信号WTR为“0”时，将读写数据总线RWDATA与EXNOR部件61连接，在写入驱动器转送控制信号WTR为“1”时，将读写数据总线RWDATA与数据线IBDAT连接。写入驱动器转送控制信号WTR在屏蔽缓存器数据转送的规定期间成为“1”。
(写入时序)
接着，说明本实施例的非易失性半导体存储装置的写入时序。图12是展示实施例2的写入时序的流程图。
参照该图，在步骤S701中，如下那样进行虚拟校验。存储器阵列用读出放大器20检测在向各存储器单元提供校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否小于等于在阈值电压Vth为“01”下裾电平(＝V_01L)时流过的电流值Is(＝I_01L)。存储器阵列用读出放大器20作为第1读出数据，通过读写数据总线RWDATA，在电流量Im小于等于电流值Is时向校验电路54输出“0”，在电流量Im超过电流值Is时向校验电路54输出“1”。
在电流量Im小于等于电流值Is时，进而判别阈值电压Vth是否大于等于“00”下裾电平(＝V_00L)。具体地说，存储器阵列用读出放大器20检测出在向存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否小于等于在阈值电压Vth为“00”下裾电平(＝V_00L)时流过的电流值Is(＝I_00L)。存储器阵列用读出放大器20作为第2读出数据，通过读写数据总线RWDATA，在电流量Im小于等于电流值Is时向校验电路54输出“0”，在电流量Im超过电流值Is时向校验电路54输出“1”。
另一方面，在电流量Im超过电流值Is时，判别阈值电压Vth是否大于等于“10”下裾电平(＝V_10L)。具体地说，存储器阵列用读出放大器20检测出在向存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否小于等于在阈值电压Vth为“10”下裾电平(＝V_10L)时流过的电流值Is(＝I_10L)。存储器阵列用读出放大器20作为第2读出数据，通过读写数据总线RWDATA，在电流量Im小于等于电流值Is时向校验电路54输出“0”，在电流量Im超过电流值Is时向校验电路54输出“1”。
另一方面，经由Y栅极52，将保存在页缓存器/屏蔽缓存器阵列51的页缓存器部件中的选择出的32个存储器单元的高位比特的写入目标值发送到校验电路54。校验电路54针对每个比特，计算第1读出数据和高位比特的写入目标值的AND逻辑值。
校验电路54将第1读出数据和高位比特的AND逻辑值转送到页缓存器/屏蔽缓存器阵列51的页缓存器部件的对应的比特中。
接着，经由Y栅极52，将保存在页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件中的选择出的32个存储器单元的低位比特的写入目标值发送到校验电路54。校验电路54针对每个比特，计算第2读出数据和低位比特的写入目标值的AND逻辑值。
校验电路54将第2读出数据和低位比特的AND逻辑值转送到页缓存器/屏蔽缓存器阵列51的页缓存器部件的对应的比特中。
在步骤S702中，如下那样进行选择出的32个存储器单元的阈值电压Vth的下裾校验。
首先，判断阈值电压Vth是否大于等于“01”下裾电平(＝V_01L)。具体地说，存储器阵列用读出放大器20检测出在向各存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否小于等于在阈值电压Vth为“01”下裾电平(＝V_01L)时流过的电流值Is(＝I_01L)。存储器阵列用读出放大器20作为第1读出数据，通过读写数据总线RWDATA，在电流量Im小于等于电流值Is时向校验电路54输出“0”，在电流量Im超过电流值Is时向校验电路54输出“1”。
在电流量Im小于等于电流值Is时，进而判别阈值电压Vth是否大于等于“00”下裾电平(＝V_00L)。具体地说，存储器阵列用读出放大器20检测出在向存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否小于等于在阈值电压Vth为“00”下裾电平(＝V_00L)时流过的电流值Is(＝I_00L)。存储器阵列用读出放大器20作为第2读出数据，通过读写数据总线RWDATA，在电流量Im小于等于电流值Is时向校验电路54输出“0”，在电流量Im超过电流值Is时向校验电路17输出“1”。
另一方面，在电流量Im超过电流值Is时，判别阈值电压Vth是否大于等于“10”下裾电平(＝V_10L)。具体地说，存储器阵列用读出放大器20检测出在向存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否小于等于在阈值电压Vth为“10”下裾电平(＝V_10L)时流过的电流值Is(＝I_10L)。存储器阵列用读出放大器20作为第2读出数据，通过读写数据总线RWDATA，在电流量Im小于等于电流值Is时向校验电路54输出“0”，在电流量Im超过电流值Is时向校验电路54输出“1”。
另一方面，经由Y栅极52，将保存在页缓存器/屏蔽缓存器阵列51的页缓存器部件中的选择出的32个存储器单元的高位比特的写入目标值发送到校验电路54。校验电路54针对每个比特，检查第1读出数据和高位比特的写入目标值是否一致。
接着，经由Y栅极52，将保存在页缓存器/屏蔽缓存器阵列51的页缓存器部件中的选择出的32个存储器单元的低位比特的写入目标值发送到校验电路54。校验电路54针对每个比特，检查第2读出数据和低位比特的写入目标值是否一致。
接着，经由Y栅极52，将保存在页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件中的与选择出的32个存储器单元对应的校验判断值发送到校验电路54。
校验电路54针对第1读出数据和高位比特的写入目标值一致并且第2读出数据和低位比特的写入目标值一致那样的比特，或者校验判断值为“1”那样的比特，将数据转送到屏蔽缓存器部件，使得页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件的对应的比特的校验判断值为“1”。
校验电路54针对所有32比特，在第1读出数据和高位比特的写入目标值一致并且第2读出数据和低位比特的写入目标值一致时，或者校验判断值为“1”时，向CPU26发送表示下裾校验PASS的校验判断信号DIHVPASS，CPU将处理转移到步骤S707。另一方面，校验电路54针对所有32比特，在不一致时，向CPU26发送表示下裾校验FAIL的校验判断信号DIHVPASS，CPU26将处理转移到步骤S703。
在步骤S703中，经由Y栅极23、校验电路54、读写数据总线RWDATA和选择器55，将页缓存器/屏蔽缓存器阵列51的与选择出的32个存储器单元对应的32比特的校验判断值发送到写入驱动器和32比特到64比特转换电路19。写入驱动器和32比特到64比特转换电路19的写入驱动器部件向与校验判断值为“0”的比特对应的存储器单元施加在未图示的电压控制电路中生成的写入脉冲。该写入脉冲的电压初始值为2.0V。
在步骤S704中，与步骤S702一样地进行下裾校验。校验电路54针对所有32比特，在第1读出数据和高位比特的写入目标值一致并且第2读出数据和低位比特的写入目标值一致时，或者校验判断值为“1”时，向CPU26发送表示下裾校验PASS的校验判断信号DIHVPASS，CPU26将处理转移到步骤S707。另一方面，校验电路54针对所有32比特，在不一致时，向CPU26发送表示下裾校验FAIL的校验判断信号DIHVPASS，CPU26将处理转移到步骤S705。
在步骤S705中，CPU26在向选择出的存储器单元施加了写入脉冲的次数(即步骤S703～S705的循环次数)大于等于规定次数时，将处理转移到步骤S706。CPU26在向选择出的存储器单元施加了写入脉冲的次数小于规定次数X时，向写入驱动器和32比特到64比特转换电路19的写入驱动器部件发出指示使得写入脉冲的电压提高0.1V，并循环进行S703的处理。
在步骤S706中，如下那样进行脉冲检查校验。存储器阵列用读出放大器20检测在向各存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否小于等于在阈值电压Vth为“01”下裾电平(＝V_01L)时流过的电流值Is(＝I_01L)。存储器阵列用读出放大器20作为第1读出数据，通过读写数据总线RWDATA，在电流量Im小于等于电流值Is时向校验电路54输出“0”，在电流量Im超过电流值Is时向校验电路54输出“1”。
接着，经由Y栅极52，将保存在页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件中的与选择出的32个存储器单元对应的校验判断值发送到校验电路54。
校验电路54针对每个比特，检查是否是第1读出数据为“0”并且校验判断值为“0”。校验电路54针对所有32比特，在第1读出数据为“0”并且校验判断值为“0”时，向CPU26发送表示脉冲检查校验PASS的校验判断信号DIHVPASS。CPU26将处理转移到步骤S707。
另一方面，校验电路54针对所有32比特，在不是第1读出数据为“0”并且校验判断值为“0”时，向CPU26发送表示脉冲检查校验FAIL的校验判断信号DIHVPASS。CPU26向写入驱动器和32比特到64比特转换电路19的写入驱动器部件发出指示使得写入脉冲的电压提高0.1V，并循环进行S703的处理。
在步骤S707中，如下那样进行00数据转送。00数据转送是指将数据转送到屏蔽缓存器部件，使得只向与在页缓存器部件中存储了“00”(高位比特的写入目标值为0，低位比特的写入目标值为0)的存储器单元对应的屏蔽缓存器部件的比特中存储校验判断值“0”。
具体地说，经由Y栅极52，将保存在页缓存器/屏蔽缓存器阵列51的页缓存器部件中的选择出的32个存储器单元的低位比特的写入目标值发送到校验电路54。
校验电路54针对高位比特的写入目标值为“0”并且低位比特的写入目标值为“0”的比特，向屏蔽缓存器部件的对应的比特中写入“0”，针对除此以外的比特，向屏蔽缓存器部件的对应的比特中写入“1”。
进而，在步骤S708中，与步骤S702和S704一样地进行下裾校验。其中，将校验电压设置为β(α+ΔV)。在下裾校验成功时，CPU26转移到步骤S711的处理。在下裾校验失败时，CPU26转移到步骤S709的处理。
在步骤S709中，与步骤S703一样地施加写入脉冲。
在步骤S710中，与步骤S708一样地进行下裾校验。在下裾校验失败时，CPU26向未图示的电压控制电路发出指示，使得将写入脉冲的电压提高0.2V，并且循环进行步骤S709的处理。在下裾校验成功时，CPU26转移到步骤S711的处理。
在步骤S711中，如下那样进行11数据转送。11数据转送是指将数据转送到屏蔽缓存器部件，使得只向与在页缓存器部件中存储了“11”(高位比特的写入目标值为1，低位比特的写入目标值为1)的存储器单元对应的屏蔽缓存器部件的比特中存储校验判断值“1”。由此，在页缓存器部件中存储了“11”的存储器单元的上裾校验自动成为成功。
具体地说，经由Y栅极52，将保存在页缓存器/屏蔽缓存器阵列51的页缓存器部件中的选择出的32个存储器单元的高位比特的写入目标值发送到校验电路54。
接着，经由Y栅极52，将保存在页缓存器/屏蔽缓存器阵列51的页缓存器部件中的选择出的32个存储器单元的32比特的低位比特的写入目标值发送到校验电路54。
校验电路54针对高位比特的写入目标值为“1”并且低位比特的写入目标值为“1”的比特，向屏蔽缓存器部件的对应的比特中写入“1”，针对除此以外的比特，向屏蔽缓存器部件的对应的比特中写入“0”。
在步骤S712中，如下那样进行选择出的32个存储器单元的阈值电压Vth的上裾校验。
首先，判断阈值电压Vth是否小于等于“10”上裾电平(＝V_10H)。具体地说，存储器阵列用读出放大器20检测出在向各存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否大于等于在阈值电压Vth为“10”上裾电平(＝V_10H)时流过的电流值Is(＝I_10H)。存储器阵列用读出放大器20作为第1读出数据，通过读写数据总线RWDATA，在电流量Im大于等于电流值Is时向校验电路54输出“1”，在电流量Im小于电流值Is时向校验电路54输出“0”。
在电流量Im小于电流值Is时，进而判断阈值电压Vth是否大于等于“01上裾电平(＝V_01H)。具体地说，存储器阵列用读出放大器20检测出在向存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否大于等于在阈值电压Vth为“01”上裾电平(＝V_01H)时流过的电流值Is(＝I_01H)。存储器阵列用读出放大器20作为第2读出数据，通过读写数据总线RWDATA，在电流量Im大于等于电流值Is时向校验电路54输出“1”，在电流量Im小于电流值Is时向校验电路54输出“0”。
另一方面，在电流量Im大于等于电流值Is时，判断阈值电压Vth是否小于等于“11”上裾电平(＝V_11H)。具体地说，存储器阵列用读出放大器20检测出在向存储器单元提供了校验电压(＝α)时流过的电流量Im。存储器阵列用读出放大器20判断检测出的电流量Im是否大于等于在阈值电压Vth为“11”下裾电平(＝V_11H)时流过的电流值Is(＝I_11H)。存储器阵列用读出放大器20作为第2读出数据，通过读写数据总线RWDATA，在电流量Im大于等于电流值Is时向校验电路54输出“1”，在电流量Im小于电流值Is时向校验电路54输出“0”。
另一方面，经由Y栅极52，将保存在页缓存器/屏蔽缓存器阵列51的页缓存器部件中的选择出的32个存储器单元的高位比特的写入目标值发送到校验电路54。校验电路54针对每个比特，检查第1读出数据和高位比特的写入目标值是否一致。
接着，经由Y栅极52，将保存在页缓存器/屏蔽缓存器阵列51的页缓存器部件中的选择出的32个存储器单元的低位比特的写入目标值发送到校验电路54。校验电路54针对每个比特，检查第2读出数据和低位比特的写入目标值是否一致。
接着，经由Y栅极52，将保存在页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件中的与选择出的32个存储器单元对应的校验判断值发送到校验电路54。
校验电路54针对第1读出数据和高位比特的写入目标值一致并且第2读出数据和低位比特的写入目标值一致那样的比特，或者校验判断值为“1”那样的比特，将数据转送到屏蔽缓存器部件，使得页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件的对应的比特的校验判断值为“1”。
校验电路54针对所有32比特，在第1读出数据和高位比特的写入目标值一致并且第2读出数据和低位比特的写入目标值一致时，或者校验判断值为“1”时，向CPU26发送表示上裾校验PASS的校验判断信号DIHVPASS，CPU26正常结束写入时序。另一方面，校验电路54针对所有32比特，在不一致时，向CPU26发送表示上裾校验FAIL的校验判断信号DIHVPASS，CPU26异常结束写入时序。
(下裾校验的动作)
接着，说明下裾校验时的详细动作。
图13展示了下裾校验的定时时序图。该图的第1～第4周期(cycle)是校验周期。参照该图，在第1周期内，页缓存器/屏蔽缓存器用控制电路53将预设置信号PRESET设置为“1”。由此，锁存部件63的FFREG节点被预设置为“1”。然后，页缓存器/屏蔽缓存器用控制电路53将预设置信号PRESET还原为“0”。
存储器阵列用读出放大器52将第1读出数据输出到读写数据总线RWDATA。页缓存器/屏蔽缓存器阵列51的页缓存器部件向比特线BL输出高位比特的写入目标值。
EXNOR部件61通过读写数据总线RWDATA接收第1读出数据，并通过比特线BL从页缓存器/屏蔽缓存器阵列51的页缓存器部件接收高位比特的写入目标值。EXNOR部件61向比特线对BL、IBL输出与第1读出数据和高位比特的写入目标值是否一致对应的数据。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。在EXNOR部件61输出了与一致对应的数据时，读出放大器放大信号SA成为“1”。另一方面，在EXNOR部件61输出了与不一致对应的数据时，读出放大器放大信号SA成为“0”。
然后，页缓存器/屏蔽缓存器用控制电路53将放大信号取得信号ITRANSA设置为“0”。由此，锁存部件63的FFREG节点与读出放大器放大信号SA的电平对应地变化。在EXNOR部件61输出了与一致对应的数据时(即读出放大器放大信号SA为“1”时)，FFREG节点成为“1”。另一方面，在EXNOR部件61输出了与不一致对应的数据时(即读出放大器放大信号SA为“0”时)，FFREG节点成为“0”。
在第2周期中，存储器阵列用读出放大器52将第2读出数据输出到读写数据总线RWDATA。页缓存器/屏蔽缓存器阵列51的页缓存器部件向比特线BL输出低位比特的写入目标值。
EXNOR部件61通过读写数据总线RWDATA接收第2读出数据，并通过比特线BL从页缓存器/屏蔽缓存器阵列51的页缓存器部件接收低位比特的写入目标值。EXNOR部件61向比特线对BL、IBL输出与第2读出数据和低位比特的写入目标值是否一致对应的数据。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。在EXNOR部件61输出了与一致对应的数据时，读出放大器放大信号SA成为“1”。另一方面，在EXNOR部件61输出了与不一致对应的数据时，读出放大器放大信号SA成为“0”。
然后，页缓存器/屏蔽缓存器用控制电路53将放大信号取得信号ITRANSA设置为“0”。由此，锁存部件63的FFREG节点与读出放大器放大信号SA的电平对应地变化。只在EXNOR部件61输出了与一致对应的数据(即读出放大器放大信号SA为“1”)，并且变化前的FFREG节点为“1”时，FFREG节点成为“1”。即在2比特一致时，FFREG节点成为“1”。另一方面，在EXNOR部件61输出了与不一致对应的数据时(即读出放大器放大信号SA为“0”时)，或者在变化前的FFREG节点为“0”时，FFREG节点成为“0”。即在至少1比特不一致时，FFREG节点成为“0”。
在第3周期中，存储器阵列用读出放大器52向读写数据总线RWDATA输出固定值“1”。页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件向比特IBL输出脉冲施加指示值。
EXNOR部件61通过读写数据总线RWDATA接收固定值“1”，并通过比特线IBL从页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件接收脉冲施加指示值。EXNOR部件61向比特线对BL、IBL输出与脉冲施加指示值是“1”还是“0”对应的数据。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。在EXNOR部件61输出了将校验判断值判断为“1”(写入结束)的数据时，反转读出放大器放大信号ISA成为“0”。另一方面，在EXNOR部件61输出了将校验判断值判断为“0”(写入未结束)的数据时，反转读出放大器放大信号ISA成为“1”。
然后，页缓存器/屏蔽缓存器用控制电路53将反转放大信号取得信号ITRANISA设置为“0”。由此，与锁存部件63的变化前的FFREG节点的电平和反转读出放大器放大信号ISA的电平对应地，FFIREG节点变化。只在EXNOR部件61将校验判断值判断为“0”(写入未结束)(即反转读出放大器放大信号ISA为“1”)，并且变化前的FFREG节点为“0”(至少1比特不一致)时，FFIREG节点成为“1”。另一方面，在EXNOR部件61将校验判断值判断为“1”(写入结束)时(即反转读出放大器放大信号ISA为“0”时)，或者在变化前的FFREG节点为“1”(2比特一致)时，FFREG节点成为“0 ”。
在第4周期中，页缓存器/屏蔽缓存器用控制电路53将驱动器控制信号IDRV设置为“0”。由此，驱动器部件65经由比特线对BL、IBL向页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件的对应的比特输出FFIREG节点的数据。在FFIREG节点为“1”时，向页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件写入“0”(写入未结束)，在FFIREG节点为“0”时，向页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件写入“1”(写入结束)。
另外，页缓存器/屏蔽缓存器用控制电路53将判断结果输出控制信号CDEN设置为“1”。由此，在FFIREG节点的32比特的任意一个都为“0”时，校验判断部件64的节点CDF成为“1”，从节点CDF输出的校验判断信号DIHVPASS成为“1”(表示校验判断成功)。
另一方面，在FFIREG的32比特中的至少1比特为“1”时，校验判断部件64的节点CDF成为“0”，从节点CDF输出的校验判断信号DIHVPASS成为“0”(表示校验判断失败)。
(脉冲检查校验)
图14展示了脉冲检查校验的定时时序图。该图的第1～第3周期是校验周期。参照该图，在第1周期中，页缓存器/屏蔽缓存器用控制电路53将预设置信号PRESET设置为“1”。由此，锁存部件63的FFREG节点被预设置为“1”。然后，页缓存器/屏蔽缓存器用控制电路53将预设置信号PRESET还原为“0”。
存储器阵列用读出放大器52将第1读出数据输出到读写数据总线RWDATA。页缓存器/屏蔽缓存器用控制电路53通过控制线CTRL将比特线BL强制地设置为“0”。
EXNOR部件61通过读写数据总线RWDATA接收第1读出数据，并通过比特线BL接收固定值“0”，并向比特线对BL、IBL输出与第1读出数据是“1”还是“0”对应的数据。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。在EXNOR部件61输出了将第1读出数据判断为“1”的数据时，读出放大器放大信号SA成为“0”，反转读出放大器放大信号ISA成为“1”。在EXNOR部件61输出了将第1读出数据判断为“0”的数据时，读出放大器放大信号SA成为“1”，反转读出放大器放大信号ISA成为“0”。
然后，页缓存器/屏蔽缓存器用控制电路53将放大信号取得信号ITRANSA设置为“0”。由此，锁存部件63的FFREG节点与读出放大器放大信号SA的电平对应地变化。在EXNOR部件61将第1读出数据判断为“0”时(即读出放大器放大信号SA为“1”时)，FFREG节点成为“1”。另一方面，在EXNOR部件61将第1读出数据判断为“1”时(即读出放大器放大信号SA为“0”时)，FFREG节点成为“0”。
在第2周期中，存储器阵列用读出放大器52通过读写数据总线RWDATA输出第1读出数据，校验电路54和页缓存器/屏蔽缓存器用控制电路53进行与第1周期一样的处理。由于是为了使到输出校验判断信号HIDVPASS为止的期间与下裾校验和上裾校验一样而设置该第2周期，所以并不是必须的。
在第3周期中，存储器阵列用读出放大器52将读写数据总线RWDATA强制地设置为“1”。页缓存器/屏蔽缓存器阵列中的32比特的屏蔽缓存器向比特BL输出校验判断值。
EXNOR部件61通过读写数据总线RWDATA接收固定值“1”，并通过比特线BL接收校验判断值，向比特线对BL、IBL输出与校验判断值是“1”还是“0”对应的数据。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。在EXNOR部件61输出了将校验判断值判断为“1”的数据时，读出放大器放大信号SA成为“1”，反转读出放大器放大信号ISA成为“0”。在EXNOR部件61输出了将校验判断值判断为“0”的数据时，读出放大器放大信号SA成为“0”，反转读出放大器放大信号ISA成为“1”。
然后，页缓存器/屏蔽缓存器用控制电路53将反转放大信号取得信号ITRANISA设置为“0”。由此，与锁存部件63的变化前的FFREG节点的电平和反转读出放大器放大信号ISA的电平对应地，FFIREG节点变化。只在EXNOR部件61将校验判断值判断为“0”(写入未结束)(即反转读出放大器放大信号ISA为“1”)，并且变化前的FFREG节点为“0”(第1读出数据为“1”)时，FFIREG节点成为“1”。另一方面，在EXNOR部件61将校验判断值判断为“1”(写入结束)时(即反转读出放大器放大信号ISA为“0”时)，或者在变化前的FFREG节点为“1”(第1读出数据为“0”)时，FFIREG节点成为“0”。
接着，页缓存器/屏蔽缓存器用控制电路53将判断结果输出控制信号CDEN设置为“1”。由此，在FFIREG节点的32比特的任意一个都为“0”时，校验判断部件64的节点CDF成为“1”，从节点CDF输出的校验判断信号DIHVPASS成为“1”(表示校验判断成功)。
另一方面，在FFIREG节点的32比特中的至少1比特为“1”时，校验判断部件64的节点CDF成为“0”，从节点CDF输出的校验判断信号DIHVPASS成为“0”(表示校验判断失败)。
(00数据转送)
图15展示了00数据转送的定时时序图。该图的第1～第4周期是校验周期。参照该图，在第1周期中，页缓存器/屏蔽缓存器用控制电路53将复位信号IRESET00设置为“0”。由此，锁存部件63的FFREG节点被复位为“0”。然后，页缓存器/屏蔽缓存器用控制电路53将复位信号IRESET00恢复为“1”。
存储器阵列用读出放大器52向读写数据总线RWDATA输出固定值“1”。页缓存器/屏蔽缓存器阵列51的页缓存器部件向比特线BL输出高位比特的写入目标值。
EXNOR部件61通过读写数据总线RWDATA接收固定值“1”，通过比特线BL从页缓存器/屏蔽缓存器阵列51的页缓存器部件接收高位比特的写入目标值。EXNOR部件61向比特线对BL、IBL输出与高位比特的写入目标值是“1”还是“0”对应的数据。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。在EXNOR部件61输出了将高位比特的写入目标值判断为“1”的数据时，反转读出放大器放大信号ISA成为“0”。另一方面，在EXNOR部件61输出了将高位比特的写入目标值判断为“0”的数据时，反转读出放大器放大信号ISA成为“1”。
然后，页缓存器/屏蔽缓存器用控制电路53将反转放大信号取得信号ITRANISA设置为“0”。由此，与锁存部件63的变化前的FFREG节点的“0”和反转读出放大器放大信号ISA的电平对应地，FFIREG节点变化。在EXNOR部件61将高位比特的写入目标值判断为“1”时(即反转读出放大器放大信号ISA为“0”时)，FFIREG节点成为“0”，FFREG节点成为“1”。另一方面，在EXNOR部件61将高位比特的写入目标值判断为“0”时(即反转读出放大器放大信号ISA为“1”时)，FFIREG节点成为“1”，FFREG节点成为“0”。
在第2周期中，存储器阵列用读出放大器52向读写数据总线RWDATA输出固定值“1”。页缓存器/屏蔽缓存器阵列51的页缓存器部件向比特线BL输出低位比特的写入目标值。
EXNOR部件61通过读写数据总线RWDATA接收固定值“1”，并通过比特线BL从页缓存器/屏蔽缓存器阵列51的页缓存器部件接收低位比特的写入目标值。EXNOR部件61向比特线对BL、IBL输出与低位比特的写入目标值是“1”还是“0”对应的数据。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。在EXNOR部件61将低位比特的写入目标值判断为“1”时，反转读出放大器放大信号ISA成为“0”。另一方面，在EXNOR部件61将低位比特的写入目标值判断为“0”时，反转读出放大器放大信号ISA成为“1”。
然后，页缓存器/屏蔽缓存器用控制电路53将反转放大信号取得信号ITRANISA设置为“0”。由此，与锁存部件63的变化前的FFREG节点的电平和反转读出放大器放大信号ISA的电平对应地，FFIREG节点变化。只在EXNOR部件61将高位比特的写入目标值判断为“0”(即反转读出放大器放大信号ISA为“1”)，并且变化前的FFREG节点为“0”时，FFIREG节点成为“1”，FFREG节点成为“0”。即在页缓存器/屏蔽缓存器阵列51的页缓存器部件的写入目标值为“00”时，FFIREG节点成为“1”，FFREG节点成为“0”。另一方面，在EXNOR部件61将高位比特的写入目标值判断为“1”时(即反转读出放大器放大信号ISA为“0”时)，或者在变化前的FFREG节点为“1”时，FFIREG节点成为“0”，FFREG节点成为“1”。即在页缓存器的写入目标值为“01”、“10”或者“11”时，FFIREG节点成为“0”，FFREG节点成为“1”。
在第3周期中，存储器阵列用读出放大器52向读写数据总线RWDATA输出固定值“1”。页缓存器/屏蔽缓存器用控制电路53通过控制线CTRL强制地将比特线BL设置为“0”。
EXNOR部件61通过读写数据总线RWDATA接收固定值“1”，并通过比特线BL接收“0”，并判断为它们不一致。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。由于EXNOR部件61判断为不一致，所以反转读出放大器放大信号ISA成为“1”。
然后，页缓存器/屏蔽缓存器用控制电路53将反转放大信号取得信号ITRANISA设置为“0”。由此，与锁存部件63的变化前FFREG节点的电平和反转读出放大器放大信号ISA的“1”的电平对应地，FFIREG节点变化。在变化前的FFREG节点为“0”时，FFIREG节点成为“1”。即在页缓存器/屏蔽缓存器阵列51的页缓存器部件的写入目标值为“00”时，FFIREG节点成为“1”。另一方面，在变化前的FFREG节点为“1”时，FFIREG节点成为“0”。即在页缓存器的写入目标值为“01”、“10”或“11”时，FFIREG节点成为“0”。
在第4周期中，页缓存器/屏蔽缓存器用控制电路53将驱动器控制信号IDRV设置为“0”。由此，驱动器部件65经由比特线对BL、IBL向页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件的对应的比特输出FFIREG节点的数据。在FFIREG节点为“1”时，向页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件写入“0”(写入未结束)，在FFIREG节点为“0”时，向页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件写入“1”(写入结束)。
(11数据转送)
图16展示了11数据转送的定时时序图。该图的第1～第4周期是校验周期。参照该图，在第1周期中，页缓存器/屏蔽缓存器用控制电路53将预设置信号PRESET设置为“1”。由此，锁存部件63的FFREG节点被预设置为“1”。然后，页缓存器/屏蔽缓存器用控制电路53将预设置信号PRESET恢复为“0”。
存储器阵列用读出放大器52向读写数据总线RWDATA输出固定值“1”。页缓存器/屏蔽缓存器阵列51的页缓存器部件向比特线BL输出高位比特的写入目标值。
EXNOR部件61通过读写数据总线RWDATA接收固定值“1”，通过比特线BL从页缓存器/屏蔽缓存器阵列51的页缓存器部件接收高位比特的写入目标值。EXNOR部件61向比特线对BL、IBL输出与高位比特的写入目标值是“1”还是“0”对应的数据。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。在EXNOR部件61输出了将高位比特的写入目标值判断为“1”的数据时，反转读出放大器放大信号SA成为“1”。另一方面，在EXNOR部件61输出了将高位比特的写入目标值判断为“1”的数据时，读出放大器放大信号SA成为“0”。
然后，页缓存器/屏蔽缓存器用控制电路53将放大信号取得信号ITRANSA设置为“0”。由此，锁存部件63的FFREG节点与读出放大器放大信号SA的电平对应地变化。在EXNOR部件61将高位比特的写入目标值判断为“1”时(即读出放大器放大信号SA为“1”时)，FFREG节点成为“1”。另一方面，在EXNOR部件61将高位比特的写入目标值判断为“0”时(即读出放大器放大信号SA为“0”时)，FFREG节点成为“0”。
在第2周期中，存储器阵列用读出放大器52向读写数据总线RWDATA输出固定值“1”。页缓存器/屏蔽缓存器阵列51的页缓存器部件向比特线BL输出低位比特的写入目标值。
EXNOR部件61通过读写数据总线RWDATA接收固定值“1”，并通过比特线BL从页缓存器/屏蔽缓存器阵列51的页缓存器部件接收低位比特的写入目标值。EXNOR部件61向比特线对BL、IBL输出与低位比特的写入目标值是“1”还是“0”对应的数据。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。在EXNOR部件61将低位比特的写入目标值判断为“1”时，读出放大器放大信号SA成为“1”。另一方面，在EXNOR部件61将低位比特的写入目标值判断为“0”时，读出放大器放大信号SA成为“0”。
然后，页缓存器/屏蔽缓存器用控制电路53将放大信号取得信号ITRANSA设置为“0”。由此，锁存部件63的FFREG节点与读出放大器放大信号SA的电平对应地变化。只在EXNOR部件61将低位比特的写入目标值判断为“1”(即读出放大器放大信号SA为“1”)，并且变化前的FFREG节点为“1”时，FFREG节点成为“1”，FFIREG节点成为“0”。即在页缓存器/屏蔽缓存器阵列51的页缓存器部件的写入目标值为“11”时，FFREG节点成为“1”，FFIREG节点成为“0”。另一方面，在EXNOR部件61将低位比特的写入目标值判断为“0”时(即读出放大器放大信号SA为“0”时)，或者在变化前的FFREG节点为“0”时，FFREG节点成为“0”，FFIREG节点成为“1”。即在页缓存器的写入目标值为“00”、“01”或者“10”时，FFREG节点成为“0”，FFIREG节点成为“1”。
在第3周期中，存储器阵列用读出放大器52向读写数据总线RWDATA输出固定值“1”。页缓存器/屏蔽缓存器用控制电路53通过控制线CTRL强制地将比特线BL设置为“0”。
EXNOR部件61通过读写数据总线RWDATA接收固定值“1”，并通过比特线BL接收“0”，并判断为它们不一致。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。由于EXNOR部件61判断为不一致，所以反转读出放大器放大信号ISA成为“1”。
然后，页缓存器/屏蔽缓存器用控制电路53将反转放大信号取得信号ITRANISA设置为“0”。由此，与锁存部件63的变化前的FFREG节点的电平和反转读出放大器放大信号ISA的“1”的电平对应地，FFIREG节点变化。在变化前的FFREG节点为“0”时，FFIREG节点成为“1”。即在页缓存器/屏蔽缓存器阵列51的页缓存器部件的写入目标值为“00”、“01”或“11”时，FFIREG节点成为“1”。另一方面，在变化前的FFREG节点为“1”时，FFIREG节点成为“0”。即在页缓存器的写入目标值为“11”时，FFIREG节点成为“0”。
在第4周期中，页缓存器/屏蔽缓存器用控制电路53将驱动器控制信号IDRV设置为“0”。由此，驱动器部件65经由比特线对BL、IBL向页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件的对应的比特输出FFIREG节点的数据。在FFIREG节点为“1”时，向页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件写入“0”(写入未结束)，在FFIREG节点为“0”时，向页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件写入“1”(写入结束)。
(上裾校验的动作)
上裾检验时从存储器阵列用读出放大器20发送的第1读出数据和第2读出数据如上所述与下裾检验时不同。另一方面，校验电路54中的上裾校验的动作与下裾校验的动作一样。因此，不再重复说明校验电路54的上裾校验时的动作。
(虚拟校验)
图17展示了虚拟校验的定时时序图。该图的第1～第4周期是校验周期。参照该图，在第1周期中，页缓存器/屏蔽缓存器用控制电路53将预设置信号PRESET设置为“1”。由此，锁存部件63的FFREG节点被预设置为“1”。然后，页缓存器/屏蔽缓存器用控制电路53将预设置信号PRESET恢复为“0”。
存储器阵列用读出放大器52向读写数据总线RWDATA输出第1读出数据。页缓存器/屏蔽缓存器阵列51的页缓存器部件向比特线BL输出高位比特的写入目标值。
EXNOR部件61通过读写数据总线RWDATA接收第1读出数据，通过比特线BL从页缓存器/屏蔽缓存器阵列51的页缓存器部件接收高位比特的写入目标值。EXNOR部件61向比特线对BL、IBL输出与第1读出数据和高位比特的写入目标值是否一致对应的数据。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。在EXNOR部件61输出了判断为一致的数据时，读出放大器放大信号SA成为“1”。另一方面，在EXNOR部件61输出了判断为不一致的数据时，读出放大器放大信号SA成为“0”。
然后，页缓存器/屏蔽缓存器用控制电路53将放大信号取得信号ITRANSA设置为“0”。由此，锁存部件63的FFREG节点与读出放大器放大信号SA的电平对应地变化。在EXNOR部件61判断为一致时(即读出放大器放大信号SA为“1”时)，FFREG节点成为“1”，FFIREG节点成为“0”。另一方面，在EXNOR部件61判断为不一致时(即读出放大器放大信号SA为“0”时)，FFREG节点成为“0”，FFIREG节点成为“1”。因此，FFIREG节点成为“0”是在第1读出数据为“1”，并且高位比特的写入目标值为“1”时，或者第1读出数据为“0”，并且高位比特的写入目标值为“0”时。另一方面，FFIREG节点成为“1”是在第1读出数据为“1”，并且高位比特的写入目标值为“0”时，或者第1读出数据为“0”，并且高位比特的写入目标值为“1”时。
页缓存器/屏蔽缓存器用控制电路53将取得指示信号IPBWRT设置为“0”。由此，向锁存部件63中输入第1读出数据。锁存部件63的FFREG节点与第1读出数据的电平、变化前的FFIREG节点的电平对应地变化。在第1读出数据为“1”，并且变化前的FFIREG节点为“0”时，FFREG节点为“1”，FFIREG节点为“0”。另一方面，第1读出数据为“0”时，或者变化前的FFIREG节点为“1”时，FFREG节点为“0”，FFIREG节点为“1”。
因此，在第1读出数据为“1”，并且高位比特的写入目标值为“1”时，FFREG节点为“1”。另一方面，在第1读出数据为“0”，或者高位比特的写入目标值为“0”时，FFREG节点为“0”。即，FFREG节点成为第1读出数据和高位比特的写入目标值的逻辑与的值。然后，页缓存器/屏蔽缓存器用控制电路53将取得指示信号IPBWRT恢复为“1”。
接着，在第2周期中，页缓存器/屏蔽缓存器用控制电路53将驱动器控制信号IDRV设置为“0”。由此，驱动器部件65经由比特线对BL、IBL向页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件的对应的比特输出FFIREG节点的数据。在FFIREG节点为“1”时，向页缓存器/屏蔽缓存器阵列51的页缓存器部件的高位比特写入“1”，在FFIREG节点为“0”时，向页缓存器/屏蔽缓存器阵列51的页缓存器部件的高位比特写入“0”。由此，存储在页缓存器/屏蔽缓存器阵列51的页缓存器部件中的高位比特的逻辑值是第1读出数据和高位比特的写入目标值的逻辑与。
接着，在第3周期中，针对第2读出数据和页缓存器/屏蔽缓存器阵列51的页缓存器部件的低位比特，进行与第1周期中的对第1读出数据和页缓存器/屏蔽缓存器阵列51的页缓存器部件的高位比特的处理一样的处理。
接着，在第4周期中，针对页缓存器/屏蔽缓存器阵列51的页缓存器部件的低位比特，进行与第3周期中的对页缓存器/屏蔽缓存器阵列51的页缓存器部件的高位比特的处理一样的处理。由此，存储在页缓存器/屏蔽缓存器阵列51的页缓存器部件中的低位比特的逻辑值是第2读出数据和低位比特的写入目标值的逻辑与。
(屏蔽缓存器数据转送)
图18展示了屏蔽缓存器数据转送的定时时序图。该图的第1～第2周期是校验周期。参照该图，在第1周期中，页缓存器/屏蔽缓存器用控制电路53将预设置信号PRESET设置为“1”。由此，锁存部件63的FFREG节点被预设置为“1”。然后，页缓存器/屏蔽缓存器用控制电路53将预设置信号PRESET恢复为“0”。
存储器阵列用读出放大器52将读写数据总线RWDATA强制设置为“1”。页缓存器/屏蔽缓存器阵列中的32比特的屏蔽缓存器向比特线BL输出校验判断值。
EXNOR部件61通过读写数据总线RWDATA接收固定值“1”，通过比特线BL接收校验判断值，判断校验判断值是“1”还是“0”。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。在EXNOR部件61输出了将校验判断值判断为“1”的数据时，读出放大器放大信号SA成为“1”。在EXNOR部件61输出了将校验判断值判断为“0”的数据时，读出放大器放大信号SA成为“0”。
然后，页缓存器/屏蔽缓存器用控制电路53将放大信号取得信号ITRANSA设置为“0”。由此，锁存部件63的FFREG节点与读出放大器放大信号SA的电平对应地变化。在EXNOR部件61将校验判断值判断为“1”时(即读出放大器放大信号SA为“1”时)，FFREG节点成为“1”。另一方面，在EXNOR部件61将校验判断值判断为“0”时(即读出放大器放大信号SA为“0”时)，FFREG节点成为“0”。
向与驱动器部件65的变换器IV2连接的数据线IBDAT发送FFIREG节点的数据。如果写入驱动器转送控制信号WTR为“1”，则选择器S10将读写数据总线RWDATA和数据线IBDAT连接起来。由此，通过读写数据总线RWDATA转送到写入驱动器和32比特到64比特转换电路19。由此，将32比特的数据转送到写入驱动器和32比特到64比特转换电路19。
在第2周期中，针对页缓存器/屏蔽缓存器阵列中的其他32比特的屏蔽缓存器，也进行与第1周期一样的处理。由此，进而将32比特的数据转送到写入驱动器和32比特到64比特转换电路19。
写入驱动器和32比特到64比特转换电路19的32比特到64比特转换电路部件根据在第1周期中从读写数据总线RWDATA接收到的32比特的数据和在第2周期中接收到的32比特的数据，生成64比特的数据。
写入驱动器和32比特到64比特转换电路19的写入驱动器部件在FFREG节点为“0”时，即在页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件的校验判断值为“0”时，向对应的存储器单元施加在未图示的电压控制电路中生成的写入脉冲。另一方面，写入驱动器在FFREG节点为“1”时，即在页缓存器/屏蔽缓存器阵列51的屏蔽缓存器部件的校验判断值为“1”时，不向对应的存储器单元施加写入脉冲。
(闪速成对页缓存器转送)
图19展示了闪速成对页缓存器转送的定时时序图。该图的第1～第4周期是校验周期。参照该图，在第1周期中，页缓存器/屏蔽缓存器用控制电路53将预设置信号PRESET设置为“1”。由此，锁存部件63的FFREG节点被预设置为“1”。然后，页缓存器/屏蔽缓存器用控制电路53将预设置信号PRESET恢复为“0”。
存储器阵列用读出放大器52向读写数据总线RWDATA输出第1读出数据。页缓存器/屏蔽缓存器用控制电路53通过控制线CTRL将比特线BL强制地设置为“1”。
EXNOR部件61通过读写数据总线RWDATA接收第1读出数据，通过比特线BL接收固定值“1”，向比特线对BL、IBL输出与第1读出数据是“1”还是“0”对应的数据。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。在EXNOR部件61输出了将第1读出数据判断为“1”的数据时，读出放大器放大信号SA成为“1”。在EXNOR部件61输出了将第1读出数据判断为“0”的数据时，读出放大器放大信号SA成为“0”。
然后，页缓存器/屏蔽缓存器用控制电路53将放大信号取得信号ITRANSA设置为“0”。由此，锁存部件63的FFREG节点与读出放大器放大信号SA的电平对应地变化。在EXNOR部件61将第1读出数据判断为“1”时(即读出放大器放大信号SA为“1”时)，FFREG节点成为“1”。另一方面，在EXNOR部件61将第1读出数据判断为“0”时(即读出放大器放大信号SA为“0”时)，FFREG节点成为“0”。
接着，在第2周期中，页缓存器/屏蔽缓存器用控制电路53将驱动器控制信号IDRV设置为“0”。由此，驱动器部件65经由比特线对BL、IBL向页缓存器/屏蔽缓存器阵列51的页缓存器部件的对应的比特输出FFREG节点的数据。在FFREG节点为“1”时，向页缓存器/屏蔽缓存器阵列51的页缓存器部件的高位比特写入“1”，在FFREG节点为“0”时，向页缓存器/屏蔽缓存器阵列51的页缓存器部件的高位比特写入“0”。由此，存储在页缓存器/屏蔽缓存器阵列51的页缓存器部件中的高位比特的逻辑值是第1读出数据的逻辑值。
接着，在第3周期中，针对第2读出数据和页缓存器/屏蔽缓存器阵列51的页缓存器部件的低位比特，进行与第1周期中的对第1读出数据和页缓存器/屏蔽缓存器阵列51的页缓存器部件的高位比特的处理一样的处理。
接着，在第4周期中，针对页缓存器/屏蔽缓存器阵列51的页缓存器部件的低位比特，进行与第3周期中的对页缓存器/屏蔽缓存器阵列51的页缓存器部件的高位比特的处理一样的处理。由此，存储在页缓存器/屏蔽缓存器阵列51的页缓存器部件中的低位比特的逻辑值是第2读出数据的逻辑值。
(闪速成对页缓存器反转转送)
图20展示了闪速成对页缓存器反转转送的定时时序图。该图的第1～第4周期是校验周期。参照该图，在第1周期中，页缓存器/屏蔽缓存器用控制电路53将预设置信号PRESET设置为“1”。由此，锁存部件63的FFREG节点被预设置为“1”。然后，页缓存器/屏蔽缓存器用控制电路53将预设置信号PRESET恢复为“0”。
存储器阵列用读出放大器52向读写数据总线RWDATA输出第1读出数据。页缓存器/屏蔽缓存器用控制电路53通过控制线CTRL将比特线BL强制地设置为“0”。
EXNOR部件61通过读写数据总线RWDATA接收第1读出数据，通过比特线BL接收固定值“0”，向比特线对BL、IBL输出与第1读出数据是“1”还是“0”对应的数据。
然后，页缓存器/屏蔽缓存器用控制电路53将读出放大器激活信号SAN/ISAP设置为“1”/“0”。由此，读出放大器部件62对从EXNOR部件61输出的比特线对BL、IBL的数据进行放大。在EXNOR部件61输出了将第1读出数据判断为“0”的数据时，读出放大器放大信号SA成为“1”。在EXNOR部件61输出了将第1读出数据判断为“1”的数据时，读出放大器放大信号SA成为“0”。
然后，页缓存器/屏蔽缓存器用控制电路53将放大信号取得信号ITRANSA设置为“0”。由此，锁存部件63的FFREG节点与读出放大器放大信号SA的电平对应地变化。在EXNOR部件61将第1读出数据判断为“0”时(即读出放大器放大信号SA为“1”时)，FFREG节点成为“1”。另一方面，在EXNOR部件61将第1读出数据判断为“1”时(即读出放大器放大信号SA为“0”时)，FFREG节点成为“0”。
接着，在第2周期中，页缓存器/屏蔽缓存器用控制电路53将驱动器控制信号IDRV设置为“0”。由此，驱动器部件65经由比特线对BL、IBL向页缓存器/屏蔽缓存器阵列51的页缓存器部件的对应的比特输出FFREG节点的数据。在FFREG节点为“1”时，向页缓存器/屏蔽缓存器阵列51的页缓存器部件的高位比特写入“1”，在FFREG节点为“0”时，向页缓存器/屏蔽缓存器阵列51的页缓存器部件的高位比特写入“0”。由此，存储在页缓存器/屏蔽缓存器阵列51的页缓存器部件中的高位比特的逻辑值是第1读出数据的逻辑值的反转值。
接着，在第3周期中，针对第2读出数据和页缓存器/屏蔽缓存器阵列51的页缓存器部件的低位比特，进行与第1周期中的对第1读出数据和页缓存器/屏蔽缓存器阵列51的页缓存器部件的高位比特的处理一样的处理。
接着，在第4周期中，针对页缓存器/屏蔽缓存器阵列51的页缓存器部件的低位比特，进行与第3周期中的对页缓存器/屏蔽缓存器阵列51的页缓存器部件的高位比特的处理一样的处理。由此，存储在页缓存器/屏蔽缓存器阵列51的页缓存器部件中的低位比特的逻辑值是第2读出数据的逻辑值的反转值。
如上所述，根据本实施例的非易失性半导体存储装置，与实施例1一样，通过具备屏蔽缓存器和页缓存器2个缓存器，在向非易失性存储器单元晶体管进行多值写入时，能够适当地进行校验，同时能够产生如下的效果。
首先，通过在校验电路54内部设置读出放大器部件62，能够缩小非易失性半导体存储装置的面积。
另外，能够共通地使用将校验电路54和存储器阵列用读出放大器20连接起来的读出用总线、将校验电路54和写入驱动器和32比特到64比特转换电路19连接起来的写入用总线。
另外，通过总线检查校验和00转送，在写入逻辑值“00”的过程中，通过增大写入脉冲的增加幅度，能够使对存储器单元的写入高速化。
另外，通过11转送，在上裾校验时，能够自动地使作为非写入对象的逻辑值“11”的上裾校验成为PASS(成功)。由此，能够使得“11”上裾电平(＝V_11H)的电平不会因噪声等产生变动而发生无用的校验失败。
另外，通过虚拟校验，能够将不能写入的写入目标值修正为能够写入的写入目标值。
能够进行从存储器阵列向页缓存器部件的数据转送、从屏蔽缓存器部件通过读写数据总线RWDATA的数据转送。
另外，因为根据能够从外部设置的与未图示的寄存器的设置值对应的周期的内部时钟信号ICLK，生成控制校验电路54的信号，所以能够将校验周期设置为希望值。通过延长校验周期，能够以低消耗电流进行动作。
本发明并不只限于上述实施例，例如，还包含以下的变形例子。
(1)N比特的写入
在本实施例中，说明了2比特的写入的例子，但也能够适用于大于等于3比特的写入。
(2)实施例1的校验电路
在本发明的实施例1中，通过向校验电路17追加元件或者/并且追加控制信号，还能够具备以下功能：如果在上裾校验前进行“11”转送，在上裾校验时屏蔽缓存器内的校验判断值为“1”，则自动地使上裾校验成为PASS。
另外，在本发明的实施例1中，通过向校验电路17追加元件或者/并且追加控制信号，还能够具备以下功能：在脉冲检查校验和“00”转送后，增大写入脉冲的电压的增加幅度。
同样地，在本发明的实施例1中，通过向校验电路17追加元件或者/并且追加控制信号，还能够具备闪速成对页缓存器转送、闪速成对页缓存器反转转送、屏蔽缓存器数据转送的功能。
(3)与寄存器的设置值对应的时钟
说明了根据能够从外部设置的与未图示的寄存器的设置值对应的周期的内部时钟信号ICLK，生成控制校验电路54的信号，但也可以生成与校验动作关联的其他电路的控制信号。例如，也可以是根据与寄存器的设置值对应的周期的内部时钟信号ICLK，生成对存储器阵列用读出放大器20和与存储器阵列21连接的比特线进行预充电的预充电信号。
以上，详细说明了本发明，但这只是示例，并不是限定，可以理解为只由所附加的权利要求限定本发明的精神和范围。
Claims (11)
1.一种非易失性半导体存储装置，其特征在于包括：
以多个行列状地配置了各自与阈值电压对应地存储N比特的逻辑值的非易失性的存储器单元晶体管的存储器阵列；
在下裾校验时，通过根据下裾校验用的阈值电压的区分，分2部分检测地N次检查选择出的存储器单元的阈值电压的范围，来输出N比特的逻辑值，在上裾校验时，通过根据上裾校验用的阈值电压的区分，分2部分检测地N次检查选择出的存储器单元的阈值电压的范围，来输出N比特的逻辑值的存储器阵列用读出放大器；
各N比特存储向对应的存储器单元写入的写入目标值的第1缓存器；
各1比特存储确定对对应的存储器单元的处理的值的第2缓存器；
在与选择出的存储器单元对应的第2缓存器内的比特表示第1值时，选择写入脉冲的施加的写入驱动器；
对从上述存储器阵列用读出放大器输出的N比特的逻辑值、上述第1缓存器内的对应的N比特的写入目标值进行比较，在比较结果一致时输出表示校验成功的信号，在比较结果不一致时输出表示校验失败的信号的校验电路，其中
上述校验电路在判断出比较结果一致的情况下，在与上述选择出的存储器单元对应的上述第2缓存器内的比特表示第1值时，将上述比特改写为第2值。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
上述校验电路在上裾校验前，针对上述写入目标值与存储器单元的阈值电压为最小的范围对应的存储器单元，将上述第2值转送到对应的上述第2缓存器的比特中，
上述校验电路在上裾校验时，在与上述比较的N比特的逻辑值对应的上述第2缓存器的比特为第2值时，即使上述比较结果是不一致时，也输出表示校验成功的信号。
3.根据权利要求1所述的非易失性半导体存储装置，其特征在于还包括：
与下裾校验的循环次数对应地增加写入脉冲的电压的电压控制电路，其中
上述校验电路调查在选择出的多个存储器单元中，是否不存在从上述存储器阵列用读出放大器输出的N比特的逻辑值与小于等于规定的阈值对应，并且对应的第2缓存器的比特是第1值那样的存储器单元，
上述校验电路在不存在上述存储器单元时，针对选择出的多个存储器单元中的上述第1缓存器的N比特的逻辑值与最大的阈值的范围对应的存储器单元，向对应的上述第2缓存器的比特转送第1值，针对上述第1缓存器的N比特的逻辑值不与上述最大的阈值的范围对应的存储器单元，向对应的上述第2缓存器的比特转送第2值，
上述电压控制电路将向上述第2缓存器转送第1值或第2值后的写入脉冲的电压的增加幅度增加为比向上述第2缓存器转送第1值或第2值前的写入脉冲的电压的增加幅度大。
4.根据权利要求1所述的非易失性半导体存储装置，其特征在于：
上述第1缓存器和上述第2缓存器构成缓存器阵列，
在上述缓存器阵列和上述校验电路之间，转送上述写入目标值和确定上述处理的值，
上述存储器阵列用读出放大器通过读写兼用总线，向上述校验电路串行地转送存储在上述存储器单元中的N比特的逻辑值的各比特，
上述校验电路通过上述读写兼用总线，向上述写入驱动器转送上述确定处理的值。
5.根据权利要求4所述的非易失性半导体存储装置，其特征在于：
上述校验电路具备：
与上述缓存器阵列连接的比特线对；
比较上述比特线对的一个比特线的数据的电平、上述读写兼用总线的数据的电平是否一致，向上述比特线对输出与比较结果对应的数据的比较部件；
对输出了与上述比较结果对应的数据的上述比特线对的数据进行放大的读出放大器部件；
接收上述放大后的上述比特线对的数据，对与上述比特线对的数据的电平对应的逻辑值进行锁存的锁存部件；
根据在上述锁存部件中锁存的逻辑值，输出校验结果的校验判断部件；
经由上述比特线对向上述缓存器阵列输出基于在上述锁存部件中锁存了的逻辑值的值的驱动器部件，其中
在校验时，从上述存储器阵列用读出放大器向上述读写兼用总线串行地输入存储在存储器单元中的N比特的逻辑值的各比特，
在校验时，向上述比特线对的一个比特线串行地输入上述缓存器阵列内的第1缓存器的N比特的写入目标值的各比特，
在对上述N比特的逻辑值的第N比特和上述N比特的写入目标值的第N比特进行了上述比较部件中的处理、上述读出放大器部件中的处理、上述锁存部件中的处理后，上述校验判断部件根据在上述锁存部件中锁存的逻辑值，输出校验结果，
在校验时，上述驱动器部件在对上述第N比特的上述处理后，经由上述比特线对，向上述缓存器阵列内的上述第2缓存器的对应的比特输出基于在上述锁存部件中锁存了的数据的值。
6.根据权利要求5所述的非易失性半导体存储装置，其特征在于：
上述校验电路进而在向上述第1缓存器的对应的N比特转送存储在上述存储器阵列的存储器单元中的N比特的逻辑值时，
从上述存储器阵列用读出放大器向上述读写兼用总线串行地输入存储在存储器单元中的N比特的逻辑值的各比特，
向上述比特线对的一个比特线输入固定值，
上述驱动器部件在对上述N比特的逻辑值的第N比特进行了上述比较部件中的处理、上述读出放大器部件中的处理、上述锁存部件中的处理后，经由上述比特线对，向上述缓存器阵列内的上述第1缓存器的对应的比特输出基于在上述锁存部件中锁存的数据的值。
7.根据权利要求5所述的非易失性半导体存储装置，其特征在于：
上述校验电路进而在向上述写入驱动器转送存储在上述第2缓存器中的比特时，
向上述读写兼用总线输入固定值，
向上述比特线对的一个比特线输入表示构成上述缓存器阵列的第2缓存器的处理的值，
上述驱动器部件在进行了表示上述处理的值的上述比较部件中的处理、上述读出放大器部件中的处理、上述锁存部件中的处理后，经由上述读写兼用总线向上述写入驱动器输出基于在上述锁存部件中锁存的数据的值。
8.根据权利要求5所述的非易失性半导体存储装置，其特征在于：
上述校验电路进而在根据存储在上述第1缓存器中的N比特的写入目标值、存储在上述存储器阵列的存储器单元中的N比特的逻辑值，生成新的N比特的写入目标值，并将上述新的N比特的写入目标值转送到上述第1缓存器时，
从上述存储器阵列用读出放大器向上述读写兼用总线串行地输入存储在存储器单元中的N比特的逻辑值的各比特，
向上述比特线对的一个比特线串行地输入构成上述缓存器阵列的第1缓存器内的N比特的写入目标值的各比特，
上述驱动器部件在进行了上述各比特的上述比较部件中的处理、上述读出放大器部件中的处理、上述锁存部件中的处理后，经由上述比特线对向上述第1缓存器的对应的比特输出基于在上述锁存部件中锁存的数据的值。
9.根据权利要求5所述的非易失性半导体存储装置，其特征在于：
上述校验电路在上述第1缓存器内的N比特的写入目标值是规定的逻辑值时，在向上述第2缓存器的对应的比特转送规定的值时，
向上述读写兼用总线输入固定值，
向上述比特线对的一个比特线串行地输入上述缓存器阵列内的第1缓存器的N比特的写入目标值的各比特，
上述驱动器部件在对上述N比特的写入目标值的第N比特进行了上述比较部件中的处理、上述读出放大器部件中的处理、上述锁存部件中的处理后，经由上述比特线对，向构成上述缓存器阵列的上述第2缓存器的对应的比特输出基于在上述锁存部件中锁存的数据的值。
10.根据权利要求5所述的非易失性半导体存储装置，其特征在于：
上述校验电路在调查从上述存储器阵列用读出放大器输出的N比特的逻辑值和表示上述第2缓存器内的对应的比特的处理的值的组合是否满足规定的条件时，
从上述存储器阵列用读出放大器向上述读写兼用总线串行地输入存储在存储器单元中的N比特的逻辑值的各比特，
向上述比特线对的一个比特线输入固定值，
在对上述N比特的逻辑值的第N比特进行了上述比较部件中的处理、上述读出放大器部件中的处理、上述锁存部件中的处理后，
向上述读写兼用总线输入固定值，
向上述比特线对的一个比特线输入确定上述缓存器阵列内的第2缓存器的处理的值，
上述校验判断部件在对表示上述处理的值进行了上述比较部件中的处理、上述读出放大器部件中的处理、上述锁存部件中的处理后，根据在上述锁存部件中锁存了的数据，输出校验结果。
11.根据权利要求5所述的非易失性半导体存储装置，其特征在于还包括：
生成与寄存器的设置值对应的周期的内部时钟的内部时钟产生部件；
根据在上述内部时钟产生部件中生成的内部时钟，生成控制上述校验电路内的上述读出放大器部件的比特线对的放大的信号、控制上述校验电路内的上述比特线对的预充电的信号、控制上述校验电路内的上述锁存部件的上述比特线对的锁存的信号、控制上述校验电路内的上述驱动器部件的向上述第2缓存器输出锁存了的数据的信号的控制电路。
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