JP2009176393A - 不揮発性半導体記憶装置及びその自動テスト方法 - Google Patents
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Abstract
が可能な不揮発性半導体記憶装置及びその自動テスト方法を提供する。
【解決手段】 多値データ記憶が可能なメモリセルを複数配列して構成され、複数のメモ
リセルのドレイン領域に共通接続されるビット線を有するメモリセルアレイと、複数のセ
ンスアンプを有し、各々のセンスアンプが所定の参照電位に対するビット線電位の高低を
2値データとして出力するセンスアンプ回路と、センスアンプ回路から出力された複数の
2値データに基づき、メモリセルに記憶された多値データを生成する多値化回路と、セン
スアンプ回路から出力される2値データまたは多値化回路から出力される多値データのい
ずれか一方を選択する選択回路と、2値データまたは多値データと期待値との比較判定を
行うベリファイ回路と、ベリファイ回路に保持される期待値を設定する内部制御回路と、
を具備する。
【選択図】 図1
Description
能を搭載したNOR型フラッシュメモリに関する。
用されるようになり、その信頼性に対する要求は高くなっている。半導体製品の高信頼化
を実現するためには、それぞれの構成要素において信頼性の高い部品を使用し、構成を工
夫する等の方式が採られる。この信頼性の高い部品としては、フラッシュメモリも例外で
はない。
タの信頼性を確保することが難しくなってきている。そこで、ECC(Error Checking a
nd Correcting)機能をチップ内部に搭載することで、信頼性対策を行う技術が開示され
ている(例えば、特許文献1、及び特許文献2参照。)。
値、8値、16値)に伴い、従来よりもタイトな閾値分布が要求されるようになっている
(例えば、特許文献3参照。)。
データの多値化が進展する中で、例えば、メモリセルに対する書き込みデータ(期待値)
と、メモリセルからの読み出しデータとを比較する読み出し不良検出テストをテスタによ
って行う場合、従来と比較して膨大な時間が必要となり、テストコスト増が問題となる。
とが可能な不揮発性半導体記憶装置及びその自動テスト方法を提供する。
が可能な不揮発性メモリセルを複数配列して構成され、複数の前記不揮発性メモリセルの
ドレイン領域に共通接続されるビット線を有するメモリセルアレイと、前記ビット線に接
続される複数のセンスアンプを有し、各々の前記センスアンプが、所定の参照電位に対す
る前記ビット線電位の高低を2値データとして出力するセンスアンプ回路と、前記センス
アンプ回路から出力された複数の前記2値データに基づき、前記不揮発性メモリセルに記
憶された前記多値データを生成する多値化回路と、前記センスアンプ回路から出力される
前記2値データ、または、前記多値化回路から出力される前記多値データのいずれか一方
を選択する選択回路と、前記選択回路を介して転送される前記2値データまたは前記多値
データと期待値との比較判定を行うベリファイ回路と、前記ベリファイ回路に保持される
前記期待値を設定する内部制御回路と、を具備することを特徴とする。
行うことが可能な不揮発性半導体記憶装置及びその自動テスト方法を提供できる。
リ100の構成を示すブロック図である。
102、メモリセルアレイ103、アドレスカウンタ104、センスアンプ回路105、
多値化回路106、マルチプレクサ107、ベリファイ回路108、不良ビット数カウン
タ109、チェックビット生成回路110、データ訂正回路111、及び内部制御回路1
12を有する。
に入力されたデータを一時的に保持し、チェックビット生成回路102に転送する。また
、NOR型フラッシュメモリ100から外部ホストシステムにデータを出力する際に、デ
ータ訂正回路111を介して読み出したデータを一時的に保持する。
[0]、IO[1]・・・IO[15])を介して、16ビット(1ワード)単位でデー
タの入出力が行われる。
き、チェックビット(チェック符号)を生成する。チェックビット生成回路102は、例
えば、入出力バッファ101に保持されるデータの一部であるnビットの入力データに対
して、mビットのチェック符号を生成する。チェックビット生成回路102は、例えば、
nビットの入力データ及びmビットのチェック符号からなる(n+m)ビットのデータ中
に発生する1ビットの誤りを訂正可能な機能を有する。
る誤りビットの発生率等を考慮して適宜定められるものであり、求める訂正能力に応じて
、ハミング符号、リードソロモン符号、BCH符号等の復号方式を選択すれば良い。
、独立して消去可能な最小単位としてのブロックを複数配列して構成される。同一行の複
数のメモリセルの制御ゲート電極は、ワード線に共通接続されている。同一列の複数のメ
モリセルは並列接続され、各メモリセルのドレイン領域はビット線に、ソース領域はソー
ス線にそれぞれ共通接続されている。
遊ゲート電極に注入された電子の多寡によるトランジスタの閾値電圧の変化に対応して、
不揮発にデータを保持することが可能である。また、メモリセルは、図2に示すように、
閾値電圧の順にデータ“11”(消去状態)、データ“10”、データ“00”、データ
“01”の4値データの記憶を行うことが可能である。
る本体データ格納領域と、チェックビット生成回路102から転送されるチェック符号を
格納するECC領域とを有する。nビットの入力データとmビットのチェック符号とは、
例えば、同一のワード線に接続される複数のメモリセルに記憶することが可能である。
03内部の、書き込み対象、読み出し対象、または消去対象となるメモリセル領域を指定
する。また、アドレスカウンタ104は、後述する読み出し不良検出工程において、試験
対象となるメモリセル領域を指定する。
リセルアレイ103の各ビット線に接続された複数のセンスアンプは、読み出し対象のメ
モリセルに接続されるビット線の電位を検出してデータラッチ回路で保持する。データラ
ッチ回路に保持されるデータは、ビット線の電位が所定の参照電圧よりも高いか、或いは
、低いかに応じて定まる論理値(2値データ)である。
領域から読み出された2値データは、多値化回路106に転送され、また、マルチプレク
サ107を介してベリファイ回路108に転送される。センスアンプ回路105からベリ
ファイ回路108に至る経路は、後述する書き込みベリファイ動作、過書き込みベリファ
イ動作で使用される。
(Ref2)、S/A(Ref3)と、多値化回路106、ベリファイ回路108との接
続関係を模式的に示している。本実施形態に係るNOR型フラッシュメモリでは、4値デ
ータを一度の読み出し動作で確定するために、1本のビット線に対して、3種類の参照電
位Vref1、Vref2、Vref3に対応した3個のセンスアンプを配置する。
造を有するリファレンスセル114により生成される。読み出し対象のメモリセルに接続
されるワード線に所定の読み出し電圧を印加した場合に検出されるビット線電位を、3つ
の参照電位Vref1、Vref2、Vref3と比較することで得られる3つの2値デ
ータが多値化回路106に転送される。
メモリセルの閾値電圧が、所定のベリファイ電圧より高いか、或いは、低いかに応じて定
まる論理値(2値データ)を期待値と比較すれば良いので、内部制御回路112によりマ
ルチプレクサ115を制御して、必要となるセンスアンプ出力のみを選択し、マルチプレ
クサ107を介してベリファイ回路108に転送する。
なメモリセルの場合は3つ)の2値データから、読み出し対象のメモリセルが保持する多
値データが、データ“11”、データ“10”、データ“00”、データ“01”のいず
れであるかを判定して出力する。生成された多値データは、マルチプレクサ107、及び
チェックビット生成回路110に転送される。
の出力する2値データの組み合わせが“1”、“1”、“1”であれば多値データ“11
”、“0”、“1”、“1” であれば、多値データ“10”、“0”、“0”、“1”
であれば多値データ“00”、“0”、“0”、“0” であれば、多値データ“01”
であると判定し、これら多値データを出力する構成とすれば良い。
転送される2値データ、または、多値化回路106から転送される多値データの何れか一
方を選択し、ベリファイ回路108に転送する。このデータ選択は、内部制御回路112
により制御される。マルチプレクサ107は、通常のユーザ動作時においては2値データ
を選択して書き込みベリファイ動作を可能とし、後述する読み出し不良検出工程において
は多値データを選択する。
及びチェック符号を受けて、これらをメモリセルアレイ103の指定されたアドレス領域
に書き込む。ベリファイ回路108は、センスアンプ回路105から転送される2値デー
タを、マルチプレクサ107を介して受ける。また、ベリファイ回路108は、多値化回
路106で生成された多値データを、マルチプレクサ107を介して受ける。
08は、マルチプレクサ116、及び比較回路117を有する。ベリファイ回路108は
、書き込み結果の合否を判断するものであるため、1つのメモリセルに対して1ビットの
比較を行うものであるが、これを多値データの読み出し判定に使用する場合、1つのメモ
リセルに対してN回(本実施形態では、N=2)の比較が必要となる。そこで、多値デー
タを1ビットずつ比較するためのビット選択制御を行う必要がある。
ータの上位ビット、または下位ビットの何れか一方を選択し、比較回路117に出力する
。これにより、多値データ1ビットずつに対して期待値比較することができる。また、2
値データの入力に対しては、上位ビット、または下位ビットの何れか一方の値を固定して
おくことで、2値データを比較回路117に出力することが可能である。これにより、通
常通り書き込み結果の合否を判断することができる。
憶される書き込みデータ(期待値)と、2値データ、或いは、多値データとを比較する。
期待値は、通常のユーザ動作時においては、入出力バッファ101を介して外部から入力
される書き込みデータである。また、期待値は、後述する読み出し不良検出工程において
は、内部制御回路112が設定する所定のデータパタンである。
とを繰り返しながら、メモリセルの閾値電圧を所望の範囲に調整する。NOR型フラッシ
ュメモリのようなフラッシュメモリでは、メモリセルの閾値電圧が所定の値に到達したか
否かを、メモリチップ内部で自動的に検証(ベリファイ動作)し、書き込みを保証してい
る。
ータ“00”は書き込みベリファイ電圧Vpv2以上、データ“01”は書き込みベリフ
ァイ電圧Vpv3以上となるまで、書き込み動作と書き込みベリファイ動作とが繰り返さ
れる。書き込みベリファイ動作により、メモリセルの閾値電圧が所定の書き込みベリファ
イ電圧以上となるまで書き込みがなされたか否かを検証する。
き込みデータは、ベリファイ回路108に転送され、メモリセルアレイ103の指定され
たアドレス領域に書き込まれる。書き込みデータは、比較回路117のデータバッファに
期待値として保持されている。
より読み出された2値データとの一致比較がビット毎に行われる。書き込みデータと読み
出された2値データとが一致したビットは、書き込みが終了(Pass)したと判断され
、以降書き込みは行われない。一方、書き込みデータと読み出された2値データとが一致
しないビットは、書き込みが終了していない(Fail)と判断され、再度書き込みが行
われる。書き込み対象の全ビットで期待値との一致が検出されたら、書き込み動作を終了
する。
て使用することが可能である。本実施形態に係るNOR型フラッシュメモリ100のよう
に、1つのメモリセルに複数ビットのデータを保持する場合、各々の多値データに対応す
る閾値分布をタイトに制御する必要が生じるため、所定の過書き込みベリファイ電圧以上
に書き込みがなされていないか否かを検証する必要が生じる。
みベリファイ電圧Vopv1以下であるか、データ“00” を保持するメモリセルの閾
値電圧は過書き込みベリファイ電圧Vopv2以下であるかを判定する。尚、データ“0
1”に対しては過書き込みベリファイを行わなくとも良い。
発生しても問題がないからである。最も閾値電圧の高いデータ“01“の分布が高電圧側
にシフトしたとしても、より閾値電圧の高い状態は存在しないためデータ誤読み出しの問
題は無いこと、また、NOR型フラッシュメモリにおいては、メモリセルがビット線に並
列に接続されているため、NAND型フラッシュメモリのように非選択のメモリセルのオ
ン状態を保証する必要がなく、非選択のメモリセルのセル電流を確保するマージンを考慮
しなくとも良いことによる。
いメモリセルに起因して読み出し不良を生じるチップをスクリーニングすることが可能と
なる。過書き込み判定テストは、所定のデータパタンが書き込まれた状態のメモリセルに
対して、チップ内部で自動的に行われる。
書き込まれた所定のデータパタンに応じた期待値を、比較回路117内部のデータバッフ
ァにセットする。次に、データバッファに保持されている期待値と、センスアンプ回路1
05により読み出された2値データとの一致比較がビット毎に行われる。期待値と読み出
された2値データとの一致、不一致を検出することで、読み出し対象のメモリセルが過書
き込み状態であるか否かが判定される。
が過書き込みベリファイ電圧よりも低い場合はPass、過書き込みベリファイ電圧より
も高い場合はFailと判定する必要がある。このため、例えば、ベリファイ回路108
内部に、読み出された2値データの極性を反転させる回路(インバータ等)を設け、過書
き込み判定テストの際はこの反転回路を経由して比較回路117に入力するようにしても
良い。
8が出力する比較結果を受けて、所定のビット数中に存在する不良ビット数をカウントす
る。ここで不良ビットとは、比較回路117内部のデータバッファに保持される期待値と
、読み出された多値データの判定対象ビットとが一致していないビットを意味する。
成を有している。チェックビット生成回路110は、センスアンプ回路105から読み出
された2値データを、多値化回路106で多値データに変換することで得られたnビット
のデータに対して、mビットのチェック符号を生成する。
3の本体データ領域から読み出されたデータに基づき生成されたチェック符号と、メモリ
セルアレイ103のECC領域に書き込まれたチェック符号とを比較して誤りの生じたビ
ットを訂正し、入出力バッファ101を介して外部に出力する。
びベリファイ回路108を制御し、NOR型フラッシュメモリ100の各種自動動作(書
き込み動作、読み出し動作、消去動作)を管理する。また、内部制御回路112は、BI
ST(Built In Self Test)工程用のプログラムコードを内蔵しており、外部からNOR
型フラッシュメモリ100に入力される各種制御信号、及びテストモード設定コマンドに
基づき、チップ内部で自動的に読み出し不良検出工程を行う。
を加算して一時的に保持するレジスタ(記憶回路)113が設けられている。このレジス
タ113に保持される加算結果に基づき、チェック符号の生成単位であるnビットのデー
タ中に存在する不良ビット数を得ることができる。
、及び2値データの両方を、共通のベリファイ回路108で期待値比較することが可能と
なる。これにより、多値データの期待値比較用に新たにベリファイ回路を設ける必要は無
く、回路面積を削減することが可能である。
出工程について説明する。ここでは、チェック符号生成に必要なビット数と、一度にベリ
ファイ判定できるビット数との関係に応じて、(1)乃至(4)の4通りの読み出し不良
検出工程について説明する。
イ判定できるビット数):kである場合
図5は、本実施形態における読み出し不良検出工程を示すフローチャートである。
ード設定コマンドの組み合わせにより、内部制御回路112がテストモードに設定され、
読み出し不良検出工程が開始される(ステップS101)。
回路112が設定する所定のデータパタンが予め書き込まれている。読み出し不良検出工
程では、この予め書き込まれたデータパタンを期待値と比較することで、読み出し結果が
正しいか否かを判定する。内部制御回路112は、予め書き込まれたデータパタンに応じ
て、比較回路117内部のデータバッファに期待値をセットする。
ルのアドレスをセットし、更に、読み出し対象となるメモリセルに保持される多値データ
の上位ビットを判定対象とするため、ベリファイ回路108に上位ビット用リードアドレ
スをセットする(ステップS102)。
プS103)。次に、比較回路117内部のデータバッファで保持しているkビット分の
期待値と、メモリセルアレイ103から読み出された多値データの上位ビット(kビット
分)とを比較し、読み出し結果が正しいか否か、即ち、期待値と読み出しデータが一致す
るか否かを判定する(ステップS104)。
、不良ビットが存在するか否か、即ち、期待値と読み出しデータが一致していないビット
が存在するか否かを判定する(ステップS105)。
ット数カウンタ109から出力された不良ビット数を、レジスタ113に加算する(ステ
ップS106)。
ビットのチェック符号により訂正可能なビット数(本実施形態の場合、1ビット)以下で
あるか否かを判定する(ステップS107)。
よりも多いと判定された場合はFail処理として、リダンダンシ置換等の救済措置を行
う、或いは、チップ不良として不良情報を出力する(ステップS115)。
以下であると判定された場合、または、ステップS105で、kビット分の判定結果中に
不良ビットが検出されなかった場合、チェック符号の生成に必要なビット数の半分である
n/2ビット分の判定結果を加算したか否かを判定する(ステップS108)。
分の判定結果を加算していないと判定された場合は、次に期待値との比較を行うkビット
のアドレスをベリファイ回路108に設定し、ステップS104に戻る(ステップS10
9)。
分のベリファイ結果を加算したと判定された場合は、上位ビットの比較判定が終了した後
であるか否かを判定する(ステップS110)。
部制御回路112は、読み出し対象となるメモリセルに保持される多値データの下位ビッ
トを判定対象とするため、ベリファイ回路108に下位ビット用リードアドレスをセット
し、ステップS104に戻る(ステップS111)。
下位ビットの比較判定が終了した後であることを意味するから、メモリセルアレイ103
内部で読み出し不良検出工程の対象とされる全アドレス分の検査が終了したか否かを判定
する(ステップS112)。
モリセルのアドレスをアドレスカウンタ104にセットし、ステップS102に戻る(ス
テップS113)。
112は、読み出し不良検出工程を終了する(ステップS114)。
となく、読み出し不良検出を継続する。これらの工程は、内部制御回路112により制御
され、チップ内部で自動的に行うことが可能である。
イ判定できるビット数):kである場合
チェック符号生成に必要なビット数の半分の値と、一度にベリファイ判定できるビット
数が同じ場合、図5におけるステップS108、ステップS109は不要となる。その他
の工程については(1)の場合と同様であるため説明を省略する。
なビット数/2):n/2<(一度にベリファイ判定できるビット数):kである場合
図6に示すように、チェック符号生成に必要なビット数の半分の値が、一度にベリファ
イ判定できるビット数よりも少ない場合、ベリファイ判定の結果を複数(例えば、前半ア
ドレス、後半アドレス)に分割し、分割された領域ごとに、上位ビットと下位ビットを加
えたnビット毎の不良ビット数を検出して訂正可能なビット数と比較すれば良い。
きるビット数の半分の値と等しい場合について説明する。図7に示すように、n/2=k
/分割数(例えば、分割数=2)になるように不良ビット数カウンタ109に渡すベリフ
ァイ判定結果を分割する分割回路118、分割位置を制御できるアドレス制御回路119
、前半用不良ビット数カウンタ120、及び後半用不良ビット数カウンタ121をベリフ
ァイ回路108とレジスタ113との間に新たに設け、kビット分のベリファイ判定結果
全ての不良ビット数を計測するまで分割位置を制御する。
は、チェック符号生成に必要なビット数の半分の値が、一度にベリファイ判定できるビッ
ト数の半分の値と等しく、且つ、一度にカウントできる不良ビット数よりも多い場合を想
定している。図8において、raは前半用不良ビット数カウンタ120の保持している値
、rbは後半用不良ビット数カウンタ121の保持している値を意味する。
ード設定コマンドの組み合わせにより、内部制御回路112がテストモードに設定され、
読み出し不良検出工程が開始される(ステップS201)
尚、読み出し不良検出工程が開始される前に、メモリセルアレイ103には、内部制御
回路112が設定する所定のデータパタンが予め書き込まれている。読み出し不良検出工
程では、この予め書き込まれたデータパタンを期待値と比較することで、読み出し結果が
正しいか否かを判定する。内部制御回路112は、予め書き込まれたデータパタンに応じ
て、比較回路117内部のデータバッファに期待値をセットする。
保持している値を0に初期化する(ステップS202)。
ルのアドレスをセットし、更に、読み出し対象となるメモリセルに保持される多値データ
の上位ビットを判定対象とするため、ベリファイ回路108に上位ビット用リードアドレ
スをセットする(ステップS203)。
プS204)。
モリセルアレイ103から読み出された多値データの上位ビット(kビット分)とを比較
し、読み出し結果が正しいか否か、即ち、期待値と読み出しデータが一致するか否かを判
定する(ステップS205)。
ットする(ステップS206)。
、不良ビットが存在するか否か、即ち、期待値と読み出しデータが一致していないビット
が存在するか否かを判定する(ステップS207)。
合、アドレス制御回路119は、前半用リードアドレスを分割回路118にセットする(
ステップS208)。
ット分の判定結果中の不良ビット数をレジスタ113に加算する(ステップS209)。
ビットのチェック符号により訂正可能なビット数(本実施形態の場合、1ビット)以下で
あるか否かを判定する(ステップS210)。
よりも多いと判定された場合はFail処理として、リダンダンシ置換等の救済措置を行
う、或いは、チップ不良として不良情報を出力する(ステップS221)。
以下であると判定された場合、前半分のチェック符号の生成に必要なビット数の半分であ
るn/2ビット分の判定結果を加算したか否かを判定する(ステップS211)。
2ビット分の判定結果を加算していないと判定された場合は、次に不良ビット数のカウン
トを行うlビット分のベリファイ判定結果に対応するアドレスを設定し、ステップS20
9に戻る(ステップS212)。
2ビット分の判定結果を加算したと判定された場合は、アドレス制御回路119によって
前半アドレスがセットされているか否かを判定する(ステップS213)。
御回路119は、後半用リードアドレスを分割回路118にセットする(ステップS21
4)。
し(ステップS215)、後半用不良ビット数カウンタ121から出力されたlビット分
の判定結果中の不良ビット数をレジスタ113に加算する(ステップS209)。
または、ステップS213で前半用リードアドレスがセットされていない、即ち、後半用
リードアドレスがセットされていた場合、上位ビットの比較判定が終了した後であるか否
かを判定する(ステップS216)。
部制御回路112は、読み出し対象となるメモリセルに保持される多値データの下位ビッ
トを判定対象とするため、ベリファイ回路108に下位ビット用リードアドレスをセット
し、ステップS205に戻る(ステップS217)。
下位ビットの比較判定が終了した後であることを意味するから、メモリセルアレイ103
内部で読み出し不良検出工程の対象とされる全アドレス分の検査が終了したか否かを判定
する(ステップS218)。
モリセルのアドレスをアドレスカウンタ104にセットし、ステップS202に戻る(ス
テップS219)。
112は、読み出し不良検出工程を終了する(ステップS220)。
判定できるビット数よりも少ない場合であっても、ベリファイ判定の結果を複数に分割し
、分割された領域ごとに、上位ビットと下位ビットを加えたnビット毎の不良ビット数を
検出することで訂正可能なビット数との比較を可能としている。
イ判定できるビット数):k>(一度にカウントできる不良ビット数):lである場合
図9は、本実施形態における読み出し不良検出工程を示すフローチャートである。ここ
では、チェック符号生成に必要なビット数の半分の値と、一度にベリファイ判定できるビ
ット数とは等しいが、不良ビット数カウンタ109で一度にカウントできる不良ビット数
は少ない場合を想定している。
ード設定コマンドの組み合わせにより、内部制御回路112がテストモードに設定され、
読み出し不良検出工程が開始される(ステップS301)。
回路112が設定する所定のデータパタンが予め書き込まれている。読み出し不良検出工
程では、この予め書き込まれたデータパタンを期待値と比較することで、読み出し結果が
正しいか否かを判定する。内部制御回路112は、予め書き込まれたデータパタンに応じ
て、比較回路117内部のデータバッファに期待値をセットする。
ルのアドレスをセットし、更に、読み出し対象となるメモリセルに保持される多値データ
の上位ビットを判定対象とするため、ベリファイ回路108に上位ビット用リードアドレ
スをセットする(ステップS302)。
プS303)。
モリセルアレイ103から読み出された多値データの上位ビット(kビット分)とを比較
し、読み出し結果が正しいか否か、即ち、期待値と読み出しデータが一致するか否かを判
定する(ステップS304)。
ビット中に、不良ビットが存在するか否か、即ち、期待値と読み出しデータが一致してい
ないビットが存在するか否かを判定する(ステップS305)。
ット数カウンタ109から出力された不良ビット数を、レジスタ113に加算する(ステ
ップS306)。
ビットのチェック符号により訂正可能なビット数(本実施形態の場合、1ビット)以下で
あるか否かを判定する(ステップS307)。
よりも多いと判定された場合はFail処理として、リダンダンシ置換等の救済措置を行
う、或いは、チップ不良として不良情報を出力する(ステップS315)。
以下であると判定された場合、または、ステップS204で、lビット分の判定結果中に
不良ビットが検出されなかった場合、ベリファイ結果であるkビット分の判定結果を加算
したか否かを判定する(ステップS308)。
判定された場合は、次に不良ビット数のカウントを行うlビット分のベリファイ判定結果
に対応するアドレスを設定し、ステップS306に戻る(ステップS309)。
れた場合は、上位ビットの比較判定が終了した後であるか否かを判定する(ステップS3
10)。
部制御回路112は、読み出し対象となるメモリセルに保持される多値データの下位ビッ
トを判定対象とするため、ベリファイ回路108に下位ビット用リードアドレスをセット
し、ステップS304に戻る(ステップS311)。
下位ビットの比較判定が終了した後であることを意味するから、メモリセルアレイ103
内部で読み出し不良検出工程の対象とされる全アドレス分の検査が終了したか否かを判定
する(ステップS312)。
モリセルのアドレスをアドレスカウンタ104にセットし、ステップS302に戻る(ス
テップS313)。
112は、読み出し不良検出工程を終了する(ステップS314)。
ことなく、試験工程を継続する。これら工程は、内部制御回路112により、チップ内部
で行うことが可能である。
ビットずつ比較判定するためのビット選択制御を行うことで、書き込みベリファイ動作で
使用されるベリファイ回路108を用いた多値データの期待値比較が可能となる。これに
より、従来と比較して、次のような効果が得られる。
本実施形態に係るNOR型フラッシュメモリ100は、共通のベリファイ回路108を
使用して、書き込みベリファイ動作、過書き込みベリファイ動作、読み出し不良検出工程
における多値データベリファイ動作を行う。これにより、テスト工程用に新たにベリファ
イ回路を設ける必要が無いため、チップ面積を削減することができる。
ECC機能未搭載のNOR型フラッシュメモリにおいては、読み出し不良検出工程にお
おいて期待値不一致が発生したらすぐにチップ不良となっていたが、本実施形態に係るN
OR型フラッシュメモリ100は、ECC機能を搭載することにより救済可能な範囲であ
れば、従来チップ不良としていた読み出し不良を救済可能である。
本実施形態に係るNOR型フラッシュメモリ100は、過書き込み判定テスト、読み出
し不良検出工程をチップ内部で自動的に行う。従って、テスタで期待値比較を行い、不良
セルを発見した場合の冗長セルへの置換もテスタにて行う場合に比較して、テストコスト
を削減することが可能となる。
定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々変形することが可
能である。また、本実施形態には種々の段階の発明が含まれており、開示される複数の構
成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄
で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少な
くとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得
る。
101 入出力バッファ
102 チェックビット生成回路
103 メモリセルアレイ
104 アドレスカウンタ
105 センスアンプ回路
106 多値化回路
107 マルチプレクサ
108 ベリファイ回路
109 不良ビット数カウンタ
110 チェックビット生成回路
111 データ訂正回路
112 内部制御回路
113 レジスタ
114 リファレンスセル
115 マルチプレクサ
116 マルチプレクサ
117 比較回路
118 分割回路
119 アドレス制御回路
120 前半用不良ビット数カウンタ
121 後半用不良ビット数カウンタ
Claims (5)
- 電気的書き換え及び多値データ記憶が可能な不揮発性メモリセルを複数配列して構成さ
れ、複数の前記不揮発性メモリセルのドレイン領域に共通接続されるビット線を有するメ
モリセルアレイと、
前記ビット線に接続される複数のセンスアンプを有し、各々の前記センスアンプが、所
定の参照電位に対する前記ビット線電位の高低を2値データとして出力するセンスアンプ
回路と、
前記センスアンプ回路から出力された複数の前記2値データに基づき、前記不揮発性メ
モリセルに記憶された前記多値データを生成する多値化回路と、
前記センスアンプ回路から出力される前記2値データ、または、前記多値化回路から出
力される前記多値データのいずれか一方を選択する選択回路と、
前記選択回路を介して転送される前記2値データまたは前記多値データと期待値との比
較判定を行うベリファイ回路と、
前記ベリファイ回路に保持される前記期待値を設定する内部制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記ベリファイ回路は、前記内部制御回路から転送されるアドレスに基づき、前記多値
データの判定対象ビットを選択することを特徴とする請求項1に記載の不揮発性半導体記
憶装置。 - 外部から入力される書き込みデータに基づき、エラー訂正に使用されるチェック符号を
生成するチェック符号生成回路と、
前記ベリファイ回路における前記多値データと前記期待値との比較判定結果に基づき、
不良ビット数をカウントする不良ビット数カウンタと、
を更に具備し、
前記内部制御回路は、前記不良ビット数カウンタが出力するカウント結果を一時的に保
持する記憶回路を有し、前記カウント結果と前記チェック符号により訂正可能なビット数
とを比較する
ことを特徴とする請求項2に記載の不揮発性半導体記憶装置。 - 前記ベリファイ回路は、少なくとも1つの多値データに対応する閾値電圧の下限を規定
する書き込みベリファイ電圧に対する前記不揮発性メモリセルの閾値電圧の高低に対応し
た前記2値データと、外部から入力される書き込みデータに基づき設定された前記期待値
との比較判定を行い、且つ、少なくとも1つの多値データに対応する閾値電圧の上限を規
定する過書き込みベリファイ電圧に対する前記不揮発性メモリセルの閾値電圧の高低に対
応した前記2値データと、前記内部制御回路により設定された前記期待値との比較判定を
行う
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 請求項3に記載の不揮発性半導体記憶装置の自動テスト方法であって、
前記多値データの第1の判定対象ビットを選択するためのアドレスをセットする工程と
、
前記第1の判定対象ビットと前記期待値との比較判定を行う工程と、
前記不良ビット数をカウントする工程と、
前記不良ビット数の加算結果が訂正可能なビット数以下であるか判定する工程と、
前記不良ビット数の加算結果が訂正可能なビット数以下であると判定された場合は、前
記多値データの第2の判定対象ビットを選択するためのアドレスをセットする工程と、
を具備することを特徴とする不揮発性半導体記憶装置の自動テスト方法。
Priority Applications (1)
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---|---|---|---|
JP2008069167A JP2009176393A (ja) | 2007-12-27 | 2008-03-18 | 不揮発性半導体記憶装置及びその自動テスト方法 |
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JP2007338049 | 2007-12-27 | ||
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010287305A (ja) * | 2009-06-10 | 2010-12-24 | Numonyx Bv | 多値レベルメモリデバイスにおける増大した記憶容量のための誤り訂正符号 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06205227A (ja) * | 1993-01-08 | 1994-07-22 | Fuji Xerox Co Ltd | ファクシミリ装置 |
JPH10134585A (ja) * | 1996-10-29 | 1998-05-22 | Nec Corp | 多値不揮発性半導体メモリ |
JP2000173289A (ja) * | 1998-12-10 | 2000-06-23 | Toshiba Corp | エラー訂正可能なフラッシュメモリシステム |
JP2002100192A (ja) * | 2000-09-22 | 2002-04-05 | Toshiba Corp | 不揮発性半導体メモリ |
JP2004241083A (ja) * | 2003-02-07 | 2004-08-26 | Nec Electronics Corp | 不揮発性半導体記憶装置 |
JP2005285253A (ja) * | 2004-03-30 | 2005-10-13 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2006331564A (ja) * | 2005-05-27 | 2006-12-07 | Renesas Technology Corp | 不揮発性半導体メモリ |
JP2007250186A (ja) * | 2007-07-09 | 2007-09-27 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
-
2008
- 2008-03-18 JP JP2008069167A patent/JP2009176393A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06205227A (ja) * | 1993-01-08 | 1994-07-22 | Fuji Xerox Co Ltd | ファクシミリ装置 |
JPH10134585A (ja) * | 1996-10-29 | 1998-05-22 | Nec Corp | 多値不揮発性半導体メモリ |
JP2000173289A (ja) * | 1998-12-10 | 2000-06-23 | Toshiba Corp | エラー訂正可能なフラッシュメモリシステム |
JP2002100192A (ja) * | 2000-09-22 | 2002-04-05 | Toshiba Corp | 不揮発性半導体メモリ |
JP2004241083A (ja) * | 2003-02-07 | 2004-08-26 | Nec Electronics Corp | 不揮発性半導体記憶装置 |
JP2005285253A (ja) * | 2004-03-30 | 2005-10-13 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2006331564A (ja) * | 2005-05-27 | 2006-12-07 | Renesas Technology Corp | 不揮発性半導体メモリ |
JP2007250186A (ja) * | 2007-07-09 | 2007-09-27 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010287305A (ja) * | 2009-06-10 | 2010-12-24 | Numonyx Bv | 多値レベルメモリデバイスにおける増大した記憶容量のための誤り訂正符号 |
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