JP2007250186A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】複数のワード線の各ワード線に複数のページが対応して接続されるメモリアレイ構成での消去動作の最適化を図り、また消去動作の高速化を実現できる不揮発性半導体記憶装置を提供する。
【解決手段】フラッシュメモリにおいて、消去動作は任意に選択された複数のページを一括して消去する消去方式であり、２ページ消去モードでは、ページ消去、ページプレ消去ベリファイ、ページ書き戻し処理、ページプレ書き戻しベリファイ、ページ上裾判定処理を順に行い、特に、〔１〕消去特性のばらつきを考慮し、消去対象ページのうち、偶数ページまたは奇数ページの任意の１ページに対してのみ消去ベリファイを行うことにより、消去ベリファイ回数を最低必要回数に抑えること、〔２〕書き戻し処理を偶数ページと奇数ページの１ページずつ連続的に実施することにより、書き戻しベリファイ毎に書き戻し対象のメモリセルを設定しなくて済むため、消去上裾不良を防ぐこと、を可能とする。
【選択図】図２６

Description

本発明は、半導体記憶装置に関し、特に複数のワード線毎に複数のブロックが構成され、複数のワード線の各ワード線に複数のページが対応して接続される構成のメモリアレイを有する多値フラッシュメモリなどのような不揮発性半導体記憶装置の消去動作に適用して有効な技術に関する。

本発明者が検討したところによれば、不揮発性半導体記憶装置の一例としてのフラッシュメモリについては、以下のような技術が考えられる。

たとえば、フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する不揮発性記憶素子をメモリセルに使用しており、１個のトランジスタでメモリセルを構成することができる。このようなフラッシュメモリにおいては、記憶容量を増大させるために、１つのメモリセル中に２ビット以上のデータを記憶させる、いわゆる「多値」のフラッシュメモリの概念が提案されている。このような多値のフラッシュメモリでは、フローティングゲートに注入する電荷の量を制御することにより、しきい値電圧を段階的に変化させ、それぞれのしきい値電圧に複数ビットの情報を対応させて記憶することができる。

さらに、前記のようなフラッシュメモリにおいては、記憶容量の増大に伴ってチップサイズが大きくなるために、このチップサイズの増大を抑えることも求められている。たとえば、チップサイズを考えた場合に、ワード線とビット線との交点に格子状に配置する複数のメモリセルからなるメモリアレイの面積には制約が多いため、このメモリアレイのＹ直接系回路の面積に着目する必要がある。フラッシュメモリのＹ直接系回路には、たとえば、いわゆるシングルエンドセンス方式と呼ばれる技術を採用した回路構成（たとえば後述する図４参照）のものがある。

このシングルエンドセンス方式を用いたＹ直接系回路は、センスラッチ回路をグローバルビット線の一方の端に配置する構成となっているため、面積低減（素子数削減）を目的として採用される。さらに、Ｙ直接系回路では、面積削減のために、いわゆる１・センスラッチ回路＋２・データラッチ回路と呼ばれるデータ転送回路の構成に代わり、いわゆる１・センスラッチ回路＋２・ＳＲＡＭと呼ばれる構成を採用した技術が提案されている。この１・センスラッチ回路＋２・ＳＲＡＭの構成（たとえば後述する図６参照）は、各バンク内の複数のセンスラッチ回路に対して２つのＳＲＡＭを割り当て、一方のＳＲＡＭに上位ビット、他方のＳＲＡＭに下位ビットのデータをそれぞれ格納するようにしたものである。

また、メモリアレイの構成については、いわゆるＡＧ−ＡＮＤ型と呼ばれる構成（たとえば後述する図２参照）を採用した技術が提案されている。このＡＧ−ＡＮＤ型のメモリアレイ構成は、ＡＮＤ型の各メモリセルのソース側にゲート制御信号により駆動されるＭＯＳＦＥＴを接続し、このＭＯＳＦＥＴを介して共通ソース線に接続するような構成としたものである。また、このＡＧ−ＡＮＤ型のメモリアレイ構成では、メモリアレイ面積の縮小を図るために、ビット線を２メモリセル毎に１本に緩和している。

ところで、本発明者が、前記のようなフラッシュメモリのＹ直接系回路、メモリアレイに関し、１・センスラッチ回路＋２・ＳＲＡＭの構成、ＡＧ−ＡＮＤ型のメモリアレイ構成を採用した技術について検討した結果、以下のようなことが明らかとなった。

（１）ＡＧ−ＡＮＤ型のフラッシュメモリのように、１ワード線単位で消去を行うメモリアレイ構成では、ビット線を間引くと書き込みと消去の単位が合わないという問題が発生する。すなわち、書き込み単位を１ページとすると、消去単位は２ページとなる。

（２）ホットエレクトロン注入書き込み方式のＡＧ−ＡＮＤ型では、ストリング中にデプリートビットがあると、正常に書き戻しができないという問題がある。すなわち、ブロック内の同一ビット線上に複数のディプリートセル（過消去：しきい値電圧が０Ｖ以下）のメモリセルが存在した場合、一方のディプリートセルを選択してしきい値電圧を０Ｖ以上に書き戻そうとしても、他方のディプリートセルに電流が流れるため、ディプリートセルのメモリセルのしきい値電圧を０Ｖ以上に上げることができない。

（３）１・センスラッチ回路＋２・ＳＲＡＭの構成では、１・センスラッチ回路＋２・データラッチ回路のシーケンスを適用できないという問題がある。たとえば、メモリセルのデータと書き込みデータのマージン確保のためには、別にデータバッファが必要である。

そこで、本発明者は、１ワード線に２ページが対応して接続されるようなメモリアレイ構成での消去動作に着目し、この消去動作の最適化を図り、高速化を可能とするために、消去ベリファイ判定および書き戻し処理の対象ページを考慮すること、２ページ以上を同時に消去する場合のブロック間のページアドレスを考慮すること、を考え付いた。

本発明の目的は、複数のワード線の各ワード線に複数のページが対応して接続されるメモリアレイ構成での消去動作の最適化を図り、また消去動作の高速化を実現することができるフラッシュメモリなどのような不揮発性半導体記憶装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、複数のワード線と、複数のビット線と、それぞれ対応する１本のワード線および１本のビット線に接続され、コントロールゲートおよびフローティングゲートを有する複数のメモリセルとを含み、複数のワード線毎に複数のブロックが構成され、複数のワード線の各ワード線に複数のページが対応して接続される構成のメモリアレイを有する不揮発性半導体記憶装置の消去動作において、以下のような特徴を有するものである。

（１）複数のページのうち、少なくとも第１ページに対する消去動作と、第２ページに対する消去動作とを時分割で独立化し、第１ページと第２ページのうちの一方のページに対して選択的に消去動作中の消去ベリファイ判定を実施する消去モードを有することで、消去ベリファイ判定回数を最低必要回数に抑えることができるようにしたものである。

（２）前記（１）において、消去モードは、さらに書き戻し処理を有し、消去動作中の書き戻し処理を第１ページと第２ページに連続的に実施するようにしたことで、書き戻しベリファイ判定毎に書き戻し対象のメモリセルを設定しなくて済むため、消去上裾不良を防ぐことができるようにしたものである。

（３）複数のブロックのうち、少なくとも第１ブロックと第２ブロックとの間でページアドレスを連続的に設定し、第１ブロック内の第１ページと第２ブロック内の第２ページとを同時に消去する消去モードを有することで、消去単位が大きくなるため、消去レートを向上することができるようにしたものである。

（４）前記（３）において、メモリアレイは、さらに所定数のブロックからなる複数のバンクから構成され、複数のバンクのうち、少なくとも第１バンク内の第１ブロックと第２バンク内の第２ブロックとの間でページアドレスを連続的に設定し、第１バンク内の第１ブロック内の第１ページと第２バンク内の第２ブロック内の第２ページとを同時に消去するようにしたことで、メモリアレイのバンク単位で、消去単位が大きくなるため、さらに消去レートを向上することができるようにしたものである。

（５）前記（３）または（４）において、消去モードは、さらに消去ベリファイ判定を有し、複数のページのうち、少なくとも第１ブロック内の第１ページに対する消去ベリファイ判定と、第２ブロック内の第２ページに対する消去ベリファイ判定とを時分割で独立化し、第１ページと第２ページのうちの一方のページに対して選択的に消去ベリファイ判定を実施するようにしたことで、消去ベリファイ判定回数を最低必要回数に抑えることができるようにしたものである。

すなわち、本発明による不揮発性半導体記憶装置は、複数のワード線毎にブロックを構成し、ワード線単位に書き込み／消去を行うフラッシュメモリなどにおける消去動作のシーケンスにおいて、チャネルホットエレクトロン書き込み方式の場合、ブロック内の同一ビット線上に、複数のディプリートしたメモリセルが存在した場合、一方のディプリートセルを選択してしきい値電圧を０Ｖ以上に書き戻そうとしても、他方のディプリートセルに電流が流れるために書き戻しが遅くなるために必要となる技術である。

よって、前記のように、各ワード線に複数のページが対応して接続されるような構成のメモリアレイにおいて、２ページ消去モードを採用して、消去動作中の消去ベリファイ判定を片側１ページに対して選択的に実施することで、消去動作の高速化を図ることができる。この際に、消去特性のばらつきを考慮し、片側１ページの消去ベリファイ判定がパスすれば、反対側１ページの消去ベリファイ判定もパスしていると見なすようにする。さらに、消去動作中の書き戻し処理を１ページ毎に連続的に実施して、メモリセルのしきい値電圧の変動による過書き戻し不良を防止することができる。

また、複数のワード線毎に複数のブロックが構成されるようなメモリアレイにおいて、マルチページ消去モードを採用して、複数のブロックの任意のワード線を同時に消去することで、消去レートを向上することができる。この際、ページアドレスがブロック間で連続となるようにスクランブルをかけるようにする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、複数のワード線の各ワード線に複数のページが対応して接続されるメモリアレイ構成での消去動作の最適化を図り、また消去動作の高速化を実現することができるフラッシュメモリなどのような不揮発性半導体記憶装置を提供できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

図１により、本発明の不揮発性半導体記憶装置の一実施の形態のフラッシュメモリの構成の一例を説明する。

本実施の形態のフラッシュメモリは、特に限定されるものではないが、たとえば一例として、各メモリセルに複数ビットのデータをしきい値電圧として記憶可能であり、独立に動作可能な複数のバンク構成からなるフラッシュメモリとされ、４つのバンク１〜４と、各バンク１〜４に対応するセンスラッチ列５〜８、Ｙ直接系回路９〜１２およびＳＲＡＭ１３〜１６と、間接系回路１７などから構成され、これらの各回路を構成する回路素子は公知の半導体集積回路の製造技術によって単結晶シリコンのような１個の半導体基板上に形成されている。

バンク１〜４は、それぞれ、メモリアレイ２１と、このメモリアレイ２１のＹ方向（＝ワード線方向）における中央と外側に配置される３つのサブデコーダ２２〜２４と、１つのサブデコーダ２２の外側に配置されるメインデコーダ２５と、メモリアレイ２１のＸ方向（＝ビット線方向）における外側に配置される１つのゲートデコーダ２６などから構成される。メモリアレイ２１は、詳細は後述するが、複数のワード線２７と複数のビット線２８とに接続され、コントロールゲートおよびフローティングゲートを有する複数のメモリセル２９が並列接続された複数のメモリ列から構成される。サブデコーダ２２〜２４、メインデコーダ２５およびゲートデコーダ２６は、デコード結果に従い、各メモリアレイ２１内の任意のメモリセル２９に接続される１本のワード線２７を選択レベルとする。

センスラッチ列５〜８は、それぞれ、バンク１〜４に隣接して、２つのバンク１とバンク２、バンク３とバンク４の間に挟まれるようにして配置されている。このセンスラッチ列５〜８は、読み出し時にビット線２８のレベルを検出するとともに、書き込み時に書き込みデータに応じた電位を与える。Ｙ直接系回路９〜１２は、それぞれ、センスラッチ列５〜８に隣接して、チップの周辺部に配置されている。このＹ直接系回路９〜１２は、詳細は後述するが、シングルエンドセンス方式（ＮＭＯＳゲート受けセンス方式）を採用し、書き込みデータおよび読み出しデータを転送する。ＳＲＡＭ１３〜１６は、それぞれ、Ｙ直接系回路９〜１２に隣接して、チップの周辺部に配置されている。このＳＲＡＭ１３〜１６は、書き込みデータおよび読み出しデータを保持する。

間接系回路１７は、チップの周辺部に配置されている。この間接系回路１７には、消去動作、書き込み動作、読み出し動作などを制御するための制御回路３１や、各動作に必要な各種電圧を発生するための電源回路３２、外部から入力されるアドレス信号や書き込みデータ、コマンド、制御信号などを取り込んで各内部回路に供給するとともに、読み出しデータを出力するための入出力回路３３などが含まれる。入出力回路３３は、チップの周辺部のＸ方向における外側に配置され、外部に接続する外部端子となる複数のパッド３４が設けられている。

図２により、本実施の形態のフラッシュメモリにおいて、メモリアレイの構成の一例を説明する。本実施の形態のフラッシュメモリにおけるメモリアレイは、特に限定されるものではないが、たとえば一例として、ＡＧ−ＡＮＤ型と呼ばれるメモリアレイ構成を例に示しているが、ＡＮＤ型やＮＡＮＤ型などの種々のメモリアレイ構成についても適用可能である。また、各メモリセルには、しきい値電圧を２段階に設定して２値のデータを記憶したり、または４段階に設定して４値のデータを記憶したり、さらには３段階あるいは５段階以上に設定して多値のデータを記憶できるようにしたフラッシュメモリについても適用可能であることはいうまでもない。

図２は、メモリアレイの１つのブロックを示す。このブロックは、各バンクの一部分からなり、複数のストリングからなる１つのまとまりを単位とする。また、ストリングは、ビット線に接続されたメモリ列の複数のメモリセルからなる１つのまとまりを単位とする。

メモリアレイは、１つのブロックに、ワード線方向に複数のストリングが並列形態で配置されている。１つのストリングには、ビット線方向に、複数のメモリセルが並列形態で接続されて配置されている。ここでは、１ブロック当たり、ワード線をＷ１〜Ｗｍのｍ本、ビット線をＤ１〜Ｄｎのｎ本とし、ストリングがｎ個で、メモリセルがＭＣ１１〜ＭＣｍｎのｍ×ｎ個からなる場合を示している。すなわち、１ストリング当たりにはｍ個のメモリセルが配置される。

たとえば、１つのストリングのｍ個のメモリセルＭＣ１１〜ＭＣｍ１からなるメモリ列は、それぞれのメモリセルＭＣ１１〜ＭＣｍ１のゲートが各ワード線Ｗ１〜Ｗｍに接続されて、それぞれのドレインが共通にローカルドレイン線に接続され、ドレイン側制御信号線ＳＤＯの信号により駆動されるドレイン側選択ＭＯＳＦＥＴＱＤ１を介してビット線Ｄ１に接続されるとともに、ソース側制御信号線ＳＳＥの信号により駆動されるソース側選択ＭＯＳＦＥＴＱＳ１を介して共通ソース線ＣＳに接続される。また、このメモリ列は、それぞれのソースがゲート制御信号線ＡＧＯの信号により駆動されるＡＧＭＯＳＦＥＴＱＡ１１〜ＱＡｍ１をそれぞれ介して共通に接続され、ソース側制御信号線ＳＳＯの信号により駆動されるソース側選択ＭＯＳＦＥＴＱＳ０を介して共通ソース線ＣＳに接続される。

また、前述のメモリ列に隣接するメモリセルＭＣ１２〜ＭＣｍ２からなるメモリ列は、それぞれのメモリセルＭＣ１２〜ＭＣｍ２のゲートが各ワード線Ｗ１〜Ｗｍに接続されて、それぞれのドレインが共通にローカルドレイン線に接続され、ドレイン側制御信号線ＳＤＥの信号により駆動されるドレイン側選択ＭＯＳＦＥＴＱＤ２を介してビット線Ｄ２に接続されるとともに、ソース側制御信号線ＳＳＯの信号により駆動されるソース側選択ＭＯＳＦＥＴＱＳ２を介して共通ソース線ＣＳに接続される。また、このメモリ列は、それぞれのソースがゲート制御信号線ＡＧＥの信号により駆動されるＡＧＭＯＳＦＥＴＱＡ１２〜ＱＡｍ２をそれぞれ介して共通に接続され、ドレイン側制御信号線ＳＤＯの信号により駆動されるドレイン側選択ＭＯＳＦＥＴＱＤ１を介してビット線Ｄ１に接続されるとともに、ソース側制御信号線ＳＳＥの信号により駆動されるソース側選択ＭＯＳＦＥＴＱＳ１を介して共通ソース線ＣＳに接続される。

同様に、奇数列目のメモリ列は、前述のメモリセルＭＣ１１〜ＭＣｍ１からなるメモリ列と同じように、それぞれのメモリセルＭＣはワード線Ｗおよびビット線Ｄに接続されるとともに、ドレイン側制御信号線ＳＤＯ、ソース側制御信号線ＳＳＥ、ゲート制御信号線ＡＧＯ、ソース側制御信号線ＳＳＯの各信号により駆動されるように接続され、また偶数列目のメモリ列は、前述のメモリセルＭＣ１２〜ＭＣｍ２からなるメモリ列と同じように、それぞれのメモリセルＭＣはワード線Ｗおよびビット線Ｄに接続されるとともに、ドレイン側制御信号線ＳＤＥ、ソース側制御信号線ＳＳＯ、ゲート制御信号線ＡＧＥ、ドレイン側制御信号線ＳＤＯ、ソース側制御信号線ＳＳＥの各信号により駆動されるように接続されている。

このメモリアレイの構成において、ワード線Ｗ１〜Ｗｍはサブデコーダおよびメインデコーダに接続され、このサブデコーダおよびメインデコーダのデコード結果に従い、各メモリアレイ内の１本のワード線Ｗが選択され、この選択されたワード線Ｗにデータの読み出し、書き込みおよび消去の各動作時にそれぞれ所定の電圧が印加される。また、読み出し、書き込みおよび消去の各動作時には、ワード線Ｗの他に、ビット線Ｄや、ドレイン側制御信号線ＳＤＯ，ＳＤＥ、ソース側制御信号線ＳＳＥ，ＳＳＯ、ゲート制御信号線ＡＧＯ，ＡＧＥの各信号線にも所定の電圧が供給されて、メモリセルＭＣのドレインおよびソースに所定の電圧が印加されるように構成されている。

図３により、読み出し、書き込みおよび消去の各動作時において、メモリセルに対する電圧の印加状態の一例を説明する。

読み出し動作時には、選択されるメモリセルＭＣが接続されたワード線Ｗに読み出し電圧ＶＲＷ（たとえば約５Ｖ）が印加されるとともに、選択されるメモリセルＭＣに対応したビット線Ｄが電圧ＶＷＤ（たとえば約１Ｖ）のような電位にプリチャージされ、かつ選択されるメモリセルＭＣが接続されたローカルドレイン線上のドレイン側選択ＭＯＳＦＥＴＱＤ、それに対応するソース側選択ＭＯＳＦＥＴＱＳがそれぞれオン状態にされ、さらにＡＧＭＯＳＦＥＴＱＡに電圧ＶＷＡ（たとえば約１．５Ｖ）が印加されてオン状態とされ、共通ソース線ＣＳの電圧ＶＳ（たとえば０Ｖ）が印加される。

書き込み動作時には、選択されるメモリセルＭＣが接続されたワード線Ｗに書き込み電圧ＶＷＷ（たとえば約１５Ｖ）が印加されるとともに、選択されるメモリセルＭＣに対応したビット線Ｄが電圧ＶＷＤ（たとえば約５Ｖ）のような電位にされ、かつ選択されるメモリセルＭＣが接続されたローカルドレイン線上のドレイン側選択ＭＯＳＦＥＴＱＤ、それに対応するソース側選択ＭＯＳＦＥＴＱＳがそれぞれオン状態にされ、さらにＡＧＭＯＳＦＥＴＱＡに電圧ＶＷＡ（たとえば約１Ｖ）が印加されてオン状態とされ、共通ソース線ＣＳの電圧ＶＳ（たとえば０Ｖ）が印加される。このように、コントロールゲートを高電圧にしてトンネル電流を発生させて、フローティングゲートにホットエレクトロンを注入してしきい値電圧を高い状態にする。なお、非選択のメモリセルＭＣについては、共通ソース線ＣＳに電圧ＶＳ（たとえば１Ｖ）が印加される。

消去動作時には、消去選択のワード線Ｗに消去電圧ＶＥＷ（たとえば−１６Ｖ）を印加することで、ワード線単位で一括消去が可能となっている。なお、データの消去動作時には、消去選択のワード線Ｗを含むブロックのドレイン側選択ＭＯＳＦＥＴＱＤ、ソース側選択ＭＯＳＦＥＴＱＳがそれぞれオン状態にされ、さらにＡＧＭＯＳＦＥＴＱＡに電圧ＶＷＡ（たとえば約２Ｖ）が印加されてオン状態とされ、選択ブロックのメモリセルＭＣのドレインに電圧ＶＷＤ（たとえば２Ｖ）およびソースに電圧ＶＳ（たとえば２Ｖ）が印加される。なお、このときにウェル領域には２Ｖが印加される。このように、コントロールゲートを負電圧にすることにより、トンネル電流によりフローティングゲートから電荷を引き抜いてしきい値電圧が低い状態にする。

図４により、本実施の形態のフラッシュメモリにおいて、Ｙ直接系回路の一例を説明する。本実施の形態のフラッシュメモリにおけるＹ直接系回路は、特に限定されるものではないが、たとえば一例として、いわゆるシングルエンドセンス方式と呼ばれる方式と、いわゆるＮＭＯＳゲート受けセンス方式と呼ばれる方式を併用した例を示している。シングルエンドセンス方式は、センスラッチ回路をグローバルビット線（ビット線）の一方の端に配置して、このセンスラッチ回路によりメモリセルのしきい値電圧に応じたグローバルビット線上の電圧を検知する方式である。ＮＭＯＳゲート受けセンス方式は、グローバルビット線とセンスラッチ回路との間に接続されたＮＭＯＳＦＥＴによりグローバルビット線上のデータをゲートで受けてセンスラッチ回路のノードを駆動する方式である。

図４に示すように、シングルエンドセンス方式とＮＭＯＳゲート受けセンス方式を併用したＹ直接系回路は、センスラッチ回路４１と、このセンスラッチ回路４１につながるグローバルビット線上に接続された、グローバルビット線プリチャージ／ディスチャージ回路４２、グローバルビット線選択プリチャージ／ディスチャージ／オール判定回路４３、トランスファ回路４４、オール判定回路４５、Ｙ選択スイッチ／センスラッチノード制御回路４６，４７、およびＮＭＯＳゲート受けセンス回路４８などから構成される。

なお、センスラッチ回路４１につながるグローバルビット線は、前記図２に示したビット線に対応する。このグローバルビット線Ｇ−ＢＬは、メモリセルとセンスラッチ回路４１を、前記図２に示したように、ドレイン側制御信号線ＳＤＯ，ＳＤＥの信号により駆動されるドレイン側選択ＭＯＳＦＥＴ、ソース側制御信号線ＳＳＥ，ＳＳＯの信号により駆動されるソース側選択ＭＯＳＦＥＴを介して接続する。１本当たりの容量が、たとえば０．３ｐＦ程度と大きいため、一時的なメモリセルデータの待避場所として使用することができる。

センスラッチ回路４１は、メモリセルのしきい値状態をセンスし、このセンス後のデータをラッチするとともに、書き込み対象のメモリセルの情報を保持する回路である。このセンスラッチ回路４１は、２つのＰＭＯＳＦＥＴＱ１，Ｑ２と２つのＮＭＯＳＦＥＴＱ３，Ｑ４からなるＣＭＯＳ構成のラッチ型（ゲート・ドレイン交差型）の回路形式となっており、ＰＭＯＳＦＥＴＱ１，Ｑ２の高電位側は信号線ＳＬＰに、ＮＭＯＳＦＥＴＱ３，Ｑ４の低電位側は信号線ＳＬＮにそれぞれ接続されている。なお、以降において、センスラッチ回路４１を単にＳＬと略して記述および図示することもある。

グローバルビット線プリチャージ／ディスチャージ回路４２は、グローバルビット線Ｇ−ＢＬの一括プリチャージを行う機能と、グローバルビット線Ｇ−ＢＬの一括ディスチャージを行う機能とを兼ね備えた回路である。このグローバルビット線プリチャージ／ディスチャージ回路４２は、１つのＮＭＯＳＦＥＴＱ５からなり、グローバルビット線Ｇ−ＢＬと信号線ＦＰＣとの間に接続され、ゲートは信号線ＲＰＣＤに接続されて駆動される。このグローバルビット線Ｇ−ＢＬの一括プリチャージ／一括ディスチャージの動作については、後述する図５を用いて説明する。

グローバルビット線選択プリチャージ／ディスチャージ／オール判定回路４３は、グローバルビット線Ｇ−ＢＬの単位での選択的なプリチャージ／ディスチャージを行う機能と、センスラッチ回路４１のラッチデータのオール判定を行う機能とを兼ね備えた回路である。このグローバルビット線選択プリチャージ／ディスチャージ／オール判定回路４３は、２つのＮＭＯＳＦＥＴＱ６，Ｑ７が接続されて構成され、グローバルビット線Ｇ−ＢＬと信号線ＦＰＣ／ＥＣＵとの間に接続され、一方のＮＭＯＳＦＥＴＱ６はゲートが信号線ＰＣに接続されて駆動され、他方のＮＭＯＳＦＥＴＱ７はゲートがグローバルビット線Ｇ−ＢＬに接続されて駆動される。このグローバルビット線Ｇ−ＢＬの選択プリチャージ／選択ディスチャージの動作については、後述する図５を用いて説明する。

また、このグローバルビット線選択プリチャージ／ディスチャージ／オール判定回路４３では、信号線ＰＣの信号によりＮＭＯＳＦＥＴＱ６をオンにし、信号線ＦＰＣ／ＥＣＵにＥＣＵ電位を供給するとともに、グローバルビット線プリチャージ／ディスチャージ回路４２の信号線ＲＰＣＤの信号によりＮＭＯＳＦＥＴＱ５をオンにし、信号線ＦＰＣにＶＳＳ電位を供給すると、ＮＭＯＳＦＥＴＱ７のゲートが接続されるセンスラッチ回路４１のノードＮＲの“Ｈ”または“Ｌ”の電圧レベルを判定することができる。

トランスファ回路４４は、センスラッチ回路４１とグローバルビット線Ｇ−ＢＬとの接続／分離を行う回路である。このトランスファ回路４４は、１つのＮＭＯＳＦＥＴＱ８からなり、グローバルビット線Ｇ−ＢＬとセンスラッチ回路４１の一方（グローバルビット線側）のノードＮＲとの間に接続され、ゲートが信号線ＴＲに接続されて駆動される。このトランスファ回路４４では、信号線ＴＲの信号によりＮＭＯＳＦＥＴＱ８をオンにし、書き込み選択／阻止電圧を供給する際に使用することができる。この書き込み選択／阻止電圧のソースは、センスラッチ回路４１の高電位側の信号線ＳＬＰの電位／低電位側の信号線ＳＬＮの電位である。

オール判定回路４５は、センスラッチ回路４１のラッチデータのオール判定を行う回路である。このオール判定回路４５は、１つのＮＭＯＳＦＥＴＱ９からなり、信号線ＥＣＤと接地電位との間に接続され、ゲートがセンスラッチ回路４１の他方（グローバルビット線と反対側）のノードＮＳに接続されて駆動される。このオール判定回路４５では、ＮＭＯＳＦＥＴＱ９のゲートが接続されるセンスラッチ回路４１のノードＮＳの“Ｈ”または“Ｌ”の電圧レベルを判定することができる。

Ｙ選択スイッチ／センスラッチノード制御回路４６，４７は、センスラッチ回路４１と共通入出力線ＣＩ／Ｏとの間でデータを入出力するためのスイッチ機能と、センスラッチ回路４１のノードのリセット／プリチャージを行う機能とを兼ね備えた回路である。このＹ選択スイッチ／センスラッチノード制御回路４６，４７は、センスラッチ回路４１の両側の各ノードＮＲ，ＮＳに接続された２つのＮＭＯＳＦＥＴＱ１０，Ｑ１１からなる。たとえば、リファレンス側となる一方のＮＭＯＳＦＥＴＱ１０は、センスラッチ回路４１の一方のノードＮＲと共通入出力線ＣＩ／Ｏとの間に接続され、ゲートが信号線ＹＳに接続されて駆動される。たとえば、センス側となる他方のＮＭＯＳＦＥＴＱ１１は、センスラッチ回路４１の他方のノードＮＳと共通入出力線ＣＩ／Ｏとの間に接続され、ゲートが信号線ＹＳに接続されて駆動される。信号線ＹＳの信号によりＮＭＯＳＦＥＴＱ１０，Ｑ１１をオンにし、ＳＲＡＭとセンスラッチ回路４１との間でデータをやり取りすることができる。信号線ＹＳの信号はＹアドレスデコーダより入力される。

また、このＹ選択スイッチ／センスラッチノード制御回路４６，４７では、信号線ＹＳの信号によりＮＭＯＳＦＥＴＱ１０，Ｑ１１をオンにし、共通入出力線ＣＩ／ＯにＶＣＣ電位を供給するとセンスラッチ回路４１のノードをプリチャージし、また共通入出力線ＣＩ／ＯにＶＳＳ電位を供給するとセンスラッチ回路４１のノードをディスチャージすることができる。ディスチャージは、センスラッチ回路４１のデータをクリアする際に使用する。

ＮＭＯＳゲート受けセンス回路４８は、センス動作を行う機能と、センスラッチ回路４１の誤動作を防止するために、センスラッチ回路４１のノードの信号量を十分に確保された状態にする機能とを兼ね備えた回路である。このＮＭＯＳゲート受けセンス回路４８は、２つのＮＭＯＳＦＥＴＱ１２，Ｑ１３が接続されて構成され、センスラッチ回路４１の他方のノードＮＳと接地電位との間に接続され、一方のＮＭＯＳＦＥＴＱ１２はゲートがグローバルビット線Ｇ−ＢＬに接続されて駆動され、他方のＮＭＯＳＦＥＴＱ１３はゲートが信号線ＳＥＮＳＥに接続されて駆動される。このＮＭＯＳゲート受けセンス回路４８では、信号線ＳＥＮＳＥの信号によりＮＭＯＳＦＥＴＱ１３をオンにし、ＮＭＯＳＦＥＴＱ１２のゲートが接続されるグローバルビット線Ｇ−ＢＬの電位をセンスすることができる。また、ＮＭＯＳＦＥＴＱ１３が開いている時、グローバルビット線Ｇ−ＢＬが“Ｈ”の時に“Ｈ”センス、グローバルビット線Ｇ−ＢＬが“Ｌ”の時に“Ｌ”センスする。

図５により、グローバルビット線のプリチャージ／ディスチャージの動作の一例を説明する。（ａ）は全プリチャージ、（ｂ）は全ディスチャージ、（ｃ）は選択プリチャージ、（ｂ）は選択ディスチャージをそれぞれ示す。

（ａ）のように、グローバルビット線の全プリチャージは、グローバルビット線プリチャージ／ディスチャージ回路４２において、ソース電圧を供給する信号線ＦＰＣの電位をＶＣＣ／ＶＳＳと別の電位に設定することにより可能となる。すなわち、信号線ＦＰＣにＶＣＣ電位を供給し、信号線ＲＰＣＤの信号によりＭＯＳＦＥＴＱ５をオンにして、グローバルビット線Ｇ−ＢＬを一括してプリチャージする。たとえば、信号線ＲＰＣＤの電位を（Ｖｔｈ＋１．２Ｖ）とした場合に、グローバルビット線は１．２Ｖにプリチャージされる。

（ｂ）のように、グローバルビット線の全ディスチャージは、グローバルビット線プリチャージ／ディスチャージ回路４２において、信号線ＦＰＣにＶＳＳ電位を供給し、信号線ＲＰＣＤの信号によりＭＯＳＦＥＴＱ５をオンにして、グローバルビット線Ｇ−ＢＬを一括してディスチャージする。たとえば、信号線ＲＰＣＤの電位を（Ｖｔｈ＋１．２Ｖ）とした場合に、グローバルビット線は１．２ＶからＶＳＳにディスチャージされる。

（ｃ）のように、グローバルビット線の選択プリチャージは、グローバルビット線選択プリチャージ／ディスチャージ／オール判定回路４３において、ソース電圧を供給する信号線ＦＰＣの電位をＶＣＣ／ＶＳＳと別の電位に設定することにより可能となる。なお、選択時には、センスラッチ回路４１（ＳＬ）のノードが“Ｈ”の電圧レベルにあるので、ＭＯＳＦＥＴがオンの状態にある。すなわち、信号線ＦＰＣにＶＣＣ電位を供給し、信号線ＰＣの信号によりＭＯＳＦＥＴＱをオンにして、グローバルビット線Ｇ−ＢＬを選択的にプリチャージする。たとえば、信号線ＰＣの電位を（Ｖｔｈ＋１．２Ｖ）とした場合に、グローバルビット線は１．２Ｖにプリチャージされる。

（ｄ）のように、グローバルビット線の選択ディスチャージは、グローバルビット線選択プリチャージ／ディスチャージ／オール判定回路４３において、信号線ＦＰＣにＶＳＳ電位を供給し、信号線ＰＣによる駆動によりＭＯＳＦＥＴＱをオンにして、グローバルビット線Ｇ−ＢＬを選択的にディスチャージする。たとえば、信号線ＰＣの電位を（Ｖｔｈ＋１．２Ｖ）とした場合に、グローバルビット線Ｇ−ＢＬは１．２ＶからＶＳＳにディスチャージされる。

図６により、本実施の形態のフラッシュメモリにおいて、データ転送回路の一例を説明する。本実施の形態のフラッシュメモリにおけるデータ転送回路は、特に限定されるものではないが、たとえば一例として、いわゆる１・センスラッチ回路＋２・ＳＲＡＭと呼ばれる構成を採用した例を示している。

図６に示すように、１・センスラッチ回路＋２・ＳＲＡＭの構成を採用したデータ転送回路は、メモリセルＭＣが接続されたグローバルビット線Ｇ−ＢＬの一方の端に配置されるセンスラッチ回路４１（ＳＬ）と、このセンスラッチ回路４１の各ノードがＹ選択スイッチ／センスラッチノード制御回路４６（４７）のＮＭＯＳＦＥＴを介して接続される共通入出力線ＣＩ／Ｏと、書き込みデータの上位ビットと下位ビットを格納するＳＲＡＭ５１，５２と、このＳＲＡＭ５１，５２に接続されたデータ変換回路５３と、このデータ変換回路５３と共通入出力線ＣＩ／Ｏとの間に接続されたメインアンプ５４などから構成される。なお、Ｙ選択スイッチ／センスラッチノード制御回路４６（４７）のＮＭＯＳＦＥＴは、Ｙアドレスデコーダ５５のデコード結果に従って駆動される。

このデータ転送回路は、各バンク内の複数のセンスラッチ回路４１に対して２つのＳＲＡＭ５１，５２が割り当てられ、各ＳＲＡＭ５１，５２に格納された上位ビットと下位ビットの各データがデータ変換回路回路５３により選択され、また多値から２値に変換された後、メインアンプ５４を介して共通入出力線ＣＩ／Ｏにシリアル転送される。さらに、シリアル転送された２値の各データは各センスラッチ回路４１に保持され、そして各メモリセルＭＣに対して書き込まれる。

たとえば、データ入出力端子から入力された２ビットデータ（一般的には書き込みデータ）を、２つのＳＲＡＭ５１，５２に１ビットずつ格納する。この２つのＳＲＡＭ５１，５２から、共通入出力線ＣＩ／Ｏを介してセンスラッチ回路４１にデータをシリアル転送する場合、４組ある２ビットデータ（“００”、“１０”、“１１”、“０１”）のうち、任意の１組を選択的に転送することができる。たとえば、“１１”を転送する際は、“１１”のみ“Ｈ”データ、その他は“Ｌ”データで転送する。

なお、このデータ転送回路は、読み出し動作時には、各メモリセルＭＣからの読み出しデータが各センスラッチ回路４１に保持され、さらに各センスラッチ回路４１からＳＲＡＭ５１，５２にデータ転送されて、上位ビットと下位ビットに分けて各ＳＲＡＭ５１，５２に格納される。

図７および図８により、ＳＲＡＭに格納された上位ビットと下位ビットのデータ合成回路の一例を説明する。

図７に示すように、データ合成回路は、データ入出力端子Ｉ／Ｏにつながるデータ入力バッファ６１，６２およびデータ出力バッファ６３，６４に接続されたバンクセレクタ６５，６６と、このバンクセレクタ６５，６６に接続されたＳＲＡＭ５１，５２と、バンクセレクタ６５，６６に接続されたデータ変換回路５３などから構成される。データ変換回路５３は、書き込みデータ変換回路６７，６８とスイッチング回路６９，７０からなる。

このデータ合成回路は、各ＳＲＡＭ５１（５２）に２つのバンクセレクタ６５（６６）と１つの書き込みデータ変換回路６７（６８）と１つのスイッチング回路６９（７０）が割り当てられ、それぞれ、複数のＮＡＮＤゲートからなるバンクセレクタ６５（６６）で選択された動作モードに従って動作し、さらに図８（ａ）に示す複数のパスゲート、ＮＡＮＤゲートおよびインバータからなる書き込みデータ変換回路６７（６８）で書き込みデータ変換の選択モードが設定され、また図８（ｂ）に示すＮＡＮＤゲートおよびインバータからなるスイッチング回路６９（７０）で上位データと下位データの選択モードが設定される。

動作モードは、各バンクセレクタ０Ｌ（１Ｌ〜７Ｌ／０Ｒ〜７Ｒ）において、信号線ＤＩＢＳＣ０（ＤＩＢＳＣ１〜ＤＩＢＳＣ７）、信号線Ｉｎ００Ｌ（Ｉｎ０１Ｌ〜Ｉｎ０７Ｌ／Ｉｎ００Ｒ〜Ｉｎ０７Ｒ）の信号を入力とし、制御信号φａ〜φｅに従って各動作モードが選択され、信号線Ｏｕｔ００Ｌ（Ｏｕｔ０１Ｌ〜Ｏｕｔ０７Ｌ／Ｏｕｔ００Ｒ〜Ｏｕｔ０７Ｒ）を通じて出力される。この動作モードには、たとえば一例として、データ入出力端子→ＳＲＡＭ／センスラッチ回路転送、データ入出力端子→ＳＲＡＭ転送、ＳＲＡＭ→センスラッチ回路転送、センスラッチ回路→ＳＲＡＭ転送、センスラッチ回路→データ入出力端子転送、ＳＲＡＭ→データ入出力端子転送などがある。

書き込みデータ変換は、各書き込みデータ変換回路０Ｌ（１Ｌ〜３Ｌ／０Ｒ〜３Ｒ）において、信号線Ｏｕｔ００Ｌ，Ｏｕｔ０４Ｌ（Ｏｕｔ０１Ｌ〜Ｏｕｔ０３Ｌ，Ｏｕｔ０５Ｌ〜Ｏｕｔ０７Ｌ／Ｏｕｔ００Ｒ〜Ｏｕｔ０７Ｒ）の信号を入力とし、制御信号φ１〜φ３に従って書き込みデータ変換が選択され、信号線ＤＩＢＭＡ００Ｌ（ＤＩＢＭＡ０１Ｌ〜ＤＩＢＭＡ０３Ｌ／ＤＩＢＭＡ００Ｒ〜ＤＩＢＭＡ０３Ｒ）を通じて出力される。なお。信号線ＤＩＢＭＡ＊はメインアンプ５４につながっている。この書き込みデータ変換では、たとえば一例として、“０１”書き込み時には“０１”（入出力端子の上位が“０”、下位が“１”）データは出力（ＤＩＢＭＡ＊）“０”、“０１”以外は“１”とし、また“００”、“１０”書き込み時も同様とする。

上位データと下位データの選択は、各スイッチング回路０Ｌ（１Ｌ〜３Ｌ／０Ｒ〜３Ｒ）において、信号線ＭＡ００Ｌ（ＭＡ０１Ｌ〜ＭＡ０３Ｌ／ＭＡ００Ｒ〜ＭＡ０７Ｒ）の信号を入力とし、制御信号φ４に従って上位データと下位データの転送が選択され、信号線Ｉｎ００Ｌ，Ｉｎ０４Ｌ（Ｉｎ０１Ｌ〜Ｉｎ０３Ｌ，Ｉｎ０５Ｌ〜Ｉｎ０７Ｌ／Ｉｎ００Ｒ〜Ｉｎ０７Ｒ）を通じて出力される。なお。信号線ＭＡ＊はメインアンプ５４につながっている。この上位データと下位データの選択では、上位データ転送時に“Ｈ”、下位データ転送時に“Ｌ”にして、上位データ転送時は信号線Ｉｎ＊４〜Ｉｎ＊７経由でＳＲＡＭのデータ入出力端子Ｉ／Ｏ４〜Ｉ／Ｏ７へ転送し、下位データ転送時は信号線Ｉｎ＊０〜Ｉｎ＊３経由でＳＲＡＭのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３へ転送する。

図９〜図１１により、本実施の形態のフラッシュメモリにおいて、読み出し動作の一例を説明する。この読み出し動作には、特に限定されるものではないが、たとえば一例として、図９に示す多値（４値）読み出しモード、図１０に示す２値読み出しモードなどがある。

この読み出しモードにおいて、メモリセルのしきい値電圧分布と読み出し電圧との関係は図１１のようになっている。多値データについては、“１１”分布と“１０”分布の間にＶＲＷ１、“１０”分布と“００”分布の間にＶＲＷ２、“００”分布と“０１”分布の間にＶＲＷ３の読み出し電圧がそれぞれ設定される。２値データについては、“１”分布と“０”圧分布の間に読み出し電圧ＶＲＷ２が設定される。

この読み出しモードでは、前述した１・センスラッチ回路＋２・ＳＲＡＭの構成において、センスラッチ回路４１（ＳＬ）とグローバルビット線Ｇ−ＢＬとの間でデータ演算を行い、上位ビットおよび下位ビットのデータを一旦、センスラッチ回路４１に格納する。さらに、センスラッチ回路４１に格納した読み出しデータを、上位ビットと下位ビットで別々にＳＲＡＭ５１，５２に転送する。この転送の際に、２ビットデータのうち、下位ビットデータを合成する。そして、ＳＲＡＭ５１，５２に格納した読み出しデータを、外部シリアルクロックに同期してデータ入出力端子Ｉ／Ｏへ出力する。詳細は以下において、図９および図１０を用いて順に説明する。

図９に示すように、多値読み出しモードでは、第１のアクセス処理と、第２のアクセス処理があり、第１のアクセス処理では、センスラッチ回路の初期化（ステップＳ１０１）後に、上位ビットの読み出し、上位ビットの転送、下位ビットの読み出し、下位ビットの転送が順に行われる。

（１）第１のアクセス処理において、上位ビットの読み出しでは、グローバルビット線の全プリチャージを行った後、メモリセルのディスチャージを行う（ステップＳ１０２，Ｓ１０３）。このメモリセルのディスチャージの際は、選択されたメモリセルにつながるワード線に読み出し電圧ＶＲＷ２を印加する。

そして、センスラッチ回路のノードをクリアした後、センスラッチ回路によりグローバルビット線上のデータをセンスして、このデータをセンスラッチ回路に保持する（ステップＳ１０４〜Ｓ１０６）。その後、グローバルビット線の全ディスチャージを行う。

（２）上位ビットの転送では、センスラッチ回路に保持されているデータをＳＲＡＭに転送して、このデータをＳＲＡＭに格納する（ステップＳ１０７）。この際に、上位ビット用のＳＲＡＭに上位ビットのデータとして格納する。

（３）下位ビットの読み出しでは、前記上位ビットの読み出しと同様に、グローバルビット線の全プリチャージ、メモリセルのディスチャージ（ＶＲＷ３）、センスラッチ回路のクリアを順に行った後、グローバルビット線の全ディスチャージを行う。その後、グローバルビット線の全プリチャージ、メモリセルのディスチャージ（ＶＲＷ１）、グローバルビット線の選択プリチャージ、センスラッチ回路のクリア、センスラッチ回路によるセンス、グローバルビット線の全ディスチャージを順に行う（ステップＳ１０８〜Ｓ１１７）。

（４）下位ビットの転送では、前記上位ビットの転送と同様に、センスラッチ回路に保持されているデータをＳＲＡＭ（下位ビット）に転送して格納する（ステップＳ１１８）。

（５）第２のアクセス処理においては、ＳＲＡＭの格納されたデータを外部に出力する。この際に、リードイネーブル制御信号／ＲＥに同期して、読み出しデータを出力する（ステップＳ１１９）。

図１０に示すように、２値読み出しモードでは、第１のアクセス処理と、第２のアクセス処理がある。なお、２値読み出しモードでは、下位４ビットをＦ固定とし、上位４ビットに読み出しデータを出力する。

（１）第１のアクセス処理においては、センスラッチ回路の初期化後に、グローバルビット線の全プリチャージを行い、その後、選択されたメモリセルにつながるワード線に読み出し電圧ＶＲＷ２を印加してメモリセルのディスチャージを行う（ステップＳ２０１〜Ｓ２０３）。そして、センスラッチ回路によりグローバルビット線上のデータをセンスして、このデータをセンスラッチ回路に保持する（ステップＳ２０４）。

（２）第２のアクセス処理においては、センスラッチ回路に保持されているデータを、リードイネーブル制御信号／ＲＥに同期して、読み出しデータとして外部に出力する（ステップＳ２０５）。

図１２〜図２５により、本実施の形態のフラッシュメモリにおいて、書き込み動作の一例を説明する。この書き込み動作には、特に限定されるものではないが、たとえば一例として、図１２〜図１４に示す高速書き込みモード、図１５〜図１７に示すプレベリファイ有り書き込みモード、図１８，図１９に示す低電圧側からの書き込みモード、図２０〜図２５に示す簡易上裾判定を採用した書き込みモードなどがある。

この書き込みモードにおいて、メモリセルのしきい値電圧分布（書き込み電圧）と、上裾判定電圧、下裾判定電圧との関係は図１４のようになっている。多値データの“１１”分布は上裾判定電圧がＶＷＥ０、“１０”分布は上裾判定電圧がＶＷＥ１で下裾判定電圧がＶＷＶ１、“００”分布は上裾判定電圧がＶＷＥ２で下裾判定電圧がＶＷＶ２、“０１”分布は下裾判定電圧がＶＷＶ３にそれぞれ設定される。

この書き込みモードでは、前述した１・センスラッチ回路＋２・ＳＲＡＭの構成において、２ビットの書き込みデータは、それぞれ上位ビット、下位ビットに分けて２つのＳＲＡＭ５１，５２に格納する。各メモリセルのしきい値電圧の書き込み時に、ＳＲＡＭ５１，５２のデータを合成してセンスラッチ回路４１（ＳＬ）に転送する。この転送の際に、書き込み選択メモリセルのみ“Ｈ”、それ以外は“Ｌ”を転送する。

また、各メモリセルのしきい値電圧分布の書き込みは、ワード線に書き込み電圧を印加し、書き込み選択されたメモリセルのしきい値電圧を上昇させる「書き込みバイアス印加」、書き込み選択されたメモリセルのしきい値電圧が所望の電圧まで上昇したか判定する「書き込みベリファイ」の繰り返しからなる「書き込み処理」と、過書き込みがされていないか確認する「上裾判定処理」からなる。書き込み処理および上裾判定処理の先頭に、書き込みデータ転送処理を行う。詳細は以下において、図１２〜図２５を用いて順に説明する。

図１２に示すように、高速書き込みモードでは、“０１”分布の書き込み、“００”分布の書き込み、“１０”分布の書き込み、“００”分布のエラティック判定（簡易上裾判定）、“１０”分布のエラティック判定（簡易上裾判定）、“１１”分布のディスターブ判定（簡易上裾判定）が順に行われる。

（１）“０１”分布の書き込みでは、ＳＲＡＭに格納されているデータをセンスラッチ回路に転送して、このセンスラッチ回路に保持する（ステップＳ３０１）。この際に、“０１”分布のデータをセンスラッチ回路に転送する。

そして、メモリセルに“０１”分布の書き込みを行う（ステップＳ３０２）。この際に、選択されたメモリセルにつながるワード線に、“０１”分布に対応する書き込み電圧ＶＷＷ３を印加する。

引き続き、“０１”分布の書き込みベリファイを行う（ステップＳ３０３）。この際に、選択されたメモリセルにつながるワード線に、“０１”分布の下裾判定電圧に対応する書き込みベリファイ電圧ＶＷＶ３を印加し、この書き込みベリファイ電圧ＶＷＶ３より高電圧か判定する。この“０１”分布の書き込みベリファイでは、“０１”分布の書き込みがパスしたら次の処理に移行し、フェイルの時はパスするまで“０１”分布の書き込みを繰り返す。なお、決められた所定の時間をオーバーした場合には全ビットを書き上げて異常終了する。

詳細には、図１３に示すように、“０１”分布、後述の“００”分布、“１０”分布などのレベルｎ分布の書き込みでは、ＳＲＡＭからセンスラッチ回路へのデータ転送（ステップＳ４０１）後、グローバルビット線の選択プリチャージを行った後、レベルｎ分布に対応する書き込み電圧ＶＷＷｎをワード線に印加してメモリセルの書き込みを行い、その後、グローバルビット線の全ディスチャージを行う（ステップＳ４０２〜Ｓ４０４）。

また、レベルｎ分布の書き込みベリファイでは、グローバルビット線の全プリチャージを行った後、レベルｎ分布に対応する書き込みベリファイ電圧ＶＷＶｎをワード線に印加してメモリセルのディスチャージを行い、その後、グローバルビット線の選択プリチャージを行う（ステップＳ４０５〜Ｓ４０７）。そして、センスラッチ回路のノードをクリアした後、センスラッチ回路によりグローバルビット線上のデータをセンスして、このデータをセンスラッチ回路に保持する（ステップＳ４０８，Ｓ４０９）。その後、グローバルビット線の全ディスチャージを行った後、オール判定を行う（ステップＳ４１０，Ｓ４１１）。このオール判定の際には、たとえば全てのグローバルビット線が“Ｌ”になっているか否かを判定し、“Ｌ”になっている場合には次の処理に移行し、もし１ビットでも“Ｈ”になっているグローバルビット線がある場合には書き込みからの処理を繰り返す。

（２）“００”分布の書き込みでは、前記“０１”分布の書き込みと同様に、ＳＲＡＭのデータをセンスラッチ回路に転送（“００”分布）、メモリセルに“００”分布の書き込み（ＶＷＷ２）、“００”分布の書き込みベリファイ（ＶＷＶ２）を順に行う（ステップＳ３０４〜Ｓ３０６）。

（３）“１０”分布の書き込みでは、前記“０１”分布の書き込みと同様に、ＳＲＡＭのデータをセンスラッチ回路に転送（“１０”分布）、メモリセルに“１０”分布の書き込み（ＶＷＷ１）、“１０”分布の書き込みベリファイ（ＶＷＶ１）を順に行う（ステップＳ３０７〜Ｓ３０９）。

（４）“００”分布のエラティック判定（簡易上裾判定）では、“０１”分布の読み出しを行い、この読み出されたデータをセンスラッチ回路でセンスして保持する（ステップＳ３１０）。この“０１”分布の読み出しの際に、ワード線に読み出し電圧ＶＲＷ３を印加する。

そして、“００”分布の上裾の読み出しを行った後、グローバルビット線の選択ディスチャージを行う（ステップＳ３１１，Ｓ３１２）。この“００”分布の上裾の読み出しの際に、ワード線に上裾判定電圧ＶＷＥ２を印加する。

その後、センスラッチ回路でセンスして保持し、このデータを反転した後に、“００”分布のエラティック判定を行う（ステップＳ３１３〜Ｓ３１５）。この“００”分布のエラティック判定では、“００”分布の書き込みがパスしたら次の処理に移行し、フェイルの場合にはしきい値電圧分布を保持したまま異常終了する。

詳細には、図１３に示すように、“００”分布、後述の“１０”分布などのレベルｎ分布のエラティック判定（簡易上裾判定）では、グローバルビット線の全プリチャージを行った後、レベルｎ＋１分布に対応する読み出し電圧ＶＲＷｎ＋１をワード線に印加してメモリセルのディスチャージを行う（ステップＳ４１２，Ｓ４１３）。そして、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持した後、グローバルビット線の全ディスチャージを行う（ステップＳ４１４〜Ｓ４１６）。その後、グローバルビット線の全プリチャージを行い、グローバルビット線の選択ディスチャージを行った後、レベルｎ分布に対応する上裾判定電圧ＶＷＥｎをワード線に印加してメモリセルのディスチャージを行う（ステップＳ４１７〜Ｓ４１９）。そして、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持した後、グローバルビット線の全ディスチャージを行う（ステップＳ４２０〜Ｓ４２２）。その後、グローバルビット線の全プリチャージを行い、グローバルビット線の選択ディスチャージを行った後、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持する（ステップＳ４２３〜Ｓ４２６）。そして、グローバルビット線の全ディスチャージを行った後、オール判定を行う（ステップＳ４２７，Ｓ４２８）。

（５）“１０”分布のエラティック判定（簡易上裾判定）では、前記“００”分布のエラティック判定（簡易上裾判定）と同様に、“００”分布の読み出し（ＶＲＷ２）、センスラッチ回路によるセンス、“１０”分布の上裾の読み出し（ＶＷＥ１）、グローバルビット線の選択ディスチャージ、センスラッチ回路によるセンス、データの反転、“１１”分布のエラティック判定を順に行う（ステップＳ３１６〜Ｓ３２１）。

（６）“１１”分布のディスターブ判定（簡易上裾判定）では、前記“００”分布のエラティック判定（簡易上裾判定）と同様に、“１０”分布の読み出し（ＶＲＷ１）、センスラッチ回路によるセンス、“１１”分布の上裾の読み出し（ＶＷＥ０）、グローバルビット線の選択ディスチャージ、センスラッチ回路によるセンス、データの反転を順に行い、そして、“１１”分布のディスターブ判定を行う（ステップＳ３２２〜Ｓ３２７）。なお、この“１１”分布のディスターブ判定（簡易上裾判定）においては、非選択セクタ側に対してワードディスターブ判定を実施する。

図１５に示すように、プレベリファイ有り書き込みモードでは、ＳＲＡＭからセンスラッチ回路へのデータ転送（“０１”分布）を行った後に、“０１”分布の書き込み、“００”分布のプレベリファイ、“００”分布の書き込み、“１０”分布のプレベリファイ、“１０”分布の書き込みが順に行われる。そして、ＳＲＡＭからセンスラッチ回路へのデータ転送（“００”分布）の後に、“００”分布のディスターブ判定が行われ、さらに、ＳＲＡＭからセンスラッチ回路へのデータ転送（“１０”分布）の後に、“１０”分布のエラティック判定が行われる。その後、ＳＲＡＭからセンスラッチ回路へのデータ転送（“１１”分布）を行い、選択ページ側“１１”分布のディスターブ判定、非選択ページ側“１１”分布のディスターブ判定（簡易上裾判定）が順に行われる。

（１）ＳＲＡＭからセンスラッチ回路への各データ転送（“０１”分布（ステップＳ５０１）、“００”分布（ステップＳ５１２）、“１０”分布（ステップＳ５１７）、“１１”分布（ステップＳ５２２））や、“０１”分布（ステップＳ５０２，Ｓ５０３）、“００”分布（ステップＳ５０６，Ｓ５０７）、“１０”分布（ステップＳ５１０，Ｓ５１１）の各書き込みは、前述した高速書き込みモードと同様にして行われるので、ここでの説明は省略する。

（２）“００”分布のプレベリファイでは、ＳＲＡＭに格納されている“００”分布のデータをセンスラッチ回路に転送して保持した後、“００”分布に対応する下裾判定電圧ＶＷＶ２をワード線に印加して“００”分布のプレベリファイを行う（ステップＳ５０４，Ｓ５０５）。このプレベリファイとは、過書き込みを防止するため、書き込みデータに対してメモリセルのデータをマスクする処理である。なお、過書き込みを行っても問題がない“０１”分布の書き込みにはプレベリファイを行わない。

詳細には、図１６に示すように、“００”分布、後述の“１０”分布などのレベルｎ分布のプレベリファイでは、グローバルビット線の全プリチャージを行った後、レベルｎ分布に対応する読み出し電圧ＶＲＷｎをワード線に印加してメモリセルのディスチャージを行う（ステップＳ６０１，Ｓ６０２）。そして、グローバルビット線の選択プリチャージを行った後、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持する（ステップＳ６０３〜Ｓ６０５）。その後、グローバルビット線の全ディスチャージを行う（ステップＳ６０６）。

また、“１０”分布のプレベリファイでも、前記“００”分布のプレベリファイと同様に、“１０”分布に対応する下裾判定電圧ＶＷＶ１をワード線に印加して“１０”分布のプレベリファイを行う（ステップＳ５０８，Ｓ５０９）。

（３）“００”分布のディスターブ判定では、“００”分布の上裾の読み出し（ＶＷＥ２）、グローバルビット線の選択ディスチャージ、センスラッチ回路によるセンス、データの反転を順に行い、そして、“００”分布のディスターブ判定を行う（ステップＳ５１３〜Ｓ５１６）。

（４）“１０”分布のエラティック判定では、“１０”分布の上裾の読み出し（ＶＷＥ１）、グローバルビット線の選択ディスチャージ、センスラッチ回路によるセンス、データの反転を順に行い、そして、“１０”分布のエラティック判定を行う（ステップＳ５１８〜Ｓ５２１）。

（５）選択ページ側“１１”分布のディスターブ判定では、“１１”分布の上裾の読み出し（ＶＷＥ０）、グローバルビット線の選択ディスチャージ、センスラッチ回路によるセンス、データの反転を順に行い、そして、“１１”分布のディスターブ判定を行う（ステップＳ５２３〜Ｓ５２６）。

詳細には、図１７に示すように、選択ページ側“１１”分布のディスターブ判定では、グローバルビット線の全プリチャージを行った後、“１１”分布に対応する上裾判定電圧ＶＷＥ０をワード線に印加してメモリセルのディスチャージを行う（ステップＳ７０１，Ｓ７０２）。そして、グローバルビット線の選択ディスチャージを行った後、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持した後、グローバルビット線の全ディスチャージを行う（ステップＳ７０３〜Ｓ７０６）。その後、グローバルビット線の全プリチャージを行い、グローバルビット線の選択ディスチャージを行った後、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持する（ステップＳ７０７〜Ｓ７１０）。そして、グローバルビット線の全ディスチャージを行った後、オール判定を行う（ステップＳ７１１，Ｓ７１２）。

（６）非選択ページ側“１１”分布のディスターブ判定（簡易上裾判定）では、“１０”分布の読み出し（ＶＲＷ１）、センスラッチ回路によるセンス、“１１”分布の上裾の読み出し（ＶＷＥ０）、グローバルビット線の選択ディスチャージ、センスラッチ回路によるセンス、データの反転を順に行い、そして、“１１”分布のディスターブ判定を行う（ステップＳ５２７〜Ｓ５３２）。

図１８に示すように、低電圧側からの書き込みモードでは、ＳＲＡＭからセンスラッチ回路へのデータ転送（“１０”分布）の後に、“１０”分布の書き込み、“１０”分布のエラティック判定、ＳＲＡＭからセンスラッチ回路へのデータ転送（“００”分布）の後に、“００”分布の書き込み、“００”分布のエラティック判定、ＳＲＡＭからセンスラッチ回路へのデータ転送（“０１”分布）の後に、“０１”分布の書き込み、ＳＲＡＭからセンスラッチ回路へのデータ転送（“１１”分布）の後に、“１１”分布のディスターブ判定、非選択ページ側“１１”分布のディスターブ判定（簡易上裾判定）が順に行われる。

この低電圧側からの書き込みモードにおいて、ＳＲＡＭからセンスラッチ回路への各データ転送（“１０”分布（ステップＳ８０１）、“００”分布（ステップＳ８０７）、“０１”分布（ステップＳ８１３）、“１１”分布（ステップＳ８１６））や、“１０”分布（ステップＳ８０２，Ｓ８０３）、“００”分布（ステップＳ８０８，Ｓ８０９）、“０１”分布（ステップＳ８１４，Ｓ８１５）の各書き込み、さらに“１０”分布（ステップＳ８０４〜Ｓ８０６）、“００”分布（ステップＳ８１０〜Ｓ８１２）の各エラティック判定、“１１”分布のディスターブ判定（ステップＳ８１７〜Ｓ８２０）、非選択ページ側“１１”分布のディスターブ判定（簡易上裾判定）（ステップＳ８２１〜Ｓ８２６）は、前述の書き込みモードと同様にして行われるので、ここでの詳細な説明は省略する。

この低電圧側からの書き込みモードでは、特に〔１〕多値メモリのしきい値電圧分布の低電圧側から書き込みを行うこと、〔２〕「書き込み処理」、「上裾判定処理」をメモリセルのしきい値電圧分布毎に連続して実施すること、が特徴である。これにより、“１０”分布、“００”分布の書き込み処理終了後、全てのメモリセルのしきい値電圧は、それぞれ“１０”分布、“００”分布の上裾判定電圧よりも低い。よって、“１０”分布、“００”分布の上裾判定処理では、他のしきい値電圧分布のマスク処理がないため、書き込みデータの転送が不要となる。

たとえば、図１９に示すように、“１０”分布の書き込み処理を行う場合を考えると、この“１０”分布の書き込み処理終了直後のメモリセルのしきい値電圧分布は、全てのメモリセルのしきい値電圧が“１０”分布の上裾判定電圧ＶＷＥ１より低電圧側にあり、“００”分布のしきい値電圧はまだ書かれていないので、マスク動作が不要である。

図２０に示すように、簡易上裾判定を採用した書き込みモードでは、ＳＲＡＭからセンスラッチ回路へのデータ転送（“１０”分布）の後に、“１０”分布の書き込み、“１０”分布のエラティック判定（簡易上裾判定）、ＳＲＡＭからセンスラッチ回路へのデータ転送（“００”分布）の後に、“００”分布の書き込み、“００”分布のエラティック判定（簡易上裾判定）、ＳＲＡＭからセンスラッチ回路へのデータ転送（“０１”分布）の後に、“０１”分布の書き込み、“１１”分布のディスターブ判定（簡易上裾判定）が順に行われる。なお、“１１”分布のディスターブ判定（簡易上裾判定）においては、非選択セクタ側に対してワードディスターブ判定を実施する。

この簡易上裾判定を採用した書き込みモードにおいて、ＳＲＡＭからセンスラッチ回路への各データ転送（“１０”分布（ステップＳ９０１）、“００”分布（ステップＳ９１０）、“０１”分布（ステップＳ９１９））や、１０”分布（ステップＳ９０２，Ｓ９０３）、“００”分布（ステップＳ９１１，Ｓ９１２）、“０１”分布（ステップＳ９２０，Ｓ９２１）の各書き込み、“１０”分布（ステップＳ９０４〜Ｓ９０９）、“００”分布（ステップＳ９１３〜Ｓ９１８）の各エラティック判定（簡易上裾判定）、“１１”分布のディスターブ判定（簡易上裾判定）（ステップＳ９２２〜Ｓ９２７）は、前述の書き込みモードと同様にして行われるので、ここでの詳細な説明は省略する。

この簡易上裾判定を採用した書き込みモードでは、メモリセルに格納されたデータを元に上裾判定対象のメモリセルを決定する。よって、ＳＲＡＭ上の書き込みデータを使用しないため、“１１”分布、“１０”分布、“００”分布の上裾判定処理時に書き込みデータの転送が不要となる（特に“１１”分布は消去分布と呼ぶ）。

たとえば、図２１に示すように、“１０”分布の簡易上裾判定を行う場合を考えると、この“１０”分布の簡易上裾判定は、『“００”分布（“１０”分布のひとつ高電圧のしきい値電圧分布）の読み出し電圧ＶＲＷ２』から、『“１０”分布の上裾判定電圧ＶＷＥ１』の間のしきい値電圧を持つメモリセルが存在しない、ことを確認する。一般的に、レベルｎ分布の簡易上裾判定処理は、『レベルｎ＋１分布の読み出し電圧』から『レベルｎ分布の上裾判定電圧』のしきい値電圧を持つメモリセルが存在しない、ことを確認する。

また、簡易上裾判定を採用した書き込みモードでは、「書き込み処理」と「上裾判定処理」をメモリセルのしきい値電圧毎に連続的に実施する必要はない。さらに、消去分布に対する上裾判定は、書き込みディスターブ判定のため、全ての分布の書き込み処理終了後に実施する。

よって、簡易上裾判定を採用した書き込みモードでは、書き込みデータの転送が不要なため、書き込み高速化が可能な反面、本来、レベルｎ分布にあるべきメモリセルのしきい値電圧がレベルｎ＋１分布の読み出し電圧よりも上側に飛び出していても検出できない副作用がある。また、この書き込みモードと前述した低電圧側からの書き込みモードを併用しても、書き込みデータの転送回数をさらに削減することにはつながらない。

前述のように、書き込みモードに簡易上裾判定方式を導入すると、１・センスラッチ回路＋２・ＳＲＡＭの構成では追加書き込みを実現することができる。この追加書き込みとは、既に書き込みを実施したワード線上のメモリセルに対して、消去を行わずに再度書き込みを行う動作である。上裾判定処理は、ＳＲＡＭ上の書き込みデータと書き込み後のメモリセル上のデータが一対一で対応する必要がある。しかし、追加書き込みでは、ＳＲＡＭ上の書き込みデータと書き込み後のメモリセルデータが一対一で対応しないため、ＳＲＡＭ上の書き込みデータを元に上裾判定処理を行うとパスしない。

しかし、簡易上裾判定処理では、書き込みデータは使用せず、メモリセルに格納されたデータを元に上裾判定対象のメモリセルを決定するため、追加書き込みのようにＳＲＡＭ上の書き込みデータと書き込み後のメモリセルデータとが一対一で対応しなくても上裾判定処理を行うことができる。

たとえば、図２２に示すように、ＳＲＡＭ上の書き込みデータを元に“１１”分布の上裾判定を行う場合を考えると、アドレスの０〜４において、書き込みデータはそれぞれＦＦ、Ｆ０、００、０Ｆ、ＦＦであり、メモリセルの期待値はそれぞれＦＦ、Ｆ０、００、０Ｆ、０Ｆである。上裾判定対象は、ＳＲＡＭ利用の場合はアドレスの０と４、簡易上裾判定の場合はアドレスの０が対象となり、この場合にアドレスの４が上裾判定をフェイルして書き込みエラーとなる。

前述のような書き込みモードにおいて、任意の書き込み電圧（ＶＷＷ）を加えた際のフラッシュメモリの書き込み特性は、たとえば図２３（ａ）に示すように、累積書き込みバイアス印加時間（書き込みパルス長ｔＷＰ）の対数（Ｌｏｇ）に対してメモリセルのしきい値電圧（Ｖｔｈ）が線形であることが知られている。よって、書き込みパルス長を一定とすると、書き込みパルス印加毎のメモリセルのしきい値電圧の増加量ΔＶｔｈが徐々に減少し、書き込みベリファイ回数が増大する問題がある。そこで、ΔＶｔｈを一定にし、書き込みベリファイ回数を最適化するために、たとえば図２３（ｂ）に示すように、書き込みパルス毎に書き込みバイアス印加時間を累積バイアス印加時間のべき乗に延ばす「べき乗パルス方式（バイアス＝一定、パルス長＝べき乗比で増加）」を採用する。なお、書き込み電圧（ＶＷＷ）は書き込みパルス毎に一定である。

このべき乗パルス方式では、ベリファイ回数の最適化は可能であるが、書き込みパルス毎にパルス長（ｔＷＰ）が延びるため、書き込みバイアス印加時間（ΣｔＷＰ）が指数的に増大する問題がある。そこで、好ましくは以下に説明する「ＩＳＰＰ（Incremental Step Pulse Programming ）方式（バイアス＝パルス毎にΔＶＷＷだけ増加、パルス長＝一定）」を採用する。

このＩＳＰＰ方式は、書き込みパルス毎に書き込み電圧（ＶＷＷ）が一定であったべき乗パルス方式に対して、書き込みパルス毎にパルス長（ｔＷＰ）を一定にする方式がある。ＩＳＰＰ方式では、たとえば図２４（ａ），（ｂ）に示すように、書き込みバイアスをパルス毎にΔＶｔｈだけ増加させ（ＶＷＷｎ＋１＝ＶＷＷｎ＋ΔＶｔｈ）、書き込みパルス長を一定に保つ。これにより、メモリセルのしきい値電圧はパルス印加毎にΔＶｔｈだけ上昇するため、べき乗パルス方式と同様にベリファイ回数の最適化が可能となる。

なお、このＩＳＰＰ方式では、書き込みパルス印加回数が増加するほど書き込み電圧（ＶＷＷ）が高電圧になる問題がある。しかし、たとえば１Ｇｂｉｔなどのようなフラッシュメモリでは、ＶＷＷをＦＮトンネル方式より低電圧化できるチャネルホットエレクトロン注入方式を採用しているため、この副作用は動作上問題がない。すなわち、チャネルホットエレクトロン注入方式では、ＦＮトンネル方式に比べて書き込みワード電圧を低くすることができる。

また、前述のべき乗パルス方式とＩＳＰＰ方式を組み合わせて書き込みバイアスを印加する方式を用いることも可能である。この方式は、たとえば図２５に示すように、書き込みパルス０〜３については書き込みパルス毎に書き込み電圧を増加させ、また書き込みパルス４〜６については書き込みパルス毎にパルス長をべき乗に延ばすことで、書き込みバイアス印加時間の増大の問題と書き込み電圧の高電圧の問題の両方を満足するように最適化することができる。

図２６〜図３１により、本実施の形態のフラッシュメモリにおいて、消去動作の一例を説明する。この消去動作には、特に限定されるものではないが、たとえば一例として、図２６〜図２８に示す２ページ消去モード、図２９〜図３１に示すマルチページ消去モードなどがある。

この消去モードにおいて、メモリセルのしきい値電圧分布（消去電圧）と、上裾判定電圧、消去判定電圧、書き戻し判定電圧との関係は図２８のようになっている。多値データの“１１”分布は上裾判定電圧がＶＷＥ０、消去判定電圧がＶＥＶ、書き戻し判定電圧がＶＷＶ０にそれぞれ設定される。

この消去モードでは、ＳＲＡＭを使用しないため、たとえば１・センスラッチ回路＋２・データラッチ回路の構成にも適用可能である。消去モードは、「消去処理」と「書き戻し処理」からなる。消去処理では、消去対象ページに対して消去バイアスを印加し、引き続き消去ベリファイを行い、ベリファイ対象ページが消去ベリファイをパスするまで、消去バイアス印加から消去ベリファイまでの一連のシーケンスを繰り返し実施する。書き戻し処理は、書き戻しベリファイをフェイルしたメモリセルの情報をクリアせずに、書き戻しベリファイがフェイルのメモリセルを自動的に書き戻し対象にするため、それぞれの消去選択ページに対して連続的に実施する。

消去モードのうち、２ページ消去モードでは、任意に選択された複数のページを一括して消去する消去方式である。特に、〔１〕消去特性のばらつきを考慮し、消去対象ページのうち、任意の１ページに対してのみ消去ベリファイを行うことにより、消去ベリファイ回数を最低必要回数に抑えること、〔２〕書き戻し処理を１ページずつ連続的に実施することにより、書き戻しベリファイ毎に書き戻し対象のメモリセルを設定しなくて済むため、消去上裾不良を防ぐこと、を可能とするものである。詳細は以下において、図２６，図２７を用いて説明する。

図２６に示すように、２ページ消去モードでは、偶数ページ消去、奇数ページプレ消去ベリファイ、奇数ページ消去、偶数ページプレ書き戻しベリファイ、偶数ページ書き戻し処理、奇数ページプレ書き戻しベリファイ、奇数ページ書き戻し処理、偶数ページ上裾判定処理、奇数ページ上裾判定処理が順に行われる。

（１）偶数ページ消去では、偶数ページについて、消去対象ページに対して消去電圧（ＶＥＷ）を印加し、引き続き消去ベリファイを行う（ステップＳ１００１，Ｓ１００２）。この際、消去ベリファイ回数を最適化するために、偶数ページまたは後述の奇数ページの任意の１ページに対してのみ消去ベリファイを行う。この消去ベリファイでは、消去判定電圧ＶＥＶより低電圧か判定し、ベリファイ対象ページが消去ベリファイをパスしたら次の処理に進み、フェイルの時はパスするまで消去電圧印加から消去ベリファイまでの処理を繰り返す。なお、決められた所定の時間をオーバーした場合には異常フラグをセットして次の処理に移行する。

詳細には、図２７に示すように、偶数ページ、後述の奇数ページなどの消去ベリファイでは、グローバルビット線の全プリチャージを行った後、“１１”分布に対応する消去判定電圧ＶＥＶをワード線に印加してメモリセルのディスチャージを行う（ステップＳ１１０１，Ｓ１１０２）。そして、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持した後、グローバルビット線の全ディスチャージを行う（ステップＳ１１０３〜Ｓ１１０５）。その後、グローバルビット線の全プリチャージを行い、グローバルビット線の選択ディスチャージを行った後、センスラッチ回路のノードをクリアし、センスラッチ回路によりグローバルビット線上のデータをセンスして保持する（ステップＳ１１０６〜Ｓ１１０９）。そして、オール判定を行う（ステップＳ１１１０）。

（２）奇数ページプレ消去ベリファイでは、奇数ページについて、消去ベリファイを行う（ステップＳ１００３）。この際に、消去判定電圧ＶＥＶより低電圧か判定し、ベリファイ対象ページが消去ベリファイをパスしたら書き戻しの処理に進み、フェイルの時は奇数ページ消去の処理に移行する。

（３）奇数ページ消去では、前記偶数ページ消去と同様に、奇数ページについて、消去対象ページに対して消去電圧（ＶＥＷ）を印加し、引き続き消去ベリファイ（消去判定電圧ＶＥＶ）を行う（ステップＳ１００４，Ｓ１００５）。この消去ベリファイでパスしたら書き戻しの処理に進み、フェイルの時はパスするまで繰り返し、決められた所定の時間をオーバーした場合には異常フラグをセットして次の処理に移行する。なお、この奇数ページの消去ベリファイは、偶数ページの消去ベリファイを実施したら本発明では省略することができる。

（４）偶数ページプレ書き戻しベリファイでは、偶数ページについて、センスラッチ回路を“０”にリセットし、引き続き書き戻し判定を行う（ステップＳ１００６，Ｓ１００７）。この書き戻し判定では、書き戻し判定電圧ＶＷＶ０より高電圧か判定し、プレ書き戻し対象ページが書き戻しベリファイをパスしたら奇数ページプレ書き戻しベリファイの処理に進み、フェイルの時は偶数ページ書き戻し処理に移行する。

（５）偶数ページ書き戻し処理では、偶数ページについて、書き戻し対象ページをセットした後、書き戻し対象ページに対して書き戻し電圧（ＶＷＷ０）を印加し、引き続き書き戻し判定を行う（ステップＳ１００８〜Ｓ１０１０）。この書き戻し判定では、書き戻し判定電圧ＶＷＶ０より高電圧か判定し、書き戻し対象ページが書き戻しベリファイをパスしたら奇数ページプレ書き戻しベリファイの処理に進み、フェイルの時はパスするまで書き戻し対象ページのセットから書き戻し、書き戻し判定までの処理を繰り返す。なお、決められた所定の時間をオーバーした場合には書き上げ処理を行って異常終了する。

（６）奇数ページプレ書き戻しベリファイでは、前記偶数ページプレ書き戻しベリファイと同様に、奇数ページについて、センスラッチ回路を“０”にリセットし、引き続き書き戻し判定（書き戻し判定電圧ＶＷＶ０）を行う（ステップＳ１０１１，Ｓ１０１２）。この書き戻し判定でパスしたら偶数ページ上裾判定処理に進み、フェイルの時は奇数ページ書き戻し処理に移行する。

（７）奇数ページ書き戻し処理では、前記偶数ページ書き戻し処理と同様に、奇数ページについて、書き戻し対象ページをセットした後、書き戻し対象ページに対して書き戻し電圧（ＶＷＷ０）を印加し、引き続き書き戻し判定（書き戻し判定電圧ＶＷＶ０）を行う（ステップＳ１０１３〜Ｓ１０１５）。この書き戻し判定でパスしたら偶数ページ上裾判定処理に進み、フェイルの時はパスするまで繰り返し、決められた所定の時間をオーバーした場合には書き上げ処理を行って異常終了する。

（８）偶数ページ上裾判定処理では、偶数ページについて、ディスターブ判定を行う（ステップＳ１０１６）。このディスターブ判定では、上裾判定電圧ＶＷＥ０より低電圧か判定し、パスしたら奇数ページ上裾判定処理に進み、フェイルの時はしきい値電圧分布を保持して異常終了する。なお、この書き戻し上裾判定処理は、偶数ページと後述の奇数ページについて２ページ連続で実施する。

（９）奇数ページ上裾判定処理では、前記偶数ページ上裾判定処理と同様に、奇数ページについて、ディスターブ判定（上裾判定電圧ＶＷＥ０）を行う（ステップＳ１０１７）。このディスターブ判定でパスしたら終了となり、フェイルの時はしきい値電圧分布を保持して異常終了する。

次に、マルチページ消去モードは、前述したＡＧ−ＡＮＤ型のメモリアレイ構成では、書き込み原理にホットエレクトロン注入書き込み方式を用いるため、書き戻し選択ストリングに過消去状態のメモリセルが含まれると、書き込み電流が充分に得られず、書き戻し処理ができない。この過消去状態のメモリセルは、ディプリート（しきい値電圧が０Ｖ以下）したメモリセルと呼ばれ、選択されたメモリセルと同一ビット線上に接続されていると、非選択であるにもかかわらず書き込み電流が流れる現象が発生する。

たとえば、図２９に示すように、メモリセルＭＣ１１〜ＭＣｍｎからなるブロック内に、メモリセルＭＣ１２〜ＭＣｍ２のメモリ列からなるストリングが異常となるような場合に問題が生じる。図２９（ａ）のように、書き戻し処理の時は、ワード線Ｗ１につながるメモリセルのうち、偶数列のメモリ列のメモリセルＭＣ１２，・・・，ＭＣ１ｎを書き込み選択対象とすると、ワード線Ｗ１に１５Ｖを印加し、ビット線Ｄ２，・・・，Ｄｎにそれぞれ５Ｖを印加する。他のワード線Ｗ２〜Ｗｍ、他のビット線Ｄ１，・・・，Ｄｎ−１には０Ｖを印加する。同時に、偶数列のメモリ列のドレイン側制御信号線ＳＤＥおよびソース側制御信号線ＳＳＥにそれぞれ１０Ｖを印加し、奇数列のメモリ列のドレイン側制御信号線ＳＤＯおよびソース側制御信号線ＳＳＯには０Ｖを印加し、さらに偶数列のメモリ列のゲート制御信号線ＡＧＥに１Ｖを印加し、奇数列のメモリ列のゲート制御信号線ＡＧＯには０Ｖを印加する。

このような書き戻し処理の電圧条件において、たとえば異常なストリングとなるメモリセルＭＣ１２〜ＭＣｍ２のうち、メモリセルＭＣ２２はディプリートしていない正常なメモリセル（図２９（ｂ））であるが、メモリセルＭＣ３２，・・・，ＭＣｍ２がディプリートしたメモリセル（図２９（ｃ））である場合に、これらのディプリートしたメモリセルＭＣ３２，・・・，ＭＣｍ２がオン状態となり、メモリセルＭＣ１２に対する書き込み電流がメモリセルＭＣ１２の他にディプリートしたメモリセルＭＣ３２，・・・，ＭＣｍ２にも分散して流れてしまう。よって、書き込み選択対象のメモリセルＭＣ１２に対する書き込み電流が充分に得られず、書き戻し処理ができない。

そこで、２ページ以上の任意の複数のページを同時に消去するためには、〔１〕複数のブロックの任意の１ワード線を同時に消去すること、〔２〕ページアドレスがブロック間で連続となるようにスクランブルをかけること、などの対策が必要となる。これらの対策により、消去単位が大きくなるため、消去レートを向上することができる。また、消去ベリファイは前述した２ページ消去モードと同様に、任意の１ページに対して集中的に実施する。なお、これらの対策は、所定数のブロックからなるバンク単位で考えた場合にも同様の効果が得られることはいうまでもない。

たとえば、図３０において、１ワード線当たり２ページの割り当てで、図３０（ａ）のように、ブロック０内にページアドレスｘ＝０，１、ｘ＝２，３、・・・、ｘ＝５１０，５１１を割り当て、ブロック１内にページアドレスｘ＝５１２，５１３、ｘ＝５１４，５１５、・・・、ｘ＝１０２２，１０２３を割り当てるように、ブロック内でページアドレスが連続するとマルチページ消去ができない。すなわち、同一ブロック内の複数ページは同時に消去できない。

そこで、図３０（ｂ）のように、ブロック０内にページアドレスｘ＝０，１、ｘ＝２５６，２５７を割り当て、ブロック１内にページアドレスｘ＝２，３、ｘ＝２５８，２５９を割り当て、・・・、ブロック１２６内にページアドレスｘ＝２５２，２５３を割り当て、ブロック１２７内にページアドレスｘ＝２５４，２５５を割り当てるように、ブロック間でページアドレスを連続させることでマルチページ消去が可能となる。このマルチページ消去モードを、図３１を用いて説明する。

図３１に示すように、マルチページ消去モードでは、ｎページ消去、０ページ書き戻し処理、ｎページ書き戻し処理、０〜ｎページ上裾判定処理が順に行われる。

（１）ｎページ消去では、消去対象ページに対して消去電圧（ＶＥＷ）を印加し、引き続き消去ベリファイ（消去判定電圧ＶＥＶ）を行う（ステップＳ１２０１〜Ｓ１２０４）。この消去ベリファイでは、０ページからｎページまで１ページずつ消去判定を行い、パスしたら次のページに進み、フェイルの時はパスするまで消去電圧印加から消去ベリファイまでの処理を繰り返し、決められた所定の時間をオーバーした場合には異常終了する。

（２）０ページ書き戻し処理では、０ページについて、書き戻し判定（書き戻し判定電圧ＶＷＶ０）を行う（ステップＳ１２０５）。この書き戻し判定でパスしたら次のページに進み、フェイルの時は書き戻し対象ページをセットした後、書き戻し対象ページに対して書き戻し電圧（ＶＷＷ０）を印加し、引き続き書き戻し判定（書き戻し判定電圧ＶＷＶ０）を行う（ステップＳ１２０６〜Ｓ１２０８）。この書き戻し判定でパスしたら次のページに進み、フェイルの時はパスするまで書き戻し電圧印加から書き戻し判定までの処理を繰り返し、決められた所定の時間をオーバーした場合には異常終了する。

（３）ｎページ書き戻し処理では、前記０ページ書き戻し処理が終了した後、前記０ページ書き戻し処理と同様に、１ページからｎ−１ページまで１ページずつ書き戻し処理を行い、そしてｎページについて、書き戻し判定、書き戻し対象ページのセット、書き戻し対象ページに対する書き戻し電圧の印加、書き戻し判定を順に行う（ステップＳ１２０９〜Ｓ１２１２）。

（４）０〜ｎページ上裾判定処理では、０ページについて、ディスターブ判定（上裾判定電圧ＶＷＥ０）を行う（ステップＳ１２１３）。このディスターブ判定でパスしたら次のページに進み、フェイルの時はリトライする。引き続き、前記０ページディスターブ判定と同様に、１ページからｎ−１ページまで１ページずつ上裾判定を行い、そしてｎページについて、ディスターブ判定を行う（ステップＳ１２１４）。

従って、本実施の形態のフラッシュメモリによれば、以下のような効果を得ることができる。

（１）書き込み動作の低電圧側からの書き込みモードでは、ＳＲＡＭからセンスラッチ回路へのデータ転送回数を減らすことにより、書き込み時間を短縮して書き込み動作の高速化を実現することができる。たとえば、高電圧側からの書き込みモード（＝６回）に比べて４回に削減することができる。

（２）書き込み動作の簡易上裾判定を採用した書き込みモードでは、ＳＲＡＭからセンスラッチ回路へのデータ転送回数を減らすことにより、書き込み時間を短縮して書き込み動作の高速化を実現することができる。たとえば、高電圧側からの書き込みモード（＝６回）に比べて半分（＝３回）に削減することができる。また、１・センスラッチ回路＋２・ＳＲＡＭの構成でも追加書き込みを実現することができるので、１ワード線上のメモリセルを複数回に渡って分割書き込みをする際、消去処理が不要となり、書き込み時間の短縮につながる。

（３）チャネルホットエレクトロン注入方式の採用により書き込みワード電圧を低電圧化することができるため、書き込みバイアス印加にＩＳＰＰ方式を採用することにより、書き込みバイアスの最適化を図ることができる。たとえば、べき乗パルス方式に比べて、書き込みバイアス印加時間を１／１０以下（５９０μｓ→５０μｓ）に抑えることができる。

（４）書き込み動作に関しては、ＳＲＡＭからセンスラッチ回路への転送回数の削減、書き込みバイアスの最適化を行うことができるので、書き込み動作の高速化を図ることができる。

（５）多値フラッシュメモリの書き込み転送レートの向上を実現することができ、さらにはこのフラッシュメモリを用いたフラッシュメモリカード、フラッシュメモリモジュールなどの書き込み転送レートの向上につながる。

（６）消去動作の２ページ消去モードでは、消去動作中の消去ベリファイを片側１ページに対して選択的に実施することにより、消去動作の高速化を図ることができる。さらに、消去動作中の書き戻し処理を１ページ毎に連続的に実施することにより、メモリセルのしきい値電圧の変動による過書き戻し不良を防止することができる。

（７）消去動作のマルチページ消去モードでは、複数のブロックの任意のワード線を同時に消去し、ページアドレスがブロック間で連続となるようにスクランブルをかけることにより、消去レートの向上を図ることができる。

（８）消去動作に関しては、１ワード線に２ページあるメモリアレイ構成での消去シーケンスの最適化を図ることができる。また、消去単位を大きくすることで、消去レートを向上して消去動作の高速化を図ることができる。さらに、消去判定の最適化により、消去判定回路を１／２に減らすことができる。

（９）１・センスラッチ回路＋２・ＳＲＡＭの構成に関しては、多値メモリの読み出し、書き込み、消去を行うシーケンスを実現することにより、単位ビット当たりのセル面積を削減することができる。

（１０）フラッシュメモリの消去動作の高速化、チップ面積の削減を実現することができ、さらにはこのフラッシュメモリを用いたフラッシュメモリカード、フラッシュメモリモジュールなどの消去の高速化、コストの削減につながる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態においては、データ転送回路として、１・センスラッチ回路＋２・ＳＲＡＭの構成（図６）の場合を考えているが、書き込みデータの転送回数を削減するという観点では、書き込みデータバッファがＳＲＡＭである必要はない。たとえば、データラッチ回路を使用する場合についても適用することができる。

また、前記実施の形態の書き込み動作において、簡易上裾判定を採用した書き込みモード（図２０）の場合には、メモリセルのしきい値電圧の書き込み毎に「書き込み処理」、「上裾判定処理」を連続的に実施しているが、上裾判定処理は書き込みフローの最後にまとめて実施しても良い。また、消去分布のディスターブ判定は、最も高電圧の“０１”分布の書き込みが終了していれば、どのタイミングで実施しても良い。

また、前記実施の形態の消去動作において、２ページ消去モード（図２６）の場合には、同時に消去するページ数に対して特に制限はない。つまり、任意の１ページの消去特性のばらつきと同等のばらつきを持つ複数ページに対して同時に消去する場合にも適用可能である。また、メモリアレイ構成がビット線の間引き構成である必要はない。

以上のように、本発明にかかる半導体記憶装置は、特にデータバッファを搭載する多値フラッシュメモリ、チャネルホットエレクトロン注入方式を利用するフラッシュメモリ、また消去動作に関しては１ワード線に複数ページが対応して接続されるフラッシュメモリに有用であり、さらにデータバッファを搭載する不揮発性半導体記憶装置や、フラッシュメモリを用いた半導体装置、半導体メモリカード、半導体メモリモジュールなどに広く適用することができる。

本発明の不揮発性半導体記憶装置の一実施の形態のフラッシュメモリを示す概略構成図である。 本発明の一実施の形態のフラッシュメモリにおいて、メモリアレイの要部を示す回路図である。 読み出し、書き込み、消去動作時のメモリセルに対する電圧の印加状態を示す説明図である。 シングルエンドセンス方式（ＮＭＯＳゲート受けセンス方式）のＹ直接系回路を示す回路図である。 （ａ）〜（ｄ）はグローバルビット線のプリチャージ／ディスチャージ動作を示す説明図である。 データ転送回路を示す構成図である。 データ合成回路を示す回路図である。 （ａ），（ｂ）は書き込みデータ変換回路とスイッチング回路を示す回路図である。 多値読み出しモードを示すフロー図である。 ２値読み出しモードを示すフロー図である。 メモリセルのしきい値電圧分布と読み出し電圧との関係を示す説明図である。 高速書き込みモードを示すフロー図である。 書き込み、書き込みベリファイ、エラティック判定の詳細を示すフロー図である。 メモリセルのしきい値電圧分布と書き込み動作電圧との関係を示す説明図である。 プレベリファイ有り書き込みモードを示すフロー図である。 プレベリファイの詳細を示すフロー図である。 ディスターブ判定の詳細を示すフロー図である。 低電圧側からの書き込みモードを示すフロー図である。 書き込み処理終了直後のメモリセルのしきい値電圧分布を示す説明図である。 簡易上裾判定を採用した書き込みモードを示すフロー図である。 簡易上裾判定とメモリセルのしきい値電圧分布を示す説明図である。 （ａ），（ｂ）は追加書き込み時の上裾判定を示す説明図である。 （ａ），（ｂ）は書き込み特性とべき乗パルス方式を示す説明図である。 （ａ），（ｂ）はＩＳＰＰ方式を示す説明図である。 べき乗パルス方式とＩＳＰＰ方式を組み合わせた方式を示す説明図である。 ２ページ消去モードを示すフロー図である。 消去ベリファイの詳細を示すフロー図である。 メモリセルのしきい値電圧分布と消去動作電圧との関係を示す説明図である。 （ａ）〜（ｃ）はディプリートビットがある場合の書き戻し処理を示す説明図である。 （ａ），（ｂ）はマルチページ消去が可能なアドレススクランブルを示す説明図である。 マルチページ消去モードを示すフロー図である。

符号の説明

１〜４…バンク、５〜８…センスラッチ列、９〜１２…Ｙ直接系回路、１３〜１６…ＳＲＡＭ、１７…間接系回路、２１…メモリアレイ、２２〜２４…サブデコーダ、２５…メインデコーダ、２６…ゲートデコーダ、２７…ワード線、２８…ビット線、２９…メモリセル、３１…制御回路、３２…電源回路、３３…入出力回路、３４…パッド。

Claims (5)

1. 複数のワード線と、複数のビット線と、それぞれ対応する１本のワード線および１本のビット線に接続され、コントロールゲートおよびフローティングゲートを有する複数のメモリセルとを含み、複数のワード線毎に複数のブロックが構成され、前記複数のワード線の各ワード線に複数のページが対応して接続される構成のメモリアレイを有し、
   前記複数のブロックのうち、少なくとも第１ブロックと第２ブロックとの間でページアドレスを連続的に設定し、前記第１ブロック内の第１ページと前記第２ブロック内の第２ページとを同時に消去する消去モードを有することを特徴とする不揮発性半導体記憶装置。
2. 請求項１記載の不揮発性半導体記憶装置において、
   前記メモリアレイは、所定数の前記ブロックからなる複数のバンクから構成され、前記複数のバンクのうち、少なくとも第１バンク内の第１ブロックと第２バンク内の第２ブロックとの間でページアドレスを連続的に設定し、前記第１バンク内の第１ブロック内の第１ページと前記第２バンク内の第２ブロック内の第２ページとを同時に消去するようにしたことを特徴とする不揮発性半導体記憶装置。
3. 請求項１または２記載の不揮発性半導体記憶装置において、
   前記消去モードは、消去ベリファイ判定を有し、前記複数のページのうち、少なくとも前記第１ブロック内の第１ページに対する消去ベリファイ判定と、前記第２ブロック内の第２ページに対する消去ベリファイ判定とを時分割で独立化し、前記第１ページと前記第２ページのうちの一方のページに対して選択的に消去ベリファイ判定を実施するようにしたことを特徴とする不揮発性半導体記憶装置。
4. 請求項１乃至３のいずれか一項記載の不揮発性半導体記憶装置において、
   前記複数のメモリセルは、各メモリセルのゲートが各ワード線に接続され、ドレインが共通にビット線に接続され、ソースがゲート制御信号により駆動されるＭＯＳＦＥＴを介して共通に共通線に接続されてなることを特徴とする不揮発性半導体記憶装置。
5. 請求項１乃至４のいずれか一項記載の不揮発性半導体記憶装置において、
   前記複数のメモリセルは、各メモリセルが複数ビットのデータをしきい値電圧として記憶可能とされることを特徴とする不揮発性半導体記憶装置。

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