CN1767057A - 用于低功率条件的半导体存储器设备 - Google Patents

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Abstract

一种半导体存储器设备，其用于从存储器单元读取数据或将数据写入存储器单元，包括：至少一个单元阵列，其具有多个存储器单元，用于输出所储存的数据至位线及位线杠中之一，以响应输入地址及命令；至少一个参考单元阵列，用于输出一参考信号至该位线及该位线杠中的另一个；一预充电块，用于预充电该位线及该位线杠为地电位；以及一感测放大块，用于通过使用一用于操作该半导体存储器设备的核心电压及一具有比该核心电压高的电压电平的高电压来感测及放大该数据。

Description

用于低功率条件的半导体存储器设备
技术领域
本发明涉及一种半导体存储器设备，且更具体地涉及一种用于在低电源电压下降低功率消耗的半导体存储器设备。
背景技术
通常，一半导体存储器设备在从一外部电路输入的电源电压或由包含于该半导体存储器设备中的电压产生器所产生的低内部电压下操作。特别地，本专业技术人员着重于：在没有减小该半导体存储器设备的操作速度的情况下，如何使一供应至该半导体存储器设备的电源电压变低。
图1为显示一传统半导体存储器设备的核心区域的方块图。
如所示，该传统半导体存储器设备包括行地址译码器20、列地址译码器30、单元区域100及数据输入/输出块40。
该单元区域100包括多个单元阵列(例如：110、120、130及140)及多个感测放大块(例如：150及160)。该行地址译码器20接收一行地址并译码该行地址，以便取得储存在该单元区域100中的数据；该列地址译码器30接收一列地址并译码该列地址，以便取得储存在该单元区域100中的数据。该数据输入/输出块40用于输出该单元区域100中所储存的数据或将经由一数据垫/引脚所输入的数据传送至该单元区域100中。
亦即，在一读取操作中，将根据该行地址及该列地址所取得的数据输出至该数据输入/输出块40。另一情况中，在一写入操作下，将从一外部电路所输入的数据经由该数据输入/输出块40储存在一对应于该行地址及该列地址的一单位单元中。
详而言之，在该单元区域100中所包含的每一单元阵列(例如：110)包括多个单位单元，每一单位单元用于储存一数据；且每一感测放大块(例如：150)用于感测及放大每一单元阵列所输出的数据。
图2为描述图1所示的单元区域100的详细结构的方块图。
如所示，第一单元阵列110包括多条位线对(例如：BL及/BL)、多个单元CELL1、CELL2及CELL3以及多条字线WL0-WL5。于此，每一单元由一电容器及一晶体管所构成。例如：第一单元CELL1包括一耦合至一板线PL的第一电容器C0及栅极耦合至第一字线WL0的第一MOS晶体管M0。该第一MOS晶体管M0耦合于该第一电容器C0与一位线BL之间，用于根据字线WL0使该第一电容器C0与一位线BL连接或断开。
并且，分别耦合至该第一字线WL0及第二字线WL1且彼此相邻的该第一单元CELL1及第二单元CELL2共同连接至该位线BL；且该位线BL耦合至一包含于该感测放大块150中的感测放大器152a。
为了读取该第一单元CELL1中所储存的数据，选择并激活该第一字线WL0；结果，该第一MOS晶体管M0被导通。该第一电容器C0中所储存的数据被传送至该位线BL。
接下来，该感测放大器152a通过使用该位线BL与位线杠(bit linebar)/BL间的电位差感测及放大该数据，其中该位线BL接收经由该第一MOS晶体管M0传送的数据，而该位线杠/BL不接收该第一单元阵列110中所包含的任何单元所输出的数据。
在上述通过该感测放大器152a的感测及放大操作之后，该已放大数据经由一对本地数据总线LDB及LDBB被输出至该外部电路。于此，在感测及放大操作下，该感测放大器152a测定该位线BL及该位线杠/BL的逻辑电平。并且，该位线BL及该位线杠/BL的每一逻辑电平被传送至一本地数据总线LDB及一本地数据总线杠LDBB的每一个。
亦即，如果该第一单元CELL1储存一逻辑高电平″1″的数据(亦即，充电该第一电容器C0)，则在该感测及放大操作之后，该位线BL具有一电源电压VDD的电平，以及该位线杠/BL具有地电位GND的电平。在另一情况中，亦即，如果该第一单元CELL1储存一逻辑低电平″0″的数据，则在该感测及放大操作之后，该位线BL具有该地电位GND的电平，以及该位线杠/BL具有该电源电压VDD的电平。
因为在每一单元的电容器中所储存的电荷量小，所以在将该电荷传送至该位线BL之后，应该在每一原始单元的电容器中恢复该电荷。在通过使用该感测放大器的锁存数据来完成该恢复之后，对应于该原始单元的字线被不激活(inactivated)。
于此，描述读取在该第三单元CELL3中所储存的数据的情况。如果该第三单元CELL3储存一高逻辑电平″1″的数据(亦即，充电该第三电容器C2)，则在该感测及放大操作之后，该位线杠/BL具有一电源电压VDD的电平，以及该位线BL具有一地电位GND的电平。在另一情况中，亦即，如果该第三单元CELL3储存一低逻辑电平″0″的数据，则在该感测及放大操作之后，该位线杠/BL具有该地电位GND的电平，以及该位线BL具有该电源电压VDD的电平。
再者，在该写入操作中，亦即，当将一输入数据储存在单元区域中时，激活一对应于输入行及列地址的字线，然后，感测及放大在一连接至该字线的单元中所储存的数据。之后，在该感测放大器152a中以该输入数据来取代该已放大数据。亦即，将该输入数据锁存于感测放大器152a中。接下来，将该输入数据储存在对应于该已激活字线的单元中。如果完成将该输入数据储存于该单元中，则不激活对应于该输入行及列地址的字线。
图3为描述图1所示的单元区域100中所包含的每一单元阵列与每一感测放大块间的连接的方块图。特别地，该传统半导体存储器设备具有一共享位线感测放大器结构。于此，该共享位线感测放大器结构表示两个相邻单元阵列耦合至一个感测放大块。
如所示，具有多个单元阵列110、130及180以及多个感测放大块150及170。该第一感测放大块150耦合至该第一单元阵列110及该二单元阵列130；以及该第二感测放大块170耦合至该第二单元阵列130及该五单元阵列180。
如果一单元阵列耦合至一个感测放大块，则该感测放大块包括多个感测放大器，每一感测放大器对应于该单元阵列中所包含的每一位线对。亦即，该感测放大块中所包含的感测放大器的数目相同于该单元阵列中所包含的位线的数目。然而，参考图3，因为在该共享位线感测放大器结构下两个单元阵列共同保有一感测放大块，所以该感测放大块具有一些感测放大器，每一感测放大器对应于每两对位线。亦即，该感测放大块中所包含的感测放大器的数目可减少一半。
在用于达成较高集成电路的共享位线感测放大器结构中，该感测放大块(例如：150)进一步包括第一连接块151及第二连接块153。因为该感测放大块150通常耦合至两个相邻单元阵列110及130，所以应该有使该感测放大块150与该两个相邻元阵列110及130中之一连接或断开的控制。该第一及该第二连接块151及153的每一连接块具有多个开关单元(例如：晶体管)。依据第一连接控制信号BISH1导通或截止该第一连接块151中的多个晶体管(例如：MN1-MN4)；以及依据第二连接控制信号BISL1导通或截止该第二连接块153中的多个晶体管(例如：MN5-MN8)。
例如：如果激活该第一连接控制信号BISH1，则导通该第一连接块151中所包含的所有晶体管，亦即，使该第一单元阵列110耦合至该第一感测放大块150的感测放大器块152。在另一情况中，如果激活该第二连接控制信号BISL1，则导通该第二连接块153中所包含的所有晶体管，亦即，使该第二单元阵列130耦合至该第一感测放大块150的感测放大器块152。
同样地，另一感测放大块170包括多个感测放大器及两个连接块，其中以响应其它连接控制信号BISH2及BISL2来控制该两个连接块，用于使该感测放大块170的感测放大器块与该两个相邻单元阵列130及180中之一连接或断开。
再者，除连接块及感测放大器外，每一感测放大块(例如：150)进一步包括预充电块及数据输出块。
图4为描述图2所示的感测放大块150的方块图。
如所示，该感测放大块150包括感测放大器152a、预充电块155a、第一及第二补偿块154a及157a以及数据输出块156a。
该感测放大器152a接收电源信号SAP及SAN，用于放大该位线BL与该位线杠/BL间的电位差。当该感测放大器152a未被激活时，以一预充电信号BLEQ使能该预充电块155a，以预充电该对位线BL及/BL为位线预充电电压VBLP。响应该预充电信号BLEQ，该第一补偿块154a使该位线BL的电平相等于该位线杠/BL的电平。相似于该第一补偿块154a，该第二补偿块157a亦用于使该位线BL的电平相等于该位线杠/BL的电平。最后，依据从一列地址所产生的一列控制信号YI，该数据输出块156a将该感测放大器152a所放大的数据输出至该本地数据总线对LDB及LDBB。
于此，该感测放大块150进一步包括两个连接块151a及153a，每一连接块依据连接控制信号BISH及BISL分别用于使该感测放大器152a与相邻单元阵列中之一连接或断开。
图5为显示该传统半导体存储器设备的操作的波形图。以下，参考第1至5图，以详细描述该传统半导体存储器设备的操作。
如所示，可将该读取操作分成4个步骤：预充电步骤、读取步骤、感测步骤及恢复步骤。同样地，该写入操作非常相似于该读取操作。但是，该写入操作包括写入步骤，以取代该读取操作中的读取步骤，以及更详而言之，不是没有输出已感测并放大的数据，而是在该感测步骤将来自一外部电路的输入数据锁存于该感测放大器中。
以下，假设充电一单元的电容器(亦即，储存一逻辑高数据″1″)。于此，符号′SN′表示该单元的电容器中所充电的电位电平。并且，激活在该感测放大块中的两个连接块中之一，并不激活另一连接块。结果，使该感测放大块耦合至两个相邻单元阵列中之一。
在该预充电步骤中，通过该位线预充电电压VBLP来预充电该位线BL及该位线杠/BL。同时，不激活所有字线。通常，该位线预充电电压VBLP为1/2核心电压(亦即，1/2Vcore＝VBLP)。
当激活该预充电信号BLEQ为逻辑高电平时，亦使该第一及第二补偿块154a及157a使能。这样，该位线BL及该位线杠/BL被预充电为1/2核心电压。在此，亦激活该第一及第二连接块151a及153a，亦即，导通在该第一及第二连接块151a及153a中所包含的所有晶体管。
在该读取步骤中，输入及实施一读取命令。于此，如果该第一连接块151a耦合至该第一单元阵列110且该第二连接块153a耦合至该第二单元阵列130，则当激活该第一连接块151a并不激活该第二连接块153a时，会使该感测放大器152a耦合至该第一单元阵列110。在另一情况中，当激活该第二连接块153a并不激活该第一连接块151a时，会使该感测放大器152a耦合至该第二单元阵列130，而与该第一单元阵列110断开。
此外，通过一电源电压VDD或一高电压Vpp激活一对应于一输入地址的字线，直到该恢复步骤为止。
于此，因为要求使该电源电压VDD变得较低且该半导体存储器设备的操作速度变得更快，所以为了激活该字线，通常使用该高电压Vpp。
如果激活该字线，则使对应于该字线的单元的MOS晶体管导通；以及将该单元的电容器中所储存的数据传送至该位线BL。
因此，将预充电1/2核心电压的位线BL提升一预定电平ΔV。在此，虽然将该电容器充电为该核心电压Vcore，但是因为该电容器的电容Cc小于该位线BL的螺旋电容(worm capacitance)Cb，所以该位线BL的电平无法增加至该核心电压Vcore。
参考图5，在该读取步骤中，可了解到该位线BL的电平升高该预定电平ΔV，以及符号′SN′亦降低至该电平。
在此时，亦即，当将该数据传送至该位线BL时，并未传送数据至该位线杠/BL，以及因而该位线杠/BL保持1/2核心电平。
接下来，在该感测步骤中，该第一电源信号SAP被供以该核心电压Vcore，以及该第二电源信号SAN被供以地电位GND。因此，该感测放大器可通过使用该第一及第二电源信号SAP及SAN来放大该位线BL与该位线杠/BL间的电压差(亦即，电位差)。此时，将该位线BL与该位线杠/BL间的相对高侧放大至该核心电压Vcore；以及将该位线BL与该位线杠/BL间的另一侧(亦即，相对低侧)放大至该地电位GND。
于此，该位线BL的电平高于该位线杠/BL的电平。亦即，在放大该位线BL与该位线杠/BL之后，该位线BL被供以该核心电压Vcore，以及该位线杠/BL被供以该地电位GND。
最后，在该恢复步骤中，使在该读取步骤期间自该电容器输出以提升该位线BL该预定电平ΔV的数据在该原始电容器中恢复。亦即，再充电该电容器。在该恢复步骤之后，不激活对应于该电容器的字线。
然后，该传统半导体存储器设备再次实施该预充电步骤。亦即，该第一及第二电源信号SAP及SAN分别被供以1/2核心电压Vcore。并且，激活该预充电信号BLEQ，并且将其输入至该第一及第二补偿块154a及157a以及该预充电块155a。此时，该感测放大器152a通过该第一及第二连接块151a及153a耦合至该两个相邻单元阵列(例如：110及130)。
随着半导体存储器设备的设计技术快速地发展，用于操作该半导体存储器设备的电源电压的电平变得较低。然而，虽然该电源电压的电平变得较低，但是要求该半导体存储器设备的操作速度变得较快。
为了达成有关该半导体存储器设备的操作速度的要求，该半导体存储器设备包括一内部电压产生器，其用于产生一具有低于该电源电压VDD的电平的核心电压Vcore及一具有高于该核心电压Vcore的电平的高电压VPP。
至目前为止，可通过实施经由使用上述用于克服该电源电压VDD的电平的降低的方法来制造该半导体存储器设备的纳米级技术(nano-scale technology)，以完成所要求的操作速度，而无其它特别方法可用。
例如：虽然该电源电压的电平从约3.3V降低至约2.5V或2.5V以下，但是如果实施约500nm至约100nm为主的纳米级技术，则可完成所要求的操作速度。这表示可更高度集成该半导体存储器设备。亦即，当提升(亦即，发展)该纳米技术时，可减少该半导体存储器设备中的晶体管构件的功率消耗，以及如果没有降低该电源电压的电平，则该晶体管构件的操作速度会变得较快。
然而，很难发展100nm以下的纳米级技术。亦即，对进一步集成该半导体存储器设备是有限制的。
并且，该电源电压的所需电平变得较低，例如：从约2.0V变成约1.5V或甚至约1.0V。因此，无法只通过发展该纳米技术来完成有关该电源电压的要求。
如果输入该半导体存储器设备的电源电压的电平低于一预定电平，则该半导体存储器设备中所包含的每一晶体管的操作裕度(operatingmargin)会变得不够；以及结果，无法满足所需操作速度及无法保证该半导体存储器设备的操作可靠度。
而且，因为在一低电源电压下会保持该晶体管的预定导通电压(亦即，一门限电压)，所以该感测放大器需要更多时间，以稳定地放大该位线BL与该位线杠/BL间的电压差。
再者，如果在该对位线BL及/BL上产生噪声，则会使该位线BL及该位线杠/BL的每一电压电平起伏，亦即在该1/2核心电压Vcore上升高或降低一预定电平。亦即，当该电源电压的电平变得较低时，小的噪声会严重地影响该半导体存储器设备的操作可靠度。
因此，在一预定电平下对该电源电压的电平的降低是有限制的。
此外，当进一步高度集成该半导体存储器设备时，该晶体管的尺寸会变小，并且该晶体管的栅极与该位线的距离会变得越来越靠近。结果，会产生漏电流(bleed current)。于此，该漏电流表示由于该晶体管的栅极与该位线间的物理距离低于一预定值所造成的该晶体管的栅极与该位线间的泄漏电流。
图6为描述该半导体存储器设备的电位单元以便显示该漏电流的成因的剖面图。
如所示，该单位单元包括衬底10、设备隔离层11、源极及漏极区域12a及12b、栅极13、位线17、电容器14-16、以及绝缘层18及19。于此，符号′A′表示该晶体管的栅极电极13与该位线17间的距离。
随着用于制造该半导体存储器设备的纳米技术的快速发展，该晶体管的栅极电极13与该位线17间的距离(亦即，′A′)会变得更短。
在该预充电步骤中，该位线BL被供以该1/2核心电压，以及该栅极电极13(亦即，一字线)供应有地电位。
如果因制造过程中发生的错误而使该单位单元中的位线17与栅极电极13电性短路，则在该预充电步骤期间会有一电流持续地流动，以及会增加功率消耗。在此情况中，该半导体存储器设备包括多个额外的单位单元，其用于取代发生该位线及该栅极电极电性短路的单位单元。此时，以字线为基础使用额外单元来取代错误单元。
另一情况，如果在制造过程中没有发生错误，亦即一单位单元中的该位线17与该栅极电极13在该半导体存储器设备的任何单元中不会出现电性短路，则不会有漏电流。然而，如果在该制造过程中没有任何错误的情况下该晶体管的栅极电极13与该位线17间的距离(亦即，′A′)太短，则亦会使漏电流产生及流动。
最近，如何在一低功率条件下操作半导体存储器设备是非常重要的。如果产生上述漏电流，则虽然具有漏电流的半导体存储器设备可正常操作，但是并不适合将该半导体存储器设备应用在一系统中。
为了减少该漏电流量，提出在该晶体管的栅极电极与该位线之间加入一电阻器。然而，虽然该电阻器可减少少许漏电流量，但是对于减少及防止该漏电流的流动并非是有效及必要的。
发明内容
因此，本发明的目的在于提供一种半导体设备，其用于在一低功率条件下以一快速度方式来操作，以及防止漏电流的产生，由此减少功率消耗。
依据本发明的一个方面，提供一种半导体存储器设备，其用于从存储器单元读取数据或将数据写入存储器单元，该包括：至少一个单元阵列，其具有多个存储器单元，用于输出存储数据至一位线及一位线杠中之一，以响应输入地址及命令；至少一个参考单元阵列，用于输出一参考信号至该位线及该位线杠中的另一个；预充电块，用于预充电该位线及该位线杠为地电位；以及一感测放大块，用于通过使用一用于操作该半导体存储器设备的核心电压及一具有比该核心电压高的电压电平的高电压来感测及放大该数据。
依据本发明的另一方面，提供一种用于在一半导体存储器设备中自存储器单元读取数据或将数据写入存储器单元的方法，包括下列步骤：预充电一位线及一位线杠为地电位；输出一数据至该位线及该位线杠中之一并输出一参考信号至该位线及该位线杠中的另一个；以及通过使用一用于操作该半导体存储器设备的核心电压及一具有比该核心电压高的电压电平的高电压来感测及放大该数据。
依据本发明的再一方面，提供一种半导体存储器设备，包括：第一单元阵列，具有多个单位单元(unit cell)，每一单位单元用于储存一数据及输出该数据至一位线及一位线杠中之一，以响应输入地址及命令；参考单元阵列，用于输出一参考信号至该位线及该位线杠中的另一个；预充电装置，用于预充电该位线及该位线杠为地电位；以及感测放大装置，用于通过使用一用于操作该半导体存储器设备的核心电压及具有比该核心电压高的电压电平的高电压来感测及放大该数据。
依据本发明的又一方面，提供一种用于操作一半导体存储器设备的方法，包括下列步骤：储存数据至一第一单元阵列；预充电一位线及一位线杠为地电位；输出该第一单元阵列中所储存的数据至该位线及该位线杠中之一及输出一参考信号至该位线及该位线杠中的另一个；以及通过使用一用于操作该半导体存储器设备的核心电压及一具有比该核心电压高的电压电平的高电压来感测及放大该数据。
附图说明
从下面较佳实施例的说明并配合所述附图可更易于了解本发明的上述及其它目的与特征。
图1为显示一传统半导体存储器设备的核心区域的方块图；
图2为描述图1所示的单元区域的详细结构的方块图；
图3为描述在图1所示的单元区域中所包含的每一单元阵列及每一感测放大块间的连接的方块图；
图4为描述图2所示的感测放大块150的方块图；
图5为显示该传统半导体存储器设备的操作的波形图；
图6为描述该半导体存储器设备的单位单元的剖面图，以便显示该漏电流的成因；
图7为显示依据本发明的实施例的一半导体存储器设备的核心区域的方块图；
图8为描述图7所示的感测放大块的方块图；
图9为显示图8所示的第一参考单元块的第一示意电路图；
第10及11图为显示图7所示的半导体存储器设备的操作的波形图；
图12为显示图8所示的第一参考单元块的第二示意电路图；
图13为显示依据本发明的另一实施例的一半导体存储器设备的核心区域的方块图；
图14为详细描述图13所示的半导体存储器设备的核心区域的方块图；
图15为显示图14所示的第一参考单元块的第一示意电路图；
图16为显示图14所示的半导体存储器设备的操作的波形图；以及
图17为显示图14所示的第一参考单元块的第二电路图。
具体实施方式
以下，将配合所述附图来详细描述依据本发明的用于在低功率条件下操作的半导体存储器设备。
图7为显示依据本发明一实施例的半导体存储器设备的核心区域的方块图。
如所示，该半导体存储器设备包括第一参考单元块400a、第二参考单元块400b、第一单元阵列300a、第二单元阵列300b及感测放大块200。
在此，每一单元阵列(例如：300a)包括多个单位单元，每一单位单元用于储存数据并输出该数据至位线和位线杠中之一，以响应输入地址及命令；该感测放大块200用于感测及放大自每一单元阵列所输出的数据。该第一单元阵列300a经由多条位线(例如：BLn及BLn+1)耦合至该感测放大块200。该第二单元阵列300b经由多条位线杠，例如：/BLn及/BLn+1，耦合至该感测放大块200。
详而言之，该第一及该第二单元阵列300a及300b中所包含的每一单位单元由一电容器(例如：Cap)及一晶体管(例如：TC)所构成。
该第一及该第二参考单元块400a及400b用于经由多条位线，例如：BLn及BLn+1，及多条位线杠，例如：/BLn及/BLn+1，提供参考信号至该感测放大块200。
图8为描述图7所示的感测放大块的方块图。
如所示，该感测放大块200包括预充电块220、感测放大器210及数据输出块240。在图7所示的半导体存储器设备中，两个相邻单元阵列，亦即，300a及300b耦合至一个感测放大块200。
如所示，该第一单元阵列300a中所包含的单位单元经由一位线BL耦合至该感测放大器210，该第二单元阵列300b中所包含的单位单元经由一位线杠/BL耦合至该感测放大器210。
该感测放大器210接收一电源信号SAP及一地电位GND，以放大该位线BL及该位线杠/BL间的电位差。在该感测放大器210未被激活时，通过一预充电信号BLEQ使能的该预充电块220用以将该位线BL及该位线杠/BL预充电为该地电位GND。最后，该数据输出块240基于输入列地址将该感测放大器210所放大的数据输出至一本地数据线对，亦即，LDB及LDBB。
于此，该预充电块220用于将该位线BL及该位线杠/BL预充电为地电位GND；以及该感测放大块210通过使用一用于操作该半导体存储器设备的核心电压Vcore及一具有比该核心电压高的电压电平的高电压Vpp来感测及放大数据。亦即，输入该核心电压Vcore及该高电压Vpp作为该电源信号SAP。
再者，在从开始感测及放大该数据计时起的一预定期间将该高电压Vpp输入至该感测放大装置。然后，在该预定期间之后，将该核心电压Vcore输入至该感测放大装置。
此外，在依据本发明的半导体存储器设备中，当该第二单元阵列300b经由该位线杠/BL输出数据至该感测放大器210时，该第一参考单元块400a提供一参考信号至该位线BL。同样地，当该第一单元阵列300a经由该位线BL输出一数据至该感测放大器210时，该第二参考单元块400b供应该参考信号至该位线杠/BL。
该预充电块220包括第一及一第二晶体管TP1及TP2。该第一晶体管TP1接收一预充电信号BLEQ，以及提供地电位GND至该位线BL作为该预充电电压，以响应该预充电信号BLEQ。并且，该第二晶体管TP2用于接收该预充电信号BLEQ，以及供应地电位GND至该位线杠/BL作为该预充电电压，以响应该预充电信号BLEQ。
该感测放大器210包括第一及一第二PMOS晶体管TS1及TS2以及第一及一第二NMOS晶体管TS3及TS4。
该第一PMOS晶体管TS1具有栅极、漏极及源极，该栅极耦合至该位线杠/BL，该源极用于接收该核心电压Vcore及该高电压Vpp中之一以作为该电源信号SAP，以及该漏极耦合至该位线BL。并且，该第二PMOS晶体管TS2具有栅极、漏极及源极，该栅极耦合至该位线BL，该源极用于接收该核心电压Vcore及该高电压Vpp中之一以作为该电源信号SAP，以及该漏极耦合至该位线杠/BL。
该第一NMOS晶体管TS3具有栅极、漏极及源极，该栅极耦合至该位线杠/BL，该源极用于接收该地电位GND，以及该漏极耦合至该位线BL；该第二NMOS晶体管TS4具有栅极、漏极及源极，该栅极耦合至该位线BL，该源极用于接收该地电位GND，以及该漏极耦合至该位线杠/BL。
在经该感测放大器210放大之后，将该数据经由该数据输出块240传送至一本地数据线LDB及一本地数据线杠(local data line bar)LDBB。
该数据输出块240用于将该感测放大器210所放大的数据传送至一本地数据线LDB及一本地数据线杠LDBB或者经由该本地数据线LDB及该本地数据线杠LDBB将一输入数据传送至该感测放大器210。
详而言之，该数据输出块240包括第一及一第二MOS晶体管TO1及TO2。该第一MOS晶体管TO1耦合于该位线BL与该本地数据线LDB之间，用于将该位线BL中所加载的并经该感测放大器210放大的数据传送至该本地数据线LDB。并且，该第二MOS晶体管TO2耦合于该位线杠/BL与该本地数据线杠LDBB之间，用于将该位线杠/BL中加载并经该感测放大器210所放大的数据传送至该本地数据线杠LDBB。
图9为显示图8所示的第一参考单元块400a的第一示意电路图。
如所示，该第一参考单元块400a包括多个参考电容器(例如：第一参考电容器RC1)，其以并联方式耦合于参考信号电源电压VCP与参考节点RN之间；参考MOS晶体管REFT，其耦合于该参考节点RN与该参考信号电源电压VCP之间，用于将该参考信号电源电压VCP耦合至该参考节点RN，以响应一参考晶体管控制信号REF_PCG；以及多个开关MOS晶体管，例如：第一开关MOS晶体管RT1，用于将该多个参考电容器连接至该多条位线，以响应一第一参考控制信号REF_SEL1。
于此，通过该参考晶体管控制信号REF_PCG及该第一参考控制信号REF_SEL1以导通该参考MOS晶体管REFT及该多个开关MOS晶体管。
该多个参考电容器的每一电容基本上相同于每一单位单元中所包含的电容器，例如：Cap的电容。该参考信号电源电压VCP的电压电平为该核心电压Vcore的电压电平的一半。
此外，虽然未显示于图9中，该第二参考单元块400b具有相同于该第一参考单元块400a的结构。
图10及11为显示图7所示的半导体存储器设备的操作的波形图。以下，参考图7至11，详细描述依据本发明的半导体存储器设备的操作。
如所示，可将一读取操作分成4个步骤：一预充电步骤t0、一读取步骤t1、一感测步骤t2及t3及一恢复步骤t4。同样地，写入操作非常相似于该读取操作。当然，该写入操作包括一写入步骤，以取代该读取操作中的读取步骤，更详而言之，不是输出一经感测并放大的数据，而是在该感测步骤期间将来自一外部电路的输入数据锁存于该感测放大器中。再者，该感测步骤包括一第一感测步骤t2及一第二感测步骤t3。在该第一感测步骤t2期间，输入该高电压Vpp以作为该电源信号SAP，然后，在该第二感测步骤t3期间，输入该核心电压Vcore以作为该电源信号SAP。
以下，假设对耦合至该位线BL的第一单元阵列300a中所包含的一单元的电容器充电，亦即储存一逻辑高数据″1″。
特别地，将依据本发明的半导体存储器设备中的位线BL及位线杠/BL预充电为该地电位GND。并且，参考图7，该半导体存储器设备具有一开放位线结构。
在该预充电步骤t0中，将该位线BL及该位线杠/BL预充电为该地电位GND，而非位线预充电电压VBLP(其通常为1/2核心电压，亦即1/2Vcore＝VBLP)。此时，所有字线被不激活。亦即，如果在该预充电步骤t0期间保持已激活为逻辑高电平的预充电信号BLEQ，则该位线BL及该位线杠/BL被预充电为地电位GND。
在该预充电步骤t0期间，将该第一参考单元块400a的参考晶体管控制信号REF_PCG激活为逻辑高电平，以及将该第一参考控制信号REF_SEL1不激活为逻辑低电平。因此，因为该参考节点RN的电压电平变成该参考信号电源电压VCP的电压电平，所以该多个参考电容器中的每一个会连接于相同电压，亦即，该参考信号电源电压VCP之间。在此，因为该多个参考电容器连接于相同电压之间，所以该多个参考电容器不会有应力。该多个参考电容器通常连接至该参考节点RN，以便取该多个参考电容器的不同特性的平均。
在该读取步骤t1中，输入及执行一读取命令，然后通过一电源电压VDD或一高电压Vpp来激活对应于一输入地址的字线WL，直到该恢复步骤为止。
在此，因为要求该电源电压VDD变得较低及该半导体存储器设备的操作速度变得较快，所以通常使用该高电压Vpp来激活该字线。
如果激活该字线WL，则使对应于该字线的单元的MOS晶体管导通；且将包含于该第一单元阵列300a中的单元的电容器中所储存的数据传送至该位线BL。在此时，输入至该预充电块220中的预充电信号BLEQ被不激活。
同时，当该第一单元阵列300a输出该储存数据至该位线BL时，耦合至该位线杠/BL的第二参考单元块400b输出该参考信号至该位线杠/BL，所述参考信号的电压电平为该单元的电容器中所储存的数据的1/2，以响应一第二参考控制信号REF_SEL2。亦即，此时，将该第二参考控制信号REF_SEL2激活为逻辑高电平，以及将该第二参考单元块400b的参考晶体管控制信号REF_PCG不激活为逻辑低电平。
参考图10，在读取步骤中，可了解到使该位线BL及该位线杠/BL的各自的电压电平增加一预定电平。
于此，该位线BL及该位线杠/BL的电平分别由下列所示的第一方程式Eq1及第二方程式Eq2来表示。
VBL＝(Cb×0+Cc×Vcore)/(Cb+Cc)＝CcVcore/(Cb+Cc)       Eq.1
V/BL＝(Cb×0+Cc×VCP)/(Cb+Cc)＝CcVCP/(Cb+Cc)          Eq.2
在此，Cb为该位线的电容，以及Cc为单位单元的电容。
因此，该感测放大器210所感测的该位线BL与该位线杠/BL间的电位差为VBL-V/BL＝1/2×CcVCP/(Cb+Cc)。
此外，在该第二单元阵列300b输出一储存数据至该位线杠/BL的情况下，耦合至该位线BL的第一参考单元块400a输出该参考信号至该位线BL，所述参考信号的电压电平为包含于该第二单元阵列300b中的单元的电容器中所储存的数据的1/2，以响应该第一参考控制信号REF_SEL1。
接下来，在该感测步骤的第一感测步骤t2中，该电源信号SAP被供以该高电压Vpp。然后，该感测放大器210可通过使用该电源信号SAP及该地电位GND来放大该位线BL与该位线杠间的电压差，亦即，电位差。此时，将该位线BL与该位线杠/BL间的相对高压侧放大为该高电压Vpp；并将另一侧(亦即，该位线BL与该位线杠/BL间的一相对低压侧)放大为该地电位GND。
在此，该位线BL的电压电平高于该位线杠/BL的电压电平。亦即，在放大该位线BL及该位线杠/BL之后，该位线BL被供以该高电压Vpp，以及该位线杠/BL被供以该地电位GND。亦即，在该第一感测步骤t2期间暂时将该位线BL提升至该高电压Vpp，以响应该高电压Vpp。
在该第一感测步骤t2之后，该感测放大器210接收该核心电压作为电源信号SAP，然后，将该位线BL的电平稳定为该核心电压Vcore。并且，将依据一输入列地址的输入/输出控制信号Yi激活为逻辑高电平。该数据输出块240将加载在该位线BL及该位线杠/BL上的每一电压电平，亦即，数据传送至该本地数据线LDB及该本地数据线杠LDBB，以响应该激活的输入/输出控制信号Yi。
在此，当不传送任何数据时，以一1/2核心电压来预充电该本地数据线LDB及该本地数据线杠LDBB。然后，当将该数据传送至该本地数据线LDB及该本地数据线杠LDBB时，因为该位线杠/BL的电压电平为该地电位GND，所以会将该本地数据线杠LDBB的电压电平暂时降低至该地电位GND。
最后，在恢复步骤t4中，在该原始电容器中复原在该读取步骤期间自该电容器输出用于提升该位线BL该预定电平的数据。亦即，再充电该电容器。在该恢复步骤之后，不激活对应于该电容器的字线WL。
然后，该半导体存储器设备再次实施一预充电步骤t5。并且，激活及输入该预充电信号BLEQ至该预充电块220。此时，该感测放大器210耦合至该两个相邻单元阵列(亦即，300a及300b)。结果，将该位线BL及该位线杠/BL预充电为该地电位GND。
以下，假设对耦合至该位线BL的第一单元阵列300a中所包含的一单元的电容器充电，亦即储存一逻辑低数据″0″。
同样地，在该预充电步骤t0中，将该位线BL及该位线杠/BL预充电为该地电位GND。
在该读取步骤t1中，输入及执行一读取命令，然后，通过一电源电压VDD或一高电压Vpp来激活对应于一输入地址的字线WL，直到该恢复步骤为止。
如果激活该字线，则使对应于该字线的单元的MOS晶体管导通；以及将包含于该第一单元阵列300a中的单元的电容器中所储存的数据传送至该位线BL。此时，输入至该预充电块220中的预充电信号BLEQ被不激活。然而，因为该数据处于逻辑低电平″0″，所以不会改变该位线BL的电压电平，亦即维持该地电平GND。
同时，当该第一单元阵列300a输出所存储的数据至该位线BL时，耦合至该位线杠/BL的第二参考单元块400b输出该参考信号至该位线杠/BL，所述参考信号的电平为该单元的电容器中所储存的数据的1/2，以响应一第二参考控制信号REF_SEL2。在此，如上所述，该位线杠/BL的电平以该第二方程式来表示。
接下来，在该感测步骤的第一感测步骤t2中，该电源信号SAP被供以该高电压Vpp。然后，该感测放大器210可通过使用该电源信号SAP及该地电位GND来放大该位线BL与该位线杠间的一电压差，亦即，一电位差。此时，将该位线BL与该位线杠/BL间的相对高压侧放大为该高电压Vpp；以及将另一侧，亦即，该位线BL与该位线杠/BL间的一相对低压侧，放大为该地电位GND。
在此，该位线杠/BL的电平(亦即，该数据的1/2电平)高于该位线BL的电压电平，亦即，该地电位GND。亦即，在放大该位线BL及该位线杠/BL之后，该位线杠/BL被供以该高电压Vpp，以及该位线BL被供以该地电位GND。此时，因为将该高电压Vpp而非该核心电压Vcore输入至该感测放大器210，所以可使该位线杠/BL的电平快速地升高至一预定电平。
接下来，描述依据本发明的半导体存储器设备的写入操作。该写入操作接收来自一外部电路的一写入命令、一地址及一数据。然后，将该数据输入至该本地数据线LDB及该本地数据线杠LDBB。在该感测步骤中，没有输出该感测放大器210的已感测及放大数据，而是将来自一外部电路的输入数据锁存于该感测放大器210中。在此，该感测步骤亦包括该用于接收该高电压Vpp的第一感测步骤t2及该用于接收该核心电压Vcore的第二感测步骤t3，以便增加一操作速度。
接下来，在该恢复步骤t4中，将在该感测步骤期间锁存在该感测放大器210中的数据储存在对应于该输入地址的电容器中。
如上所述，在该读取操作及该写入操作中，将该位线BL及该位线杠/BL预充电为该地电位GND，以及该感测放大器210(在该第一感测步骤t2期间)使用该高电压Vpp及(在该第二感测步骤期间t3)使用该核心电压Vcore，用于感测及放大一单元中所储存的数据或者用于锁存该本地数据线杠及该本地数据线对的输入数据。
结果，亦即，因为该感测放大器210被供以该高电压Vpp，所以可提高，亦即，改善依据本发明的半导体存储器设备的操作速度。并且，因为将该位线BL及该位线杠/BL预充电为该地电位GND，所以很难将该位线BL或该位线杠/BL的电平提升至一预定电压电平；然而，该感测放大器210可通过使用该高电压Vpp以有效地放大该电压电平。
依据如上所述的接地电平预充电操作，可获得有关本发明的半导体存储器设备的优点。
首先，可显著地改善该感测放大器的操作裕度(operation margin)。
如果将该位线及该位线杠预充电为1/2核心电压，则该感测放大器将该位线及该位线杠的各自电平放大为该地电位或该核心电压。例如：如果该核心电压为约1.5V，则该感测放大器将约0.75V(亦即，1/2核心电压)放大为0V或约1.5V。在此，该核心电压的电压电平与该电源电压的电压电平成比例，其中该电源电压自一外部电路输入至该半导体存储器设备。
如果该核心电压为约5V，则使约2.5V增加至约5V或减少至约0V并非是困难操作。然而，如果该核心电压为约1.5V或1.5V以下，则很难稳定地操作该感测放大器，以对噪声或干扰做出反应。亦即，如果在该位线及该位线杠预充电为约0.75V时，将一数据加载至该位线及该位线杠中之一后，在半导体存储器设备中产生噪声，则该感测放大器无法感测该位线与该位线杠间的电压差。因而，在经该感测放大器放大之后，会使该位线及该位线杠的各自的电平反向。
然而，在本发明中，该位线及该位线杠被预充电为地电位。因此，虽然该核心电压为约1.5V，但是由于该噪声的不利减少，所以该感测放大器可通过使一电压差将该位线及该位线杠的各自的电平放大为该核心电压Vcore或该地电位。亦即，在依据本发明的半导体存储器设备中，该感测放大器可在一低核心电压情况下，亦即，在输入至该半导体存储器设备的电源电压为低时，稳定地感测及放大该数据。
第二，在依据本发明的半导体存储器设备中，可防止在一字线(亦即，每一单元中的晶体管的栅极，与一位线间产生漏电流。当将该位线及该位线杠预充电为地电位并不激活该字线时，因为在该位线及该位线杠中之一与该不激活的字线间不具有电压差，所以不会有任何电流流动。因此，可减少该半导体存储器设备的功率消耗。
第三，在依据本发明的半导体存储器设备中，虽然该电源电压的电压电平变得较低，但是因为通过使用该高电压Vpp来操作该感测放大器，所以可改善操作速度。
图12为显示图8所示的第一参考单元块400a的第二示意电路图。
如所示，相比于图9所示的第一示意图，该第一参考单元块400a由多个参考单元单位(cell unit)，例如：400a_1及400a_2所构成，其每一个包括一参考MOS晶体管，例如：第一参考MOS晶体管REFT1。
每一参考单元单位的结构及操作非常相似于图9所示的第一参考单元块400a的结构及操作。
例如：该第一参考单元单位400a_1包括多个参考电容器(亦即：第一至第四参考电容器RC1-RC4)，其以并联方式连接于该参考电源电压VCP与一第一参考节点RN1之间；该第一参考MOS晶体管REFT1，其连接于该第一参考节点RN1与该参考信号电源电压VCP之间，用于将该参考信号电源电压VCP连接至该第一参考节点RN1，以响应该参考晶体管控制信号REF_PCG；以及多个开关MOS晶体管(亦即：第一至第四开关MOS晶体管RT1-RT4)，用于将该第一至第四参考电容器RC1-RC4分别连接至这些位线BL1-BL4，以响应该第一参考控制信号REF_SEL1。
在此，通过该参考晶体管控制信号REF_PCG导通/截止该第一参考MOS晶体管REFT1，以及通过该第一参考控制信号REF_SEL1导通/截止该第一至第四开关MOS晶体管RT1-RT4。
该第一至第四参考电容器RC1-RC4的每一电容基本上相同于每一单位单元中所包含的每一电容器(例如：Cap)的电容。该参考信号电源电压VCP的电压电平为该核心电压Vcore的电压电平的一半。
同时，通常，在制造一半导体存储器设备期间实施一修复操作，用于使用一冗余位线来取代一缺陷位线。然而为了使用该冗余位线来取代该缺陷位线，亦同时使用冗余位线来取代其它正常位线。亦即，纵使单个位线有缺陷，亦一次使用冗余位线来取代一组位线。在此，假设4条位线被组合在一起以被取代。
因此，如图12所示，该第一参考单元块400a由多个参考单元单位构成，以便可使每一参考单元单位连接至4条位线。结果，可防止正常位线有不好的特性(例如：由一缺陷位线所产生的噪声)。
图13为显示依据本发明的另一实施例的一半导体存储器设备的核心区域的方块图。
如所示，该半导体存储器设备包括一第一参考单元块400c、一第二参考单元块400d、一第一单元阵列300c、一第二单元阵列300d及一感测放大块200′。
在此，每一单元阵列(例如：300c)包括多个单位单元，每一单位单元用于储存一数据及输出该数据至一位线及一位线杠中之一，以响应输入地址及命令；以及该感测放大块200′用于感测及放大自每一单元阵列所输出的数据。该第一单元阵列300c经由多对位线(例如：BLn及/BLn)耦合至该感测放大块200′。该第二单元阵列300d经由多对位线耦合至该感测放大块200′。
该第一及该第二参考单元块400c及400d用于经由多对位线(例如：BLn及/BLn)提供一参考信号至该感测放大块200′。
相比于图7所示的半导体存储器设备，图13所示的半导体存储器设备的每一单元阵列经由该多对位线耦合至该感测放大块200′。并且，两个相邻单位单元间的位置及连接不同。亦即，参考图7，两个相邻单位单元通常耦合至一字线。然而，如图13所示，两个相邻单位单元通常耦合至一板线PL而不是一字线。
图14为详细描述图13所示的半导体存储器设备的核心区域的方块图。
如所示，该感测放大块200′包括一预充电块220′、一感测放大器210′及一数据输出块240′。在图13所示的半导体存储器设备中，两个相邻单元阵列(亦即，300c及300d)耦合至该感测放大块200′。再者，该感测放大块200′包括一第一连接块250a及一第二连接块250b，用于使该两个相邻单元阵列(亦即，300c及300d)中之一与该感测放大器210′连接或断开。
如所示，如果该第一单元阵列300c中所包含的单位单元经由一位线BL耦合至该感测放大器210′，亦即，将该第一单元阵列300c中所储存的数据输出至该感测放大器210′，则该第一参考单元块400c经由一位线杠/BL输出一参考信号至该感测放大器210′。在另一情况中，如果该第二单元阵列300d中所包含的单位单元经由一位线杠/BL耦合至该感测放大器210′，则该第二参考单元块400d经由一位线BL输出一参考信号至该感测放大器210′。
亦即，在依据本发明的半导体存储器设备中，当该第一单元阵列300c经由该位BBL及该位线杠/BL中之一输出一数据至该感测放大器210′时，该第一参考单元块400c提供一参考信号至该位线BL及该位线杠/BL中的另一个。此时，激活该第一连接块250，亦即，导通所有晶体管(例如：TBH1)，以响应一第一连接信号BISH。
同样地，当该第二单元阵列300d经由该位线BL及该位线杠/BL中之一输出一数据至该感测放大器210′时，该第二参考单元块400d提供该参考信号至该位线BL及该位线杠/BL中的另一个。此时，激活该第二连接块250b，亦即，导通所有晶体管(例如：TBL1)，以响应一第二连接信号BISL。
该感测放大器210′接收一电源信号SAP及一地电位GND，用于放大该位线BL及该位线杠/BL间的电位差。当该感测放大器210′未被激活时，通过一预充电信号BLEQ使能的该预充电块220′用以将该位线BL及该位线杠/BL预充电为该地电位GND。最后，该数据输出块240′依据一输入列地址将该感测放大器210′所放大的数据输出至一本地数据线对(亦即，LDB及LDBB)。
在此，该预充电块220′用于将该位线BL及该位线杠/BL预充电为一地电位GND；该感测放大器210′通过使用一用于操作该半导体存储器设备的核心电压Vcore及一具有高于该核心电压的电压电平的高电压Vpp来感测及放大数据。亦即，输入该核心电压Vcore及该高电压Vpp作为电源信号SAP。
再者，在从开始感测及放大该数据计时起的一预定期间将该高电压Vpp输入至该感测放大装置。然后，在该预定期间之后，将该核心电压输入至该感测放大装置。
该预充电块220′包括第一及一第二晶体管TP1′及TP2′。该第一晶体管TP1′接收一预充电信号BLEQ及提供该地电位GND至该位线BL以作为预充电电压，以响应预充电信号BLEQ。并且，该第二晶体管TP2′用于接收该预充电信号BLEQ及提供该地电位GND至该位线杠/BL以作为预充电电压，以响应预充电信号BLEQ。
该感测放大器210′包括一第一及一第二PMOS晶体管TS1′及TS2′以及第一及第二NMOS晶体管TS3′及TS4′。
该第一PMOS晶体管TS1′具有栅极、漏极及源极，该栅极耦合至该位线杠/BL，该源极用于接收该核心电压Vcore及该高电压Vpp中之一作为该电源信号SAP，该漏极耦合至该位线BL。该第二PMOS晶体管TS2′具有栅极、漏极及源极，该栅极耦合至位线BL，该源极用于接收该核心电压Vcore及该高电压Vpp中之一作为该电源信号SAP，以及该漏极耦合至该位线杠/BL。
该第一NMOS晶体管TS3′具有栅极、漏极及源极，该栅极耦合至该位线杠/BL，该源极用于接收该地电位GND，以及该漏极耦合至该位线BL；以及该第二NMOS晶体管TS4′具有一栅极、一漏极及一源极，该栅极耦合至该位线BL，该源极用于接收该地电位GND，以及该漏极耦合至该位线杠/BL。
在经该感测放大器210′放大之后，将该数据经由该数据输出块240′传送至一本地数据线LDB及一本地数据线杠LDBB。
该数据输出块240′用于将该感测放大器210′所放大的数据传送至一本地数据线LDB及一本地数据线杠LDBB或者经由该本地数据线LDB及该本地数据线杠LDBB将一输入数据传送至该感测放大器210’。
详而言之，该数据输出块240′包括第一及一第二MOS晶体管TO1′及TO2′。该第一MOS晶体管TO1′耦合于该位线BL与该本地数据线LDB之间，用于将该位线BL中所加载及经该感测放大器210′所放大的数据传送至该本地数据线LDB。并且，该第二MOS晶体管TO2′耦合于该位线杠/BL与该本地数据线杠LDBB之间，用于将该位线杠/BL中所加载及经该感测放大器210′所放大的数据传送至该本地数据线杠LDBB。
图15为显示图14所示的第一参考单元块400c的第一示意电路图。
如所示，该参考单元块400c包括多个参考电容器(例如：RC1)，其连接于一参考信号电源电压VCP与一参考节点RN之间；一参考MOS晶体管REFT，其连接于该参考信号电源电压VCP与该参考节点RN之间，用于将该参考信号电源电压VCP连接至该参考节点RN，以响应一参考晶体管控制信号REF_PCG；多个第一开关MOS晶体管(例如：RT1及RT3)，用于在传送该数据至该位线杠/BL时，将该参考电容器连接至该位线BL；以及多个第二开关MOS晶体管(例如：RT2及RT4)，用于在传送该数据至该位线BL时，将该参考电容器连接至该位线杠/BL。
在此，通过第一参考控制信号REF_SEL1及第一参考控制杠信号/REF_SEL1分别导通/截止该多个第一开关MOS晶体管及该多个第二开关MOS晶体管。通过该参考晶体管控制信号REF_PCG导通/截止该参考MOS晶体管REFT。
该第一参考单元块400c包括对应于N对位线的N个参考电容器。例如：如果256对位线包含于该单元阵列中，则该第一参考单元块400c包括256个参考电容器。
于此，这些参考电容器的每一电容基本上相同于一单元电容器(例如：Cap1)的电容。并且，该参考信号电源电压VCP的电压电平大约为该核心电压的电平的一半。
图16为显示图14所示的半导体存储器设备的操作的波形图。
如所示，该半导体存储器设备的操作非常相似于上述图10所示的操作。然而，具有该第一及该第二连接信号BISH及BISL，以便使该第一及该第二单元阵列(亦即，300c及300d)中之一与该感测放大器210′连接或断开。
参考图16，在该读取步骤、该感测步骤及该恢复步骤期间，激活该第一连接信号BISH及不激活该第二连接信号BISL。亦即，其表示该第一单元阵列300c及该第一参考单元块400c耦合至该感测放大器210′，以及该第二单元阵列300d及该第二参考单元块400d未耦合至该感测放大器210′。
在另一情况中，如果不激活该第一连接信号BISH及激活该第二连接信号BISL，则该第二单元阵列300d及该第二参考单元块400d被连接至该感测放大器210′。
图17为显示图14所示的第一参考单元块400c的第二电路图。
如所示，相比于图15所示的第一示意电路图，图17所示的第一参考单元块400c为由多个参考单元单位(例如：400c_1及400c_2)所构成，其每一个包括参考MOS晶体管(例如：第一参考MOS晶体管REFT1)。
该多个参考单元单位的每一个的结构及操作与图15所示的第一参考单元块400c的非常类似。
例如：该第一参考单元单位400c_1包括多个参考电容器RC1及RC2)，其以并联方式连接于该参考电源电压VCP与第一参考节点RN1之间；该第一参考MOS晶体管REFT1，其连接于该第一参考节点RN1与该参考信号电源电压VCP之间，用于将该参考信号电源电压VCP连接至该第一参考节点RN1，以响应该参考晶体管控制信号REF_PCG；多个第一开关MOS晶体管(亦即：RT1及RT3)，用于在传送一数据至一位线杠/BL时，将该参考电容器连接至该位线BL，以响应该第一参考控制信号REF_SEL1；多个第二开关MOS晶体管(亦即：RT2及RT4)，用于在传送数据至一位线BL时，将该参考电容器连接至该位线杠/BL，以响应该第一参考控制杠信号/REF_SEL1。
在此，该第一至第四参考电容器RC1-RC4的每一电容基本上相同于每一单位单元中所包含的每一电容器(例如：Cap)的电容。该参考信号电源电压VCP的电压电平为该核心电压Vcore的电压电平的一半。
同时，如上所述，在制造一半导体存储器设备期间实施一修复操作，用于使用一冗余位线来取代一缺陷位。然而为了使用该冗余位线来取代该缺陷位线，亦同时使用冗余位线来取代其它正常位线。亦即，纵使单一位线是有缺陷的，亦一次使用冗余位线来取代一组位线。在此，假设将4条位线组合在一起被取代。
因此，如图17所示，该第一参考单元块400c以多个参考单元单位所构成，以便可使每一参考单元单位连接至4条位线。结果，可防止正常位线有不好的特性，例如：由一缺陷位线所产生的噪声。
在本发明中，一半导体存储器设备在一低功率条件下，亦即，1.5V以下，以快速度来操作，以及通过防止漏电流的产生以减少功率消耗。
并且，相比于将该位线及该位线杠预充电为1/2核心电压时的情况，可明显地改善该感测放大器的操作裕度，亦即其可在噪声下稳定地操作。
在依据本发明的半导体存储器设备中，因为在该位线及该位线杠中之一与该不激活字线间不具有电压差，所以可去除漏电流。因此，该半导体存储器设备可减少功率消耗及电流消耗。
此外，虽然该电源电压的电压电平变得较低，但是因为通过使用该具有高于该核心电压Vcore的电压电平的高电压Vpp来操作该感测放大器，所以该感测放大器的操作速度会变得较快。
本发明申请包含2004年10月30日向韩国专利局所提出的韩国专利申请案第2004-87661号的主题，在此参考引用其全部内容。
虽然已以特定实施例来描述本发明，但是可易于了解的是本专业技术人员在不脱离本发明的精神和范围内可做各种变动与修改，而本发明的精神和范围界定于下面所附的权利要求的范围中。
【主要组件符号说明】
10                衬底
11                设备隔离层
12a               源极
12b               漏极
13                栅极
14-16             电容器
17                位线
18                绝缘层
19                绝缘层
20                行地址译码器
30                列地址译码器
40                数据输入/输出块
100               单元区域
110               单元阵列
120               单元阵列
130               单元阵列
140               单元阵列
150               感测放大块
151               第一连接块
151a              连接块
152               感测放大器块
152a              感测放大器
153               第二连接块
153a               连接块
154a               第一补偿块
155a               预充电块
156a               数据输出块
157a               第二补偿块
160                感测放大块
170                感测放大块
180                单元阵列
200                感测放大块
200′              感测放大块
210                感测放大器
210′              感测放大器
220                预充电块
220′              预充电块
240                数据输出块
240′              数据输出块
250a               第一连接块
250b               第二连接块
300a               第一单元阵列
300b               第二单元阵列
300c               第一单元阵列
300d               第二单元阵列
400a               第一参考单元块
400a_1             参考单元单位
400a_2             参考单元单位
400b               第二参考单元块
400c               第一参考单元块
400c_1           参考单元单位
400c_2           参考单元单位
400d             第二参考单元块
BISH             连接控制信号
BISL             连接控制信号
BISH1            第一连接控制信号
BISL1            第二连接控制信号
BISH2            连接控制信号
BISL2            连接控制信号
BL，/BL          一对位线
BL1-BL4          位线
BLEQ             预充电信号
C0               第一电容器
C2               第三电容器
Cap              电容器
Cap1             单元电容器
Cb               螺旋电容
Cc               电容
CELL1-CELL4      单元
GND              地电位
LDB，LDBB        一对本地数据总线
M0               第一MOS晶体管
MN1-MN8          晶体管
PL               板线
RC1              第一参考电容器
RC2              第二参考电容器
RC3              第三参考电容器
RC4                  第四参考电容器
REF_PCG              参考晶体管控制信号
REF_SEL1             第一参考控制信号
/REF_SEL1            第一参考控制杠信号
REF_SEL2             第二参考控制信号
REFT                 参考MOS晶体管
REFT1                第一参考MOS晶体管
REFT2                第二参考MOS晶体管
RN                   参考节点
RN1                  第一参考节点
RN2                  第二参考节点
RT1                  第一开关MOS晶体管
RT2                  第二开关MOS晶体管
RT3                  第三开关MOS晶体管
RT4                  第四开关MOS晶体管
RT5-RT8              开关MOS晶体管
SAN                  电源信号
SAP                  电源信号
SN                   电容器中所充电的电位电平
TBH1                 晶体管
TBL1                 晶体管
TC                   晶体管
TO1                  第一MOS晶体管
TO2                  第二MOS晶体管
TP1                  第一晶体管
TP2                  第二晶体管
TP1′                第一晶体管
TP2′           第二晶体管
TS1             第一PMOS晶体管
TS2             第二PMOS晶体管
TS3             第一NMOS晶体管
TS4             第二NMOS晶体管
TS1′           第一PMOS晶体管
TS2′           第二PMOS晶体管
TS3′           第一NMOS晶体管
TS4′           第NMOS晶体管
VBLP            位线预充电电压
Vcore           核心电压
VCP             参考信号电源电压
VDD             电源电压
Vpp             高电压
WL              字线
WL0-WL5         字线
YI              行控制信号。

Claims (66)

1.一种半导体存储器设备，用于从存储器单元读取数据或将数据写入存储器单元，包括：
至少一个单元阵列，其具有多个存储器单元，用于输出存储数据至位线及位线杠中的一个，以响应输入地址及命令；
至少一个参考单元阵列，用于输出一参考信号至该位线及该位线杠中的另一个；
预充电块，用于预充电该位线及该位线杠为地电位；以及
感测放大块，用于通过使用一用于操作该半导体存储器设备的核心电压和一具有比该核心电压高的电压电平的高电压来感测及放大该数据。
2.如权利要求1所述的半导体存储器设备，其中该参考单元阵列包括：
多个参考电容器，并联连接于一参考信号电源电压与一参考节点之间；
第一开关，连接于该参考信号电源电压与该参考节点之间，用于提供该参考信号电源电压至该参考节点，以响应一参考晶体管控制信号；以及
多个第二开关，用于将该多个参考电容器连接至多条位线或多条位线杠，以响应一参考控制信号。
3.如权利要求2所述的半导体存储器设备，其中该多个参考电容器的每一电容基本上相同于该存储器单元中所包含的电容器的电容。
4.如权利要求3所述的半导体存储器设备，其中该参考信号电源电压的电压电平大约为该核心电压的电压电平的一半。
5.如权利要求4所述的半导体存储器设备，其中该第一开关及该多个第二开关为金属氧化物半导体(MOS)晶体管。
6.如权利要求5所述的半导体存储器设备，其中该高电压在从开始感测及放大该数据计时起的一预定期间被输入至该感测放大装置。
7.如权利要求6所述的半导体存储器设备，其中该核心电压在该预定期间之后被输入至该感测放大装置。
8.如权利要求7所述的半导体存储器设备，其中一个单元阵列经由该多条位线耦合至该感测放大装置，另一单元阵列经由该多条位线杠耦合至该感测放大装置。
9.如权利要求8所述的半导体存储器设备，进一步包括一内部电压产生器，用于接收一电源电压，以由此产生该核心电压及该高电压。
10.如权利要求9所述的半导体存储器设备，其中该预充电装置包括：
第一MOS晶体管，用于接收一预充电信号并提供所述地电位至该位线作为所述预充电电压，以响应该预充电信号；以及
第二MOS晶体管，用于接收该预充电信号并提供该地电位至该位线杠作为该预充电电压，以响应该预充电信号。
11.如权利要求10所述的半导体存储器设备，其中该感测放大装置包括：
第一PMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线杠，该源极用于接收该核心电压及该高电压中之一，且该漏极耦合至该位线；
第二PMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线，该源极用于接收该核心电压及该高电压中之一，且该漏极耦合至该位线杠；
第一NMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线杠，该源极用于接收该地电位，且该漏极耦合至该位线；以及
第二NMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线，该源极用于接收该地电位，且该漏极耦合至该位线杠。
12.如权利要求1所述的半导体存储器设备，其中该参考单元阵列包括：
多个参考电容器，其第一端连接至一参考信号电源电压，且第二端连接至多个参考节点；
多个第一开关，连接于该参考信号电源电压与该多个参考节点之间，用于提供该参考信号电源电压至该多个参考节点，以响应一参考晶体管控制信号；以及
多个第二开关，用于将该多个参考电容器连接至多条位线或多条位线杠，以响应一参考控制信号。
13.如权利要求12所述的半导体存储器设备，其中该多个参考节点的数目相同于该多个第一开关的数目。
14.如权利要求13所述的半导体存储器设备，其中该多个参考节点或该多个第一开关的数目相同于在一修复操作期间所修复的位线的数目。
15.如权利要求14所述的半导体存储器设备，其中该多个参考电容器的每一电容基本上相同于该存储器单元中所包含的电容器的电容。
16.如权利要求15所述的半导体存储器设备，其中该参考信号电源电压的电压电平大约为该核心电压的电压电平的一半。
17.如权利要求16所述的半导体存储器设备，其中该第一开关及该多个第二开关为金属氧化物半导体(MOS)晶体管。
18.如权利要求17所述的半导体存储器设备，其中该高电压在从开始感测及放大该数据计时起的一预定期间被输入至该感测放大装置。
19.如权利要求18所述的半导体存储器设备，其中该核心电压在该预定期间之后被输入至该感测放大装置。
20.如权利要求19所述的半导体存储器设备，其中一个单元阵列经由该多条位线耦合至该感测放大装置，且另一单元阵列经由该多条位线杠耦合至该感测放大装置。
21.如权利要求20所述的半导体存储器设备，进一步包括一内部电压产生器，用于接收一电源电压，以由此产生该核心电压及该高电压。
22.如权利要求21所述的半导体存储器设备，其中该预充电装置包括：
第一MOS晶体管，用于接收一预充电信号及提供该地电位至该位线作为该预充电电压，以响应该预充电信号；以及
第二MOS晶体管，用于接收该预充电信号及提供该地电位至该位线杠作为该预充电电压，以响应该预充电信号。
23.如权利要求22所述的半导体存储器设备，其中该感测放大装置包括：
第一PMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线杠，该源极用于接收该核心电压及该高电压中之一，且该漏极耦合至该位线；
第二PMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线，该源极用于接收该核心电压及该高电压中之一，且该漏极耦合至该位线杠；
第一NMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线杠，该源极用于接收该地电位，且该漏极耦合至该位线；以及
第二NMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线，该源极用于接收该地电位，以及该漏极耦合至该位线杠。
24.如权利要求1所述的半导体存储器设备，进一步包括数据输出装置，用于将该感测放大装置所放大的数据传送至一数据线及一数据线杠或者经由该数据线及该数据线杠将一输入数据传送至该感测放大装置。
25.如权利要求24所述的半导体存储器设备，其中该数据输出装置包括：
第一MOS晶体管，耦合于该位线与该数据线之间，用于将该位线中加载的数据传送至该数据线；以及
第二MOS晶体管，耦合于该位线杠与该数据线杠之间，用于将该位线杠中加载的数据传送至该数据线杠。
26.一种用于自半导体存储器设备中的存储器单元读取数据或将数据写入其中的存储器单元的方法，包括下列步骤：
a)预充电一位线及一位线杠为地电位；
b)输出数据至该位线及该位线杠中之一，并输出一参考信号至该位线及该位线杠中的另一个；
c)通过使用一用于操作该半导体存储器设备的核心电压及一具有比该核心电压高的电压电平的高电压来感测及放大该数据。
27.如权利要求26所述的方法，其中c)包括下列步骤：
c-1)在从开始感测及放大该数据计时起的一预定期间将该高电压提供至该感测放大装置；以及
c-2)在该预定期间之后，将该核心电压提供至该感测放大装置。
28.如权利要求27所述的方法，其中进一步包括下列步骤：接收一输入至该半导体存储器设备的电源电压，以由此产生该核心电压及该高电压。
29.如权利要求28所述的方法，其中进一步包括下列步骤：将该感测放大装置所放大的数据传送至一数据线及一数据线杠，或者经由该数据线及该数据线杠将一输入数据传送至该感测放大装置。
30.一种半导体存储器设备，包括：
第一单元阵列，具有多个单位单元，每一单位单元用于储存数据并输出该数据至位线及位线杠中之一，以响应输入地址及命令；
参考单元阵列，用于输出一参考信号至该位线及该位线杠中的另一个；
预充电装置，用于预充电该位线及该位线杠为地电位；以及
感测放大装置，用于通过使用一用于操作该半导体存储器设备的核心电压及一具有比该核心电压高的电压电平的高电压来感测及放大该数据。
31.如权利要求30所述的半导体存储器设备，其中该参考单元阵列包括：
参考电容器，连接于一参考信号电源电压与一参考节点之间；
第一开关，用于将该参考信号电源电压连接至该参考节点，以响应一参考晶体管控制信号；
第二开关，用于将该参考节点连接至该位线，以响应一参考控制信号；以及
第三开关，用于将该参考节点连接至该位线杠，以响应一参考控制杠信号。
32.如权利要求31所述的半导体存储器设备，其中该参考电容器的电容基本上相同于该单位单元中所包含的电容器的电容。
33.如权利要求32所述的半导体存储器设备，其中该第一至该第三开关为MOS晶体管。
34.如权利要求33所述的半导体存储器设备，其中该参考信号电源电压的电压电平大约为该核心电压的电压电平的一半。
35.如权利要求34所述的半导体存储器设备，其中该高电压在从开始感测及放大该数据计时起的一预定期间被输入至该感测放大装置。
36.如权利要求35所述的半导体存储器设备，其中该核心电压在该预定期间之后被输入至该感测放大装置。
37.如权利要求36所述的半导体存储器设备，其中一个单元阵列经由多条位线及多条位线杠耦合至该感测放大装置，而另一单元阵列未耦合至该感测放大装置。
38.如权利要求36所述的半导体存储器设备，其中该预充电装置包括：
第一MOS晶体管，用于接收一预充电信号及提供该地电位至该位线作为该预充电电压，以响应该预充电信号；以及
第二MOS晶体管，用于接收该预充电信号及提供该地电位至该位线杠作为该预充电电压，以响应该预充电信号。
39.如权利要求36所述的半导体存储器设备，其中该感测放大装置包括：
第一PMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线杠，该源极用于接收该核心电压及该高电压中之一，且该漏极耦合至该位线；
第二PMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线，该源极用于接收该核心电压及该高电压中之一，且该漏极耦合至该位线杠；
第一NMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线杠，该源极用于接收该地电位，且该漏极耦合至该位线；以及
第二NMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线，该源极用于接收该地电位，且该漏极耦合至该位线杠。
40.如权利要求39所述的半导体存储器设备，其中进一步包括一数据输出装置，用于将该感测放大装置所放大的数据传送至一数据线及一数据线杠或者经由该数据线及该数据线杠将一输入数据传送至该感测放大装置。
41.如权利要求40所述的半导体存储器设备，其中该数据输出装置包括：
第一MOS晶体管，耦合于该位线与该数据线之间，用于将该位线中所加载的数据传送至该数据线；以及
第二MOS晶体管，耦合于该位线杠与该数据线杠之间，用于将该位线杠中所加载的数据传送至该数据线杠。
42.如权利要求41所述的半导体存储器设备，其中进一步包括一内部电压产生器，用于接收输入的电源电压，以由此产生该核心电压及该高电压。
43.如权利要求36所述的半导体存储器设备，其中进一步包括：
第二单元阵列，具有多个单位单元，每一单位单元用于储存数据并输出该数据至位线及位线杠中之一，以响应所述输入地址及命令；
第一连接块，用于使该第一单元阵列与该感测放大装置连接或断开，以响应一第一连接信号；以及
第二连接块，用于使该第二单元阵列与该感测放大装置连接或断开，以响应一第二连接信号。
44.如权利要求43所述的半导体存储器设备，其中依据该输入地址及命令的第一及第二连接信号在一预充电操作期间被激活。
45.如权利要求30所述的半导体存储器设备，其中该参考单元阵列包括：
多个参考电容器，其第一端连接至一参考信号电源电压，且第二端连接至多个参考节点；
多个第一开关，连接于该参考信号电源电压与该多个参考节点之间，用于提供该参考信号电源电压至该多个参考节点，以响应一参考晶体管控制信号；
多个第二开关，用于将该多个参考电容器连接至多条位线，以响应一参考控制信号；以及
多个第三开关，用于将该多个参考电容器连接至多条位线杠，以响应一参考控制杠信号。
46.如权利要求45所述的半导体存储器设备，其中该多个参考节点的数目相同于该多个第一开关的数目。
47.如权利要求46所述的半导体存储器设备，其中该多个参考节点或该多个第一开关的数目相同于在一修复操作期间所修复的位线对的数目。
48.如权利要求47所述的半导体存储器设备，其中该多个参考电容器的每一电容基本上相同于该单位单元中所包含的电容器的电容。
49.如权利要求48所述的半导体存储器设备，其中该第一至该第三开关为MOS晶体管。
50.如权利要求49所述的半导体存储器设备，其中该参考信号电源电压的电压电平大约为该核心电压的电压电平的一半。
51.如权利要求50所述的半导体存储器设备，其中该高电压在从开始感测及放大该数据计时起的一预定期间被输入至该感测放大装置。
52.如权利要求51所述的半导体存储器设备，其中该核心电压在该预定期间之后被输入至该感测放大装置。
53.如权利要求52所述的半导体存储器设备，其中一个单元阵列经由多条位线及多条位线杠耦合至该感测放大装置，而另一单元阵列未耦合至该感测放大装置。
54.如权利要求52所述的半导体存储器设备，其中该预充电装置包括：
第一MOS晶体管，用于接收一预充电信号及提供该地电位至该位线作为该预充电电压，以响应该预充电信号；以及
第二MOS晶体管，用于接收该预充电信号及提供该地电位至该位线杠作为该预充电电压，以响应该预充电信号。
55.如权利要求52所述的半导体存储器设备，其中该感测放大装置包括：
第一PMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线杠，该源极用于接收该核心电压及该高电压中之一，且该漏极耦合至该位线；
第二PMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线，该源极用于接收该核心电压及该高电压中之一，且该漏极耦合至该位线杠；
第一NMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线杠，该源极用于接收该地电位，且该漏极耦合至该位线；以及
第二NMOS晶体管，具有栅极、漏极和源极，该栅极耦合至该位线，该源极用于接收该地电位，且该漏极耦合至该位线杠。
56.如权利要求55所述的半导体存储器设备，进一步包括数据输出装置，用于将该感测放大装置所放大的数据传送至一数据线及一数据线杠，或者经由该数据线及该数据线杠将输入数据传送至该感测放大装置。
57.如权利要求56所述的半导体存储器设备，其中该数据输出装置包括：
第一MOS晶体管，耦合于该位线与该数据线之间，用于将该位线中所加载的数据传送至该数据线；以及
第二MOS晶体管，耦合于该位线杠与该数据线杠之间，用于将该位线杠中所加载的数据传送至该数据线杠。
58.如权利要求57所述的半导体存储器设备，其中进一步包括一内部电压产生器，用于接收一输入的电源电压，以由此产生该核心电压及该高电压。
59.如权利要求52所述的半导体存储器设备，其中进一步包括：
第二单元阵列，具有多个单位单元，每一单位单元用于储存数据并输出该数据至一位线及一位线杠中之一，以响应该输入地址及命令；
第一连接块，用于使该第一单元阵列与该感测放大装置连接或断开，以响应一第一连接信号；以及
第二连接块，用于使该第二单元阵列与该感测放大装置连接或断开，以响应一第二连接信号。
60.如权利要求59所述的半导体存储器设备，其中依据该输入地址及命令的第一及第二连接信号在一预充电操作期间被激活。
61.一种用于操作半导体存储器设备的方法，包括下列步骤：
a)储存数据至第一单元阵列；
b)预充电位线及位线杠为地电位；
c)输出该第一单元阵列中所储存的数据至该位线及该位线杠中之一并输出一参考信号至该位线及该位线杠中的另一个；以及
d)通过使用一用于操作该半导体存储器设备的核心电压及一具有比该核心电压高的电压电平的高电压来感测及放大该数据。
62.如权利要求61所述的方法，其中步骤d)包括下列步骤：
d-1)在从开始感测及放大该数据计时起的一预定期间将该高电压供应至该感测放大装置；以及
d-2)在该预定期间之后，将该核心电压供应至该感测放大装置。
63.如权利要求62所述的方法，进一步包括下列步骤：接收一输入至该半导体存储器设备的电源电压，以由此产生该核心电压及该高电压。
64.如权利要求63所述的方法，进一步包括下列步骤：将该感测放大装置所放大的数据传送至一数据线及一数据线杠，或者经由该数据线及该数据线杠将一输入数据传送至该感测放大装置。
65.如权利要求64所述的方法，进一步包括下列步骤：
e)使该第一单元阵列与该感测放大装置连接或断开，以响应一第一连援信号；
f)使该第二单元阵列与该感测放大装置连接或断开，以响应一第二连接信号；以及
g)储存数据于该第二单元阵列中，并输出该数据至一位线，以响应该输入地址及命令。
66.如权利要求65所述的方法，其中在一预充电操作期间使依据该输入地址及命令的第一及第二连接信号激活。
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