CN102347067B - 预充电电路及包括所述预充电电路的半导体存储器件 - Google Patents

预充电电路及包括所述预充电电路的半导体存储器件 Download PDF

Info

Publication number
CN102347067B
CN102347067B CN201110189332.5A CN201110189332A CN102347067B CN 102347067 B CN102347067 B CN 102347067B CN 201110189332 A CN201110189332 A CN 201110189332A CN 102347067 B CN102347067 B CN 102347067B
Authority
CN
China
Prior art keywords
voltage
signal
precharge
unit
phase inverter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201110189332.5A
Other languages
English (en)
Other versions
CN102347067A (zh
Inventor
金承凤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020100065375A external-priority patent/KR20120004729A/ko
Priority claimed from KR1020100129746A external-priority patent/KR20120068218A/ko
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN102347067A publication Critical patent/CN102347067A/zh
Application granted granted Critical
Publication of CN102347067B publication Critical patent/CN102347067B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

本发明公开一种半导体存储器件，包括：写入驱动器，所述写入驱动器用于将加载在全局线上的数据传送至局部线对；读取驱动器，所述读取驱动器用于将加载在局部线对上的数据传送至全局线；核心区，所述核心区用于储存加载在局部线对上的数据，或将所储存的数据提供至局部线对；以及预充电电路，所述预充电电路被配置为响应于预充电控制信号和操作模式信号而选择性地利用第一电压和第二电压将局部线对预充电，其中第二电压比第一电压低。

Description

预充电电路及包括所述预充电电路的半导体存储器件
相关申请的交叉引用
本申请要求分别于2010年7月7日和2010年12月17日提交的韩国专利申请号为10-2010-0065375和10-2010-0129746的优先权，其全部内容通过引用合并在本文中。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种预充电电路及包括所述预充电电路的半导体存储器件。
背景技术
通常，诸如DRAM(动态随机存取存储器)的半导体存储器件利用各种输入/输出线对而将数据写入核心区或读取存储在核心区的数据。在这些输入/输出线对中，局部输入/输出线对在执行下一个写入操作或下一个读取操作之前被预充电，这是因为在执行读取操作或写入操作之后输入/输出线具有不同的电压电平。另外，在执行其中读取或写入数据被相继地执行两次或更多次的突发操作功能时，半导体存储器件在数据处理操作之间将局部输入/输出线对预充电。
图1是包括现有的预充电电路的半导体存储器件的结构示意图。
参见图1，半导体存储器件100包括：写入驱动器110，所述写入驱动器110被配置为在写入操作模式下将加载在全局输入/输入线GIO上的数据传送至局部输入/输出线对LIO/LIOB；读取驱动器120，所述读取驱动器120被配置为在读取操作模式下将加载在局部输入/输出线对LIO/LIOB上的数据传送至全局输入/输入线GIO；预充电电路130，所述预充电电路130被配置为响应于预充电控制信号LIOPCG而将局部输入/输出线对LIO/LIOB预充电；以及核心区140，所述核心区140被配置为在写入操作模式下储存加载在局部输入/输出线对LIO/LIOB上的数据，而在读取操作模式下将储存的数据传送至局部输入/输出线对LIO/LIOB。
写入驱动器110响应于写入驱动器选通信号WSTB而将加载在全局输入/输入线GIO上的数据传送至局部输入/输出线对LIO/LIOB。更具体而言，写入驱动器110响应于经由全局输入/输入线GIO传送的数据而以期望的电压(例如，核心电压VCORE)来驱动局部输入/输出线对LIO/LIOB。
读取驱动器120响应于读取驱动器选通信号IOSTB而将加载在局部输入/输出线对LIO/LIOB上的数据传送至全局输入/输入线GIO。通常，读取驱动器120包括输入/输出感测放大器(IOSA)。
预充电单元130包括第一至第三PMOS晶体管P1、P2和P3，所述第一至第三PMOS晶体管P1、P2和P3被配置为将局部输入/输出线对LIO/LIOB预充电至核心电压VCORE的电平。这里，预充电控制信号LIOPCG在经过第一反相器INV1和第二反相器INV2之后被施加至第一至第三PMOS晶体管P1、P2和P3的栅极端子。当预充电控制信号LIOPCG被激活至逻辑低电平时，第一至第三PMOS晶体管P1、P2和P3导通，以将局部输入/输出线对LIO/LIOB预充电至核心电压VCORE的电平。
核心区140包括位线感测放大器(BLSA)和存储器单元阵列(未示出)。在读取/写入操作模式下，核心区140将储存在存储器单元中的数据传送至局部输入/输出线对LIO/LIOB，或将加载在局部输入/输出线对LIO/LIOB上的数据储存到存储器单元中。
下文中，参照图2A至2B来描述半导体存储器件100的操作。
图2A是半导体存储器件100在读取操作模式下的操作的时序图。图2B是半导体存储器件100在写入操作模式下的操作的时序图。
参见图2A，当读取命令RD与时钟信号CLK的上升沿同步地输入时，来自核心区140的数据被加载到局部输入/输出线对LIO/LIOB上。
接着，读取驱动器120响应于读取驱动器选通信号IOSTB而顺序地将加载在局部输入/输出线对LIO/LIOB上的数据放大并将结果传送至全局输入/输出线GIO。响应于预充电控制信号LIOPCG，预充电单元130在下一个读取操作之前，也就是在读取命令RD之间，利用核心电压VCORE对局部输入/输出线对LIO/LIOB进行预充电。在这方面，从核心区140相继地传送来的数据顺序地由位线感测放大器(BLSA)放大，并被加载到局部输入/输出线对LIO/LIOB上。由位线感测放大器(BLSA)放大的数据被传送至局部输入/输出线对LIO/LIOB，作为具有比写入驱动器110的输出更小的电压摆动范围的信号。因此，在读取命令RD之间执行预充电操作，使得相继地加载在局部输入/输出线对LIO/LIOB上的数据被准确地传送至全局输入/输入线GIO。
参见图2B，当写入命令WT与时钟信号CLK的上升沿同步地输入时，相关的数据被加载到全局输入/输出线GIO上。
接着，写入驱动器110响应于写入驱动器选通信号WSTB而顺序地将加载在全局输入/输出线GIO上的数据传送至局部输入/输出线对LIO/LIOB。由于写入驱动器110以足够大的驱动电压来驱动局部输入/输出线对LIO/LIOB，因此加载在局部输入/输出线对LIO/LIOB上的数据形成了具有大的电压摆动范围的信号。像在读取操作模式下一样，响应于预充电控制信号LIOPCG，预充电单元130在写入命令WT之间将局部输入/输出线对LIO/LIOB预充电。
这里，现有的半导体存储器件100具有以下特征。
如上所述，预充电单元130在读取命令RD与写入命令WT之间执行预充电操作。然而，读取操作模式要具有预充电操作，在写入操作模式中预充电操作是可选的。更具体地，为了准确的数据传输，要在读取命令RD的输入之前/之后执行预充电操作，这是因为在局部输入/输出线对LIO/LIOB上加载的是与具有小的电压摆动范围的信号相对应的数据；而在写入操作模式中预充电操作不是必须的，这是因为在局部输入/输出线对LIO/LIOB上加载的是具有大的电压摆动范围的信号的数据。然而，如图2B所示，在写入操作模式下，预充电控制信号LIOPCG根据相继地输入的写入命令WT而连续地触发。
相应地，每当输入写入命令WT时，局部输入/输出线对LIO/LIOB就被预充电至核心电压VCORE的电平，因此不必要地产生了由于在相继的写入操作中预充电至核心电压VCORE而导致的功耗。另外，由于每当输入写入命令WT时就执行预充电操作，因此写入驱动器110将被预充电至核心电压VCORE的电平的局部输入/输出线对LIO/LIOB下拉，由此导致写入驱动器110中的不必要的功耗。
发明内容
本发明的示例性实施例针对一种用于降低写入操作模式下的功耗的预充电电路，以及一种包括所述预充电电路的半导体存储器件。
根据本发明的一个实施例，一种预充电电路包括：电压选择提供单元，所述电压选择提供单元被配置为响应于操作模式信号而选择性地提供第一电压和第二电压，其中第二电压比第一电压低；以及预充电单元，所述预充电单元被配置为响应于预充电控制信号而利用由电压选择提供单元提供的选中的电压将输入/输出线对预充电。
根据本发明的另一个实施例，一种半导体存储器件包括：写入驱动器，所述写入驱动器被配置为将加载在全局线上的数据传送至局部线对；读取驱动器，所述读取驱动器被配置为将加载在局部线对上的数据传送至全局线；预充电电路，所述预充电电路被配置为响应于预充电控制信号和操作模式信号而选择性地利用第一电压和第二电压将局部线对预充电，其中第二电压比第一电压低。
根据本发明的另一个实施例，一种预充电电路包括：预充电控制单元，所述预充电控制单元被配置为响应于操作命令而接收预充电信号，并通过根据操作模式信号限制预充电信号的触发时间段来输出预充电控制信号；以及预充电单元，所述预充电单元被配置为响应于预充电控制信号而将输入/输出线对预充电。
根据本发明的另一个实施例，一种半导体存储器件包括：写入驱动器，所述写入驱动器被配置为将加载在全局线上的数据传送至局部线对；读取驱动器，所述读取驱动器被配置为将加载在局部线对上的数据传送至全局线；核心区，所述核心区被配置为储存加载在局部线对上的数据，或将所储存的数据提供至局部线对；以及预充电电路，所述预充电电路被配置为响应于预充电信号、操作模式信号和数据掩蔽信号而限制性地将局部线对预充电。
附图说明
图1是包括现有的预充电电路的半导体存储器件的结构示意图。
图2A是图1的半导体存储器件在读取操作模式下的操作的时序图。
图2B是图1的半导体存储器件在写入操作模式下的操作的时序图。
图3是根据本发明的第一实施例的包括预充电电路的半导体存储器件的结构示意图。
图4A是图3的半导体存储器件在读取操作模式下的操作的时序图。
图4B是图3的半导体存储器件在写入操作模式下的操作的时序图。
图5是根据本发明的第二实施例的包括预充电电路的半导体存储器件的结构示意图。
图6A是图5的半导体存储器件在读取操作模式下的操作的时序图。
图6B是图5的半导体存储器件在写入操作模式下的操作的时序图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。
图3是根据本发明的第一实施例的包括预充电电路的半导体存储器件的结构示意图。
参见图3，根据本发明的一个示例性实施例的半导体存储器件200包括：写入驱动器210，所述写入驱动器210被配置为将加载在全局输入/输入线GIO上的数据传送至局部输入/输出线对LIO/LIOB；读取驱动器220，所述读取驱动器220被配置为将加载在局部输入/输出线对LIO/LIOB上的数据传送至全局输入/输入线GIO；核心区230，所述核心区230被配置为储存加载在局部输入/输出线对LIO/LIOB上的数据，或将所储存的数据提供至局部输入/输出线对LIO/LIOB；以及预充电电路240，所述预充电电路240被配置为根据预充电信号LIOPCG和操作模式信号WTS而选择性地利用核心电压VCORE和位线预充电电压VBLP将局部输入/输出线对LIO/LIOB预充电。利用操作模式信号WTS的逻辑电平，来区分读取操作模式和写入操作模式。根据一个例子，位线预充电电压VBLP具有与核心电压VCORE的一半相对应的电压电平。
写入驱动器210响应于写入驱动器选通信号WSTB而将加载在全局输入/输入线GIO上的数据传送至局部输入/输出线对LIO/LIOB。更具体而言，写入驱动器210响应于经由全局输入/输入线GIO传送的数据而利用期望的电压(例如，核心电压VCORE)来驱动局部输入/输出线对LIO/LIOB。
读取驱动器220响应于读取驱动器选通信号IOSTB而将加载在局部输入/输出线对LIO/LIOB上的数据传送至全局输入/输入线GIO。根据一个例子，读取驱动器220包括输入/输出感测放大器(IOSA)。
核心区230包括位线感测放大器(BLSA)和存储器单元阵列(未示出)。在读取/写入操作模式下，核心区230将储存在存储器单元中的数据传送至局部输入/输出线对LIO/LIOB，或将加载在局部输入/输出线对LIO/LIOB上的数据储存到存储器单元中。
预充电240包括：电压选择提供单元242，所述电压选择提供单元242被配置为响应于操作模式信号WTS而选择性地提供核心电压VCORE和位线预充电电压VBLP；以及预充电单元244，所述预充电单元244被配置为响应于预充电控制信号LIOPCG而利用电压选择提供单元242所提供的电压将局部输入/输出线对LIO/LIOB预充电。
电压选择提供单元242在读取操作模式下将核心电压VCORE提供至预充电单元244，而在写入操作模式下将位线预充电电压VBLP提供至预充电单元244。电压选择提供单元242包括：第一PMOS晶体管P11，所述第一PMOS晶体管P11连接在核心电压(VCORE)端子与电压提供节点VN11之间，以接收操作模式信号WTS作为栅极输入；第一反相器INV11，所述第一反相器INV11被配置为将操作模式信号WTS反相；以及第二PMOS晶体管P21，所述第二PMOS晶体管P21连接在位线预充电电压(VBLP)端子与电压提供节点VN11之间，以接收第一反相器INV11的输出信号作为栅极输入。
预充电单元244包括：第二反相器INV21，所述第二反相器INV21被配置为将预充电控制信号LIOPCG反相；第三反相器INV31，所述第三反相器INV31被配置为将第二反相器INV21的输出信号反相；第一NMOS晶体管N11，所述第一NMOS晶体管N11连接在局部输入/输出线对LIO/LIOB之间，以接收第二反相器INV21的输出信号作为栅极输入；第三PMOS晶体管P31，所述第三PMOS晶体管P31连接在局部输入/输出线对LIO/LIOB之间，以接收第三反相器INV31的输出信号作为栅极输入；第四PMOS晶体管P41，所述第四PMOS晶体管P41连接在电压提供节点VN11与局部输入/输出线对LIO/LIOB中的一个局部线LIO之间，以接收第三反相器INV31的输出信号作为栅极输入；以及第五PMOS晶体管P51，所述第五PMOS晶体管P51连接在电压提供节点VN11与局部输入/输出线对LIO/LIOB中的另一个局部线LIOB之间，以接收第三反相器INV31的输出信号作为栅极输入。第四PMOS晶体管P41和第五PMOS晶体管P51响应于预充电控制信号LIOPCG而将局部输入/输出线对LIO/LIOB预充电，第一NMOS晶体管N11和第三PMOS晶体管P31响应于预充电控制信号LIOPCG来均衡局部输入/输出线对LIO/LIOB。具体地，在写入操作模式下第一NMOS晶体管N11被用作均衡局部输入/输出线对LIO/LIOB的主要元件，这是因为当局部输入/输出线对LIO/LIOB在写入操作模式下由位线预充电电压VBLP充电时，第三PMOS晶体管P31的均衡性能差。第三PMOS晶体管P31的均衡性能差是因为，位线预充电电压VBLP的电压电平离接地电压VSS比离电源电压VDD更近。因此，第一NMOS晶体管N11和第三PMOS晶体管P31在写入操作模式下均导通，以稳定地均衡局部输入/输出线对LIO/LIOB。
下文中，参照图4A至4B来描述根据本发明的第一实施例的半导体存储器件200的操作。
图4A是半导体存储器件200在读取操作模式下的操作的时序图。图4B是半导体存储器件200在写入操作模式下的操作的时序图。
参见图4A，电压选择提供单元242(图3)在读取操作模式下将核心电压VCORE提供至预充电单元244。更具体而言，第一PMOS晶体管P11根据输入至其栅极的低电平的操作模式信号WTS而导通，第二PMOS晶体管P21根据输入至其栅极的第一反相器INV11的输出信号而关断，这里所述的输出信号是操作模式信号WTS的反相信号并具有逻辑高电平，使得电压提供节点VN11连接至核心电压(VCORE)端子。
在此状态下，当读取命令RD与时钟信号CLK的上升沿同步地输入时，读取驱动器220响应于读取驱动器选通信号IOSTB而顺序地将加载在局部输入/输出线对LIO/LIOB上的数据放大，并将结果传送至全局输入/输出线GIO。
响应于预充电控制信号LIOPCG，预充电单元244在读取操作之前/之后，也就是在读取命令RD之间，将局部输入/输出线对LIO/LIOB预充电至核心电压VCORE的电平。在这方面，从核心区230的存储器单元相继地传送来的数据顺序地由位线感测放大器(BLSA)放大，并被加载到局部输入/输出线对LIO/LIOB上。由位线感测放大器(BLSA)放大的数据被传送至局部输入/输出线对LIO/LIOB，作为具有比写入驱动器210的输出更小的电压摆动范围的信号。因此，在读取命令RD之间执行预充电操作，使得相继地加载在局部输入/输出线对LIO/LIOB上的数据被准确地传送至全局输入/输入线GIO。
预充电单元244在将局部输入/输出线对LIO/LIOB预充电的同时对局部输入/输出线对LIO/LIOB进行均衡。更具体地，第一NMOS晶体管N11和第三PMOS晶体管P31响应于预充电控制信号LIOPCG而在预充电时间段导通。由于局部输入/输出线对LIO/LIOB由离电源电压VDD比离接地电压VSS更近的核心电压VCORE预充电，因此是第三PMOS晶体管P31而不是第一NMOS晶体管N11作为用于均衡局部输入/输出线对LIO/LIOB的主要元件而操作。
参见图4B，电压选择提供单元242在写入操作模式下将位线预充电电压VBLP提供至预充电单元244。更具体而言，第一PMOS晶体管P11根据输入至其栅极的高电平的操作模式信号WTS而关断，而第二PMOS晶体管P21根据输入至其栅极的第一反相器INV11的输出信号而导通，这里所述的输出信号是操作模式信号WTS的反相信号并具有逻辑低电平，使得电压提供节点VN11连接至位线预充电电压(VBLP)端子。
在此状态下，当写入命令WT与时钟信号CLK的上升沿同步地输入时，写入驱动器210响应于写入驱动器选通信号WSTB而顺序地将加载在全局输入/输出线GIO上的数据传送至局部输入/输出线对LIO/LIOB。由于写入驱动器210以足够大的驱动电压来驱动局部输入/输出线对LIO/LIOB，因此加载在局部输入/输出线对LIO/LIOB上的数据产生具有大的电压摆动范围的信号。
响应于预充电控制信号LIOPCG，预充电单元244在写入操作之前/之后，也就是在写入命令WT之间，利用位线预充电电压VBLP将局部输入/输出线对LIO/LIOB预充电。
预充电单元244在将局部输入/输出线对LIO/LIOB预充电的同时对局部输入/输出线对LIO/LIOB进行均衡。更具体地，第一NMOS晶体管N11和第三PMOS晶体管P31响应于预充电控制信号LIOPCG而在预充电时间段导通。由于局部输入/输出线对LIO/LIOB由离接地电压VSS比离电源电压VDD更近的位线预充电电压VBLP预充电，因此是第一NMOS晶体管N11而不是第三PMOS晶体管P31作为用于均衡局部输入/输出线对LIO/LIOB的主要元件而操作。
根据本发明的第一实施例，在写入操作模式下，局部输入/输出线对LIO/LIOB由电平比核心电压VCORE低的位线预充电电压VBLP预充电，以降低功耗。
图5是根据本发明的第二实施例的包括预充电电路的半导体存储器件的结构示意图。
参见图5，根据本发明的第二实施例的半导体存储器件300包括：写入驱动器310，所述写入驱动器310被配置为在写入操作模式下将加载在全局输入/输入线GIO上的数据传送至局部输入/输出线对LIO/LIOB；读取驱动器320，所述读取驱动器320被配置为在读取操作模式下将加载在局部输入/输出线对LIO/LIOB上的数据传送至全局输入/输入线GIO；核心区330，所述核心区330被配置为在写入操作模式下储存加载在局部输入/输出线对LIO/LIOB上的数据，以及在读取操作模式下将所储存的数据传送至局部输入/输出线对LIO/LIOB；以及预充电电路340，所述预充电电路340被配置为响应于预充电信号LIOPCG、操作模式信号WTS、数据掩蔽预充电信号LIOPCGDM和数据掩蔽信号DM而限制性地将局部输入/输出线对LIO/LIOB预充电。这里，预充电信号LIOPCG在读取操作模式下根据输入的读取命令以及在写入操作模式下根据输入的写入命令而触发。操作模式信号WTS被用于根据其逻辑电平来检测读取操作模式和写入操作模式。
写入驱动器310响应于写入驱动器选通信号WSTB而将加载在全局输入/输入线GIO上的数据传送至局部输入/输出线对LIO/LIOB。更具体地，写入驱动器310响应于经由全局输入/输入线GIO输入的数据而利用期望的电压来驱动局部输入/输出线对LIO/LIOB。响应于数据掩蔽信号DM，写入驱动器310略过加载在全局输入/输入线GIO上的数据中的相应的数据，而将剩余的数据传送至局部输入/输出线对LIO/LIOB。例如，如果突发长度为“8”，则8个数据BLO-BL7被相继地加载到全局输入/输入线GIO上。在此情况下，当数据掩蔽信号DM响应于第一数据BLO而被激活时，仅仅剩余的数据BL1-BL7被传送至局部输入/输出线对LIO/LIOB。
读取驱动器320响应于读取驱动器选通信号IOSTB而将加载在局部输入/输出线对LIO/LIOB上的数据传送至全局输入/输入线GIO。根据一个例子，读取驱动器320包括输入/输出感测放大器(IOSA)。
核心区330包括位线感测放大器(BLSA)和存储器单元阵列(未示出)。在读取/写入操作模式下，核心区330将储存在存储器单元中的数据传送至局部输入/输出线对LIO/LIOB，或将加载在局部输入/输出线对LIO/LIOB上的数据储存到存储器单元中。
预充电电路340包括：预充电控制单元342，所述预充电控制单元342被配置为响应于操作模式信号WTS并控制预充电信号LIOPCG的触发时间段来输出预充电控制信号PCGS；以及预充电单元344，所述预充电单元344被配置为响应于预充电控制信号PCGS并利用核心电压VCORE而将局部输入/输出线对LIO/LIOB预充电。
预充电控制单元342在输出预充电控制信号PCGS时将预充电信号LIOPCG的触发时间段限制在读取操作模式时间段内，其中预充电控制信号PCGS例如仅在数据掩蔽信号DM被激活时在写入操作模式时间段中被激活。预充电控制单元342包括：触发时间段限制单元342A，所述触发时间段限制单元342A被配置为响应于操作模式信号WTS来限制预充电信号LIOPCG的触发时间段；激活时间段确定单元342B，所述激活时间段确定单元342B被配置为响应于数据掩蔽预充电信号LIOPCGDM和操作模式信号WTS来确定预充电控制信号PCGS的激活时间段；以及输出单元342C，所述输出单元342C被配置为响应于触发时间段限制单元342A的输出信号以及激活时间段确定单元342B的输出信号而输出预充电控制信号PCGS。触发时间段限制单元342A包括：第一或非门NOR11，所述第一或非门NOR11被配置为对预充电信号LIOPCG和操作模式信号WTS执行“或非”操作；以及第一反相器INV41，所述第一反相器INV41被配置为将第一或非门NOR11的输出信号反相。激活时间段确定单元342B包括：第一与非门NAND11，所述第一与非门NAND11被配置为对数据掩蔽预充电信号LIOPCGDM和操作模式信号WTS执行“与非”操作；第二反相器INV51，所述第二反相器INV51被配置为将第一与非门NAND11的输出信号反相；以及第二与非门NAND21，所述第二与非门NAND21被配置为对数据掩蔽信号DM以及第二反相器INV51的输出信号执行“与非”操作。输出单元342C包括：第三与非门NAND31，所述第三与非门NAND31被配置为对第一反相器INV41的输出信号以及第二与非门NAND21的输出信号执行“与非”操作；以及第三反相器INV61，所述第三反相器INV61被配置为将第三与非门NAND31的输出信号反相。
预充电单元344包括第一至第三PMOS晶体管P61、P71和P81，所述第一至第三PMOS晶体管P61、P71和P81被配置为将局部输入/输出线对LIO/LIOB预充电至核心电压VCORE的电平。这里，预充电控制信号PCGS被施加至第一至第三PMOS晶体管P61、P71和P81的栅极端子。相应地，当预充电控制信号PCGS被激活至逻辑低电平时，第一至第三PMOS晶体管P61、P71和P81导通，以将局部输入/输出线对LIO/LIOB预充电至核心电压VCORE的电平。
下文中，参照图6A至6B来描述根据本发明的第二实施例的半导体存储器件300的操作。
图6A是半导体存储器件300在读取操作模式下的操作的时序图。图6B是半导体存储器件300在写入操作模式下的操作的时序图。
参见图6A，当读取命令RD与时钟信号CLK的上升沿同步地输入时，读取驱动器320(图5)响应于读取驱动器选通信号IOSTB而顺序地将加载在局部输入/输出线对LIO/LIOB上的数据放大，并将结果传送至全局输入/输出线GIO。响应于从预充电控制单元342接收的预充电控制信号PCGS，预充电单元344在读取操作之前/之后，也就是在读取命令RD之间，将局部输入/输出线对LIO/LIOB预充电至核心电压VCORE的电平。在这方面，从核心区330的存储器单元相继地传送来的数据顺序地由位线感测放大器(BLSA)放大，并被加载到局部输入/输出线对LIO/LIOB上。由位线感测放大器(BLSA)放大的数据被传送至局部输入/输出线对LIO/LIOB，作为具有比写入驱动器310的输出更小的电压摆动范围的信号。因此，在读取命令RD之间执行预充电操作，使得相继地加载在局部输入/输出线对LIO/LIOB上的数据被准确地传送至全局输入/输入线GIO。
以下简要地描述预充电控制单元342的操作。在读取操作模式下，由于数据掩蔽信号DM保持逻辑低电平，因此激活时间段确定单元342B的输出信号保持逻辑高电平，而由于操作模式信号WTS保持逻辑低电平，因此触发时间段限制单元342A的输出信号根据预充电信号LIOPCG而触发。相应地，经由输出单元342C输出的预充电控制信号PCGS根据预充电信号LIOPCG而触发。也就是，在读取操作模式下，响应于预充电信号LIOPCG而触发的预充电控制信号PCGS被施加至预充电单元344。
参见图6B，当写入命令WT与时钟信号CLK的上升沿同步地输入时，写入驱动器310响应于写入驱动器选通信号WSTB而顺序地将加载在全局输入/输出线GIO上的数据传送至局部输入/输出线对LIO/LIOB。由于写入驱动器310以足够大的驱动电压来驱动局部输入/输出线对LIO/LIOB，因此通过具有大的电压摆动范围的信号而将数据加载到局部输入/输出线对LIO/LIOB上。
无论写入命令WT的输入如何，当数据掩蔽信号DM被去激活时，预充电单元344并不会根据从预充电控制单元342接收来的预充电控制信号PCGS而执行预充电操作。预充电单元344仅在数据掩蔽信号DM被激活时执行预充电操作。具体地，在写入操作模式下，由于数据掩蔽信号DM保持逻辑低电平，因此激活时间段确定单元342B的输出信号保持逻辑高电平。另外，由于操作模式信号WTS具有逻辑高电平，因此触发时间段限制单元342A的输出信号具有逻辑高电平。相应地，由于经由输出单元342C输出的预充电控制信号PCGS具有逻辑高电平，因此第一至第三PMOS晶体管P61、P71和P81保持关断状态，故不执行预充电操作。在此状态下，当数据掩蔽信号DM被激活至逻辑高电平时，激活时间段确定单元342B的输出信号产生为使得数据掩蔽预充电信号LIOPCGDM反相并且触发时间段限制单元342A的输出信号保持逻辑高电平。相应地，经由输出单元342C输出的预充电控制信号PCGS产生为使得数据掩蔽预充电信号LIOPCGDM反相。这里，由于预充电控制信号PCGS例如仅在数据掩蔽信号DM的激活时间段中具有逻辑低电平，因此第一至第三PMOS晶体管P61、P71和P81导通，以执行预充电操作。
因此，在写入操作模式中，由于局部输入/输出线对LIO/LIOB在除数据掩蔽信号DM的激活时间段以外的时间段中不会根据操作模式信号WTS被预充电，因此局部输入/输出线对LIO/LIOB例如仅根据全局输入/输出线GIO的触发状态而触发。相应地，由于局部输入/输出线对LIO/LIOB仅根据全局输入/输出线GIO的触发阶段而被下拉，因此可以降低功耗。
根据本发明的第二实施例，防止了不必要的预充电操作，以降低写入驱动器310中的功耗。
如上所述，本发明在写入操作模式下通过具有比核心电压的电平低的位线预充电电压来将局部输入/输出线对LIO/LIOB预充电。
另外，本发明限制了预充电信号的触发时间段，以防止写入操作模式下的不必要的预充电操作，并且降低了功耗。
虽然已经结合了具体的实施例来描述本发明，但是本领域技术人员应当清楚的是，在不脱离所附权利要求所限定的本发明的主旨和范围的情况下，可以进行各种修改和变型。

Claims (28)

1.一种预充电电路，包括：
电压选择提供单元，所述电压选择提供单元被配置为响应于操作模式信号而选择性地提供第一电压和第二电压，其中所述第二电压比所述第一电压低；以及
预充电单元，所述预充电单元被配置为响应于预充电控制信号，利用由所述电压选择提供单元提供的选中的电压来将输入/输出线对预充电，
其中所述操作模式信号的不同逻辑电平分别表示读取操作模式和写入操作模式。
2.如权利要求1所述的预充电电路，其中，所述第二电压等于所述第一电压的一半。
3.如权利要求2所述的预充电电路，其中，所述第一电压是核心电压，所述第二电压是位线预充电电压。
4.如权利要求1所述的预充电电路，其中，所述电压选择提供单元被配置为在所述读取操作模式下将所述第一电压提供至所述预充电单元。
5.如权利要求4所述的预充电电路，其中，所述电压选择提供单元被配置为在所述写入操作模式下将所述第二电压提供至所述预充电单元。
6.如权利要求5所述的预充电电路，其中，所述电压选择提供单元包括：
第一PMOS晶体管，所述第一PMOS晶体管连接在第一电压端子与电压提供节点之间，以接收所述操作模式信号作为栅极输入；
第一反相器，所述第一反相器被配置为将所述操作模式信号反相；以及
第二PMOS晶体管，所述第二PMOS晶体管连接在第二电压端子与所述电压提供节点之间，以接收所述第一反相器的输出信号作为栅极输入。
7.如权利要求6所述的预充电电路，其中，所述预充电单元包括：
第二反相器，所述第二反相器被配置为将所述预充电控制信号反相；
第三反相器，所述第三反相器被配置为将所述第二反相器的输出信号反相；
第一NMOS晶体管，所述第一NMOS晶体管连接在所述输入/输出线对之间，以接收所述第二反相器的输出信号作为栅极输入；
第三PMOS晶体管，所述第三PMOS晶体管连接在所述输入/输出线对之间，以接收所述第三反相器的输出信号作为栅极输入；
第四PMOS晶体管，所述第四PMOS晶体管连接在所述电压提供节点与所述输入/输出线对中的一个输入/输出线之间，以接收所述第三反相器的所述输出信号作为栅极输入；以及
第五PMOS晶体管，所述第五PMOS晶体管连接在所述电压提供节点与所述输入/输出线对中的另一个输入/输出线之间，以接收所述第三反相器的所述输出信号作为栅极输入。
8.如权利要求1所述的预充电电路，其中，所述预充电单元被配置为响应于所述预充电控制信号来均衡所述输入/输出线对。
9.一种半导体存储器件，包括：
写入驱动器，所述写入驱动器被配置为将加载在全局线上的数据传送至局部线对；
读取驱动器，所述读取驱动器被配置为将加载在所述局部线对上的数据传送至所述全局线；
核心区，所述核心区被配置为储存加载在所述局部线对上的数据，或将所储存的数据提供至所述局部线对；以及
预充电电路，所述预充电电路被配置为响应于预充电控制信号和操作模式信号而选择性地利用第一电压和第二电压将所述局部线对预充电，其中所述第二电压比所述第一电压低，
其中所述操作模式信号的不同逻辑电平分别表示读取操作模式和写入操作模式。
10.如权利要求9所述的半导体存储器件，其中，所述预充电电路包括：
电压选择提供单元，所述电压选择提供单元被配置为响应于所述操作模式信号而选择性地提供所述第一电压和所述第二电压；以及
预充电单元，所述预充电单元被配置为响应于所述预充电控制信号而利用所述电压选择提供单元所提供的选中的电压将所述局部输入/输出线对预充电。
11.如权利要求10所述的半导体存储器件，其中，所述第二电压等于所述第一电压的一半。
12.如权利要求11所述的半导体存储器件，其中，所述第一电压是核心电压，所述第二电压是位线预充电电压。
13.如权利要求9所述的半导体存储器件，其中，所述电压选择提供单元被配置为在所述读取操作模式下将所述第一电压提供至所述预充电单元。
14.如权利要求13所述的半导体存储器件，其中，所述电压选择提供单元被配置为在所述写入操作模式下将所述第二电压提供至所述预充电单元。
15.如权利要求10所述的半导体存储器件，其中，所述电压选择提供单元包括：
第一PMOS晶体管，所述第一PMOS晶体管连接在第一电压端子与电压提供节点之间，以接收所述操作模式信号作为栅极输入；
第一反相器，所述第一反相器被配置为将所述操作模式信号反相；以及
第二PMOS晶体管，所述第二PMOS晶体管连接在第二电压端子与所述电压提供节点之间，以接收所述第一反相器的输出信号作为栅极输入。
16.如权利要求15所述的半导体存储器件，其中，所述预充电单元包括：
第二反相器，所述第二反相器被配置为将所述预充电控制信号反相；
第三反相器，所述第三反相器被配置为将所述第二反相器的输出信号反相；
第一NMOS晶体管，所述第一NMOS晶体管连接在所述局部线对之间，以接收所述第二反相器的输出信号作为栅极输入；
第三PMOS晶体管，所述第三PMOS晶体管连接在所述局部线对之间，以接收所述第三反相器的输出信号作为栅极输入；
第四PMOS晶体管，所述第四PMOS晶体管连接在所述电压提供节点与所述局部线对中的一个局部线之间，以接收所述第三反相器的输出信号作为栅极输入；以及
第五PMOS晶体管，所述第五PMOS晶体管连接在所述电压提供节点与所述局部线对中的另一个局部线之间，以接收所述第三反相器的输出信号作为栅极输入。
17.如权利要求16所述的半导体存储器件，其中，述预充电单元被配置为响应于所述预充电控制信号来均衡所述局部线对。
18.一种预充电电路，包括：
预充电控制单元，所述预充电控制单元被配置为根据操作命令来接收预充电信号，并通过响应于操作模式信号而限制所述预充电信号的触发时间段来输出预充电控制信号；以及
预充电单元，所述预充电单元被配置为响应于预充电控制信号而将输入/输出线对预充电，
其中所述操作模式信号的不同逻辑电平分别表示读取操作模式和写入操作模式。
19.如权利要求18所述的预充电电路，其中所述操作命令包括读取命令和写入命令。
20.如权利要求19所述的预充电电路，其中，所述预充电控制单元被配置为在所述读取操作模式下激活所述预充电控制信号。
21.如权利要求20所述的预充电电路，其中，所述预充电控制单元被配置为当数据掩蔽信号被激活时，在所述写入操作模式下激活所述预充电控制信号。
22.如权利要求18所述的预充电电路，其中，所述预充电控制单元包括：
触发时间段限制单元，所述触发时间段限制单元被配置为响应于所述操作模式信号来限制所述预充电信号的触发时间段；
激活时间段确定单元，所述激活时间段确定单元被配置为响应于所述操作模式信号、数据掩蔽预充电信号和数据掩蔽信号来确定所述预充电控制信号的激活时间段；以及
输出单元，所述输出单元被配置为响应于所述触发时间段限制单元的输出信号以及所述激活时间段确定单元的输出信号来输出所述预充电控制信号。
23.一种半导体存储器件，包括：
写入驱动器，所述写入驱动器被配置为将加载在全局线上的数据传送至局部线对；
读取驱动器，所述读取驱动器被配置为将加载在所述局部线对上的数据传送至所述全局线；
核心区，所述核心区被配置为储存加载在所述局部线对上的数据，或将所储存的数据提供至所述局部线对；以及
预充电电路，所述预充电电路被配置为响应于预充电信号、操作模式信号和数据掩蔽信号而限制性地将所述局部线对预充电，
其中所述操作模式信号的不同逻辑电平分别表示读取操作模式和写入操作模式。
24.如权利要求23所述的半导体存储器件，其中，所述预充电信号根据读取命令和写入命令而触发。
25.如权利要求24所述的半导体存储器件，其中，所述预充电电路包括：
预充电控制单元，所述预充电控制单元被配置为通过响应于所述操作模式信号和所述数据掩蔽信号而限制所述预充电信号的触发时间段来输出预充电控制信号；以及
预充电单元，所述预充电单元被配置为响应于所述预充电控制信号而将所述局部线对预充电。
26.如权利要求25所述的半导体存储器件，其中，所述预充电控制单元被配置为在所述读取操作模式下激活所述预充电控制信号。
27.如权利要求26所述的半导体存储器件，其中，所述预充电控制单元被配置为当所述数据掩蔽信号被激活时，在所述读取操作模式下激活所述预充电控制信号。
28.如权利要求27所述的半导体存储器件，其中，所述预充电控制单元包括：
触发时间段限制单元，所述触发时间段限制单元被配置为响应于所述操作模式信号来限制所述预充电信号的触发时间段；
激活时间段确定单元，所述激活时间段确定单元被配置为响应于所述操作模式信号、所述数据掩蔽信号和所述数据掩蔽预充电信号来确定所述预充电控制信号的激活时间段；以及
输出单元，所述输出单元被配置为响应于所述触发时间段限制单元的输出信号以及所述激活时间段确定单元的输出信号来输出所述预充电控制信号。
CN201110189332.5A 2010-07-07 2011-07-07 预充电电路及包括所述预充电电路的半导体存储器件 Expired - Fee Related CN102347067B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020100065375A KR20120004729A (ko) 2010-07-07 2010-07-07 반도체 메모리 장치
KR10-2010-0065375 2010-07-07
KR1020100129746A KR20120068218A (ko) 2010-12-17 2010-12-17 프리차징 회로 및 그를 포함하는 반도체 메모리 장치
KR10-2010-0129746 2010-12-17

Publications (2)

Publication Number Publication Date
CN102347067A CN102347067A (zh) 2012-02-08
CN102347067B true CN102347067B (zh) 2016-01-20

Family

ID=45438496

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110189332.5A Expired - Fee Related CN102347067B (zh) 2010-07-07 2011-07-07 预充电电路及包括所述预充电电路的半导体存储器件

Country Status (2)

Country Link
US (1) US8559254B2 (zh)
CN (1) CN102347067B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8982609B2 (en) * 2010-10-27 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Memory having read assist device and method of operating the same
JP2014026702A (ja) * 2012-07-27 2014-02-06 Ps4 Luxco S A R L 半導体装置
JP2014149884A (ja) * 2013-01-31 2014-08-21 Micron Technology Inc 半導体装置
KR20150089539A (ko) 2014-01-28 2015-08-05 에스케이하이닉스 주식회사 프리차지 회로 및 이를 이용하는 반도체 메모리 장치
KR20150092476A (ko) * 2014-02-05 2015-08-13 에스케이하이닉스 주식회사 데이터 감지 회로 및 이를 이용하는 반도체 장치
US9087604B1 (en) * 2014-04-13 2015-07-21 Nanya Technology Corporation Pre-charging method applied in dynamic random access memories
JP6164713B1 (ja) * 2016-08-24 2017-07-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR20180058478A (ko) * 2016-11-24 2018-06-01 에스케이하이닉스 주식회사 반도체 장치, 이를 포함하는 반도체 시스템 및 반도체 장치의 리드 및 라이트 동작 방법
WO2019049385A1 (ja) * 2017-09-11 2019-03-14 ウルトラメモリ株式会社 サブアンプ、スイッチング装置、及び、半導体装置
US10762934B2 (en) * 2018-06-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage pathway prevention in a memory storage device
CN112712841B (zh) * 2019-10-25 2024-07-26 长鑫存储技术(上海)有限公司 写操作电路、半导体存储器和写操作方法
CN111627474B (zh) * 2020-05-29 2022-06-10 西安紫光国芯半导体有限公司 传输数据总线驱动电路以及方法、电子设备
CN113870919B (zh) * 2020-06-30 2024-10-01 华邦电子股份有限公司 存储器装置及其操作方法
US11705167B2 (en) 2021-03-31 2023-07-18 Changxin Memory Technologies, Inc. Memory circuit, method and device for controlling pre-charging of memory
CN115148243B (zh) * 2021-03-31 2024-05-14 长鑫存储技术有限公司 存储器电路、存储器预充电的控制方法及设备
US11670349B2 (en) 2021-03-31 2023-06-06 Changxin Memory Technologies, Inc. Memory circuit, memory precharge control method and device
US12080337B2 (en) * 2022-01-14 2024-09-03 Changxin Memory Technologies, Inc. Local amplifying circuit, data readout method and memory
CN116705089A (zh) * 2022-02-25 2023-09-05 长鑫存储技术有限公司 读写转换电路及存储器
CN118038917A (zh) * 2022-11-04 2024-05-14 长鑫存储技术有限公司 存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1767057A (zh) * 2004-10-30 2006-05-03 海力士半导体有限公司 用于低功率条件的半导体存储器设备
US7539064B2 (en) * 2006-05-10 2009-05-26 Hynix Semiconductor Inc. Precharge circuit of semiconductor memory apparatus

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100297717B1 (ko) 1998-09-22 2001-08-07 윤종용 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리
KR100569564B1 (ko) 2000-06-30 2006-04-10 주식회사 하이닉스반도체 비트라인 프리차지전압 제어회로
KR100402243B1 (ko) * 2001-09-24 2003-10-17 주식회사 하이닉스반도체 개선된 주변회로를 갖는 반도체 기억장치
JP4071531B2 (ja) * 2002-04-23 2008-04-02 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
KR100772686B1 (ko) * 2004-10-30 2007-11-02 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
KR100706826B1 (ko) * 2005-09-08 2007-04-12 주식회사 하이닉스반도체 비트라인 프리차지 전압 발생 장치
KR100762906B1 (ko) * 2006-06-30 2007-10-08 주식회사 하이닉스반도체 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치
KR100924331B1 (ko) * 2006-11-24 2009-10-30 주식회사 하이닉스반도체 반도체 메모리 소자의 센스앰프 전원 공급 회로
KR100881398B1 (ko) 2007-06-29 2009-02-02 주식회사 하이닉스반도체 내부 전압 발생 회로
KR20090068402A (ko) * 2007-12-24 2009-06-29 주식회사 동부하이텍 반도체 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1767057A (zh) * 2004-10-30 2006-05-03 海力士半导体有限公司 用于低功率条件的半导体存储器设备
US7539064B2 (en) * 2006-05-10 2009-05-26 Hynix Semiconductor Inc. Precharge circuit of semiconductor memory apparatus

Also Published As

Publication number Publication date
CN102347067A (zh) 2012-02-08
US8559254B2 (en) 2013-10-15
US20120008446A1 (en) 2012-01-12

Similar Documents

Publication Publication Date Title
CN102347067B (zh) 预充电电路及包括所述预充电电路的半导体存储器件
TWI514416B (zh) 記憶胞以及動態記憶體陣列
US9773544B2 (en) Memory device with switchable sense amplifier
KR100682174B1 (ko) 반도체 메모리 장치의 페이지 액세스 회로
US8644101B2 (en) Local sense amplifier circuit and semiconductor memory device including the same
US7656732B2 (en) Semiconductor storage device
US7675798B2 (en) Sense amplifier control circuit and semiconductor device using the same
CN104424981B (zh) 数据训练器件
US8488401B2 (en) Semiconductor storage device
US10102900B2 (en) Memory device with separate read active signal and write active signal having different activation periods used for word line selection during read and write operation
US9257160B2 (en) Precharge circuit and semiconductor memory apparatus using the same
KR102115450B1 (ko) 반도체 장치
CN105448329B (zh) 静态随机存储器及其数据写入方法、输入输出电路
US11264081B1 (en) Memory circuit, electronic device having the memory circuit, and method of operating memory circuit
US7804725B2 (en) Write driving circuit and semiconductor memory apparatus using the same
KR20150052632A (ko) 반도체장치
KR102395158B1 (ko) 반도체 메모리 장치
KR101171254B1 (ko) 비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치
KR102307368B1 (ko) 입력 버퍼 회로
JP6042999B2 (ja) 低電力スタティックランダムアクセスメモリ
US6643201B2 (en) Memory device having read charge control, write charge control and floating or precharge circuits
KR20140060684A (ko) 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로
KR20140025012A (ko) 반도체메모리장치
KR20240153214A (ko) 내부전압을 생성하기 위한 반도체장치
KR100687877B1 (ko) 액티브 코아전압 드라이버 제어회로

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160120

Termination date: 20170707