KR20120068218A - 프리차징 회로 및 그를 포함하는 반도체 메모리 장치 - Google Patents

프리차징 회로 및 그를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

전류 소모가 최소화된 프리차징 회로 및 그를 포함하는 반도체 메모리 장치에 관한 것으로, 글로벌 라인에 실린 데이터를 로컬 라인 쌍으로 전달하기 위한 쓰기 드라이버; 로컬 라인 쌍에 실린 데이터를 글로벌 라인으로 전달하기 위한 읽기 드라이버; 로컬 라인 쌍에 실린 데이터를 저장하거나 또는 저장된 데이터를 로컬 라인 쌍으로 제공하기 위한 코어 영역; 및 프리차지 제어신호 및 동작 모드 신호에 따라 제1 전압 및 제1 전압보다 낮은 레벨의 제2 전압을 선택적으로 이용하여 로컬 라인 쌍을 프리차징하기 위한 프리차징 회로를 포함하며, 프리차징 회로는 동작 모드 신호에 응답하여 제1 및 제2 전압을 선택적으로 제공하기 위한 전압 선택 제공부; 및 프리차지 제어신호에 응답하여 입출력 라인 쌍을 전압 선택 제공부로부터 제공되는 전압으로 프리차징하기 위한 프리차징부를 포함하는 프리차징 회로 및 그를 포함하는 반도체 메모리 장치가 제공된다.

Description

프리차징 회로 및 그를 포함하는 반도체 메모리 장치{A PRECHARGING CIRCUIT AND A SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명의 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 프리차징 회로 및 그를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 디램(Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 내부에 포함된 코어 영역에 데이터를 쓰거나 또는 코어 영역에 저장된 데이터를 읽기 위하여 여러 가지 입출력 라인 쌍을 사용한다. 그 중 로컬 입출력 라인 쌍은 쓰기 동작 또는 읽기 동작이 수행된 후 각각의 입출력 라인의 전압 레벨이 다르기 때문에, 다음 쓰기 동작 또는 읽기 동작을 수행하기 이전에 프리차징된다. 아울러, 반도체 메모리 장치에는 데이터를 2회 이상 연속으로 읽거나 또는 쓸 수 있는 버스트(Burst) 동작 기능이 제공되는데, 이러한 버스트 동작 기능을 수행할 때에도 데이터 처리 동작 사이마다 로컬 입출력 라인 쌍을 프리차징한다.
도 1에는 종래기술에 따른 프리차징 회로 및 그를 포함하는 반도체 메모리 장치(이하 "반도체 메모리 장치"라 칭함)의 구성도가 도시되어 있다.
도 1을 참조하면, 반도체 메모리 장치(100)는 쓰기 동작 모드에서 글로벌 입출력 라인(GIO)에 실린 데이터를 로컬 입출력 라인 쌍(LIO, LIOB)으로 전달하기 위한 쓰기 드라이버(110)와, 읽기 동작 모드에서 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터를 글로벌 입출력 라인(GIO)으로 전달하기 위한 읽기 드라이버(120)와, 프리차지 제어신호(LIOPCG)에 응답하여 로컬 입출력 라인 쌍(LIO, LIOB)을 프리차징하기 위한 프리차징부(130)와, 쓰기 동작 모드에서는 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터를 저장하고 읽기 동작 모드에서는 저장된 데이터를 로컬 입출력 라인 쌍(LIO, LIOB)으로 전달하기 위한 코어 영역(140)을 포함한다.
쓰기 드라이버(110)는 쓰기 드라이버 스트로브 신호(WSTB)에 응답하여 글로벌 입출력 라인(GIO)에 실린 데이터를 로컬 입출력 라인 쌍(LIO, LIOB)으로 전달한다. 즉, 쓰기 드라이버(110)는 글로벌 입출력 라인(GIO)을 통해 전달되는 데이터에 응답하여 로컬 입출력 라인 쌍(LIO, LIOB)을 예정된 전압(예 : 코어 전압)으로 구동하는 것이다.
읽기 드라이버(120)는 읽기 드라이버 스트로브 신호(IOSTB)에 응답하여 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터를 글로벌 입출력 라인(GIO)으로 전달한다. 일반적으로, 읽기 드라이버(120)는 입/출력 감지 증폭기(IOSA)가 사용된다.
프리차징부(130)는 로컬 입출력 라인 쌍(LIO, LIOB)을 코어 전압(VCORE) 레벨로 프리차징하기 위한 제1 내지 제3 PMOS 트랜지스터(PM1, PM2, PM3)를 포함한다. 이때, 프리차지 제어신호(LIOPCG)는 제1 및 제2 인버터(INV1, INV2)를 통과하여 제1 내지 제3 PMOS 트랜지스터(PM1, PM2, PM3)의 게이트단으로 인가되며, 프리차지 제어신호(LIOPCG)가 논리 로우 레벨로 활성화될 때 제1 및 제3 PMOS 트랜지스터(PM1, PM2, PM3)가 턴 온 되면서, 로컬 입출력 라인 쌍(LIO, LIOB)은 코어 전압(VCORE) 레벨로 프리차징된다.
코어 영역(140)은 비트라인 감지 증폭기(BLSA) 및 메모리 셀 어레이(도면에 미도시) 등을 포함하며, 읽기/쓰기 동작 모드에 따라 메모리 셀에 저장된 데이터를 로컬 입출력 라인 쌍(LIO, LIOB)으로 전달하거나 또는 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터를 메모리 셀에 저장한다.
이하, 상기와 같은 구성을 가지는 종래에 의한 반도체 메모리 장치(100)의 동작을 도 2a 및 도 2b를 참조하여 설명한다.
도 2a에는 읽기 동작 모드에 따른 반도체 메모리 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 2b에는 쓰기 동작 모드에 따른 반도체 메모리 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
먼저, 도 2a를 참조하면, 클럭 신호(CLK)의 라이징 에지에 동기되어 리드 커맨드(RD)가 입력되면, 코어 영역(140)으로부터 해당 데이터가 로컬 입출력 라인 쌍(LIO, LIOB)에 실린다.
그러면, 읽기 드라이버(120)는 읽기 드라이버 스트로브 신호(IOSTB)에 응답하여 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터들을 순차적으로 증폭하여 글로벌 입출력 라인(GIO)으로 전달한다. 이때, 프리차징부(130)는 프리차지 제어신호(LIOPCG)에 응답하여 읽기 동작에 앞서, 즉 리드 커맨드(RD) 사이마다 로컬 입출력 라인 쌍(LIO, LIOB)을 코어 전압(VCORE)으로 프리차징한다. 이는 코어 영역(140)으로부터 연속적으로 전달되는 데이터들이 비트라인 감지 증폭기(BLSA)에 의해 순차적으로 증폭되어 로컬 입출력 라인 쌍(LIO, LIOB)에 실리게 되는데, 이때 비트라인 감지 증폭기(BLSA)에 의해 증폭된 데이터는 쓰기 드라이버(110)의 출력에 비해 스윙 폭이 작은 소 신호(small signal)로써 로컬 입출력 라인 쌍(LIO, LIOB)에 전달되므로, 로컬 입출력 라인 쌍(LIO, LIOB)에 연속적으로 실린 데이터들이 글로벌 입출력 라인(GIO)으로 정확하게 전달되기 위하여 리드 커맨드(RD) 사이마다 프리차지 동작을 수행하는 것이다.
다음, 도 2b를 참조하면, 클럭 신호(CLK)의 라이징 에지에 동기되어 라이트 커맨드(WT)가 입력되면, 해당 데이터가 글로벌 입출력 라인(GIO)에 실린다.
그러면, 쓰기 드라이버(110)는 쓰기 드라이버 스트로브 신호(WSTB)에 응답하여 글로벌 입출력 라인(GIO)에 실린 데이터들을 순차적으로 로컬 입출력 라인 쌍(LIO, LIOB)에 전달한다. 이때, 쓰기 드라이버(110)는 충분히 큰 구동력을 가지고 로컬 입출력 라인 쌍(LIO, LIOB)을 구동하기 때문에, 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터는 스윙 폭이 큰 풀 신호(full signal)를 가진다. 한편, 프리차징부(130)는 읽기 동작 모드와 마찬가지로 프리차지 제어신호(LIOPCG)에 응답하여 라이트 커맨드(WT) 사이마다 로컬 입출력 라인 쌍(LIO, LIOB)을 프리차징한다.
그러나, 종래기술에 따른 반도체 메모리 장치(100)는 다음과 같은 문제점이 있다.
프리차징부(130)는, 앞서 설명한 바와 같이, 리드 커맨드(RD)와 쓰기 커맨드(WT) 사이마다 프리차징 동작을 수행하고 있다. 그런데, 읽기 동작 모드에서는 프리차징 동작이 반드시 필요하지만, 쓰기 동작 모드에서는 프리차징 동작이 반드시 필요하지는 않다. 그 이유는 읽기 동작 모드에서는 스윙 폭이 작은 소 신호(small signal) 형태의 데이터가 로컬 입출력 라인 쌍(LIO, LIOB)에 실리기 때문에, 정확한 데이터 전달을 위해 리드 커맨드(RD) 입력 전후에 반드시 프리차징 동작을 수행하여야 하는 반면, 쓰기 동작 모드에서는 스윙 폭이 큰 풀 신호(full signal) 형태의 데이터가 로컬 입출력 라인 쌍(LIO, LIOB)에 실리기 때문에, 프리차징 동작이 불필요하다. 하지만, 도 2b에 도시된 바와 같이, 쓰기 동작 모드에서 프리차지 제어신호(LIOPCG)는 연속적으로 입력되는 라이트 커맨드(WT)에 따라 지속적으로 토글링되고 있다. 따라서, 라이트 커맨드(WT)가 입력될 때마다 로컬 입출력 라인 쌍(LIO, LIOB)은 코어 전압(VCORE) 레벨로 프리차징되고 있어, 연속된 쓰기 동작시에 코어 전압(VCORE)에 대응하는 만큼의 전류 소모가 발생하는 문제점이 있다.
본 발명은 쓰기 동작 모드에서 전류 소모가 최소화된 프리차징 회로 및 그를 포함하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 동작 모드 신호에 응답하여 제1 전압 및 제1 전압보다 낮은 레벨의 제2 전압을 선택적으로 제공하기 위한 전압 선택 제공부; 및 프리차지 제어신호에 응답하여 입출력 라인 쌍을 전압 선택 제공부로부터 제공되는 전압으로 프리차징하기 위한 프리차징부를 포함한다. 여기서, 제1 전압은 코어 전압이고, 제2 전압은 비트라인 프리차지 전압이다.
본 발명의 다른 측면에 따르면, 본 발명은 글로벌 라인에 실린 데이터를 로컬 라인 쌍으로 전달하기 위한 쓰기 드라이버; 로컬 라인 쌍에 실린 데이터를 글로벌 라인으로 전달하기 위한 읽기 드라이버; 로컬 라인 쌍에 실린 데이터를 저장하거나 또는 저장된 데이터를 로컬 라인 쌍으로 제공하기 위한 코어 영역; 및 프리차지 제어신호 및 동작 모드 신호에 따라 제1 전압 및 제1 전압보다 낮은 레벨의 제2 전압을 선택적으로 이용하여 로컬 라인 쌍을 프리차징하기 위한 프리차징 회로를 포함한다. 여기서, 제1 전압은 코어 전압이고, 제2 전압은 비트라인 프리차지 전압이다.
본 발명은 쓰기 동작 모드에서, 코어 전압보다 낮은 레벨인 비트라인 프리차지 전압을 이용하여 프리차징 동작을 수행함으로써 전류 소모를 최소화할 수 있는 효과가 있다.
도 1은 종래기술에 따른 프리차징 회로 및 그를 포함하는 반도체 메모리 장치의 내부 구성도.
도 2a는 도 1의 반도체 메모리 장치의 동작을 읽기 동작 모드에 따라 설명하기 위한 타이밍도.
도 2b는 도 1의 반도체 메모리 장치의 동작을 쓰기 동작 모드에 따라 설명하기 위한 타이밍도.
도 3은 본 발명의 실시예에 의한 프리차징 회로 및 그를 포함하는 반도체 메모리 장치의 내부 구성도.
도 4a는 도 3의 반도체 메모리 장치의 동작을 읽기 동작 모드에 따라 설명하기 위한 타이밍도.
도 4b는 도 3의 반도체 메모리 장치의 동작을 쓰기 동작 모드에 따라 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3에는 본 발명의 실시예에 의한 프리차징 회로 및 그를 포함하는 반도체 메모리 장치(이하 "반도체 메모리 장치"라 칭함)의 구성도가 도시되어 있다.
도 3을 참조하면, 반도체 메모리 장치(200)는 글로벌 입출력 라인(GIO)에 실린 데이터를 로컬 입출력 라인 쌍(LIO, LIOB)으로 전달하기 위한 쓰기 드라이버(210)와, 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터를 글로벌 입출력 라인(GIO)으로 전달하기 위한 읽기 드라이버(220)와, 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터를 저장하거나 또는 저장된 데이터를 로컬 입출력 라인 쌍(LIO, LIOB)으로 제공하기 위한 코어 영역(230)과, 프리차지 제어신호(LIOPCG) 및 동작 모드 신호(WTS)에 따라 코어 전압(VCORE) 및 비트라인 프리차지 전압(VBLP)을 선택적으로 이용하여 로컬 입출력 라인 쌍(LIO, LIOB)을 프리차징하기 위한 프리차징 회로(240)를 포함한다. 여기서, 동작 모드 신호(WTS)는 논리 레벨에 따라 읽기 동작 모드 및 쓰기 동작 모드를 구분하기 위한 신호이다. 그리고, 비트라인 프리차지 전압(VBLP)은 통상적으로 코어 전압(VCORE)의 절반에 해당하는 전압 레벨을 가진다.
쓰기 드라이버(210)는 쓰기 드라이버 스트로브 신호(WSTB)에 응답하여 글로벌 입출력 라인(GIO)에 실린 데이터를 로컬 입출력 라인 쌍(LIO, LIOB)으로 전달한다. 즉, 쓰기 드라이버(110)는 글로벌 입출력 라인(GIO)을 통해 전달되는 데이터에 응답하여 로컬 입출력 라인 쌍(LIO, LIOB)을 예정된 전압, 예컨대 코어 전압(VCORE)으로 구동하는 것이다.
읽기 드라이버(220)는 읽기 드라이버 스트로브 신호(IOSTB)에 응답하여 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터를 글로벌 입출력 라인(GIO)으로 전달한다. 일반적으로, 읽기 드라이버(120)는 입/출력 감지 증폭기(IOSA)가 사용된다.
코어 영역(230)은 비트라인 감지 증폭기(BLSA) 및 메모리 셀 어레이(도면에 미도시) 등을 포함하며, 읽기/쓰기 동작 모드에 따라 메모리 셀에 저장된 데이터를 로컬 입출력 라인 쌍(LIO, LIOB)으로 전달하거나 또는 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터를 메모리 셀에 저장한다.
프리차징 회로(240)는 동작 모드 신호(WTS)에 응답하여 코어 전압(VCORE) 및 비트라인 프리차지 전압(VBLP)을 선택적으로 제공하기 위한 전압 선택 제공부(242)와, 프리차지 제어신호(LIOPCG)에 응답하여 로컬 입출력 라인 쌍(LIO, LIOB)을 전압 선택 제공부(242)로부터 제공되는 전압으로 프리차징하기 위한 프리차징부(244)를 포함한다.
여기서, 전압 선택 제공부(242)는 읽기 동작 모드인 경우 코어 전압(VCORE)을 프리차징부(244)로 제공하고, 쓰기 동작 모드인 경우 비트라인 프리차지 전압(VBLP)을 프리차징부(244)로 제공한다. 이러한 전압 선택 제공부(242)는 동작 모드 신호(WTS)를 게이트 입력으로 하며 코어 전압(VCORE)단과 전압 제공 노드(VN11) 사이에 접속된 제1 PMOS 트랜지스터(P11)와, 동작 모드 신호(WTS)를 반전시켜 출력하기 위한 제1 인버터(INV11)와, 제1 인버터(INV11)의 출력신호를 게이트 입력으로 하며 비트라인 프리차지 전압(VBLP)단과 전압 제공 노드(VN11) 사이에 접속된 제2 PMOS 트랜지스터(P21)를 포함한다.
그리고, 프리차징부(244)는 프리차지 제어신호(LIOPCG)를 반전시켜 출력하기 위한 제2 인버터(INV21)와, 제2 인버터(INV21)의 출력신호를 반전시켜 출력하기 위한 제3 인버터(INV31)과, 제2 인버터(INV21)의 출력신호를 게이트 입력으로 하며 로컬 입출력 라인 쌍(LIO, LIOB)의 사이에 접속된 제1 NMOS 트랜지스터(N11)와, 제3 인버터(INV31)의 출력신호를 게이트 입력으로 하며 로컬 입출력 라인 쌍(LIO, LIOB)의 사이에 접속된 제3 PMOS 트랜지스터(P31)와, 제3 인버터(INV31)의 출력신호를 게이트 입력으로 하며 로컬 입출력 라인 쌍(LIO, LIOB) 중 하나의 로컬 입출력 라인(LIO)과 전압 제공 노드 사이(VN11)에 접속된 제4 PMOS 트랜지스터(P41)와, 제3 인버터(INV31)의 출력신호를 게이트 입력으로 하며 로컬 입출력 라인 쌍(LIO, LIOB) 중 다른 하나의 로컬 입출력 라인(LIOB)과 전압 제공 노드(VN11) 사이에 접속된 제5 PMOS 트랜지스터(P51)을 포함한다. 여기서, 제4 및 제5 PMOS 트랜지스터(P41, P51)가 프리차지 제어신호(LIOPCG)에 응답하여 로컬 입출력 라인 쌍(LIO, LIOB)을 프리차징하기 위한 소자이고, 제1 NMOS 트랜지스터(N11)와 제3 PMOS 트랜지스터(P31)는 프리차지 제어신호(LIOPCG)에 응답하여 로컬 입출력 라인 쌍(LIO, LIOB)을 이퀄라이징하기 위한 소자이다. 특히, 제1 NMOS 트랜지스터(N11)는 쓰기 동작 모드에서 로컬 입출력 라인 쌍(LIO, LIOB)을 이퀄라이징하기 위한 메인 소자로 이용된다. 이는, 쓰기 동작 모드에 따라 로컬 입출력 라인 쌍(LIO, LIOB)이 비트라인 프리차지 전압(VBLP)으로 프리차징되므로, 이러한 경우 제3 PMOS 트랜지스터(P31)는 소자 특성상 이퀄라이징 성능이 떨어지기 때문이다. 이퀄라이징 성능이 떨어지는 이유는 비트라인 프리차지 전압(VBLP)이 전원전압(VDD)보다 접지전압(VSS)에 가까운 전압 레벨을 가지기 때문이다. 따라서, 쓰기 동작 모드에서 로컬 입출력 라인 쌍(LIO, LIOB)을 안정적으로 이퀄라이징하기 위해서는 제3 PMOS 트랜지스터(P31)와 함께 제1 NMOS 트랜지스터(N11)가 턴온되어야 한다.
이하, 상기와 같은 구성을 가지는 본 발명에 의한 반도체 메모리 장치(200)의 동작을 도 4a 및 도 4b를 참조하여 설명한다.
도 4a에는 읽기 동작 모드에 따른 반도체 메모리 장치(200)의 타이밍도가 도시되어 있고, 도 4b에는 쓰기 동작 모드에 따른 반도체 메모리 장치(200)의 타이밍도가 도시되어 있다.
먼저, 도 4a를 참조하면, 일단, 전압 선택 제공부(242)는 읽기 동작 모드에 따라 코어 전압(VCORE)을 프리차징부(244)로 제공한다. 즉, 제1 PMOS 트랜지스터(P11)는 논리 로우 레벨의 동작 모드 신호(WTS)가 게이트에 입력됨에 따라 턴온되고, 제2 PMOS 트랜지스터(P21)는 제1 인버터(INV11)의 출력신호 - 동작 모드 신호(WTS)의 반전신호로 논리 하이 레벨을 가짐 - 가 게이트에 입력됨에 따라 턴오프됨으로써, 전압 제공 노드(ND11)는 코어 전압(VCORE)단과 접속되는 것이다.
이러한 상태에서, 클럭 신호(CLK)의 라이징 에지에 동기되어 리드 커맨드(RD)가 입력되면, 읽기 드라이버(220)는 읽기 드라이버 스트로브 신호(IOSTB)에 응답하여 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터들을 순차적으로 증폭하여 글로벌 입출력 라인(GIO)으로 전달한다.
한편, 프리차징부(244)는 프리차지 제어신호(LIOPCG)에 응답하여 읽기 동작 전후에, 즉 리드 커맨드(RD) 사이마다 로컬 입출력 라인 쌍(LIO, LIOB)을 코어 전압(VCORE) 레벨로 프리차징한다. 이는 코어 영역(230)의 해당 메모리 셀로부터 연속적으로 전달되는 데이터들이 비트라인 감지 증폭기(BLSA)에 의해 순차적으로 증폭되어 로컬 입출력 라인 쌍(LIO, LIOB)에 실리게 되는데, 이때 비트라인 감지 증폭기(BLSA)에 의해 증폭된 데이터는 쓰기 드라이버(110)의 출력에 비해 스윙 폭이 작은 소 신호(small signal)로써 로컬 입출력 라인 쌍(LIO, LIOB)에 전달되므로, 로컬 입출력 라인 쌍(LIO, LIOB)에 연속적으로 실린 데이터들이 글로벌 입출력 라인(GIO)으로 정확하게 전달되기 위하여 리드 커맨드(RD) 사이마다 프리차징 동작을 수행하는 것이다.
그리고, 프리차징부(244)는 로컬 입출력 라인 쌍(LIO, LIOB)을 프리차징하는 동시에 이퀄라이징 동작을 수행한다. 즉, 제1 NMOS 트랜지스터(N11) 및 제3 PMOS 트랜지스터(P31)는 프리차지 제어신호(LIOPCG)에 응답하여 프리차지 구간에서 턴온되는 것이다. 이때, 로컬 입출력 라인 쌍(LIO, LIOB)은 접지전압(VSS)보다 전원전압(VDD)에 가까운 코어 전압(VCORE)으로 프리차징되기 때문에, 소자 특성상 제1 NMOS 트랜지스터(N11)보다는 제3 PMOS 트랜지스터(P31)가 로컬 입출력 라인 쌍(LIO, LIOB)을 이퀄라이징하는 메인 소자로써 동작한다.
다음, 도 4b를 참조하면, 일단, 전압 선택 제공부(242)는 쓰기 동작 모드에 따라 비트라인 프리차지 전압(VBLP)을 프리차징부(244)로 제공한다. 즉, 제1 PMOS 트랜지스터(P11)는 논리 하이 레벨의 동작 모드 신호(WTS)가 게이트에 입력됨에 따라 턴오프되고, 제2 PMOS 트랜지스터(P21)는 제1 인버터(INV11)의 출력신호 - 동작 모드 신호(WTS)의 반전신호로 논리 로우 레벨을 가짐 - 가 게이트에 입력됨에 따라 턴온됨으로써, 전압 제공 노드(ND11)는 비트라인 프리차지 전압(VBLP)단과 접속되는 것이다.
이러한 상태에서, 클럭 신호(CLK)의 라이징 에지에 동기되어 라이트 커맨드(WT)가 입력되면, 쓰기 드라이버(210)는 쓰기 드라이버 스트로브 신호(WSTB)에 응답하여 글로벌 입출력 라인(GIO)에 실린 데이터들을 순차적으로 로컬 입출력 라인 쌍(LIO, LIOB)에 전달한다. 이때, 쓰기 드라이버(110)는 충분히 큰 구동력을 가지고 로컬 입출력 라인 쌍(LIO, LIOB)을 구동하기 때문에, 로컬 입출력 라인 쌍(LIO, LIOB)에 실린 데이터는 스윙 폭이 큰 풀 신호(full signal)를 가진다.
한편, 프리차징부(244)는 프리차지 제어신호(LIOPCG)에 응답하여 쓰기 동작 전후에, 즉 쓰기 커맨드(WT) 사이마다 로컬 입출력 라인 쌍(LIO, LIOB)을 비트라인 프리차지 전압(VBLP)으로 프리차징한다.
그리고, 프리차징부(244)는 로컬 입출력 라인 쌍(LIO, LIOB)을 프리차징하는 동시에 이퀄라이징 동작을 수행한다. 즉, 제1 NMOS 트랜지스터(N11) 및 제3 PMOS 트랜지스터(P31)는 프리차지 제어신호(LIOPCG)에 응답하여 프리차지 구간에서 턴온되는 것이다. 이때, 로컬 입출력 라인 쌍(LIO, LIOB)은 전원전압(VDD)보다 접지전압(VSS)에 가까운 비트라인 프리차지 전압(VBLP)으로 프리차징되기 때문에, 소자 특성상 제3 PMOS 트랜지스터(P31)보다는 제1 NMOS 트랜지스터(N11)가 로컬 입출력 라인 쌍(LIO, LIOB)을 이퀄라이징하는 메인 소자로써 동작한다.
이와 같은 본 발명의 실시예에 따르면, 쓰기 동작 모드에서 코어 전압(VCORE)보다 낮은 레벨을 가지는 비트라인 프리차지 전압(VBLP)으로 로컬 입출력 라인 쌍(LIO, LIOB)을 프리차징함으로써 전류 소모를 줄일 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 반도체 메모리 장치 210 : 쓰기 드라이버
220 : 읽기 드라이버 230 : 코어 영역
240 : 프리차징 회로 242 : 전압 선택 제공부
244 : 프리차징부 LIO, LIOB : 로컬 입출력 라인 쌍
GIO : 글로벌 입출력 라인

Claims (20)

  1. 동작 모드 신호에 응답하여 제1 전압 및 상기 제1 전압보다 낮은 레벨의 제2 전압을 선택적으로 제공하기 위한 전압 선택 제공부; 및
    프리차지 제어신호에 응답하여 입출력 라인 쌍을 상기 전압 선택 제공부로부터 제공되는 전압으로 프리차징하기 위한 프리차징부
    를 포함하는 프리차징 회로.
  2. 제1항에 있어서,
    상기 제2 전압은 상기 제1 전압의 하프 레벨에 대응하는 전압인 프리차징 회로.
  3. 제2항에 있어서,
    상기 제1 전압은 코어 전압이고, 상기 제2 전압은 비트라인 프리차지 전압인 프리차징 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 동작 모드 신호는 논리 레벨에 따라 읽기 동작 모드 및 쓰기 동작 모드를 구분하기 위한 신호인 프리차징 회로.
  5. 제4항에 있어서,
    상기 전압 선택 제공부는 상기 읽기 동작 모드인 경우 상기 제1 전압을 상기 프리차징부로 제공하는 프리차징 회로.
  6. 제5항에 있어서,
    상기 전압 선택 제공부는 상기 쓰기 동작 모드인 경우 상기 제2 전압을 상기 프리차징부로 제공하는 프리차징 회로.
  7. 제6항에 있어서,
    상기 전압 선택 제공부는,
    상기 동작 모드 신호를 게이트 입력으로 하며 제1 전압단과 전압 제공 노드 사이에 접속된 제1 PMOS 트랜지스터;
    상기 동작 모드 신호를 반전시켜 출력하기 위한 제1 인버터; 및
    상기 제1 인버터의 출력신호를 게이트 입력으로 하며 제2 전압단과 상기 전압 제공 노드 사이에 접속된 제2 PMOS 트랜지스터를 포함하는 프리차징 회로.
  8. 제7항에 있어서,
    상기 프리차징부는,
    상기 프리차지 제어신호를 반전시켜 출력하기 위한 제2 인버터;
    상기 제1 인버터의 출력신호를 반전시켜 출력하기 위한 제3 인버터;
    상기 제1 인버터의 출력신호를 게이트 입력으로 하며 상기 입출력 라인 쌍의 사이에 접속된 제1 NMOS 트랜지스터;
    상기 제2 인버터의 출력신호를 게이트 입력으로 하며 상기 입출력 라인 쌍의 사이에 접속된 제3 PMOS 트랜지스터;
    상기 제2 인버터의 출력신호를 게이트 입력으로 하며 상기 입출력 라인 쌍 중 하나의 입출력 라인과 상기 전압 제공 노드 사이에 접속된 제4 PMOS 트랜지스터; 및
    상기 제2 인버터의 출력신호를 게이트 입력으로 하며 상기 입출력 라인 쌍 중 다른 하나의 입출력 라인과 상기 전압 제공 노드 사이에 접속된 제5 PMOS 트랜지스터를 포함하는 프리차징 회로.
  9. 제1항에 있어서,
    상기 프리차징부는 상기 프리차지 제어신호에 응답하여 상기 입출력 라인 쌍을 이퀄라이징하는 프리차징 회로.
  10. 글로벌 라인에 실린 데이터를 로컬 라인 쌍으로 전달하기 위한 쓰기 드라이버;
    상기 로컬 라인 쌍에 실린 데이터를 상기 글로벌 라인으로 전달하기 위한 읽기 드라이버;
    상기 로컬 라인 쌍에 실린 데이터를 저장하거나 또는 저장된 데이터를 상기 로컬 라인 쌍으로 제공하기 위한 코어 영역; 및
    프리차지 제어신호 및 동작 모드 신호에 따라 제1 전압 및 상기 제1 전압보다 낮은 레벨의 제2 전압을 선택적으로 이용하여 상기 로컬 라인 쌍을 프리차징하기 위한 프리차징 회로
    를 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 프리차징 회로는,
    상기 동작 모드 신호에 응답하여 상기 제1 및 제2 전압을 선택적으로 제공하기 위한 전압 선택 제공부; 및
    상기 프리차지 제어신호에 응답하여 상기 로컬 라인 쌍을 상기 전압 선택 제공부로부터 제공되는 전압으로 프리차징하기 위한 프리차징부
    를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제2 전압은 상기 제1 전압의 하프 레벨에 대응하는 전압인 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 전압은 코어 전압이고, 상기 제2 전압은 비트라인 프리차지 전압인 반도체 메모리 장치.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 동작 모드 신호는 논리 레벨에 따라 읽기 동작 모드 및 쓰기 동작 모드를 구분하기 위한 신호인 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 전압 선택 제공부는 상기 읽기 동작 모드인 경우 상기 제1 전압을 상기 프리차징부로 제공하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 전압 선택 제공부는 상기 쓰기 동작 모드인 경우 상기 제2 전압을 상기 프리차징부로 제공하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 전압 선택 제공부는,
    상기 동작 모드 신호를 게이트 입력으로 하며 제1 전압단과 전압 제공 노드 사이에 접속된 제1 PMOS 트랜지스터;
    상기 동작 모드 신호를 반전시켜 출력하기 위한 제1 인버터; 및
    상기 제1 인버터의 출력신호를 게이트 입력으로 하며 제2 전압단과 상기 전압 제공 노드 사이에 접속된 제2 PMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 프리차징부는,
    상기 프리차지 제어신호를 반전시켜 출력하기 위한 제2 인버터;
    상기 제2 인버터의 출력신호를 반전시켜 출력하기 위한 제3 인버터;
    상기 제2 인버터의 출력신호를 게이트 입력으로 하며 상기 로컬 라인 쌍의 사이에 접속된 제1 NMOS 트랜지스터;
    상기 제3 인버터의 출력신호를 게이트 입력으로 하며 상기 로컬 라인 쌍의 사이에 접속된 제3 PMOS 트랜지스터;
    상기 제3 인버터의 출력신호를 게이트 입력으로 하며 상기 로컬 라인 쌍 중 하나의 로컬 라인과 상기 전압 제공 노드 사이에 접속된 제4 PMOS 트랜지스터; 및
    상기 제3 인버터의 출력신호를 게이트 입력으로 하며 상기 로컬 라인 쌍 중 다른 하나의 로컬 라인과 상기 전압 제공 노드 사이에 접속된 제5 PMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  19. 제11항에 있어서,
    상기 프리차징부는 상기 프리차지 제어신호에 응답하여 상기 로컬 라인 쌍을 이퀄라이징하는 반도체 메모리 장치.
  20. 제10항 또는 제11항에 있어서,
    상기 읽기 드라이버는 입/출력 감지 증폭기(IOSA)를 포함하는 반도체 메모리 장치.
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