KR20150092476A - 데이터 감지 회로 및 이를 이용하는 반도체 장치 - Google Patents

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Abstract

본 기술은 제 1 신호 라인 쌍; 제 1 전원 전압으로 프리차지되는 제 2 신호 라인 쌍; 및 리드 명령에 응답하여 상기 제 2 신호 라인 쌍 중에서 어느 하나의 신호 라인에 제 2 전원 전압을 인가하도록 구성된 라인 레벨 제어부를 포함할 수 있다.

Description

데이터 감지 회로 및 이를 이용하는 반도체 장치{DATA SENSING CIRCUIT AND SEMICONDUCTOR APPARATUS USING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 데이터 감지 회로 및 반도체 장치에 관한 것이다.
반도체 장치는 메모리 셀에서 최종단까지의 신호(예를 들어, 데이터) 입/출력을 위한 다양한 신호 라인들을 포함한다.
또한 다양한 신호 라인들을 통해 전송되는 데이터를 감지하기 위한 데이터 감지 회로를 포함할 수 있다.
이때 데이터 감지 동작에서 신호 라인들의 전압 레벨에 따라 전류 소모가 증가할 수 있으며, 이는 반도체 장치의 전류 소모량을 증가시키는 문제를 발생시킬 수 있다.
본 발명의 실시예는 전류 소모를 감소시킬 수 있는 데이터 감지 회로 및 이를 이용한 반도체 장치를 제공한다.
본 발명의 실시예는 제 1 신호 라인 쌍; 제 1 전원 전압으로 프리차지되는 제 2 신호 라인 쌍; 및 리드 명령에 응답하여 상기 제 2 신호 라인 쌍 중에서 어느 하나의 신호 라인에 제 2 전원 전압을 인가하도록 구성된 라인 레벨 제어부를 포함할 수 있다.
본 발명의 실시예는 복수의 제 1 신호 라인 쌍을 통해 메모리 셀 어레이와 연결되는 제 1 신호 감지 블록을 각각 포함하는 복수의 메모리 블록; 상기 제 1 신호 감지 블록들과 연결되며, 제 1 전원 전압 레벨로 프리차지 되는 복수의 제 2 신호 라인 쌍; 및 상기 복수의 제 2 신호 라인 쌍과 연결되는 복수의 라인 레벨 제어부를 포함하며, 상기 제 1 신호 감지 블록들과 상기 복수의 라인 레벨 제어부 중에서 상기 복수의 메모리 블록 중에서 활성화된 메모리 블록에 상응하는 제 1 신호 감지 블록과 라인 레벨 제어부가 상기 활성화된 메모리 블록의 제 1 신호 라인 쌍의 데이터를 감지하도록 구성될 수 있다.
본 기술은 전류 소모량을 감소시키며 안정적이고 신뢰성 있는 데이터 감지가 가능하다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 블록도,
도 2는 도 1의 LSA의 회로도,
도 3은 도 1의 라인 레벨 제어부(400)의 회로도,
도 4는 본 발명의 실시예에 따른 반도체 장치(100)의 라이트 동작 타이밍도이고,
도 5는 3은 본 발명의 실시예에 따른 반도체 장치(100)의 리드 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 제어 신호 생성부(101), 제 1 신호 감지 블록(300)을 각각 포함하는 복수의 메모리 블록(BK0 - BKn) 및 라인 레벨 제어부(400)를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치(100)는 제 2 신호 감지 블록(500), 데이터 입/출력 블록(600), 이퀄라이즈 블록(700) 및 라이트 드라이버 블록(800)을 더 포함할 수 있다.
제어 신호 생성부(101)는 어드레스 신호(ADD) 및 커맨드(CMD)에 응답하여 복수의 메모리 블록(BK0 - BKn) 중에서 자신과 연관된 메모리 블록의 활성화 정보를 갖는 복수의 제어신호 세트(LIOPCG_VBLP_BK<0:n>, LSAEN_ BK<0:n>, IOSW/IOSWB)를 생성하도록 구성될 수 있다.
어드레스 신호(ADD)는 복수의 메모리 블록(BK0 - BKn) 중에서 하나를 선택하기 위한 메모리 블록 어드레스(예를 들어, 메모리 뱅크 어드레스 BA<j:k>)를 포함할 수 있다.
커맨드(CMD)는 액티브 명령, 리드 명령, 라이트 명령, 프리차지 명령 등을 포함할 수 있다.
제어 신호 생성부(101)는 어드레스 신호(ADD)에 따라 복수의 메모리 블록(BK0 - BKn) 중에서 선택된 메모리 블록을 판단하고, 커맨드(CMD)에 따라 정해진 동작 타이밍에 맞도록 복수의 제어신호 세트(LIOPCG_VBLP_BK<0:n>, LSAEN_ BK<0:n>, IOSW/IOSWB)를 생성하도록 구성될 수 있다.
제어 신호 생성부(101)는 커맨드(CMD) 예를 들어, 리드 명령이 입력되고, 복수의 메모리 블록(BK0 - BKn) 중에서 어드레스 신호(ADD)에 의해 선택된 메모리 블록이 BKO인 경우, 복수의 제어신호 세트들(LIOPCG_VBLP_BK<0:n>, LSAEN_ BK<0:n>) 중에서 BK0에 해당하는 제어 신호들(LIOPCG_VBLP_BK0, LSAEN_ BK0, IOSW/IOSWB)을 리드 동작 타이밍에 맞도록 활성화시키도록 구성될 수 있다.
제어 신호(IOSW/IOSWB)는 복수의 메모리 블록(BK0 - BKn)이 공유하도록 생성하는 것도 가능하다.
제 1 제어신호 세트(LIOPCG_VBLP_BK<0:n>)는 복수의 메모리 블록(BK0 - BKn)과 연결된 제 2 신호 라인 쌍들(LIO/LIOB)의 선택적인 프리차지(PCG)를 제어하기 위한 신호일 수 있다.
제 2 제어신호 세트(LSAEN_ BK<0:n>)는 복수의 메모리 블록(BK0 - BKn)의 제 1 신호 감지 블록들(300)의 선택적인 활성화/비 활성화를 제어하기 위한 신호일 수 있다.
제 3 제어신호 세트(IOSW/IOSWB)는 제 1 신호 라인 쌍(SIO/SIOB)과 제 2 신호 라인 쌍(LIO/LIOB)의 전기적 연결/분리를 제어하기 위한 신호일 수 있다.
복수의 메모리 블록(BK0 - BKn)은 반도체 장치의 전체 메모리 영역을 정해진 수의 단위 영역으로 구분한 것으로서, 단위 영역 각각을 메모리 뱅크라 칭할 수 있다.
복수의 메모리 블록(BK0 - BKn)은 각각 복수의 제 2 신호 라인 쌍(LIO/LIOB)을 통해 제 2 신호 감지 블록(500)과 연결될 수 있다.
복수의 제 2 신호 라인 쌍(LIO/LIOB) 각각에 라인 레벨 제어부(400)가 연결될 수 있다.
복수의 메모리 블록(BK0 - BKn)은 각각 메모리 셀 어레이(200) 및 제 1 신호 감지 블록(300)을 포함할 수 있다.
복수의 메모리 블록(BK0 - BKn)은 서로 동일하게 구성될 수 있다.
이하, 복수의 제 1 신호 라인 쌍(SIO/SIOB) 및 복수의 제 2 신호 라인 쌍(LIO/LIOB) 각각에서 하나씩의 제 1 신호 라인 쌍(SIO/SIOB)과 제 2 신호 라인 쌍(LIO/LIOB), 그리고 하나의 제 2 신호 라인 쌍(LIO/LIOB)과 연결된 라인 레벨 제어부(400)를 기준으로 구성을 설명하기로 한다.
제 1 신호 감지 블록(300)은 제 1 신호 라인 쌍(SIO/SIOB)을 통해 메모리 셀 어레이(200)와 연결될 수 있다.
제 1 신호 감지 블록(300)은 복수의 센스 앰프(LSA)를 포함할 수 있다.
제 1 신호 감지 블록(300)은 제어 신호들(LSAEN_ BK0, IOSW/IOSWB)에 따라 제 1 신호 라인 쌍(SIO/SIOB)의 데이터를 감지 및 증폭하여 제 2 신호 라인 쌍(LIO/LIOB)에 전송하도록 구성될 수 있다.
제 2 신호 감지 블록(500)은 복수의 센스 앰프(IOSA)를 포함할 수 있다.
제 2 신호 라인 쌍(LIO/LIOB)에는 라인 레벨 제어부(400)가 연결될 수 있다.
라인 레벨 제어부(400)는 제어 신호들(LIOPCG_VBLP_BK0, LSAEN_ BK0)에 응답하여 리드 동작을 판단하고, 리드 동작에 맞도록 제 2 신호 라인 쌍(LIO/LIOB)의 전압 레벨을 조정하도록 구성될 수 있다.
각각의 제 2 신호 라인 쌍(LIO/LIOB)에는 이퀄라이즈 블록(700)이 연결될 수 있다.
이퀄라이즈 블록(700)은 제 1 제어신호 세트(LIOPCG_VBLP_BK<0:n>) 중에서 활성화된 제어신호에 해당하는 메모리 블록과 연결된 제 2 신호 라인 쌍(LIO/LIOB)을 제 1 전원 전압 레벨(VBLP)로 이퀄라이즈(Equalize)시키도록 구성될 수 있다.
제 2 신호 감지 블록(500)은 제 3 신호 라인(GIO)을 통해 데이터 입/출력 블록(600)과 연결될 수 있다.
데이터 입/출력 블록(600)은 입/출력 패드(DQ) 등을 포함할 수 있으며, 반도체 장치 외부와 데이터 입/출력을 수행하기 위한 최종단 회로(Terminal circuit block)일 수 있다.
라이트 드라이버 블록(800)은 복수의 라이트 드라이버(WD)를 포함할 수 있다.
라이트 드라이버 블록(800)은 데이터 입/출력 블록(600)을 통해 외부에서 입력되는 데이터를 제 2 신호 라인 쌍(LIO/LIOB)을 통해 전송하도록 구성될 수 있다.
제 1 신호 라인 쌍(SIO/SIOB)은 세그먼트(Segment) 신호 라인, 제 2 신호 라인 쌍(LIO/LIOB)은 로컬(Local) 신호 라인, 제 3 신호 라인(GIO)은 글로벌(Global) 신호 라인이라 칭할 수 있다.
도 2에 도시된 바와 같이, 제 1 신호 감지 블록(300)의 센스 앰프(LSA)는 감지부(310) 및 제 1 내지 제 4 스위치(320 - 350)를 포함할 수 있다.
감지부(310)는 제 1 내지 제 5 트랜지스터(311 - 315)를 포함할 수 있다.
제 1 트랜지스터(311)는 소오스가 접지단과 연결되고, 게이트에 제어신호(LSAEN_BK0)를 입력 받는다.
제 2 및 제 3 트랜지스터(312, 313)는 각각의 소오스가 제 1 트랜지스터(311)의 드레인과 공통 연결되고, 게이트에 제 1 신호 라인(SIO)과 제 1 신호 라인(SIOB)이 각각 연결된다.
제 4 트랜지스터(314)는 소오스가 제 2 트랜지스터(312)의 드레인과 연결되고, 게이트에 제어신호(LSAEN_BK0)를 입력 받는다.
제 5 트랜지스터(315)는 소오스가 제 3 트랜지스터(313)의 드레인과 연결되고, 게이트에 제어신호(LSAEN_BK0)를 입력 받는다.
제 1 및 제 2 스위치(320, 330)는 제어신호(IOSWB)에 응답하여 SIO와 LIO, SIOB와 LIOB를 전기적으로 연결/분리시키도록 구성된다.
제 3 및 제 4 스위치(340, 350)는 제어신호(IOSW)에 응답하여 SIO와 LIOB, SIOB와 LIO를 전기적으로 연결/분리시키도록 구성된다.
감지부(310)는 제어신호(LSAEN_BK0)가 활성화되면 제 1 신호 라인 쌍(SIO/SIOB)의 레벨 차이에 따라 제 2 신호 라인 쌍(LIO/LIOB) 중에서 어느 하나를 접지 전압(VSS) 레벨로 풀다운 시킨다.
도 3에 도시된 바와 같이, 라인 레벨 제어부(400)는 제어 신호들(LIOPCG_VBLP_BK0, LSAEN_ BK0)에 응답하여 리드 동작에 맞게 제 2 신호 라인 쌍(LIO/LIOB)의 전압 레벨을 조정하도록 구성될 수 있다.
라인 레벨 제어부(400)는 제어신호(LIOPCG_VBLP_BK0)에 응답하여 제 2 신호 라인 쌍(LIO/LIOB) 중에서 어느 하나를 제 1 전원 전압(VBLP) 레벨로 프리차지 시키고, 라인 레벨 제어신호(LIOPUCTRL)에 응답하여 리드 동작에 맞도록 제 2 신호 라인 쌍(LIO/LIOB) 중에서 어느 하나를 제 2 전원 전압(VCORE) 레벨로 풀업시키도록 구성될 수 있다.
라인 레벨 제어부(400)는 라인 레벨 제어신호(LIOPUCTRL)의 활성화에 응답하여 제어신호(LIOPCG_VBLP_BK0)의 비 활성화 구간 중 일부의 구간 동안 제 2 신호 라인 쌍(LIO/LIOB) 중에서 어느 하나를 제 2 전원 전압(VCORE) 레벨로 풀업시키도록 구성될 수 있다.
제 2 전원 전압(VCORE)은 제 1 전원 전압(VBLP)에 비해 높은 레벨 예를 들어, 제 1 전원 전압(VBLP)의 두 배에 해당하는 레벨이 될 수 있다.
라인 레벨 제어부(400)는 래치부(410) 및 신호 생성 로직(420)을 포함할 수 있다.
래치부(410)는 세미 래치(Semi-Latch)(413, 414), 제 1 스위치(411), 제 2 스위치(412) 및 인버터(415)를 포함할 수 있다.
제 1 스위치(411)는 제어신호(LIOPCG_VBLP_BK0)에 응답하여 제 1 전원 전압(VBLP)을 래치(413, 414)에 인가하도록 구성될 수 있다.
제 2 스위치(412)는 라인 레벨 제어신호(LIOPUCTRL)에 응답하여 제 2 전원 전압(VCORE)을 세미 래치(413, 414)에 인가하도록 구성될 수 있다.
세미 래치(413, 414)는 PMOS 크로스 커플드 래치(Cross Coupled Latch)와 NMOS 크로스 커플드 래치로 이루어진 풀(Full) 래치에서 절반 예를 들어, PMOS 크로스 커플드 래치만을 이용한 하프(Half) 래치일 수 있다.
래치부(410)는 제 2 신호 라인 쌍(LIO/LIOB) 중에서 어느 하나를 제 2 전원 전압(VCORE) 레벨로 풀업시키거나, 제 1 전원 전압(VBLP) 레벨로 프리차지 시키도록 구성될 수 있다.
신호 생성 로직(420)은 제어 신호들(LIOPCG_VBLP_BK0, LSAEN_ BK0)에 응답하여 라인 레벨 제어신호(LIOPUCTRL)를 생성하도록 구성될 수 있다.
신호 생성 로직(420)은 인버터(421), 지연기(422) 및 노아 게이트(423)를 포함할 수 있다.
인버터(421)는 제어 신호(LSAEN_ BK0)를 반전시켜 출력한다.
지연기(422)는 인버터(421)의 출력 신호를 설정 시간 동안 지연시켜 출력한다.
노아 게이트(423)는 지연기(422)의 출력 신호(LSAEND)와 제어 신호(LIOPCG_VBLP_BK0)를 부정 논리합하여 라인 레벨 제어신호(LIOPUCTRL)로서 출력한다.
따라서 라인 레벨 제어신호(LIOPUCTRL)는 제어 신호(LIOPCG_VBLP_BK0)의 비 활성화 시점 즉, 리드 명령이 입력된 시점부터 지연기(422)의 지연시간 이후에 활성화되고 프리차지 명령(PCG)이 입력되기 이전 즉, 제어 신호(LIOPCG_VBLP_BK0)의 활성화 시점에 비 활성화된다.
도 4를 참조하여, 본 발명의 실시예에 따른 반도체 장치(100)의 라이트 동작을 설명하면 다음과 같다.
액티브 명령(BK0 ACT)이 입력됨에 따라 메모리 블록(BK0)이 활성화되고, 제 3 제어신호 세트(IOSW/IOSWB) 중에서 어느 하나 예를 들어, IOSWB가 활성화된다.
도 2의 제 1 및 제 2 스위치(320, 330)가 IOSWB에 응답하여 제 2 신호 라인 쌍(LIO/LIOB)과 제 1 신호 라인 쌍(SIO/SIOB)을 전기적으로 연결시킨다.
라이트 명령(WT)이 입력됨에 따라 데이터 입출력 블록(600)을 통해 외부에서 입력된 데이터가 라이트 드라이버 블록(800)을 통해 제 2 신호 라인 쌍(LIO/LIOB)에 전송된다.
즉, 제 2 신호 라인 쌍(LIO/LIOB) 중에서 어느 하나는 하이 레벨, 다른 하나는 로우 레벨로 천이된다.
제 2 신호 라인 쌍(LIO/LIOB)과 제 1 신호 라인 쌍(SIO/SIOB)이 전기적으로 연결된 상태이므로 제 2 신호 라인 쌍(LIO/LIOB)에 전송된 데이터가 제 1 신호 라인 쌍(SIO/SIOB)을 경유하여 메모리 블록(BK0)의 메모리 셀 어레이(200)에 라이트된다.
라이트 명령(WT)에 따라 제어 신호(LSAEN_ BK0)는 비 활성화 상태이므로 도 3의 라인 레벨 제어부(400)는 제어 신호(LIOPCG_VBLP_BK0)의 활성화 구간 동안 제 2 신호 라인 쌍(LIO/LIOB) 중에서 어느 하나에 제 1 전원 전압(VBLP)을 연결한다.
프리차지 명령(PCG)이 입력됨에 따라 IOSWB가 비 활성화되고, 그에 따라 도 2의 제 1 및 제 2 스위치(320, 330)가 IOSWB에 응답하여 제 2 신호 라인 쌍(LIO/LIOB)과 제 1 신호 라인 쌍(SIO/SIOB)을 전기적으로 분리시킨다.
이퀄라이즈 블록(700)은 제어 신호(LIOPCG_VBLP_BK0)에 응답하여 제 2 신호 라인 쌍(LIO/LIOB)을 제 1 전원 전압(VBLP) 레벨로 이퀄라이즈 시킨다.
도 5를 참조하여, 본 발명의 실시예에 따른 반도체 장치(100)의 리드 동작을 설명하면 다음과 같다.
액티브 명령(BK0 ACT)이 입력됨에 따라 메모리 블록(BK0)이 활성화되고, 제 3 제어신호 세트(IOSW/IOSWB) 중에서 어느 하나 예를 들어, IOSWB가 활성화된다.
도 2의 제 1 및 제 2 스위치(320, 330)가 IOSWB에 응답하여 제 2 신호 라인 쌍(LIO/LIOB)과 제 1 신호 라인 쌍(SIO/SIOB)을 전기적으로 연결시킨다.
리드 명령(RD)이 입력됨에 따라 제어 신호(LIOPCG_VBLP_BK0)가 비 활성화되고, 제어 신호(LSAEN_ BK0)가 활성화된다.
제어 신호(LSAEN_ BK0)가 활성화됨에 따라 도 2의 LSA가 메모리 셀 어레이(200)에서 제 1 신호 라인 쌍(SIO/SIOB)으로 전송된 데이터를 감지하여 제 2 신호 라인 쌍(LIO/LIOB)으로 전송한다.
도 2의 LSA의 감지 동작에 의해 제 1 신호 라인 쌍(SIO/SIOB)의 레벨 차이에 상응하여 제 2 신호 라인 쌍(LIO/LIOB)의 레벨 차이가 발생하게 된다.
즉, 도 2의 LSA의 감지 동작에 의해 제 2 신호 라인 쌍(LIO/LIOB) 중에서 어느 하나 예를 들어, LIO는 제 1 전원 전압(VBLP) 레벨로 상승하고, LIOB는 접지 전압(VSS) 레벨로 하강하게 된다.
제어 신호(LSAEN_ BK0)의 활성화 시점부터 도 3의 지연기(422)의 지연시간 이후에 라인 레벨 제어신호(LIOPUCTRL)가 활성화된다.
라인 레벨 제어신호(LIOPUCTRL)가 활성화됨에 따라 도 3의 라인 레벨 제어부(400)가 제 2 신호 라인 쌍(LIO/LIOB) 중에서 LIO를 제 2 전원 전압(VCORE) 레벨로 풀업시킨다.
도 5에 도시된 바와 같이, 제 2 신호 라인 쌍(LIO/LIOB)의 레벨 차이는 리드 명령(RD) 입력 시점 즉, 제어 신호(LSAEN_ BK0)의 활성화 시점에 비해 라인 레벨 제어신호(LIOPUCTRL)의 활성화 시점부터 급격히 증가함을 알 수 있다.
제어 신호(LIOPCG_VBLP_BK0)가 활성화되고, 제어 신호(LSAEN_ BK0)가 비 활성화됨에 따라 라인 레벨 제어신호(LIOPUCTRL)가 비 활성화된다.
프리차지 명령(PCG)이 입력됨에 따라 IOSWB가 비 활성화되고, 그에 따라 도 2의 제 1 및 제 2 스위치(320, 330)가 IOSWB에 응답하여 제 2 신호 라인 쌍(LIO/LIOB)과 제 1 신호 라인 쌍(SIO/SIOB)을 전기적으로 분리시킨다.
이퀄라이즈 블록(700)은 제어 신호(LIOPCG_VBLP_BK0)에 응답하여 제 2 신호 라인 쌍(LIO/LIOB)을 제 1 전원 전압(VBLP) 레벨로 이퀄라이즈 시킨다.
한편, 활성화되지 않은 메모리 블록들(BK<1:n>)에 해당하는 제 1 및 제 2 제어 신호 세트들(LIOPCG_VBLP_BK<1:n>, LSAEN_BK<1:n>)을 각각 하이 레벨과 로우 레벨로 유지시킨다.
상술한 본 발명의 실시예에서 리드 동작 시, 도 2의 LSA와 도 3의 라인 레벨 제어부(400)가 제 1 신호 라인 쌍(SIO/SIOB)의 데이터를 감지하여 제 2 신호 라인 쌍(LIO/LIOB)으로 전송하는 동작을 분담하여 수행하는 데이터 감지 회로로서 동작한다.
즉, 도 2의 LSA가 제 1 신호 라인 쌍(SIO/SIOB)의 레벨 차이에 따라 제 2 신호 라인 쌍(LIO/LIOB) 중에서 어느 하나(예를 들어, LIO)를 접지 전압(VSS) 레벨로 풀다운 시키고, 도 3의 라인 레벨 제어부(400)가 제 2 신호 라인 쌍(LIO/LIOB) 중에서 다른 하나(LIOB)를 풀업시킨다.
본 발명의 실시예는 액티브 명령(BK0 ACT)과 상관 없이 제 1 신호 라인 쌍(SIO/SIOB)에 대한 실질적인 감지가 이루어지는 리드 명령(RD)이 입력될 때까지 제 2 신호 라인 쌍(LIO/LIOB)을 제 1 전원 전압(VBLP) 레벨로 프리차지시킨다.
리드 명령 이후, 제 2 신호 라인 쌍(LIO/LIOB)의 레벨 차이가 증가하기 시작하고, 설정 시간 이후 즉, 라인 레벨 제어신호(LIOPUCTRL)의 활성화 시점부터 제 1 전원 전압(VBLP)에 비해 높은 레벨을 갖는 제 2 전원 전압(VCORE)을 이용하여 제 2 신호 라인 쌍(LIO/LIOB)의 레벨 차이를 급격히 증가시키는 방식으로 제 1 신호 라인 쌍(SIO/SIOB)의 데이터 감지 동작을 수행한다.
따라서 본 발명의 실시예는 상대적으로 낮은 레벨인 제 1 전원 전압(VBLP)을 이용한 프리차지 시간을 가능한 길게 유지시키고, 필요 시 즉, 실질적인 데이터 감지 동작이 이루어지는 동안에만 제 2 전원 전압(VCORE)을 이용함으로써 전류 소비를 줄일 수 있다.
또한 본 발명의 실시예는 활성화되지 않은 메모리 블록들(BK<1:n>)에 제공되는 제 2 제어 신호 세트(LSAEN_BK<1:n>)가 비 활성화 상태(로우 레벨)로 유지된다.
활성화되지 않은 메모리 블록들(BK<1:n>)과 연결된 제 2 신호 라인 쌍(LIO/LIOB)들과 연결된 라인 레벨 제어부(400)들의 라인 레벨 제어신호(LIOPUCTRL) 또한 비 활성화 상태로 유지된다.
따라서 활성화된 메모리 블록(BK0)의 데이터 감지 동작이 이루어지는 동안, 활성화되지 않은 메모리 블록들(BK<1:n>)과 연결된 제 2 신호 라인 쌍(LIO/LIOB)들이 제 2 전원 전압(VCORE)으로 풀업되는 것을 방지하여 전류 소비를 줄일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 제 1 신호 라인 쌍;
    제 1 전원 전압으로 프리차지되는 제 2 신호 라인 쌍; 및
    리드 명령에 응답하여 상기 제 2 신호 라인 쌍 중에서 어느 하나의 신호 라인에 제 2 전원 전압을 인가하도록 구성된 라인 레벨 제어부를 포함하는 데이터 감지 회로.
  2. 제 1 항에 있어서,
    상기 제 1 신호 라인 쌍과 상기 제 2 신호 라인 쌍 사이에 연결되며, 상기 리드 명령에 응답하여 상기 제 2 신호 라인 쌍 중에서 다른 하나에 접지 전압을 인가하도록 구성된 제 1 신호 감지 블록을 더 포함하는 데이터 감지 회로.
  3. 제 1 항에 있어서,
    상기 라인 레벨 제어부는
    상기 리드 명령 입력 시점부터 설정시간 이후에 상기 제 2 신호 라인 쌍 중에서 어느 하나에 상기 제 2 전원 전압을 인가하도록 구성되는 데이터 감지 회로.
  4. 제 1 항에 있어서,
    상기 라인 레벨 제어부는
    라인 레벨 제어신호에 응답하여 상기 제 2 신호 라인 쌍 중에서 어느 하나에 상기 제 2 전원 전압을 인가하도록 구성된 래치부, 및
    상기 리드 명령이 입력된 시점부터 상기 설정시간 이후에 활성화되고 프리차지 명령이 입력되기 이전에 비 활성화되는 상기 라인 레벨 제어신호를 생성하도록 구성된 신호 생성 로직을 포함하는 데이터 감지 회로.
  5. 제 4 항에 있어서,
    상기 래치부는
    PMOS 크로스 커플드 래치와 NMOS 크로스 커플드 래치 중에서 어느 하나를 이용한 세미 래치를 포함하는 데이터 감지 회로.
  6. 복수의 제 1 신호 라인 쌍을 통해 메모리 셀 어레이와 연결되는 제 1 신호 감지 블록을 각각 포함하는 복수의 메모리 블록;
    상기 제 1 신호 감지 블록들과 연결되며, 제 1 전원 전압 레벨로 프리차지 되는 복수의 제 2 신호 라인 쌍; 및
    상기 복수의 제 2 신호 라인 쌍과 연결되는 복수의 라인 레벨 제어부를 포함하며,
    상기 제 1 신호 감지 블록들과 상기 복수의 라인 레벨 제어부 중에서 상기 복수의 메모리 블록 중에서 활성화된 메모리 블록에 상응하는 제 1 신호 감지 블록과 라인 레벨 제어부가 상기 활성화된 메모리 블록의 제 1 신호 라인 쌍의 데이터를 감지하도록 구성되는 반도체 장치.
  7. 제 6 항에 있어서,
    어드레스 신호 및 커맨드에 응답하여 상기 활성화된 메모리 블록의 활성화 정보를 갖는 복수의 제어신호 세트를 생성하도록 구성된 제어신호 생성부를 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 복수의 제어신호 세트는
    상기 복수의 제 2 신호 라인 쌍의 선택적인 프리차지를 제어하기 위한 제 1 제어신호 세트, 및
    상기 제 1 신호 감지 블록들의 선택적인 활성화를 제어하기 위한 제 2 제어신호 세트를 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 복수의 제 1 신호 라인 쌍과 상기 복수의 제 2 신호 라인 쌍의 전기적 연결/분리를 제어하기 위한 제 3 제어신호 세트를 더 포함하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 1 제어신호 세트에 응답하여 상기 제 2 신호 라인 쌍을 이퀄라이즈 시키도록 구성된 이퀄라이즈 블록을 더 포함하는 반도체 장치.
  11. 제 6 항에 있어서,
    상기 복수의 제 2 신호 라인 쌍과 연결된 제 2 신호 감지 블록, 및
    제 3 신호 라인을 통해 상기 제 2 신호 감지 블록과 연결되는 데이터 입/출력 블록을 더 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 데이터 입/출력 블록은 입/출력 패드(DQ)를 포함하는 반도체 장치.
  13. 제 8 항에 있어서,
    상기 복수의 메모리 블록 중에서 활성화된 메모리 블록에 상응하는 상기 라인 레벨 제어부는
    상기 제 1 제어신호 세트와 상기 제 2 제어신호 세트 중에서 상기 활성화된 메모리 블록에 상응하는 제어신호들에 응답하여 자신과 연결된 제 2 신호 라인 쌍 중에서 어느 하나의 신호 라인에 제 2 전원 전압을 인가하도록 구성되는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 복수의 메모리 블록 중에서 활성화된 메모리 블록에 상응하는 상기 제 1 신호 감지 블록은
    상기 제 2 제어신호 세트에서 상기 활성화된 메모리 블록에 상응하는 제어신호에 응답하여 상기 자신과 연결된 제 2 신호 라인 쌍 중에서 다른 하나의 신호 라인에 접지 전압을 인가하도록 구성되는 반도체 장치.
  15. 제 13 항에 있어서,
    상기 라인 레벨 제어부는
    상기 활성화된 메모리 블록에 상응하는 제어신호들 중에서 어느 하나의 활성화 시점부터 설정시간 이후에 상기 자신과 연결된 제 2 신호 라인 쌍 중에서 어느 하나의 신호 라인에 상기 제 2 전원 전압을 인가하도록 구성되는 반도체 장치.
  16. 제 6 항에 있어서,
    상기 라인 레벨 제어부는
    라인 레벨 제어신호에 응답하여 상기 자신과 연결된 제 2 신호 라인 쌍 중에서 어느 하나의 신호 라인에 상기 제 2 전원 전압을 인가하도록 구성된 래치부, 및
    리드 명령이 입력된 시점부터 상기 설정시간 이후에 활성화되고 프리차지 명령이 입력되기 이전에 비 활성화되는 상기 라인 레벨 제어신호를 생성하도록 구성된 신호 생성 로직을 포함하는 반도체 장치.
  17. 제 8 항에 있어서,
    상기 라인 레벨 제어부는
    라인 레벨 제어신호에 응답하여 상기 자신과 연결된 제 2 신호 라인 쌍 중에서 어느 하나의 신호 라인에 상기 제 2 전원 전압을 인가하도록 구성된 래치부, 및
    상기 제 1 제어신호 세트 및 상기 제 2 제어신호 세트에 응답하여 상기 라인 레벨 제어신호를 생성하도록 구성된 신호 생성 로직을 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 래치부는
    PMOS 크로스 커플드 래치와 NMOS 크로스 커플드 래치 중에서 어느 하나를 이용한 세미 래치를 포함하는 반도체 장치.
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