KR20150096891A - 반도체 장치 및 그것의 동작 방법 - Google Patents

반도체 장치 및 그것의 동작 방법 Download PDF

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KR20150096891A KR1020140017729A KR20140017729A KR20150096891A KR 20150096891 A KR20150096891 A KR 20150096891A KR 1020140017729 A KR1020140017729 A KR 1020140017729A KR 20140017729 A KR20140017729 A KR 20140017729A KR 20150096891 A KR20150096891 A KR 20150096891A
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Abstract

본 발명에 따른 반도체 장치의 센스 앰프 제어 회로는 제1 구동 신호에 응답하여 센스 앰프로 제1 전압을 인가하고, 제2 구동 신호에 응답하여 상기 센스 앰프로 제2 전압을 인가하고, 제3 구동 신호에 응답하여 상기 센스 앰프로 제 3 전압을 인가하도록 구성된 구동부 및 제어 신호에 응답하여, 상기 제1 구동 신호가 출력되는 제1 노드 및 상기 제2 구동 신호가 출력되는 제2 노드를 연결하도록 구성된 스위칭부를 포함한다.

Description

반도체 장치 및 그것의 동작 방법{SEMICONDUCTOR APPARATUS AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 장치의 센스 앰프를 제어하는 회로에 관한 것이다.
반도체 장치는 외부 요청에 응답하여 데이터를 저장할 수 있다. 반도체 장치가 휘발성인 경우, SRAM(Static Random Access Memory) 또는 DRAM(Dynamic Random Access Memory) 등을 포함할 수 있다.
반도체 장치는 외부 전압을 이용하여 내부에서 필요한 다양한 레벨의 내부 전압을 생성하여 사용할 수 있다. 예를 들어, 반도체 장치는 비트 라인을 증폭하는데 필요한 코어 전압을 생성하여 사용할 수 있다. 다른 예로서, 반도체 장치는 트랜지스터의 문턱 전압 손실을 보충할 수 있는 승압 전압을 생성하여 사용할 수 있다. 반도체 장치는 각각의 내부 전압들을 생성하기 위한 내부 전압 생성 회로들을 포함할 수 있다.
반도체 장치는 더 빠른 처리 속도로 동작하는 동시에 더 낮은 전력을 소모하도록 개발되는 추세에 있다. 반도체 장치가 더 낮은 전력을 소모하는 경우, 반도체 장치에 포함된 내부 전압 생성 회로의 부담이 경감될 수 있고, 내부 전압 생성 회로의 사이즈가 축소될 수 있다.
본 발명의 실시 예는 반도체 장치의 전력 소모를 절감할 수 있는 센스 앰프 제어 회로를 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 장치의 센스 앰프 제어 회로는 제1 구동 신호에 응답하여 센스 앰프로 제1 전압을 인가하고, 제2 구동 신호에 응답하여 상기 센스 앰프로 제2 전압을 인가하고, 제3 구동 신호에 응답하여 상기 센스 앰프로 제 3 전압을 인가하도록 구성된 구동부 및 제어 신호에 응답하여 상기 제1 구동 신호가 출력되는 제1 노드 및 상기 제2 구동 신호가 출력되는 제2 노드를 연결하도록 구성된 스위칭부를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 센스 앰프 제어 회로는 제1 인에이블 신호 및 제어 신호에 응답하여 제1 노드로 제1 구동 신호를 출력하고, 제2 인에이블 신호 및 상기 제어 신호에 응답하여 제2 노드로 제2 구동 신호를 출력하도록 구성된 신호 생성부 및 상기 제어 신호에 응답하여, 상기 제1 노드 및 상기 제2 노드를 연결하도록 구성된 스위칭부를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 센스 앰프 제어 회로의 동작 방법은 제1 노드로 인에이블된 제1 구동 신호를 출력하는 단계, 상기 제1 구동 신호에 응답하여 센스 앰프로 제1 전압을 인가하는 단계, 상기 제1 노드와 제2 노드를 연결하는 단계, 상기 제2 노드로 인에이블된 제2 구동 신호를 출력하는 단계 및 상기 제2 구동 신호에 응답하여 제2 전압을 상기 센스 앰프로 인가하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 센스 앰프 제어 회로는 반도체 장치의 전력 소모를 절감할 수 있다.
도 1은 본 발명의 실시 예에 따른 센스 앰프 제어 회로를 포함하는 반도체 장치의 구성을 개략적으로 도시한 블록도,
도2는 도1에 도시된 센스 앰프 제어 회로를 개략적으로 도시한 블록도,
도3은 도2에 도시된 센스 앰프 제어 회로를 상세하게 도시한 회로도,
도4는 도3에 도시된 센스 앰프 제어 회로의 동작 방법을 설명하기 위한 순서도,
도5는 도3에 도시된 센스 앰프 제어 회로의 다른 동작 방법을 설명하기 위한 순서도,
도6은 도1에 도시된 반도체 장치의 동작 방법을 설명하기 위한 타이밍도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 센스 앰프 제어 회로(200)를 포함하는 반도체 장치(10)의 구성을 개략적으로 도시한 블록도이다. 도1을 참조하면, 반도체 장치(10)의 데이터 전송 경로가 개략적으로 도시된다.
반도체 장치(10)는 센스 앰프 제어 회로(200), 센스 앰프(110), 선택부(120) 및 입출력 버퍼(130)를 포함할 수 있다.
센스 앰프 제어 회로(200)는 제1 인에이블 신호(SAP1_EN), 제2 인에이블 신호(SAP2_EN) 및 제어 신호(CTR)에 응답하여, 풀업 노드(RTO)에 제1 전압(VDD) 또는 제2 전압(VCORE)을 인가하고 풀다운 노드(SB)에 제3 전압(VSS)을 인가할 수 있다. 센스 앰프 제어 회로(200)는 내부의 제1 구동 신호를 인에이블시키는 데 사용된 전원을 전하 공유를 통해 내부의 제2 구동 신호를 인에이블시키는 데 사용할 수 있다. 따라서, 센스 앰프 제어 회로(200)는 제2 구동 신호를 인에이블시키는 데 필요한 전력을 감소시킬 수 있다. 센스 앰프 제어 회로(200)에 관한 구성은 도2 내지 도3을 통해 상세하게 설명될 것이다.
센스 앰프(110)는 비트 라인(BL) 및 비트 바 라인(BLB)에 연결될 수 있다. 센스 앰프(110)는 복수의 트랜지스터들(T1~T4)을 포함할 수 있다. 읽기 동작이 수행될 때, 센스 앰프(110)는 메모리 셀(미도시)로부터 비트 라인(BL)으로 전달된 데이터에 의해서 발생된 비트 라인(BL)과 비트 바 라인(BLB) 사이의 전압 차이를 감지할 수 있다. 센스 앰프(110)는 풀업 노드(RTO) 및 풀다운 노드(SB)로부터 인가된 제1 전압(VDD), 제2 전압(VCORE) 및 제3 전압(VSS)을 이용하여 비트 라인(BL)과 비트 바 라인(BLB) 사이의 전압 차이를 증폭할 수 있다. 센스 앰프(110)의 구성 및 동작 원리는 통상의 센스 앰프의 구성 및 동작 원리와 실질적으로 동일할 수 있고, 따라서 상세한 설명은 생략될 것이다.
선택부(120)는 선택 신호(CS)에 응답하여 비트 라인(BL) 및 비트 바 라인(BLB)을 세그먼트 데이터 라인(SIO, SIOB)과 연결할 수 있다. 선택부(120)는 인에이블된 선택 신호(CS)에 응답하여, 비트 라인(BL) 및 비트 바 라인(BLB)에 실린 증폭된 데이터를 세그먼트 데이터 라인(SIO, SIOB)으로 전달할 수 있다. 선택부(120)는 선택 신호(CS)에 응답하여 동작하는 트랜지스터들(T5, T6)을 포함할 수 있다.
입출력 버퍼(130)는 세그먼트 데이터 라인(SIO, SIOB)을 통해 전달된 데이터를 증폭하고 로컬 데이터 라인(LIO, LIOB)으로 전달할 수 있다. 로컬 데이터 라인(LIO, LIOB)으로 전달된 데이터는 데이터 패드(미도시)를 통해 외부로 출력될 수 있다.
한편, 반도체 장치의 쓰기 동작이 수행되는 경로는 읽기 동작이 수행되는 경로와 반대로 진행될 수 있다.
도2는 도1에 도시된 센스 앰프 제어 회로(200)를 개략적으로 도시한 블록도이다.
센스 앰프 제어 회로(200)는 신호 생성부(210), 스위칭부(220) 및 구동부(230)를 포함할 수 있다.
신호 생성부(210)는 제1 인에이블 신호(SAP1_EN) 및 제어 신호(CTR)에 응답하여 제1 노드(ND1)로 제1 구동 신호(SAP1)를 출력하고, 제2 인에이블 신호(SAP2_EN) 및 제어 신호(CTR)에 응답하여 제2 노드(ND2)로 제2 구동 신호(SAP2)를 출력할 수 있다. 제1 인에이블 신호(SAP1_EN) 및 제2 인에이블 신호(SAP2_EN)들은 구동부(230)의 동작을 제어하기 위해서, 외부에서 전송된 신호로부터 내부에서 생성된 신호들일 수 있다.
신호 생성부(210)는 제1 및 제2 인에이블 신호(SAP1_EN, SAP2_EN)에 응답하여 제1 구동 신호(SAP1)를 인에이블 상태로 출력할 때 제2 구동 신호(SAP2)를 디스에이블 상태로 출력할 수 있다. 또한, 신호 생성부(210)는 제1 및 제2 인에이블 신호(SAP1_EN, SAP2_EN)에 응답하여 제2 구동 신호(SAP2)를 인에이블 상태로 출력할 때, 제1 구동 신호(SAP1)를 디스에이블 상태로 출력할 수 있다. 그리고, 신호 생성부(210)는 인에이블된 제어 신호(CTR)에 응답하여 제1 구동 신호(SAP1) 및 제2 구동 신호(SAP2)의 출력을 차단할 수 있다.
스위칭부(220)는 제어 신호(CTR)에 응답하여 제1 구동 신호(SAP1)가 출력되는 제1 노드(ND1) 및 제2 구동 신호(SAP2)가 출력되는 제2 노드(ND2)를 연결할 수 있다. 스위칭부(220)는 제어 신호(CTR)가 인에이블 상태일 때 제1 노드(ND1)로부터 제2 노드(ND2)로 전류 경로를 형성할 수 있다.
구동부(230)는 제1 구동 신호(SAP1)에 응답하여 제1 전압(VDD)을 풀업 노드(RTO)로 인가하고, 제2 구동 신호(SAP2)에 응답하여 제2 전압(VCORE)을 풀업 노드(RTO)로 인가하고, 제3 구동 신호(SAN)에 응답하여 제3 전압(VSS)을 풀다운 노드(SB)로 인가할 수 있다. 제1 전압(VDD) 레벨은 제2 전압(VCORE) 레벨보다 높을 수 있다. 제1 전압(VDD)은, 예를 들어, 외부 전압일 수 있다. 제2 전압(VCORE)은, 예를 들어, 반도체 장치 내부에서 생성된 내부 전압일 수 있다. 제3 전압(VSS)은, 예를 들어, 접지 전압일 수 있다. 제3 구동 신호(SAN)는 구동부(230)의 동작을 제어하기 위해서, 외부에서 전송된 신호로부터 내부에서 생성된 신호일 수 있다.
도3은 도2에 도시된 센스 앰프 제어 회로(200)를 상세하게 도시한 회로도이다.
신호 생성부(210)는 제1 인버터(IN1), 제1 삼상 인버터(TIN1), 제2 인버터(IN2), 제2 삼상 인버터(TIN2) 및 제3 인버터(IN3)를 포함할 수 있다. 제1 인버터(IN1)는 제1 인에이블 신호(SAP1_EN)를 반전시킬 수 있다. 제1 삼상 인버터(TIN1)는 제1 인버터(IN1)의 출력을 입력받을 수 있다. 제1 삼상 인버터(TIN1)는 제어 신호(CTR) 및 반전 제어 신호(CTRB)에 응답하여, 제1 노드(ND1)로 제1 구동 신호(SAP1)를 출력할 수 있다. 제1 삼상 인버터(TIN1)는 제어 신호(CTR)가 인에이블 상태일 때, 제1 구동 신호(SAP1)를 출력하지 않을 수 있다. 제2 인버터(IN2)는 제2 인에이블 신호(SAP2_EN)를 반전시킬 수 있다. 제2 삼상 인버터(TIN2)는 제2 인버터(IN2)의 출력을 입력받을 수 있다. 제2 삼상 인버터(TIN2)는 제어 신호(CTR) 및 반전 제어 신호(CTRB)에 응답하여, 제2 노드(ND2)로 제2 구동 신호(SAP2)를 출력할 수 있다. 제2 삼상 인버터(TIN2)는 제어 신호(CTR)가 인에이블 상태일 때, 제2 구동 신호(SAP2)를 출력하지 않을 수 있다. 제3 인버터는 제어 신호(CTR)를 반전시켜 반전 제어 신호(CTRB)를 출력할 수 있다.
스위칭부(220)는 제1 트랜지스터(N1)를 포함할 수 있다. 제1 트랜지스터(N1)는 게이트로 제어 신호(CTR)를 인가받고, 제1 노드(ND1)와 제2 노드(ND2) 사이에 전류 경로를 형성할 수 있다.
구동부(230)는 제2 내지 제4 트랜지스터들(N2~N4)을 포함할 수 있다.
제2 트랜지스터(N2)는 게이트로 제1 구동 신호(SAP1)를 인가받고, 제1 전압(VDD) 단자와 풀업 노드(RTO) 사이에 전류 경로를 형성할 수 있다. 제2 트랜지스터(N2)는 인에이블된 제1 구동 신호(SAP1)에 응답하여, 제1 전압(VDD)을 풀업 노드(RTO)로 공급할 수 있다.
제3 트랜지스터(N3)는 게이트로 제2 구동 신호(SAP2)를 인가받고, 제2 전압(VCORE) 단자와 풀업 노드(RTO) 사이에 전류 경로를 형성할 수 있다. 제3 트랜지스터(N3)는 인에이블된 제2 구동 신호(SAP2)에 응답하여, 제2 전압(VCORE)을 풀업 노드(RTO)로 공급할 수 있다.
제4 트랜지스터(N4)는 게이트로 제3 구동 신호(SAN)를 인가받고, 풀다운 노드(SB)와 접지 단자(VSS) 사이에 전류 경로를 형성할 수 있다. 제4 트랜지스터(N4)는 인에이블된 제3 구동 신호(SAN)에 응답하여, 제3 전압(VSS)을 풀다운 노드(SB)로 공급할 수 있다.
도4는 도3에 도시된 센스 앰프 제어 회로(200)의 동작 방법을 설명하기 위한 순서도이다.
S110 단계에서, 제1 인에이블 신호(SAP1_EN)가 인에이블되면, 제1 삼상 인버터(TIN1)는 제1 노드(ND1)로 인에이블된 제1 구동 신호(SAP1)를 출력할 수 있다. 이때, 제2 인에이블 신호(SAP2_EN)는 디스에이블 상태일 수 있고, 제2 삼상 인버터(TIN2)는 제2 노드(ND2)로 디스에이블된 제2 구동 신호(SAP2)를 출력할 수 있다. 제1 및 제2 삼상 인버터(TIN1, TIN2)들이 제1 노드(ND1) 및 제2 노드(ND2)로 신호들(SAP1, SAP2)을 출력할 때, 제어 신호(CTR)는 디스에이블 상태일 수 있다. 그리고, 제1 노드(ND1) 및 제2 노드(ND2)는 스위칭부(220)에 의한 연결이 해제된 상태일 수 있다.
S120 단계에서, 제2 트랜지스터(N2)는 제1 구동 신호(SAP1)에 응답하여 풀업 노드(RTO)를 통해 센스 앰프(도1의 110)로 제1 전압(VDD)을 인가할 수 있다.
S130 단계에서, 제어 신호(CTR)가 인에이블되면, 신호 생성부(210)는 제1 구동 신호(SAP1) 및 제2 구동 신호(SAP2)의 출력을 차단할 수 있다.
S140 단계에서, 제어 신호(CTR)가 인에이블되면, 스위칭부(220)는 제1 노드(ND1) 및 제2 노드(ND2)를 연결할 수 있다. 제1 노드(ND1)로부터 제2 노드(ND2)로 전류 경로가 형성됨에 따라, 제1 노드(ND1)와 제2 노드(ND2) 사이에 전하가 공유될 수 있다.
S150 단계에서, 제2 인에이블 신호(SAP2_EN)가 인에이블되면, 제2 삼상 인버터(TIN2)는 제2 노드(ND2)로 인에이블된 제2 구동 신호(SAP2)를 출력할 수 있다. 이때, 제1 인에이블 신호(SAP1_EN)는 디스에이블 상태일 수 있고, 제1 삼상 인버터(TIN1)는 제1 노드(ND1)로 디스에이블된 제1 구동 신호(SAP1)를 출력할 수 있다. 제1 및 제2 삼상 인버터(TIN1, TIN2)들이 제1 노드(ND1) 및 제2 노드(ND2)로 신호들(SAP1, SAP2)을 출력할 때, 제어 신호(CTR)는 디스에이블 상태일 수 있다. 그리고, 제1 노드(ND1) 및 제2 노드(ND2)는 스위칭부(220)에 의한 연결이 해제된 상태일 수 있다.
S160 단계에서, 제3 트랜지스터(N3)는 제2 구동 신호(SAP2)에 응답하여 풀업 노드(RTO)를 통해 센스 앰프(110)로 제2 전압(VCORE)을 인가할 수 있다.
다른 실시 예에서, 도4에 도시된 S130 단계와 S140 단계는 동시에 수행될 수도 있다. 즉, 제어 신호(CTR)가 인에이블되면, 신호 생성부(210)는 제1 구동 신호(SAP1) 및 제2 구동 신호(SAP2)의 출력을 차단할 수 있고, 스위칭부(220)는 제1 노드(ND1) 및 제2 노드(ND2)를 연결할 수 있다. 도5는 도3에 도시된 센스 앰프 제어 회로(200)의 다른 동작 방법을 설명하기 위한 순서도이다. 도5에 도시된 동작 방법은, 도4의 S130 단계와 S140 단계가 동시에 수행되는 S230 단계를 제외하고, 도4에 도시된 동작 방법과 유사할 수 있다.
도6은 도1에 도시된 반도체 장치(10)의 동작 방법을 설명하기 위한 타이밍도이다. 도6을 참조하면, 반도체 장치(10)가, 예를 들어, 읽기 동작을 수행하는 경우 신호들의 타이밍도가 도시된다.
이하, 도1 내지 도3 및 도6을 참조하여 본 발명의 실시 예에 따른 반도체 장치(10)의 동작 방법이 상세하게 설명될 것이다.
T1에서, 비트 라인(BL) 및 비트 바 라인(BLB)은 프리차지 전압(VPCH)으로 프리차지될 수 있다. 프리차지 전압(VPCH)은, 예를 들어, 제2 전압(VCORE)의 하프 레벨 전압일 수 있다. 비트 라인(BL) 및 비트 바 라인(BLB)은, 데이터가 실리게 되면, 전하 공유에 의한 전압 차이가 발생할 수 있다. 예를 들어, 비트 라인(BL)의 전압은 상승하고, 비트 바 라인(BLB)의 전압은 프리차지 전압(VPCH)으로 유지될 수 있다.
T2에서, 신호 생성부(210)는 인에이블된 제1 인에이블 신호(SAP1_EN)에 응답하여, 제1 노드(ND1)로 인에이블된 제1 구동 신호(SAP1)를 출력할 수 있다. 제2 트랜지스터(N2)는 인에이블된 제1 구동 신호(SAP1)에 응답하여 풀업 노드(RTO)로 제1 전압(VDD)을 인가할 수 있다. 신호 생성부(210)는 디스에이블된 제2 인에이블 신호(SAP2_EN)에 응답하여, 제2 노드(ND2)로 디스에이블된 제2 구동 신호(SAP2)를 출력할 수 있다. 제3 트랜지스터(N3)는 디스에이블된 제2 구동 신호(SAP2)에 응답하여 동작하지 않을 것이다. 또한, 제3 구동 신호(SAN)가 인에이블될 수 있다. 제4 트랜지스터(N4)는 인에이블된 제3 구동 신호(SAN)에 응답하여 풀다운 노드(SB)로 제3 전압(VSS)을 인가할 수 있다. 결과적으로, 비트 라인(BL) 및 비트 바 라인(BLB)의 전압 차는 제1 전압(VDD) 및 제3 전압(VSS)을 인가받은 센스 앰프(110)에 의해 제1 전압(VDD)까지 증폭될 수 있다.
T3에서, 스위칭부(220)는 인에이블된 제어 신호(CTR)에 응답하여, 제1 노드(ND1) 및 제2 노드(ND2)를 연결할 수 있다. 스위칭부(220)는 인에이블된 제어 신호(CTR)에 응답하여, 제1 노드(ND1)로부터 제2 노드(ND2)로 전류 경로를 형성할 수 있다. 즉, 제어 신호(CTR)가 인에이블 상태로 천이할 때, 인에이블된 제1 구동 신호(SAP1)가 출력되는 제1 노드(ND1)의 전압은 디스에이블된 제2 구동 신호(SAP2)가 출력되는 제2 노드(ND2)의 전압보다 높기 때문에, 제1 노드(ND1)와 제2 노드(ND2) 사이의 연결을 통해 전하 공유가 발생할 수 있다. 이때, 제1 및 제2 삼상 인버터(TIN1, TIN2)는 인에이블된 제어 신호(CTR)에 응답하여, 제1 및 제2 구동 신호(SAP1, SAP2)를 출력하지 않을 것이다.
T4에서, 스위칭부(220)는 디스에이블된 제어 신호(CTR)에 응답하여, 제1 노드(ND1) 및 제2 노드(ND2)의 연결을 해제할 수 있다. 신호 생성부(210)는 인에이블된 제2 인에이블 신호(SAP2_EN)에 응답하여, 제2 노드(ND2)로 인에이블된 제2 구동 신호(SAP2)를 출력할 수 있다. 제3 트랜지스터(N3)는 인에이블된 제2 구동 신호(SAP2)에 응답하여 풀업 노드(RTO)로 제2 전압(VCORE)을 인가할 수 있다. 신호 생성부(210)는 디스에이블된 제1 인에이블 신호(SAP1_EN)에 응답하여, 제1 노드(ND1)로 디스에이블된 제1 구동 신호(SAP1)를 출력할 수 있다. 제2 트랜지스터(N2)는 디스에이블된 제1 구동 신호(SAP1)에 응답하여 동작하지 않을 것이다. 결과적으로, 비트 라인(BL) 및 비트 바 라인(BLB)의 전압 차는 제2 전압(VCORE) 및 제3 전압(VSS)을 인가받은 센스 앰프(110)에 의해 제2 전압(VCORE)까지 증폭될 수 있다. 비트 라인(BL) 및 비트 바 라인(BLB)의 전압 차가 충분히 증폭되면, 선택부(120)는 인에이블된 선택 신호(CS)에 응답하여 비트 라인(BL) 및 비트 바 라인(BLB)에 실린 데이터를 세그먼트 데이터 라인(SIO, SIOB)으로 전달할 수 있다. 전달된 데이터는 외부로 출력될 수 있다.
T5에서, 데이터 읽기 동작이 완료되면, 비트 라인(BL) 및 비트 바 라인(BLB)은 프리차지 전압(VPCH)으로 프리차지될 수 있다.
센스 앰프(110)는 비트 라인 쌍(BL, BLB)의 증폭을 보다 신속하게 수행하기 위해 오버 드라이빙 동작을 수행할 수 있다. 즉, 샌스 앰프는 최종적인 비트 라인 쌍(BL, BLB)의 증폭 전압인 제2 전압(VCORE)을 인가받기 전에, 제2 전압(VCORE)보다 높은 레벨의 제1 전압(VDD)을 인가받을 수 있다. 이러한 경우, 센스 앰프(110)로 제1 전압(VDD)을 인가하기 위한 제1 구동 신호(SAP1)와 제2 전압(VCORE)을 인가하기 위한 제2 구동 신호(SAP2)는 순차적으로 인에이블될 수 있다. 본 발명의 실시 예에 따른 센스 앰프 제어 회로(200)는 제1 구동 신호(SAP1)를 인에이블시키는 데 앞서 사용된 전원을, 제2 구동 신호(SAP2)를 순차적으로 인에이블시키는 데 사용함으로써 반도체 장치 내 전력 소모를 절감할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 반도체 장치
110 : 센스 앰프
120 : 선택부
130 : 입출력 버퍼
200 : 센스 앰프 제어 회로
210 : 신호 생성부
220 : 스위칭부
230 : 구동부

Claims (20)

  1. 제1 구동 신호에 응답하여 센스 앰프로 제1 전압을 인가하고, 제2 구동 신호에 응답하여 상기 센스 앰프로 제2 전압을 인가하고, 제3 구동 신호에 응답하여 상기 센스 앰프로 제 3 전압을 인가하도록 구성된 구동부; 및
    제어 신호에 응답하여, 상기 제1 구동 신호가 출력되는 제1 노드 및 상기 제2 구동 신호가 출력되는 제2 노드를 연결하도록 구성된 스위칭부를 포함하는 반도체 장치의 센스 앰프 제어 회로.
  2. 제1항에 있어서,
    상기 스위칭부는 상기 제어 신호가 인에이블 상태일 때, 상기 제1 노드로부터 상기 제2 노드로 전류 경로를 형성하는 반도체 장치의 센스 앰프 제어 회로.
  3. 제1항에 있어서,
    상기 제어 신호가 인에이블 상태로 천이할 때, 상기 제1 구동 신호는 인에이블 상태이고, 상기 제2 구동 신호는 디스에이블 상태인 반도체 장치의 센스 앰프 제어 회로.
  4. 제1항에 있어서,
    상기 제어 신호가 디스에이블 상태로 천이한 후, 소정 시간 동안 상기 제2 구동 신호는 인에이블 상태이고, 상기 제1 구동 신호는 디스에이블 상태인 반도체 장치의 센스 앰프 제어 회로.
  5. 제1항에 있어서,
    제1 인에이블 신호 및 상기 제어 신호에 응답하여 상기 제1 노드로 상기 제1 구동 신호를 출력하고, 제2 인에이블 신호 및 상기 제어 신호에 응답하여 상기 제2 노드로 상기 제2 구동 신호를 출력하도록 구성된 신호 생성부를 더 포함하는 반도체 장치의 센스 앰프 제어 회로.
  6. 제5항에 있어서,
    상기 신호 생성부는 상기 제어 신호가 인에이블 상태일 때, 상기 제1 구동 신호 및 상기 제2 구동 신호의 출력을 차단하는 반도체 장치의 센스 앰프 제어 회로.
  7. 제5항에 있어서,
    상기 신호 생성부는,
    상기 제1 구동 신호를 인에이블 상태로 출력할 때 상기 제2 구동 신호를 디스에이블 상태로 출력하고, 상기 제2 구동 신호를 인에이블 상태로 출력할 때, 상기 제1 구동 신호를 디스에이블 상태로 출력하는 반도체 장치의 센스 앰프 제어 회로.
  8. 제1 인에이블 신호 및 제어 신호에 응답하여 제1 노드로 제1 구동 신호를 출력하고, 제2 인에이블 신호 및 상기 제어 신호에 응답하여 제2 노드로 제2 구동 신호를 출력하도록 구성된 신호 생성부; 및
    상기 제어 신호에 응답하여, 상기 제1 노드 및 상기 제2 노드를 연결하도록 구성된 스위칭부를 포함하는 반도체 장치의 센스 앰프 제어 회로.
  9. 제8항에 있어서,
    상기 신호 생성부는 상기 제어 신호가 인에이블 상태일 때, 상기 제1 구동 신호 및 상기 제2 구동 신호의 출력을 차단하는 반도체 장치의 센스 앰프 제어 회로.
  10. 제8항에 있어서,
    상기 신호 생성부는,
    상기 제1 구동 신호를 인에이블 상태로 출력할 때 상기 제2 구동 신호를 디스에이블 상태로 출력하고, 상기 제2 구동 신호를 인에이블 상태로 출력할 때, 상기 제1 구동 신호를 디스에이블 상태로 출력하는 반도체 장치의 센스 앰프 제어 회로.
  11. 제8항에 있어서,
    상기 신호 생성부는,
    상기 제어 신호가 인에이블 상태로 천이할 때, 상기 제1 구동 신호를 인에이블 상태로 출력하고 상기 제2 구동 신호를 디스에이블 상태로 출력하는 반도체 장치의 센스 앰프 제어 회로.
  12. 제8항에 있어서,
    상기 신호 생성부는,
    상기 제어 신호가 디스에이블 상태로 천이한 후 소정 시간 동안, 상기 제2 구동 신호를 인에이블 상태로 출력하고 상기 제1 구동 신호를 디스에이블 상태로 출력하는 반도체 장치의 센스 앰프 제어 회로.
  13. 제8항에 있어서,
    상기 스위칭부는 상기 제어 신호가 인에이블 상태일 때, 상기 제1 노드로부터 상기 제2 노드로 전류 경로를 형성하는 반도체 장치의 센스 앰프 제어 회로.
  14. 제8항에 있어서,
    상기 제1 구동 신호에 응답하여 센스 앰프로 제1 전압을 인가하고, 상기 제2 구동 신호에 응답하여 상기 센스 앰프로 제2 전압을 인가하고, 제3 구동 신호에 응답하여 상기 센스 앰프로 제 3 전압을 인가하도록 구성된 구동부를 더 포함하는 반도체 장치의 센스 앰프 제어 회로.
  15. 제1 노드로 인에이블된 제1 구동 신호를 출력하는 단계;
    상기 제1 구동 신호에 응답하여 센스 앰프로 제1 전압을 인가하는 단계;
    상기 제1 노드와 제2 노드를 연결하는 단계;
    상기 제2 노드로 인에이블된 제2 구동 신호를 출력하는 단계; 및
    상기 제2 구동 신호에 응답하여 제2 전압을 상기 센스 앰프로 인가하는 단계를 포함하는 반도체 장치의 센스 앰프 제어 회로의 동작 방법.
  16. 제15항에 있어서,
    상기 제1 노드와 상기 제2 노드를 연결하는 단계 이전에,
    신호 생성부가 상기 제1 구동 신호 및 상기 제2 구동 신호의 출력을 차단하는 단계를 더 포함하는 반도체 장치의 센스 앰프 제어 회로의 동작 방법.
  17. 제15항에 있어서,
    상기 제1 노드와 상기 제2 노드를 연결하는 단계는,
    상기 제1 노드로부터 상기 제2 노드로 전류 경로를 형성하는 반도체 장치의 센스 앰프 제어 회로의 동작 방법.
  18. 제15항에 있어서,
    인에이블된 상기 제1 구동 신호를 출력하는 단계는,
    상기 제2 노드로 디스에이블된 상기 제2 구동 신호를 출력하는 단계를 포함하는 센스 앰프 제어 회로의 동작 방법.
  19. 제15항에 있어서,
    인에이블된 상기 제2 구동 신호를 출력하는 단계는,
    상기 제1 노드로 디스에이블된 상기 제1 구동 신호를 출력하는 단계를 포함하는 센스 앰프 제어 회로의 동작 방법.
  20. 제15항에 있어서,
    인에이블된 상기 제2 구동 신호를 출력하는 단계는,
    상기 제1 노드와 상기 제2 노드의 연결을 해제하는 단계를 포함하는 센스 앰프 제어 회로의 동작 방법.
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