KR101132802B1 - 비트라인제어회로 및 반도체메모리장치 - Google Patents

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Abstract

비트라인제어회로는 제1 워드라인이 선택되는 경우 제1 비트라인제어신호를 생성하고, 제2 워드라인이 선택되는 경우 제2 비트라인제어신호를 생성하는 비트라인제어신호 생성부; 및 상기 제1 및 제2 비트라인제어신호에 응답하여 비트라인 및 반전비트라인을 비트라인센스앰프에 연결하는 스위치부를 포함한다.

Description

비트라인제어회로 및 반도체메모리장치{BITLINE CONTROL CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체메모리장치에 관한 것으로, 좀 더 구체적으로 비트라인과 비트라인센스앰프의 연결을 제어하는 비트라인제어회로에 관한 것이다.
일반적으로 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 이러한 메모리셀은 리드, 라이트 및 리프레쉬 때 워드라인이 활성화되어 메모리셀의 커패시터에 저장된 전하가 비트라인에 실려 비트라인 센스앰프에 의해 증폭된다.
도 1은 종래기술에 다른 반도체 메모리 장치의 구성을 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 메모리 장치는 제1 워드라인(WL1) 및 비트라인(BL)에 연결된 제1 메모리셀(11)과, 제2 워드라인(WL2) 및 반전비트라인(BLB)에 연결된 제2 메모리셀(12)과, 비트라인제어신호(BISH)에 응답하여 비트라인(BL) 및 반전비트라인(BLB)에 실린데이터를 비트라인센스앰프(14)에 전달하는 스위치부(13)를 포함한다.
이와 같은 구성의 반도체 메모리 장치는 제1 워드라인(WL1)이 선택되는 경우 제1 메모리셀(11)에 저장된 데이터를 비트라인(BL)에 실어 비트라인센스앰프(14)에 전달하고, 제2 워드라인(WL2)이 선택되는 경우 제2 메모리셀(12)에 저장된 데이터를 반전비트라인(BLB)에 실어 비트라인센스앰프(14)에 전달한다. 이때, 비트라인제어신호(BISH)는 제1 워드라인(WL1)이 선택되는 경우 뿐만아니라 제2 워드라인(WL2)이 선택되는 경우에도 로직하이레벨로 생성되어, 비트라인(BL) 및 반전비트라인(BLB)을 비트라인센스앰프(14)에 연결한다.
그런데, 제1 워드라인(WL1)이 선택되는 경우에는 제2 메모리셀(12)에 저장된 데이터가 반전비트라인(BLB)에 실리지 않으므로 반전비트라인(BLB)을 비트라인센스앰프(14)에 전달할 필요가 없다. 또한, 제2 워드라인(WL2)이 선택되는 경우에는 제1 메모리셀(11)에 저장된 데이터가 비트라인(BL)에 실리지 않으므로 비트라인(BL)을 비트라인센스앰프(14)에 전달할 필요가 없다.
그러나, 종래의 반도체 메모리 장치에서는 제1 워드라인(WL1) 및 제2 워드라인(WL2) 중 어느 것이 선택되는지 여부에 상관없이 비트라인(BL) 및 반전비트라인(BLB)을 비트라인센스앰프(14)에 연결하므로, 비트라인센스앰프(14)의 반전비트라인(BLB)에 실린 데이터까지 증폭하여 불필요한 전류소모를 야기한다.
이와 같은 불필요한 전류소모는 리드동작 또는 라이트동작보다 리프레쉬동작에서 크게 증가하는데, 이는 리프레쉬동작에서 리드동작 또는 라이트동작보다 8배 많은 워드라인을 활성화하여 선택하기 때문이다. 따라서, 리프레쉬동작에서 비트라인센스앰프(14)가 소모하는 전류를 줄이는 것이 중요하다. 특히, 이동전화 단말기, PDA 등의 모바일 제품들에서는 IDD5(오토리프레쉬에서 전류소모량) 및 IDD6(셀프리프레쉬에서의 전류소모량) 등을 규정하여 리프레쉬에서 소모되는 전류를 관리하고 있다.
본 발명은 비트라인과 반전비트라인 중 데이터가 실리는 라인만 비트라인센스앰프에 연결하여 불필요한 전류소모를 감소시킬 수 있도록 한 비트라인제어회로를 개시한다.
이를 위해 본 발명은 제1 워드라인이 선택되는 경우 제1 비트라인제어신호를 생성하고, 제2 워드라인이 선택되는 경우 제2 비트라인제어신호를 생성하는 비트라인제어신호 생성부; 및 상기 제1 및 제2 비트라인제어신호에 응답하여 비트라인 및 반전비트라인을 비트라인센스앰프에 연결하는 스위치부를 포함하는 비트라인제어회로를 제공한다.
또한, 본 발명은 비트라인과 제1 워드라인에 연결된 제1 메모리셀; 반전비트라인과 제2 워드라인에 연결된 제2 메모리셀; 및 상기 제1 워드라인이 선택되는 경우 비트라인을 비트라인센스앰프에 연결하고, 상기 제2 워드라인이 선택되는 경우 반전비트라인을 상기 비트라인센스앰프에 연결하는 비트라인제어회로를 포함하는 반도체메모리장치를 제공한다.
도 1은 종래기술에 다른 반도체 메모리 장치의 구성을 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 비트라인제어신호 생성부의 회로도이다.
도 4는 도 2에 도시된 반도체 메모리 장치에 포함된 비트라인 센스앰프이 동작속도의 변화를 설명하기 위한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 비트라인(BL)과 제1 워드라인(WL1)에 연결된 제1 메모리셀(21)과, 반전비트라인(BLB)과 제2 워드라인(WL2)에 연결된 제2 메모리셀(22)과, 비트라인센스앰프(24) 및 비트라인제어회로(3)를 포함한다. 비트라인제어회로(3)는 비트라인제어신호 생성부(31) 및 스위치부(32)를 포함한다.
비트라인제어신호 생성부(31)는 제1 어드레스(LAX1), 제 어드레스(LAX2), 리프레쉬신호(REF) 및 뱅크선택신호(BS)를 입력받아 제1 워드라인(WL1)이 선택되는 경우 로직하이레벨로 인에이블되는 제1 비트라인제어신호(BISHL)를 생성하고, 제2 워드라인(WL2)이 선택되는 경우 로직하이레벨로 인에이블되는 제2 비트라인제어신호(BISHR)를 생성한다.
스위치부(32)는 NMOS 트랜지스터들로 구현된 스위치소자들로 구성되어, 로직하이레벨로 인에이블되는 제1 비트라인제어신호(BISHL)가 입력되는 경우 비트라인(BL)을 비트라인센스앰프(24)에 연결하고, 로직하이레벨로 인에이블되는 제2 비트라인제어신호(BISHR)가 입력되는 경우 반전비트라인(BLB)을 비트라인센스앰프(24)에 연결한다.
비트라인제어신호 생성부(31)의 구성을 도 3을 참고하여 보다 구체적으로 살펴보면 다음과 같다.
도 3에 도시된 바와 같이, 비트라인제어신호 생성부(31)는 어드레스비교부(311), 제1 버퍼부(312) 및 제2 버퍼부(313)를 포함한다. 어드레스비교부(311)는 제1 어드레스(LAX1) 및 제 어드레스(LAX2)를 입력받아 배타적논리합 연산을 수행하여 비교신호(CP)를 생성하는 논리소자(XOR31)와 비교신호(CP)를 반전 버퍼링하여 반전비교신호(CPB)를 생성하는 인버터(IV31)를 포함한다. 제1 버퍼부(312)는 리프레쉬신호(REF)와 반전비교신호(CPB)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND31)와, 뱅크선택신호(BS) 및 낸드게이트(ND31)의 출력신호를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND32)를 포함한다. 제2 버퍼부(313)는 리프레쉬신호(REF)와 비교신호(CP)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND33)와, 뱅크선택신호(BS) 및 낸드게이트(ND33)의 출력신호를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND34)를 포함한다. 여기서, 제1 어드레스(LAX1) 및 제 어드레스(LAX2)는 제1 워드라인(WL1)이 선택되는 경우 서로 다른 레벨로 인가되고, 제2 워드라인(WL2)이 선택되는 경우에는 같은 레벨로 인가되는 것이 바람직하다. 또한, 리프레쉬신호(REF)는 리프레쉬 동작 시 로직하이레벨로 인에이블되고, 뱅크선택신호(BS)는 제1 메모리셀(21) 및 제2 메모리셀(22)이 포함된 뱅크가 선택되는 경우 로직하이레벨로 인에이블된다. 뱅크가 선택되는 경우란 뱅크에 대한 액티브동작, 예를 들어, 리드동작, 라이트동작 또는 리프레쉬 동작이 수행되는 경우를 말한다.
이상 살펴본 본 실시예의 반도체 메모리 장치는 제1 메모리셀(21) 및 제2 메모리셀(22)이 포함된 뱅크에 대한 리프레쉬 동작이 수행되는 경우 비트라인(BL) 및 반전비트라인(BLB)을 선택적으로 비트라인센스앰프(24)에 연결한다. 즉, 제1 워드라인(WL1)이 선택되는 경우 비트라인제어신호 생성부(31)는 로직하이레벨로 인에이블되는 제1 비트라인제어신호(BISHL)를 생성하여 비트라인(BL)을 비트라인센스앰프(24)에 연결한다. 따라서, 비트라인센스앰프(24)는 반전비트라인(BLB)에 실린 데이터를 증폭하지 않고, 비트라인(BL)에 실린 데이터를 빠른 속도로 증폭할 수 있다. 또한, 제2 워드라인(WL2)이 선택되는 경우 비트라인제어신호 생성부(31)는 로직하이레벨로 인에이블되는 제2 비트라인제어신호(BISHR)를 생성하여 반전비트라인(BLB)을 비트라인센스앰프(24)에 연결한다. 따라서, 비트라인센스앰프(24)는 비트라인(BL)에 실린 데이터를 증폭하지 않고, 반전비트라인(BLB)에 실린 데이터를 빠른 속도로 증폭할 수 있다. 도 4를 참고하면 종래기술의 반도체 메모리 장치의 비트라인(BL)의 파형 X와 본 실시예에 따른 반도체 메모리 장치의 비트라인(BL)의 파형 Y을 비교하여 본 실시예에 따른 반도체 메모리 장치에 포함된 비트라인센스앰프(24)의 동작속도가 종래보다 빠름을 확인할 수 있다.
21: 메모리셀 22: 제2 메모리셀
24: 비트라인센스앰프 3: 비트라인제어회로
31: 비트라인제어신호 생성부 311: 어드레스비교부
312: 제1 버퍼부 313: 제2 버퍼부
32: 스위치부

Claims (13)

  1. 리프레쉬 동작이 수행되는 상태에서 제1 워드라인이 선택되는 경우 인에이블되는 제1 비트라인제어신호를 생성하고, 상기 리프레쉬 동작이 수행되는 상태에서 제2 워드라인이 선택되는 경우 인에이블되는 제2 비트라인제어신호를 생성하는 비트라인제어신호 생성부; 및
    상기 제1 및 제2 비트라인제어신호에 응답하여 비트라인 및 반전비트라인을 비트라인센스앰프에 연결하는 스위치부를 포함하는 비트라인제어회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 비트라인제어신호 생성부는
    제1 및 제2 어드레스를 비교하여 비교신호 및 반전비교신호를 생성하는 어드레스비교부;
    상기 리프레쉬 동작이 수행되는 경우 상기 비교신호를 버퍼링하여 상기 제1 비트라인 제어신호로 출력하는 제1 버퍼부; 및
    상기 리프레쉬 동작이 수행되는 경우 상기 반전비교신호를 버퍼링하여 상기 제2 비트라인제어신호로 출력하는 제2 버퍼부를 포함하는 비트라인제어회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 제1 및 제2 어드레스는 상기 제1 워드라인이 선택되는 경우 각각 다른 레벨을 갖고, 상기 제2 워드라인이 선택되는 경우 같은 레벨을 갖는 비트라인제어회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 제1 버퍼부는 리프레쉬신호 및 뱅크액티브신호가 모두 인에이블되는 경우 상기 비교신호를 버퍼링하는 비트라인제어회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 제2 버퍼부는 리프레쉬신호 및 뱅크액티브신호가 모두 인에이블되는 경우 상기 반전비교신호를 버퍼링하는 비트라인제어회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서, 상기 스위치부는
    상기 제1 비트라인제어신호에 응답하여 턴온되어 상기 비트라인을 상기 비트라인센스앰프에 연결하는 제1 스위치; 및
    상기 제2 비트라인제어신호에 응답하여 상기 반전비트라인을 상기 비트라인센스앰프에 연결하는 제2 스위치를 포함하는 비트라인제어회로.
  7. 비트라인과 제1 워드라인에 연결된 제1 메모리셀;
    반전비트라인과 제2 워드라인에 연결된 제2 메모리셀; 및
    리프레쉬 동작이 수행되는 상태에서 상기 제1 워드라인이 선택되는 경우 비트라인을 비트라인센스앰프에 연결하고, 상기 리프레쉬 동작이 수행되는 상태에서 상기 제2 워드라인이 선택되는 경우 반전비트라인을 상기 비트라인센스앰프에 연결하는 비트라인제어회로를 포함하되, 상기 리프레쉬 동작이 수행되지 않는 경우에는 상기 제1 워드라인 또는 상기 제2 워드라인이 선택될 때 상기 비트라인 및 상기 반전비트라인을 상기 비트라인센스앰프에 연결하는 반도체메모리장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서, 상기 비트라인제어회로는
    상기 제1 워드라인이 선택되는 경우 제1 비트라인제어신호를 생성하고, 상기 제2 워드라인이 선택되는 경우 제2 비트라인제어신호를 생성하는 비트라인제어신호 생성부; 및
    상기 제1 및 제2 비트라인제어신호에 응답하여 상기 비트라인 및 상기 반전비트라인을 상기 비트라인센스앰프에 연결하는 스위치부를 포함하는 반도체메모리장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 비트라인제어신호 생성부는
    제1 및 제2 어드레스를 비교하여 비교신호 및 반전비교신호를 생성하는 어드레스비교부;
    상기 리프레쉬 동작이 수행되는 경우 상기 비교신호를 버퍼링하여 상기 제1 비트라인 제어신호로 출력하는 제1 버퍼부; 및
    상기 리프레쉬 동작이 수행되는 경우 상기 반전비교신호를 버퍼링하여 상기 제2 비트라인제어신호로 출력하는 제2 버퍼부를 포함하는 반도체메모리장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서, 상기 제1 및 제2 어드레스는 상기 제1 워드라인이 선택되는 경우 각각 다른 레벨을 갖고, 상기 제2 워드라인이 선택되는 경우 같은 레벨을 갖는 반도체메모리장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서, 상기 제1 버퍼부는 리프레쉬신호 및 뱅크액티브신호가 모두 인에이블되는 경우 상기 비교신호를 버퍼링하는 반도체메모리장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서, 상기 제2 버퍼부는 리프레쉬신호 및 뱅크액티브신호가 모두 인에이블되는 경우 상기 반전비교신호를 버퍼링하는 반도체메모리장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서, 상기 스위치부는
    상기 제1 비트라인제어신호에 응답하여 턴온되어 상기 비트라인을 상기 비트라인센스앰프에 연결하는 제1 스위치; 및
    상기 제2 비트라인제어신호에 응답하여 상기 반전비트라인을 상기 비트라인센스앰프에 연결하는 제2 스위치를 포함하는 반도체메모리장치.
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