KR100672127B1 - 리프레쉬 동작시 감소된 소비 전류를 가지는 반도체 메모리장치 및 그 리프레쉬 동작 방법 - Google Patents

리프레쉬 동작시 감소된 소비 전류를 가지는 반도체 메모리장치 및 그 리프레쉬 동작 방법 Download PDF

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Abstract

본 발명은 리프레쉬 동작시 감소된 소비 전류를 가지는 반도체 메모리 장치 및 그 리프레쉬 동작 방법에 관한 것으로, 본 발명에 따른 리프레쉬 동작시 감소된 소비 전류를 가지는 반도체 메모리 장치 및 그 리프레쉬 동작 방법은 선택된 메모리 셀 블록에 포함되는 메모리 셀들의 리프레쉬 동작이 모두 완료될 때까지, 비선택 메모리 셀 블록에 대응하는 비트 라인 분리 신호를 토글시키지 않고 디세이블 상태로 유지함으로써, 제어 신호 발생기 및 아이솔레이션 게이트 회로의 불필요한 동작에 따른 소비 전류량을 감소시킬 수 있다.
래치 제어 회로, 어드레스 디코딩 신호, 제어 신호 발생기, 비트 라인 분리 신호

Description

리프레쉬 동작시 감소된 소비 전류를 가지는 반도체 메모리 장치 및 그 리프레쉬 동작 방법{Semiconductor memory device with reduced consumption current in refresh operation and refresh operation method of the same}
도 1은 종래의 반도체 메모리 장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 리프레쉬 동작과 관련된 신호들의 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다.
도 4는 도 3에 도시된 래치 제어 회로를 상세히 나타내는 도면이다.
도 5는 도 3에 도시된 제어 신호 발생기를 상세히 나타내는 도면이다.
도 6은 도 4 및 도 5에 도시된 래치 신호 발생기 및 제어 신호 발생기의 동작과 관련된 신호들의 타이밍도이다.
도 7은 도 3에 도시된 반도체 메모리 장치의 리프레쉬 동작과 관련된 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 메모리 장치 101∼103 : 메모리 셀 블록
104∼107 : 아이솔레이션(isolation) 게이트 회로
108, 109 : 센스 앰프 회로 110, 111 : 프리차지 회로
112 : 래치 제어 회로 113∼116 : 제어 신호 발생기
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 주기적으로 리프레쉬 동작을 실행하는 반도체 메모리 장치 및 그 리프레쉬 동작 방법에 관한 것이다.
일반적으로, DRAM(dynamic random access memory)과 같은 반도체 메모리 장치는 1개의 트랜지스터와 1개의 캐패시터로 각각 구성되는 메모리 셀들을 포함한다. 이러한 구조의 메모리 셀들에서는 누설 전류가 발생하기 때문에, 시간이 경과되면 누설 전류에 의해 메모리 셀들에 저장된 데이터들이 손실된다. 따라서, DRAM은 데이터를 보존하기 위해 주기적으로 리프레쉬 동작을 수행해야 한다. 한편, 메모리 셀들에 저장된 데이터를 센싱 및 증폭시키는 센스 앰프 회로는 서로 이웃한 두 개의 메모리 셀 블록들에 의해 공유된다. 따라서 상기 두 개의 메모리 셀 블록들 중 어느 하나가 상기 센스 앰프 회로에 연결될 때, 다른 하나는 상기 센스 앰프 회로로부터 분리되어야 한다. 이처럼 메모리 셀 블록과 센스 앰프 회로 사이에 연결되어, 상기 메모리 셀 블록을 상기 센스 앰프 회로에 연결하거나 분리하는 회로가 아이솔레이션(isolation) 게이트 회로이다. 상기 아이솔레이션 게이트 회로는 메모리 셀 블록이 선택되어 리드(read) 동작, 또는 라이트(write) 동작, 또는 셀프 리프레쉬 동작을 실행할 때, 블록 선택 신호에 응답하여, 상기 메모리 셀 블록을 센스 앰프 회로에 연결한다. 도 1 및 도 2를 참고하여, 아이솔레이션 게이트 회로의 동작과 반도체 메모리 장치의 리프레쉬 동작을 간략히 설명하면 다음과 같다. 도 1은 종래의 반도체 메모리 장치의 개략적인 블록도이다. 도 1을 참고하면, 반도체 메모리 장치(10)는 메모리 셀 블록들(11a, 11b), 센스 앰프 회로(12), 아이솔레이션 게이트 회로들(13a, 13b), 아이솔레이션 제어 회로들(14a, 14b), 및 프리차지 회로(15)를 포함한다. 상기 메모리 셀 블록들(11a, 11b)은 각각 복수의 워드 라인들(WLa1∼WLaJ, WLb1∼WLbJ)(J는 정수)과 복수의 비트 라인들을 각각 포함한다. 도면의 간략화를 위하여, 도 1에서는 상기 메모리 셀 블록들(11a, 11b)의 비트 라인들(BLa1, BLa1B, BLb1, BLb1B)만이 도시된다. 상기 아이솔레이션 제어 회로(14a)는 직렬로 연결된 인버터들(16, 17)을 포함하고, 상기 아이솔레이션 제어 회로(14b)는 직렬로 연결된 인버터들(18, 19)을 포함한다. 다음으로, 도 2를 참고하여 상기 반도체 메모리 장치(10)의 리프레쉬 동작을 설명하면 다음과 같다. 도 2는 도 1에 도시된 반도체 메모리 장치의 리프레쉬 동작과 관련된 신호들의 타이밍도이다. 예를 들어, 상기 메모리 셀 블록(11a)의 리프레쉬 동작이 실행될 때, 상기 메모리 셀 블록(11b)의 리프레쉬 동작은 실행되지 않는다. 그 이유는, 상기 메모리 셀 블록들(11a, 11b)이 상기 센스 앰프 회로(12)를 공유하기 때문이다. 또, 상기 메모리 셀 블록(11a)의 리프레쉬 동작이 실행될 때, 리프레쉬 동작을 실행하지 않는 상기 메모리 셀 블록(11b)에 대응하는 블록 선택 신호(BLSELb)는 로직 하이 상태로 유지된다. 그 결과, 상기 아이솔레이션 제어 회로(14a)는 상기 블록 선택 신호(BLSELb)에 응답하여, 비트 라인 분리 신호(BISa)를 로직 하이 상태로 유지한다. 따라서, 상기 아이솔레이션 게이트 회로(13a)는 상기 비트 라인 분리 신호(BISa)에 응답하여, 상기 메모리 셀 블록(11a)의 리프레쉬 동작 동안 상기 비트 라인들(BLa1, BLa1B)을 상기 센스 앰프 회로(12)에 연결한다.
한편, 상기 메모리 셀 블록(11a)의 리프레쉬 동작은 하나의 워드 라인(WLa1∼WLaJ 중 하나)에 연결된 메모리 셀들의 단위로 실행된다. 리프레쉬 동작시, 상기 워드 라인들(WLa1∼WLaJ)이 하나씩 순차적으로 액티브 된다. 이때, 상기 메모리 셀 블록(11a)의 리프레쉬 과정 동안 실행되는 각종 동작들의 타이밍들(예를 들어, 비트 라인의 프리차지 시점)을 결정하는 블록 선택 신호(BLSELa)는 상기 워드 라인들(WLa1∼WLaJ) 중 하나가 액티브 될 때마다 반복적으로 토글(toggle) 된다. 그 결과, 상기 아이솔레이션 제어 회로(14b)는 상기 블록 선택 신호(BLSELa)에 응답하여, 비트 라인 분리 신호(BISb)를 반복적으로 토글시킨다. 결국, 상기 아이솔레이션 게이트 회로(13b)가 상기 비트 라인 분리 신호(BISb)에 응답하여, 비트 라인들(BLb1, BLb1B)을 상기 센스 앰프 회로(12)에 연결하고 분리하는 동작을 반복한다. 즉, 상기 프리차지 회로(15)가 비트 라인 프리차지 신호(BLP)에 응답하여, 비트 라인들(BLa1, BLa1B)을 프리차지 전압(VCORE/2)으로 프리차지 할 때마다, 상기 아이솔레이션 게이트 회로(13b)가 비트 라인들(BLb1, BLb1B)을 상기 센스 앰프 회로(12)에 연결한다. 여기에서, 상기 비트 라인 분리 신호(BISb)가 토글될 때, 상기 비트 라인 분리 신호(BISb)가 전압(VPP) 레벨로 된 후 전압(VSS) 레벨로 되는 현상이 반복된다. 따라서 상기 비트 라인 분리 신호(BIS)가 토글되는 회수가 증가할수록 상기 아이솔레이션 제어 회로(14b)가 소비하는 전류량이 증가한다. 특히, 상기 아이솔레이션 제어 회로(14b)는 동작 전원으로서 비교적 높은 상기 전압(VPP)을 사용하므로, 상기 아이솔레이션 제어 회로(14b)가 동작할 때 소비되는 전류량은 비교적 크다. 이처럼 상기 반도체 메모리 장치(10)는 리프레쉬 동작시, 선택되지 않은(즉, 리프레쉬 동작을 실행하지 않는) 메모리 셀 블록에 대응하는 아이솔레이션 제어 회로 및 아이솔레이션 게이트 회로가 불필요하게 반복적으로 동작하므로, 그 소비 전류량이 증가하는 문제점이 있다. 이러한 문제는 상기 반도체 메모리 장치(10)가 모바일(mobile) 제품에 적용될 때 더욱 심각하게 나타날 수 있다. 그 이유는 모바일 제품이 저전력으로 장시간 동안 동작해야 하기 때문이다. 따라서, 모바일 제품의 소비 전력을 줄이기 위해서는 모바일 제품에 포함되는 반도체 칩들의 소비 전력이 감소 되어야 한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 선택된 메모리 셀 블록에 포함되는 메모리 셀들의 리프레쉬 동작이 모두 완료될 때까지, 비선택 메모리 셀 블록에 대응하는 비트 라인 분리 신호를 토글시키지 않고 디세이블 상태로 유지함으로써, 제어 신호 발생기 및 아이솔레이션 게이트 회로의 불필요한 동작에 따른 소비 전류량을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 선택된 메모리 셀 블록에 포함되는 메모리 셀들의 리프레쉬 동작이 모두 완료될 때까지, 비선택 메모리 셀 블록에 대응하는 비트 라인 분리 신호를 토글시키지 않고 디세이블 상태로 유지함으로써, 제어 신호 발생기 및 아이솔레이션 게이트 회로의 불필요한 동작에 따른 소비 전류량을 감소시킬 수 있는 반도체 메모리 장치의 리프레쉬 동작 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치는, 주기적으로 리프레쉬 동작을 실행하는 반도체 메모리 장치에 있어서, 제1 메모리 셀 블록, 제2 메모리 셀 블록, 래치 제어 회로, 제1 제어 신호 발생기, 및 제2 제어 신호 발생기를 포함한다. 제1 메모리 셀 블록은 제1 비트 라인들과 제1 워드 라인들에 각각 연결되는 제1 메모리 셀들을 포함하고, 제1 블록 선택 신호에 따라 제1 메모리 셀들의 리프레쉬 동작 타이밍이 결정된다. 제2 메모리 셀 블록은 제2 비트 라인들과 제2 워드 라인들에 각각 연결되는 제2 메모리 셀들을 포함하고, 제2 블록 선택 신호에 따라 제2 메모리 셀들의 리프레쉬 동작 타이밍이 결정된다. 래치 제어 회로는 어드레스 디코딩 신호와 리프레쉬 제어 신호에 응답하여, 래치 제어 신호를 출력한다. 제1 제어 신호 발생기는 래치 제어 신호와 제2 블록 선택 신호에 응답하여, 제1 비트 라인 분리 신호를 출력한다. 제2 제어 신호 발생기는 래치 제어 신호와 제1 블록 선택 신호에 응답하여, 제2 비트 라인 분리 신호를 출력한다. 바람직하게, 제1 및 제2 메모리 셀 블록들은 적어도 하나의 센스 앰프 회로를 공유한다. 바람직하게, 제1 메모리 셀들과 제2 메모리 셀들 중 어느 하나의 리프레쉬 동작 동안, 제1 및 제2 비트 라인 분리 신호들 중 어느 하나가 연속적으로 인에이블되고, 다른 하나는 연속적으로 디세이블된다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 메 모리 장치는, 주기적으로 리프레쉬 동작을 실행하는 반도체 메모리 장치에 있어서, 복수의 메모리 셀 블록들, 복수의 센스 앰프 회로들, 래치 제어 회로, 및 복수의 제어 신호 발생기들을 포함한다. 복수의 메모리 셀 블록들 각각은, 복수의 메모리 셀들을 포함하고, 블록 선택 신호들에 각각 응답하여, 리프레쉬 동작 타이밍이 각각 결정된다. 복수의 센스 앰프 회로들은 복수의 메모리 셀 블록들 사이에 각각 배치된다. 래치 제어 회로는, 어드레스 디코딩 신호와 리프레쉬 제어 신호에 응답하여, 래치 제어 신호를 출력한다. 복수의 제어 신호 발생기들은 복수의 메모리 셀 블록들 각각에 한 쌍씩 대응하게 배치된다. 복수의 제어 신호 발생기들 각각은, 자신과 대응하는 메모리 셀 블록에 이웃한 메모리 셀 블록의 블록 선택 신호와, 래치 제어 신호에 응답하여, 비트 라인 분리 신호를 출력한다. 바람직하게, 복수의 메모리 셀 블록들 중 선택된 메모리 셀 블록에 포함된 메모리 셀들의 리프레쉬 동작 동안, 선택된 메모리 셀 블록에 대응하는 한 쌍의 제어 신호 발생기들은 한 쌍의 비트 라인 분리 신호들을 연속적으로 인에이블시키고, 나머지 메모리 셀 블록들에 각각 대응하는 제어 신호 발생기들은 비트 라인 분리 신호들을 각각 연속적으로 디세이블시킨다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 리프레쉬 동작 방법은, 복수의 메모리 셀 블록들을 포함하고, 주기적으로 리프레쉬 동작을 실행하는 반도체 메모리 장치의 리프레쉬 동작 방법에 있어서, 복수의 메모리 셀 블록들 중 선택된 메모리 셀 블록이 리프레쉬 동작을 실행할 때, 어드레스 디코딩 신호와 리프레쉬 제어 신호에 응답하여, 래치 제어 신호를 발생하는 단계; 래치 제어 신호와 선택된 메모리 셀 블록에 이웃한 두 개의 메모리 셀 블록의 블록 선택 신호들에 응답하여, 제1 비트 라인 분리 신호들을 인에이블시키는 단계; 제1 비트 라인 분리 신호들에 응답하여, 선택된 메모리 셀 블록의 비트 라인들을 한 쌍의 센스 앰프 회로들에 각각 연결하는 단계; 래치 제어 신호와 선택된 메모리 셀 블록의 블록 선택 신호에 응답하여, 제2 비트 라인 분리 신호들을 디세이블시키는 단계; 및 제2 비트 라인 분리 신호들에 응답하여, 이웃한 두 개의 메모리 셀 블록들의 비트 라인들을 한 쌍의 센스 앰프 회로들로부터 각각 분리하는 단계를 포함한다. 바람직하게, 선택된 메모리 셀 블록이 리프레쉬 동작을 실행하는 동안, 선택된 메모리 셀 블록의 블록 선택 신호는 연속적으로 토글되고, 이웃한 두 개의 메모리 셀 블록의 블록 선택 신호들은 연속적으로 디세이블된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다. 도 3을 참고하면, 반도체 메모리 장치(100)는 메모리 셀 블록들(101∼103), 아이솔레이션 게이트 회로들(104∼107), 센스 앰프 회로들(108, 109), 프리차지 회로들(110, 111), 래치 제어 회로(112), 및 제어 신호 발생기들(113∼116)을 포함한다. 상기 메모리 셀 블록들(101∼103)은 각각 복수의 메모리 셀들(미도시)을 포함 한다. 상기 메모리 셀 블록(101)에 포함되는 메모리 셀들은 워드 라인들(FWL1∼FWLK)(K는 정수)과 비트 라인들(FBL1, FBL1B, FBL2, FBL2B,...)에 각각 연결된다. 상기 메모리 셀 블록(102)에 포함되는 메모리 셀들은 워드 라인들(SWL1∼SWLK)(K는 정수)과 비트 라인들(SBL1, SBL1B,...)에 각각 연결된다. 또, 상기 메모리 셀 블록(103)에 포함되는 메모리 셀들은 워드 라인들(TWL1∼TWLK)(K는 정수)과 비트 라인들(TBL1, TBL1B,...)에 각각 연결된다. 도면의 간략화를 위해, 도 3에서는 상기 메모리 셀 블록들(101∼103) 각각의 비트 라인들 중 일부와 그에 대응하는 센스 앰프 회로들만이 도시되고, 나머지 부분들이 생략된다. 상기 아이솔레이션 게이트 회로(104)는 NMOS 트랜지스터들(NM1, NM2)을 포함한다. 상기 NMOS 트랜지스터들(NM1, NM2)은 상기 비트 라인들(FBL1, FBL1B)과 상기 센스 앰프 회로(108) 사이에 각각 연결되고, 비트 라인 분리 신호(FBIS1)에 응답하여, 턴 온 또는 오프된다. 바람직하게, 상기 비트 라인 분리 신호(FBIS1)가 인에이블될 때, 상기 NMOS 트랜지스터들(NM1, NM2)이 턴 온되어, 상기 비트 라인들(FBL1, FBL1B)을 상기 센스 앰프 회로(108)에 연결한다.
상기 아이솔레이션 게이트 회로(105)는 NMOS 트랜지스터들(NM3, NM4)을 포함한다. 상기 NMOS 트랜지스터들(NM3, NM4)은 상기 비트 라인들(FBL2, FBL2B)과 상기 센스 앰프 회로(109) 사이에 각각 연결되고, 비트 라인 분리 신호(FBIS2)에 응답하여, 턴 온 또는 오프된다. 바람직하게, 상기 비트 라인 분리 신호(FBIS2)가 인에이블될 때, 상기 NMOS 트랜지스터들(NM3, NM4)이 턴 온되어, 상기 비트 라인들(FBL2, FBL2B)을 상기 센스 앰프 회로(109)에 연결한다. 상기 아이솔레이션 게이트 회로 (106)는 NMOS 트랜지스터들(NM5, NM6)을 포함한다. 상기 NMOS 트랜지스터들(NM5, NM6)은 상기 비트 라인들(SBL1, SBL1B)과 상기 센스 앰프 회로(108) 사이에 각각 연결되고, 비트 라인 분리 신호(SBIS1)에 응답하여, 턴 온 또는 오프된다. 바람직하게, 상기 비트 라인 분리 신호(SBIS1)가 인에이블될 때, 상기 NMOS 트랜지스터들(NM5, NM6)이 턴 온되어, 상기 비트 라인들(SBL1, SBL1B)을 상기 센스 앰프 회로(108)에 연결한다. 상기 아이솔레이션 게이트 회로(107)는 NMOS 트랜지스터들(NM7, NM8)을 포함한다. 상기 NMOS 트랜지스터들(NM7, NM8)은 상기 비트 라인들(TBL1, TBL1B)과 상기 센스 앰프 회로(109) 사이에 각각 연결되고, 비트 라인 분리 신호(TBIS1)에 응답하여, 턴 온 또는 오프된다. 바람직하게, 상기 비트 라인 분리 신호(TBIS1)가 인에이블될 때, 상기 NMOS 트랜지스터들(NM7, NM8)이 턴 온되어, 상기 비트 라인들(TBL1, TBL1B)을 상기 센스 앰프 회로(109)에 연결한다.
상기 센스 앰프 회로(108)는 PMOS 트랜지스터들(PM1, PM2)과 NMOS 트랜지스터들(NM11, NM12)을 포함하고, 상기 비트 라인들(FBL1 및 FBL1B, 또는 SBL1 및 SBL1B) 간의 전압 차를 센싱 및 증폭한다. 상기 센스 앰프 회로(109)는 PMOS 트랜지스터들(PM3, PM4)과 NMOS 트랜지스터들(NM13, NM14)을 포함하고, 상기 비트 라인들(FBL2 및 FBL2B, 또는 TBL1 및 TBL1B) 간의 전압 차를 센싱 및 증폭한다. 상기 센스 앰프 회로들(108, 109)의 구성 및 구체적인 동작은 본 기술 분야에서 통상의 지식을 가진 자라면 잘 이해할 수 있으므로, 이들에 대한 상세한 설명은 생략된다.
상기 프리차지 회로(110)는 NMOS 트랜지스터들(NM15∼NM17)을 포함한다. 상기 프리차지 회로(110)는 비트 라인 프리차지 신호(BLP)에 응답하여, 상기 센스 앰 프 회로(108)에 연결된 상기 비트 라인들(FBL1 및 FBL1B, 또는 SBL1 및 SBL1B)을 프리차지 전압(VCORE/2)으로 프리차지한다. 상기 프리차지 회로(111)는 NMOS 트랜지스터들(NM18∼NM20)을 포함한다. 상기 프리차지 회로(111)는 상기 비트 라인 프리차지 신호(BLP)에 응답하여, 상기 센스 앰프 회로(109)에 연결된 상기 비트 라인들(FBL2 및 FBL2B, 또는 TBL1 및 TBL1B)을 프리차지 전압(VCORE/2)으로 프리차지한다. 상기 프리차지 회로들(110, 111)의 구성 및 구체적인 동작은 본 기술 분야에서 통상의 지식을 가진 자라면 잘 이해할 수 있으므로, 이들에 대한 상세한 설명은 생략된다.
상기 래치 제어 회로(112)는 어드레스 디코딩 신호(RDEC)와 리프레쉬 제어 신호(SREF)에 응답하여, 래치 제어 신호(BIS_LAT)를 출력한다. 도 4를 참고하여, 상기 래치 제어 회로(112)의 구성 및 구체적인 동작을 좀 더 상세히 설명한다. 상기 래치 제어 회로(112)는 제1 제어 로직 회로(120)와 제2 제어 로직 회로(130)를 포함한다. 상기 제1 제어 로직 회로(120)는 NAND 게이트들(121, 122)과 NOR 게이트(123)를 포함한다. 상기 NAND 게이트(121)는 상기 어드레스 디코딩 신호(RDEC)의 비트들(B1∼B4) 중 상기 비트들(B1, B2)에 응답하여, 내부 로직 신호(L1)를 출력한다. 상기 NAND 게이트(122)는 상기 비트들(B3, B4)과 상기 리프레쉬 제어 신호(SREF)에 응답하여, 내부 로직 신호(L2)를 출력한다. 상기 NOR 게이트(123)는 상기 내부 로직 신호들(L1, L2)에 응답하여, 제어 로직 신호(L3)를 출력한다. 바람직하게, 상기 제1 제어 로직 회로(120)는 상기 리프레쉬 제어 신호(SREF)가 인에이블될 때, 상기 비트들(B1∼B4) 각각의 로직 값이 '0'이면, 상기 제어 로직 신호(L3)를 로직 로우로 출력한다. 또, 상기 리프레쉬 신호(SREF)가 인에이블될 때, 상기 비트들(B1∼B4) 각각의 로직 값이 '1'이면, 상기 제어 로직 신호(L3)를 로직 하이로 출력한다. 여기에서, 상기 비트들(B1∼B4) 각각의 로직 값이 '1'일 때, 상기 어드레스 디코딩 신호(RDEC)는 현재 리프레쉬 동작이 실행되는 메모리 셀 블록(101∼103 중 어느 하나)에서, 마지막 워드 라인에 연결된 메모리 셀들의 리프레쉬 동작이 완료된 것을 나타낸다.
상기 제2 제어 로직 회로(130)는 인버터(131)와 NOR 게이트(132)를 포함한다. 상기 인버터(131)는 상기 리프레쉬 제어 신호(SREF)를 반전시키고, 반전된 리프레쉬 제어 신호(SREFB)를 출력한다. 상기 NOR 게이트(132)는 상기 제어 로직 신호(L3)와 상기 반전된 리프레쉬 제어 신호(SREFB)에 응답하여, 상기 래치 제어 신호(BIS_LAT)를 출력한다. 바람직하게, 상기 제2 제어 로직 회로(130)는 상기 리프레쉬 신호(SREF)가 인에이블될 때, 상기 제어 로직 신호(L3)가 로직 로우 이면, 상기 래치 제어 신호(BIS_LAT)를 인에이블시킨다. 또, 상기 제2 제어 로직 회로(130)는 상기 리프레쉬 신호(SREF)가 인에이블될 때, 상기 제어 로직 신호(L3)가 로직 하이 이면, 상기 래치 제어 신호(BIS_LAT)를 디세이블시킨다. 결과적으로, 도 6에서 참조되는 것과 같이, 상기 리프레쉬 제어 신호(SREF)가 인에이블될 때, 상기 비트들(B1∼B4) 각각의 로직 값이 '0'이면, 상기 래치 제어 회로(112)가 상기 래치 제어 신호(BIS_LAT)를 인에이블시킨다. 또, 도 6에서 참조되는 것과 같이, 상기 리프레쉬 신호(SREF)가 인에이블될 때, 상기 비트들(B1∼B4) 각각의 로직 값이 '1'이면, 상기 래치 제어 회로(112)가 상기 래치 제어 신호(BIS_LAT)를 디세이블시킨다.
상기 제어 신호 발생기(113)는 상기 래치 제어 신호(BIS_LAT)와 블록 선택 신호(SBSLT)에 응답하여, 상기 비트 라인 분리 신호(FBIS1)를 출력한다. 상기 블록 선택 신호(SBSLT)는 상기 메모리 셀 블록(102)의 리프레쉬 동작과 관련된다. 즉, 상기 블록 선택 신호(SBSLT)에 따라 상기 메모리 셀 블록(102)에 포함된 메모리 셀들의 리프레쉬 동작 타이밍(예를 들어, 상기 비트 라인들(SBL1, SBL1B)의 프리차지 시점)이 결정된다. 따라서 상기 메모리 셀 블록(102)의 리프레쉬 동작이 실행되는 동안, 상기 블록 선택 신호(SBSLT)가 연속적으로 토글된다. 또, 상기 메모리 셀 블록(102)의 리프레쉬 동작이 실행되지 않을 때, 상기 블록 선택 신호(SBSLT)는 디세이블된다. 바람직하게, 상기 제어 신호 발생기(113)는 상기 블록 선택 신호(SBSLT)가 연속적으로 토글될 때, 상기 래치 제어 신호(BIS_LAT)가 인에이블되면, 상기 비트 라인 분리 신호(FBIS1)를 디세이블시킨다. 또, 상기 제어 신호 발생기(113)는 상기 블록 선택 신호(SBSLT)가 연속적으로 토글될 때, 상기 래치 제어 신호(BIS_LAT)가 디세이블되면, 상기 비트 라인 분리 신호(FBIS1)를 인에이블시킨다.
상기 제어 신호 발생기(114)는 상기 래치 제어 신호(BIS_LAT)와 블록 선택 신호(TBSLT)에 응답하여, 상기 비트 라인 분리 신호(FBIS2)를 출력한다. 상기 블록 선택 신호(TBSLT)는 상기 메모리 셀 블록(103)의 리프레쉬 동작과 관련된다. 즉, 상기 블록 선택 신호(TBSLT)에 따라 상기 메모리 셀 블록(103)에 포함된 메모리 셀들의 리프레쉬 동작 타이밍(예를 들어, 상기 비트 라인들(TBL1, TBL1B)의 프리차지 시점)이 결정된다. 따라서 상기 메모리 셀 블록(103)의 리프레쉬 동작이 실행되는 동안, 상기 블록 선택 신호(TBSLT)가 연속적으로 토글된다. 또, 상기 메모리 셀 블 록(103)의 리프레쉬 동작이 실행되지 않을 때, 상기 블록 선택 신호(TBSLT)는 디세이블된다. 바람직하게, 상기 제어 신호 발생기(114)는 상기 블록 선택 신호(TBSLT)가 연속적으로 토글될 때, 상기 래치 제어 신호(BIS_LAT)가 인에이블되면, 상기 비트 라인 분리 신호(FBIS2)를 디세이블시킨다. 또, 상기 제어 신호 발생기(114)는 상기 블록 선택 신호(TBSLT)가 연속적으로 토글될 때, 상기 래치 제어 신호(BIS_LAT)가 디세이블되면, 상기 비트 라인 분리 신호(FBIS2)를 인에이블시킨다.
상기 제어 신호 발생기(115)는 상기 래치 제어 신호(BIS_LAT)와 블록 선택 신호(FBSLT)에 응답하여, 상기 비트 라인 분리 신호(SBIS1)를 출력한다. 상기 블록 선택 신호(FBSLT)는 상기 메모리 셀 블록(101)의 리프레쉬 동작과 관련된다. 즉, 상기 블록 선택 신호(FBSLT)에 따라 상기 메모리 셀 블록(101)에 포함된 메모리 셀들의 리프레쉬 동작 타이밍(예를 들어, 상기 비트 라인들(FBL1, FBL1B, FBL2, FBL2B)의 프리차지 시점)이 결정된다. 따라서 상기 메모리 셀 블록(101)의 리프레쉬 동작이 실행되는 동안, 상기 블록 선택 신호(FBSLT)가 연속적으로 토글된다. 또, 상기 메모리 셀 블록(101)의 리프레쉬 동작이 실행되지 않을 때, 상기 블록 선택 신호(FBSLT)는 디세이블된다. 바람직하게, 상기 제어 신호 발생기(115)는 상기 블록 선택 신호(FBSLT)가 연속적으로 토글될 때, 상기 래치 제어 신호(BIS_LAT)가 인에이블되면, 상기 비트 라인 분리 신호(SBIS1)를 디세이블시킨다. 또, 상기 제어 신호 발생기(115)는 상기 블록 선택 신호(FBSLT)가 연속적으로 토글될 때, 상기 래치 제어 신호(BIS_LAT)가 디세이블되면, 상기 비트 라인 분리 신호(SBIS1)를 인에이블시킨다. 도 5를 참고하여, 상기 제어 신호 발생기(115)의 구성 및 구체적인 동 작을 좀 더 상세히 설명하면 다음과 같다. 상기 제어 신호 발생기들(113, 114, 116)의 구성 및 구체적인 동작은 상기 제어 신호 발생기(115)와 유사하다.
도 5를 참고하면, 상기 제어 신호 발생기(115)는 드라이버 회로(140), 래치 회로(150), 및 지연 회로(160)를 포함한다. 상기 드라이버 회로(140)는 상기 래치 제어 신호(BIS_LAT)와 상기 블록 선택 신호(FBSLT)에 응답하여, 출력 노드(OUT)에 로직 하이 또는 로우의 내부 신호(INL)를 출력한다. 이를 좀 더 상세히 설명하면, 상기 드라이버 회로(140)는 인버터(141)와 PMOS 트랜지스터(142)를 포함하고, 상기 인버터(141)는 PMOS 트랜지스터(143)와 NMOS 트랜지스터(144)를 포함한다. 상기 PMOS 트랜지스터(142)는 전원 전압(VDD)과 상기 PMOS 트랜지스터(143) 사이에 연결되고, 상기 래치 제어 신호(BIS_LAT)에 응답하여 턴 온 또는 오프된다. 상기 PMOS 트랜지스터(143)는 상기 PMOS 트랜지스터(142)와 상기 출력 노드(OUT) 사이에 연결되고, 상기 블록 선택 신호(FBSLT)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(144)는 상기 출력 노드(OUT)와 그라운드 전압(VSS) 사이에 연결되고, 상기 블록 선택 신호(FBSLT)에 응답하여 턴 온 또는 오프된다.
상기 래치 제어 신호(BIS_LAT)와 상기 블록 선택 신호(FBSLT)가 디세이블될 때, 상기 PMOS 트랜지스터들(142, 143)이 턴 온되고, 상기 NMOS 트랜지스터(144)가 턴 오프되어, 상기 출력 노드(OUT)에서 상기 내부 신호(INL)가 로직 하이로 발생된다. 또, 상기 래치 제어 신호(BIS_LAT)와 상기 블록 선택 신호(FBSLT)가 인에이블될 때, 상기 PMOS 트랜지스터들(142, 143)이 턴 오프되고, 상기 NMOS 트랜지스터(144)가 턴 온되어, 상기 출력 노드(OUT)에서 상기 내부 신호(INL)가 로직 로우로 발생된다. 상기 래치 회로(150)는 인버터들(151, 152)을 포함하고, 상기 출력 노드(OUT)를 통하여 수신되는 상기 내부 신호(INL)를 래치하고, 래치된 상기 내부 신호(INL)를 상기 출력 노드(OUT)에 연속적으로 출력한다. 따라서 상기 PMOS 트랜지스터들(142, 143) 또는 상기 NMOS 트랜지스터(144)가 한 번 턴 온될 때, 상기 출력 노드(OUT)에 발생한 상기 내부 신호(INL)의 로직 레벨은, 상기 래치 회로(150)에 의해, 상기 PMOS 트랜지스터들(142, 143)과 상기 NMOS 트랜지스터(144)가 모두 턴 오프된 후에도 그대로 유지된다. 상기 지연 회로(160)는 상기 출력 노드(OUT)에 직렬로 연결된 인버터들(161, 162)을 포함한다. 상기 지연 회로(160)는 상기 출력 노드(OUT)를 통하여 수신되는 상기 내부 신호(INL)를 지연시키고, 그 지연된 신호를 상기 비트 라인 분리 신호(SBIS1)로서 출력한다.
상기 제어 신호 발생기(116)는 상기 래치 제어 신호(BIS_LAT)와 블록 선택 신호(FBSLT)에 응답하여, 상기 비트 라인 분리 신호(TBIS1)를 출력한다. 바람직하게, 상기 제어 신호 발생기(116)는 상기 블록 선택 신호(FBSLT)가 연속적으로 토글될 때, 상기 래치 제어 신호(BIS_LAT)가 인에이블되면, 상기 비트 라인 분리 신호(TBIS1)를 디세이블시킨다. 또, 상기 제어 신호 발생기(116)는 상기 블록 선택 신호(FBSLT)가 연속적으로 토글될 때, 상기 래치 제어 신호(BIS_LAT)가 디세이블되면, 상기 비트 라인 분리 신호(TBIS1)를 인에이블시킨다.
다음으로, 도 6 및 도 7을 참고하여, 상기 반도체 메모리 장치(100)의 리프레쉬 동작 과정을 상세히 설명하면 다음과 같다. 도 6은 도 4 및 도 5에 도시된 래치 신호 발생기 및 제어 신호 발생기의 동작과 관련된 신호들의 타이밍도이고, 도 7은 도 3에 도시된 반도체 메모리 장치의 리프레쉬 동작과 관련된 신호들의 타이밍도이다. 본 실시예에서는, 예를 들어, 상기 메모리 셀 블록(101)의 리프레쉬 동작이 실행되는 경우, 상기 반도체 메모리 장치(100)의 동작 과정을 중심으로 설명하기로 한다. 먼저, 상기 메모리 셀 블록(101)에 포함된 메모리 셀들의 리프레쉬 동작이 실행되는 동안, 도 6에서 참조되는 것과 같이, 상기 리프레쉬 제어 신호(SREF)가 인에이블되고, 상기 블록 선택 신호(FBSLT)가 연속적으로 토글된다. 또, 상기 메모리 셀 블록(101)의 상기 워드 라인들(FWL1∼FWLK)이 하나씩 순차적으로 액티브된다. 이때, 리프레쉬 동작을 실행하지 않는 상기 메모리 셀 블록들(102, 103)에 각각 대응하는 상기 블록 선택 신호들(SBSLT, TBSLT)은 연속적으로 디세이블된다.
한편, 상기 메모리 셀 블록(101)에서 마지막 워드 라인(FWLK)에 연결된 메모리 셀들의 리프레쉬 동작이 완료되기 전까지, 어드레스 디코딩 신호(RDEC)의 비트들(B1∼B4)은 로직 '0'으로 유지된다. 상기 래치 제어 회로(112)는 상기 리프레쉬 제어 신호(SREF)와 어드레스 디코딩 신호(RDEC)에 응답하여, 상기 래치 제어 신호(BIS_LAT)를 인에이블시킨다. 결과적으로, 상기 어드레스 디코딩 신호(RDEC)의 비트들(B1∼B4)이 로직 '0'으로 유지되는 동안, 상기 래치 제어 신호(BIS_LAT)가 인에이블된다.
상기 제어 신호 발생기(113)는 상기 블록 선택 신호(SBSLT)와 상기 래치 제어 신호(BIS_LAT)에 응답하여, 상기 비트 라인 분리 신호(FBIS1)를 연속적으로 인에이블시킨다. 이를 좀 더 상세히 설명하면, 초기에, 상기 블록 선택 신호(SBSLT) 와 상기 래치 제어 신호(BIS_LAT)가 모두 디세이블된 상태일 때, 상기 PMOS 트랜지스터들(142, 143)이 턴 온되어, 상기 출력 노드(OUT)에 로직 하이의 상기 내부 신호(INL)를 발생한다. 상기 내부 신호(INL)는 상기 래치 회로(150)에 의해 래치되므로, 상기 내부 신호(INL)가 로직 하이로 유지된다. 그 결과, 상기 지연 회로(160)가 상기 비트 라인 분리 신호(FBIS1)를 인에이블시켜 출력한다. 이 후, 상기 래치 제어 신호(BIS_LAT)가 인에이블되어, 상기 PMOS 트랜지스터(142)가 턴 오프되어도, 상기 래치 회로(150)에 의해 상기 내부 신호(INL)의 로직 레벨은 그대로 유지된다. 따라서, 상기 비트 라인 분리 신호(FBIS1)가 인에이블된 상태로 유지될 수 있다. 그 결과, 상기 아이솔레이션 게이트 회로(104)가 상기 비트 라인 분리 신호(FBIS1)에 응답하여, 상기 메모리 셀 블록(101)의 상기 비트 라인들(FBL1, FBL1B)을 상기 센스 앰프 회로(108)에 연결한다.
상기 워드 라인들(FWL1∼FWLK)이 하나씩 순차적으로 액티브될 때, 액티브된 워드 라인들과 상기 비트 라인들(FBL1, FBL1B) 중 하나에 연결된 메모리 셀에 저장된 데이터가 상기 비트 라인들(FBL1, FBL1B) 중 하나에 전달된다. 상기 센스 앰프 회로(108)는 상기 워드 라인들(FWL1∼FWLK)이 하나씩 순차적으로 액티브될 때마다, 상기 비트 라인들(FBL1, FBL1B) 간의 전압 차(즉, 상기 데이터들)를 센싱 및 증폭한다. 결과적으로, 상기 워드 라인들(FWL1∼FWLK) 중 액티브된 워드 라인에 연결된 메모리 셀에 상기 센스 앰프 회로(108)에 의해 증폭된 데이터가 다시 저장된다.
또, 상기 제어 신호 발생기(113)와 유사하게, 상기 제어 신호 발생기(114)는 상기 블록 선택 신호(TBSLT)와 상기 래치 제어 신호(BIS_LAT)에 응답하여, 상기 비 트 라인 분리 신호(FBIS2)를 연속적으로 인에이블시킨다. 그 결과, 상기 아이솔레이션 게이트 회로(105)가 상기 비트 라인 분리 신호(FBIS2)에 응답하여, 상기 메모리 셀 블록(101)의 상기 비트 라인들(FBL2, FBL2B)을 상기 센스 앰프 회로(109)에 연결한다. 상기 센스 앰프 회로(109)는 상기 워드 라인들(FWL1∼FWLK)이 하나씩 순차적으로 액티브될 때마다, 상기 비트 라인들(FBL2, FBL2B) 간의 전압 차를 센싱 및 증폭한다. 결과적으로, 상기 워드 라인들(FWL1∼FWLK) 중 액티브 된 워드 라인에 연결된 메모리 셀에 상기 센스 앰프 회로(108)에 의해 증폭된 데이터가 다시 저장된다. 한편, 상기 블록 선택 신호(FBSLT)가 디세이블될 때(즉, 상기 센스 앰프 회로들(108, 109)이 상기 센싱 및 증폭 동작을 완료할 때), 상기 비트 라인 프리차지 신호(BLP)가 인에이블된다. 그 결과, 상기 비트 라인 프리차지 신호(BLP)가 인에이블될 때마다, 상기 프리차지 회로(110)가 상기 센스 앰프 회로(108)에 연결된 상기 비트 라인들(FBL1 및 FBL1B)을 상기 프리차지 전압(VCORE/2)으로 프리차지한다. 또, 상기 비트 라인 프리차지 신호(BLP)가 인에이블 될 때마다, 상기 프리차지 회로(111)가 상기 센스 앰프 회로(109)에 연결된 상기 비트 라인들(FBL2 및 FBL2B)을 상기 프리차지 전압(VCORE/2)으로 프리차지한다.
또, 상기 메모리 셀 블록(101)의 리프레쉬 동작이 실행되는 동안, 상기 제어 신호 발생기(115)가 상기 블록 선택 신호(FBSLT)와 상기 래치 제어 신호(BIS_LAT)에 응답하여, 상기 비트 라인 분리 신호(SBIS1)를 연속적으로 디세이블시킨다. 이를 좀 더 상세히 설명하면, 초기에, 상기 블록 선택 신호(FBSLT)와 상기 래치 제어 신호(BIS_LAT)가 모두 디세이블된 상태일 때, 상기 PMOS 트랜지스터들(142, 143)이 턴 온되어, 상기 출력 노드(OUT)에 로직 하이의 상기 내부 신호(INL)를 발생한다. 그 결과, 상기 래치 회로(150)가 상기 내부 신호(INL)를 래치하고, 상기 지연 회로(160)가 상기 비트 라인 분리 신호(SBIS1)를 인에이블시켜 출력한다. 이 후, 상기 래치 제어 신호(BIS_LAT)가 인에이블되면, 상기 PMOS 트랜지스터(142)가 턴 오프되어, 상기 전원 전압(VDD)을 상기 PMOS 트랜지스터(143)에 공급하는 동작을 정지한다. 또, 상기 블록 선택 신호(FBSLT)가 토글되면(즉, 인에이블되면), 상기 PMOS 트랜지스터(143)가 턴 오프되고, 상기 NMOS 트랜지스터(144)가 턴 온되어, 상기 출력 노드(OUT)에 로직 로우의 내부 신호(INL)가 발생한다. 그 결과, 상기 래치 회로(150)는 상기 내부 신호(INL)를 래치하고, 상기 지연 회로(160)가 상기 비트 라인 분리 신호(SBIS1)를 디세이블시켜 출력한다. 이 후, 상기 블록 선택 신호(FBSLT)가 다시 디세이블되어 상기 PMOS 트랜지스터(143)가 턴 온되더라도, 상기 PMOS 트랜지스터(142)가 턴 오프된 상태이므로, 상기 내부 신호(INL)의 로직 레벨에는 아무런 영향을 미치지 않는다. 따라서, 상기 래치 제어 신호(BIS_LAT)가 디세이블되기 전까지, 상기 비트 라인 분리 신호(SBIS1)가 토글되지 않고, 디세이블된 상태로 유지될 수 있다. 그 결과, 상기 아이솔레이션 게이트 회로(106)가 상기 비트 라인 분리 신호(SBIS1)에 응답하여, 상기 메모리 셀 블록(101)의 리프레쉬 동작이 완료될 때까지, 상기 메모리 셀 블록(102)의 상기 비트 라인들(SBL1, SBL1B)을 상기 센스 앰프 회로(108)로부터 분리한다.
상기 제어 신호 발생기(115)의 동작과 유사하게, 상기 메모리 셀 블록(101)의 리프레쉬 동작이 실행되는 동안, 상기 제어 신호 발생기(116)가 상기 블록 선택 신호(FBSLT)와 상기 래치 제어 신호(BIS_LAT)에 응답하여, 상기 비트 라인 분리 신호(TBIS1)를 연속적으로 디세이블시킨다. 그 결과, 상기 아이솔레이션 게이트 회로(107)가 상기 비트 라인 분리 신호(TBIS1)에 응답하여, 상기 메모리 셀 블록(101)의 리프레쉬 동작이 완료될 때까지, 상기 메모리 셀 블록(103)의 상기 비트 라인들(TBL1, TBL1B)을 상기 센스 앰프 회로(109)로부터 분리한다.
이 후, 어드레스 디코딩 신호(RDEC)의 상기 비트들(B1∼B4)이 로직 '1'로 되고(즉, 상기 메모리 셀 블록(101)에서 마지막 워드 라인(FWLK)에 연결된 메모리 셀들의 리프레쉬 동작이 완료되고), 상기 블록 선택 신호(FBSLT)가 디세이블될 때, 상기 래치 제어 회로(112)가 상기 래치 제어 신호(BIS_LAT)를 디세이블시킨다. 그 결과, 상기 제어 신호 발생기들(115, 116)이 상기 비트 라인 분리 신호들(SBIS1, TBIS1)을 각각 인에이블시킨다.
상술한 것과 같이, 상기 반도체 메모리 장치(100)에서는 상기 래치 제어 회로(112)가 상기 래치 제어 신호(BIS_LAT)를 발생함으로써, 실제로 리프레쉬 동작을 실행하는 메모리 셀 블록의 리프레쉬 동작이 완료될 때까지, 리프레쉬 동작을 실행하지 않는 메모리 셀 블록의 비트 라인들이 센스 앰프 회로에서 완전히 분리되도록 제어한다. 따라서, 리프레쉬 동작을 실행하지 않는 메모리 셀 블록에 대응하는 제어 신호 발생기 및 아이솔레이션 게이트 회로에 의한 소비 전류량이 감소될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치 및 그 리프레쉬 동작 방법은, 선택된 메모리 셀 블록에 포함되는 메모리 셀들의 리프레쉬 동작이 모두 완료될 때까지, 비선택 메모리 셀 블록에 대응하는 비트 라인 분리 신호를 토글시키지 않고 디세이블 상태로 유지함으로써, 제어 신호 발생기 및 아이솔레이션 게이트 회로의 불필요한 동작에 따른 소비 전류량을 감소시킬 수 있다.

Claims (21)

  1. 주기적으로 리프레쉬 동작을 실행하는 반도체 메모리 장치에 있어서,
    제1 비트 라인들과 제1 워드 라인들에 각각 연결되는 제1 메모리 셀들을 포함하고, 제1 블록 선택 신호에 따라 상기 제1 메모리 셀들의 리프레쉬 동작 타이밍이 결정되는 제1 메모리 셀 블록;
    제2 비트 라인들과 제2 워드 라인들에 각각 연결되는 제2 메모리 셀들을 포함하고, 제2 블록 선택 신호에 따라 상기 제2 메모리 셀들의 리프레쉬 동작 타이밍이 결정되는 제2 메모리 셀 블록;
    어드레스 디코딩 신호와 리프레쉬 제어 신호에 응답하여, 래치 제어 신호를 출력하는 래치 제어 회로;
    상기 래치 제어 신호와 상기 제2 블록 선택 신호에 응답하여, 제1 비트 라인 분리 신호를 출력하는 제1 제어 신호 발생기; 및
    상기 래치 제어 신호와 상기 제1 블록 선택 신호에 응답하여, 제2 비트 라인 분리 신호를 출력하는 제2 제어 신호 발생기를 포함하고,
    상기 제1 및 제2 메모리 셀 블록들은 적어도 하나의 센스 앰프 회로를 공유하고,
    상기 제1 메모리 셀들과 제2 메모리 셀들 중 어느 하나의 리프레쉬 동작 동안, 상기 제1 및 제2 비트 라인 분리 신호들 중 어느 하나가 연속적으로 인에이블되고, 다른 하나는 연속적으로 디세이블되는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 비트 라인 분리 신호에 응답하여, 상기 제1 비트 라인들 중 적어도 한 쌍을 상기 센스 앰프 회로에 연결하거나 또는 분리하는 제1 아이솔레이션(isolation) 게이트 회로;
    상기 제2 비트 라인 분리 신호에 응답하여, 상기 제2 비트 라인들 중 적어도 한 쌍을 상기 센스 앰프 회로에 연결하거나, 또는 분리하는 제2 아이솔레이션 게이트 회로; 및
    비트 라인 프리차지 신호에 응답하여, 상기 센스 앰프 회로에 연결된 상기 제1 또는 상기 제2 비트 라인들 중 어느 한 쌍을 프리차지 전압으로 프리차지 하는 프리차지 회로를 더 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 블록 선택 신호는 상기 제1 메모리 셀들의 리프레쉬 동작 동안 토글(toggle)되고, 상기 제2 블록 선택 신호는 상기 제2 메모리 셀들의 리프레쉬 동작 동안 토글되고,
    상기 제1 메모리 셀들의 리프레쉬 동작 동안, 상기 제1 아이솔레이션 게이트 회로가 상기 제1 비트 라인들을 상기 센스 앰프 회로에 연결하고, 상기 제2 메모리 셀들의 리프레쉬 동작 동안, 상기 제2 아이솔레이션 게이트 회로가 상기 제2 비트 라인들을 상기 센스 앰프 회로에 연결하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 어드레스 디코딩 신호는 복수의 비트들을 포함하고,
    상기 제1 메모리 셀들의 리프레쉬 동작 동안, 상기 제1 블록 선택 신호가 토글(toggle)되고, 상기 제2 블록 선택 신호는 디세이블되고, 상기 제2 메모리 셀들의 리프레쉬 동작 동안, 상기 제2 블록 선택 신호가 토글되고, 상기 제1 블록 선택 신호는 디세이블되고,
    상기 래치 제어 회로는, 상기 리프레쉬 제어 신호가 인에이블될 때, 상기 복수의 비트들 각각이 제1 로직 값을 가지면, 상기 래치 제어 신호를 인에이블시키고, 상기 복수의 비트들 각각이 제2 로직 값을 가지면, 상기 래치 제어 신호를 디세이블시키고,
    상기 복수의 비트들 각각이 상기 제2 로직 값을 가질 때, 상기 어드레스 디코딩 신호는 상기 제1 워드 라인들 중 마지막 워드 라인에 연결된 상기 제1 메모리 셀들, 또는 상기 제2 워드 라인들 중 마지막 워드 라인에 연결된 상기 제2 메모리 셀들의 리프레쉬 동작이 완료된 것을 나타내는 반도체 메모리 장치.
  5. 제4항에 있어서,
    제1 제어 신호 발생기는 상기 래치 제어 신호가 인에이블될 때, 상기 제2 블록 선택 신호가 토글되면, 상기 제1 비트 라인 분리 신호를 디세이블시키고, 상기 제2 블록 선택 신호가 디세이블되면, 상기 제1 비트 라인 분리 신호를 인에이블시 키고,
    상기 제2 제어 신호 발생기는 상기 래치 제어 신호가 인에이블될 때, 상기 제1 블록 선택 신호가 토글되면, 상기 제2 비트 라인 분리 신호를 디세이블시키고, 상기 제1 블록 선택 신호가 디세이블되면, 상기 제2 비트 라인 분리 신호를 인에이블시키고,
    상기 제1 아이솔레이션 게이트 회로는 상기 제1 비트 라인 분리 신호가 인에이블될 때, 상기 제1 비트 라인들 중 한 쌍을 상기 센스 앰프 회로에 연결하고, 상기 제2 아이솔레이션 게이트 회로는 상기 제2 비트 라인 분리 신호가 인에이블될 때, 상기 제2 비트 라인들 중 한 쌍을 상기 센스 앰프 회로에 연결하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 어드레스 디코딩 신호는 복수의 비트들을 포함하고,
    상기 래치 제어 회로는,
    상기 복수의 비트들의 로직 값과 상기 리프레쉬 제어 신호에 응답하여, 제어 로직 신호를 출력하는 제1 제어 로직 회로; 및
    상기 제어 로직 신호와 상기 리프레쉬 제어 신호에 응답하여, 상기 래치 제어 신호를 출력하는 제2 제어 로직 회로를 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1 제어 로직 회로는,
    상기 복수의 비트들 중 일부에 응답하여, 제1 내부 로직 신호를 출력하는 제1 NAND 게이트;
    상기 복수의 비트들 중 나머지 일부와 상기 리프레쉬 제어 신호에 응답하여, 제2 내부 로직 신호를 출력하는 제2 NAND 게이트; 및
    상기 제1 및 제2 내부 로직 신호들에 응답하여, 상기 제어 로직 신호를 출력하는 NOR 게이트를 포함하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 제2 제어 로직 회로는,
    상기 리프레쉬 제어 신호를 반전시켜, 반전된 리프레쉬 제어 신호를 출력하는 인버터; 및
    상기 반전된 리프레쉬 제어 신호와 상기 제어 로직 신호에 응답하여, 상기 래치 제어 신호를 출력하는 NOR 게이트를 포함하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 제1 제어 신호 발생기는,
    상기 래치 제어 신호와 상기 제2 블록 선택 신호에 응답하여, 출력 노드에 제1 또는 제2 로직 레벨의 내부 신호를 출력하는 드라이버 회로;
    상기 출력 노드를 통하여 수신되는 상기 내부 신호를 래치하고, 래치된 상기 내부 신호를 상기 출력 노드에 연속적으로 출력하는 래치 회로; 및
    상기 출력 노드를 통하여 수신되는 상기 내부 신호를 지연시키고, 그 지연된 신호를 상기 제1 비트 라인 분리 신호로서 출력하는 지연 회로를 포함하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 제2 제어 신호 발생기는,
    상기 래치 제어 신호와 상기 제1 블록 선택 신호에 응답하여, 출력 노드에 제1 또는 제2 로직 레벨의 내부 신호를 출력하는 드라이버 회로;
    상기 출력 노드를 통하여 수신되는 상기 내부 신호를 래치하고, 래치된 상기 내부 신호를 상기 출력 노드에 연속적으로 출력하는 래치 회로; 및
    상기 출력 노드를 통하여 수신되는 상기 내부 신호를 지연시키고, 그 지연된 신호를 상기 제2 비트 라인 분리 신호로서 출력하는 지연 회로를 포함하는 반도체 메모리 장치.
  11. 주기적으로 리프레쉬 동작을 실행하는 반도체 메모리 장치에 있어서,
    각각이 복수의 메모리 셀들을 포함하고, 블록 선택 신호들에 각각 응답하여, 리프레쉬 동작 타이밍이 각각 결정되는 복수의 메모리 셀 블록들;
    상기 복수의 메모리 셀 블록들 사이에 각각 배치되는 복수의 센스 앰프 회로들;
    어드레스 디코딩 신호와 리프레쉬 제어 신호에 응답하여, 래치 제어 신호를 출력하는 래치 제어 회로; 및
    상기 복수의 메모리 셀 블록들 각각에 한 쌍씩 대응하게 배치되고, 각각이, 자신과 대응하는 메모리 셀 블록에 이웃한 메모리 셀 블록의 블록 선택 신호와, 상 기 래치 제어 신호에 응답하여, 비트 라인 분리 신호를 출력하는 복수의 제어 신호 발생기들을 포함하고,
    상기 복수의 메모리 셀 블록들 중 선택된 메모리 셀 블록에 포함된 메모리 셀들의 리프레쉬 동작 동안, 상기 선택된 메모리 셀 블록에 대응하는 한 쌍의 제어 신호 발생기들은 한 쌍의 비트 라인 분리 신호들을 연속적으로 인에이블시키고, 나머지 메모리 셀 블록들에 각각 대응하는 제어 신호 발생기들은 비트 라인 분리 신호들을 각각 연속적으로 디세이블시키는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 복수의 메모리 셀 블록들과 상기 복수의 센스 앰프 회로들 사이에 각각 배치되고, 상기 복수의 제어 신호 발생기들로부터 각각 수신되는 비트 라인 분리 신호들에 각각 응답하여, 상기 복수의 메모리 셀 블록들 각각의 비트 라인들을 상기 복수의 센스 앰프 회로들에 각각 연결하거나 또는 분리하는 복수의 아이솔레이션 게이트 회로들; 및
    상기 복수의 메모리 셀 블록들 사이에 각각 하나씩 배치되고, 비트 라인 프리차지 신호에 응답하여, 상기 복수의 센스 앰프 회로들 각각에 연결된 한 쌍의 비트 라인들을 프리차지 전압으로 프리차지 하는 프리차지 회로를 더 포함하고,
    상기 복수의 아이솔레이션 게이트 회로들 중 상기 선택된 메모리 셀 블록에 대응하는 한 쌍의 아이솔레이션 게이트 회로들이, 상기 선택된 메모리 셀 블록의 비트 라인들을 상기 복수의 센스 앰프 회로들 중 한 쌍의 센스 앰프 회로들에 각각 연결할 때, 나머지 아이솔레이션 게이트 회로들은 대응하는 메모리 셀 블록들의 비트 라인들을 상기 복수의 센스 앰프 회로들로부터 각각 분리하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 어드레스 디코딩 신호는 복수의 비트들을 포함하고,
    상기 래치 제어 회로는, 상기 리프레쉬 제어 신호가 인에이블될 때, 상기 복수의 비트들 각각이 제1 로직 값을 가지면, 상기 래치 제어 신호를 인에이블시키고, 상기 복수의 비트들 각각이 제2 로직 값을 가지면, 상기 래치 제어 신호를 디세이블시키고,
    상기 복수의 비트들 각각이 상기 제2 로직 값을 가질 때, 상기 어드레스 디코딩 신호는 상기 선택된 메모리 블록의 워드 라인들 중 마지막 워드 라인에 연결된 메모리 셀들의 리프레쉬 동작이 완료된 것을 나타내는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 블록 선택 신호들 각각은, 자신과 대응하는 메모리 셀 블록에 포함된 메모리 셀들의 리프레쉬 동작 동안 토글되고,
    상기 복수의 제어 신호 발생기들 각각은, 상기 래치 제어 신호가 인에이블될 때, 자신과 대응하는 메모리 셀 블록에 이웃한 메모리 셀 블록의 블록 선택 신호가 토글되면, 상기 비트 라인 분리 신호를 디세이블시키고, 상기 이웃한 메모리 셀 블 록의 블록 선택 신호가 디세이블되면, 상기 비트 라인 분리 신호를 인에이블시키고,
    상기 복수의 아이솔레이션 게이트 회로들 각각은 자신과 대응하는 비트 라인 분리 신호가 인에이블될 때, 자신과 대응하는 메모리 셀 블록의 상기 비트 라인들 중 한 쌍을, 자신과 대응하는 센스 앰프 회로에 연결하는 반도체 메모리 장치.
  15. 제11항에 있어서,
    상기 어드레스 디코딩 신호는 복수의 비트들을 포함하고,
    상기 래치 제어 회로는,
    상기 복수의 비트들의 로직 값과 상기 리프레쉬 제어 신호에 응답하여, 제어 로직 신호를 출력하는 제1 제어 로직 회로; 및
    상기 제어 로직 신호와 상기 리프레쉬 제어 신호에 응답하여, 상기 래치 제어 신호를 출력하는 제2 제어 로직 회로를 포함하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 제1 제어 로직 회로는,
    상기 복수의 비트들 중 일부에 응답하여, 제1 내부 로직 신호를 출력하는 제1 NAND 게이트;
    상기 복수의 비트들 중 나머지 일부와 상기 리프레쉬 제어 신호에 응답하여, 제2 내부 로직 신호를 출력하는 제2 NAND 게이트; 및
    상기 제1 및 제2 내부 로직 신호들에 응답하여, 상기 제어 로직 신호를 출력 하는 NOR 게이트를 포함하는 반도체 메모리 장치.
  17. 제15항에 있어서, 상기 제2 제어 로직 회로는,
    상기 리프레쉬 제어 신호를 반전시켜, 반전된 리프레쉬 제어 신호를 출력하는 인버터; 및
    상기 반전된 리프레쉬 제어 신호와 상기 제어 로직 신호에 응답하여, 상기 래치 제어 신호를 출력하는 NOR 게이트를 포함하는 반도체 메모리 장치.
  18. 제11항에 있어서, 상기 복수의 제어 신호 발생기들 각각은,
    상기 래치 제어 신호와 상기 이웃한 메모리 셀 블록의 블록 선택 신호에 응답하여, 출력 노드에 제1 또는 제2 로직 레벨의 내부 신호를 출력하는 드라이버 회로;
    상기 출력 노드를 통하여 수신되는 상기 내부 신호를 래치하고, 래치된 상기 내부 신호를 상기 출력 노드에 연속적으로 출력하는 래치 회로; 및
    상기 출력 노드를 통하여 수신되는 상기 내부 신호를 지연시키고, 그 지연된 신호를 상기 제1 비트 라인 분리 신호로서 출력하는 지연 회로를 포함하는 반도체 메모리 장치.
  19. 복수의 메모리 셀 블록들을 포함하고, 주기적으로 리프레쉬 동작을 실행하는 반도체 메모리 장치의 리프레쉬 동작 방법에 있어서,
    상기 복수의 메모리 셀 블록들 중 선택된 메모리 셀 블록이 리프레쉬 동작을 실행할 때, 어드레스 디코딩 신호와 리프레쉬 제어 신호에 응답하여, 래치 제어 신호를 발생하는 단계;
    상기 래치 제어 신호와 상기 선택된 메모리 셀 블록에 이웃한 두 개의 메모리 셀 블록의 블록 선택 신호들에 응답하여, 제1 비트 라인 분리 신호들을 인에이블시키는 단계;
    상기 제1 비트 라인 분리 신호들에 응답하여, 상기 선택된 메모리 셀 블록의 비트 라인들을 한 쌍의 센스 앰프 회로들에 각각 연결하는 단계;
    상기 래치 제어 신호와 상기 선택된 메모리 셀 블록의 블록 선택 신호에 응답하여, 제2 비트 라인 분리 신호들을 디세이블시키는 단계; 및
    상기 제2 비트 라인 분리 신호들에 응답하여, 상기 이웃한 두 개의 메모리 셀 블록들의 비트 라인들을 상기 한 쌍의 센스 앰프 회로들로부터 각각 분리하는 단계를 포함하고,
    상기 선택된 메모리 셀 블록이 리프레쉬 동작을 실행하는 동안, 상기 선택된 메모리 셀 블록의 블록 선택 신호는 연속적으로 토글되고, 상기 이웃한 두 개의 메모리 셀 블록의 블록 선택 신호들은 연속적으로 디세이블되는 반도체 메모리 장치의 리프레쉬 동작 방법.
  20. 제19항에 있어서,
    상기 어드레스 디코딩 신호는 복수의 비트들을 포함하고,
    상기 래치 제어 신호를 발생하는 단계는,
    상기 리프레쉬 제어 신호가 인에이블될 때, 상기 복수의 비트들 각각이 제1 로직 값을 가지면, 상기 래치 제어 신호를 인에이블시키는 단계; 및
    상기 리프레쉬 제어 신호가 인에이블될 때, 상기 복수의 비트들 각각이 제2 로직 값을 가지면, 상기 래치 제어 신호를 디세이블시키는 단계를 포함하고,
    상기 복수의 비트들 각각이 상기 제2 로직 값을 가질 때, 상기 어드레스 디코딩 신호는 상기 선택된 메모리 셀 블록의 워드 라인들 중 마지막 워드 라인에 연결된 메모리 셀들의 리프레쉬 동작이 완료된 것을 나타내는 반도체 메모리 장치의 리프레쉬 동작 방법.
  21. 제20항에 있어서,
    상기 제2 비트 라인 분리 신호들을 인에이블시키는 단계는,
    상기 래치 제어 신호가 인에이블되고, 상기 선택된 메모리 셀 블록의 블록 선택 신호가 토글될 때, 상기 제2 비트 라인 분리 신호를 디세이블시키는 단계; 및
    상기 래치 제어 신호가 디세이블되고, 상기 선택된 메모리 셀 블록의 블록 선택 신호가 토글될 때, 상기 제2 비트 라인 분리 신호를 디세이블시키는 단계를 포함하는 반도체 메모리 장치의 리프레쉬 동작 방법.
KR1020050098095A 2005-10-18 2005-10-18 리프레쉬 동작시 감소된 소비 전류를 가지는 반도체 메모리장치 및 그 리프레쉬 동작 방법 KR100672127B1 (ko)

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* Cited by examiner, † Cited by third party
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WO2009076511A2 (en) * 2007-12-12 2009-06-18 Zmos Technology, Inc. Memory device with self-refresh operations
WO2009076511A3 (en) * 2007-12-12 2009-08-20 Zmos Technology Inc Memory device with self-refresh operations
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KR101132802B1 (ko) 2010-10-27 2012-04-04 주식회사 하이닉스반도체 비트라인제어회로 및 반도체메모리장치

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