JP2006059490A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、複数のメモリセルがマトリックス状に配置されたメモリセルアレイ1と、前記複数のメモリセルに接続された複数のワード線と、前記複数のワード線に対応して設けられ且つ前記各ワード線を選択するための第1及び第2アドレス信号が入力され且つ直列に接続された第1及び第2MOSトランジスタを夫々が含む複数のデコード部14を含み、前記各第1MOSトランジスタのゲート電極には前記第1アドレス信号が入力され、前記各第2MOSトランジスタのゲート電極には前記第2アドレス信号が入力され、且つ前記各ワード線を制御するための第1信号を出力するロウデコーダ11と、前記第2アドレス信号を前記第1アドレス信号より遅延させる制御回路13とを含む。
【選択図】 図1
Description
図1は、本発明の第1の実施形態に係るDRAMの構成を示す概略図である。メモリセルアレイ1は、メモリセルがマトリックス状に配置されて構成されている。メモリセルは、1つのセルトランジスタと1つのセルキャパシタとにより構成されている。すなわち、メモリセルアレイ1は、複数のダイナミック型メモリセルを有している。また、メモリセルアレイ1は、所定数のブロックに分割されている。各ブロックは、複数のメモリセルを有する。
アドレス信号XA,XBは、外部アドレス信号をデコードして生成される。プリチャージを解除していない状態でアドレス信号XA,XBがロウデコーダ11に入力されると、デコード部14に貫通電流が流れてしまう。このため、アドレス信号XA,XBは、信号PRCHがハイレベルになってからロウデコーダ11に入力されるようにする。
図7は、本発明の第3の実施形態に係るロウデコーダ11の構成を示す回路図である。デコード部31は、1つのP型MOSトランジスタMP1と、2つのN型MOSトランジスタMN1a,MN1bとにより構成されている。トランジスタMN1aは、緩衝用トランジスタである。
Claims (5)
- 複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記複数のメモリセルに接続された複数のワード線と、
前記複数のワード線に対応して設けられ且つ前記各ワード線を選択するための第1及び第2アドレス信号が入力され且つ直列に接続された第1及び第2MOSトランジスタを夫々が含む複数のデコード部を含み、前記各第1MOSトランジスタのゲート電極には前記第1アドレス信号が入力され、前記各第2MOSトランジスタのゲート電極には前記第2アドレス信号が入力され、且つ前記各ワード線を制御するための第1信号を出力するロウデコーダと、
前記第2アドレス信号を前記第1アドレス信号より遅延させる制御回路と
を具備することを特徴とする半導体記憶装置。 - 複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記複数のメモリセルに接続された複数のワード線と、
前記各ワード線を選択するための第1及び第2アドレス信号を生成する第1及び第2アドレス制御回路と、
外部から入力され且つ前記メモリセルアレイを活性化するための活性化信号に基づいて、前記メモリセルアレイをアクティブ状態或いはプリチャージ状態にするための第2信号を生成する信号生成回路と、
前記複数のワード線に対応して設けられ且つ直列に接続された第1及び第2MOSトランジスタを夫々が含む複数のデコード部を含み、前記各第1MOSトランジスタのゲート電極には前記第1アドレス信号が入力され、前記各第2MOSトランジスタのゲート電極には前記第2アドレス信号が入力され、且つ前記各ワード線を制御するための第1信号を出力するロウデコーダと
を具備し、
前記第1アドレス制御回路は、前記活性化信号が活性化された場合に、前記第1アドレス信号を出力し、
前記第2アドレス制御回路は、前記アクティブ状態を示す前記第2信号が活性化された場合に、前記第2アドレス信号を出力することを特徴とする半導体記憶装置。 - 前記各デコード部は、
前記ワード線を駆動するための第1電圧を供給する第1電源と、
前記第1電源と前記第1MOSトランジスタとの間に接続され、且つゲート電極に前記メモリセルアレイをアクティブ状態或いはプリチャージ状態にするための第2信号が入力される第3MOSトランジスタと、
前記第2MOSトランジスタに接続され且つ接地電圧を供給する第2電源と、
前記第1MOSトランジスタと前記第3MOSトランジスタとを接続し、且つ前記第1信号に対応するデコード情報を出力する接続ノードと
を含み、
前記第3MOSトランジスタは、前記プリチャージ状態を示す第2信号が入力された場合には、前記接続ノードに前記第1電圧を供給し、一方前記アクティブ状態を示す第2信号が入力された場合には、前記接続ノードに前記第1電圧を供給しないことを特徴とする請求項1又は2記載の半導体記憶装置。 - 前記第1及び第2信号は、前記第1電圧を有し、
前記第1及び第2アドレス信号は、前記第1電圧より低い第2電圧を有することを特徴とする請求項3に記載の半導体記憶装置。 - 複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記複数のメモリセルに接続された複数のワード線と、
前記複数のワード線に対応して設けられ、且つ前記各ワード線を選択するための第1及び第2アドレス信号が共に活性化されたか否かを夫々検出する複数の検出回路と、
前記複数の検出回路に対応して設けられ且つ前記各検出回路にゲート電極が接続された第1MOSトランジスタを夫々含む複数のデコード部を含み、且つ前記各ワード線を制御するための第1信号を出力するロウデコーダと
を具備することを特徴とする半導体記憶装置。
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