KR101008989B1 - 제어신호생성회로 - Google Patents

제어신호생성회로 Download PDF

Info

Publication number
KR101008989B1
KR101008989B1 KR1020080123552A KR20080123552A KR101008989B1 KR 101008989 B1 KR101008989 B1 KR 101008989B1 KR 1020080123552 A KR1020080123552 A KR 1020080123552A KR 20080123552 A KR20080123552 A KR 20080123552A KR 101008989 B1 KR101008989 B1 KR 101008989B1
Authority
KR
South Korea
Prior art keywords
sense amplifier
enable signal
delete delete
signal
refresh
Prior art date
Application number
KR1020080123552A
Other languages
English (en)
Other versions
KR20100064901A (ko
Inventor
이병철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080123552A priority Critical patent/KR101008989B1/ko
Publication of KR20100064901A publication Critical patent/KR20100064901A/ko
Application granted granted Critical
Publication of KR101008989B1 publication Critical patent/KR101008989B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 리프레쉬신호에 응답하여 센스앰프인에이블신호를 버퍼링하여 인에이블신호를 생성하는 인에이블신호생성부; 및 상기 인에이블신호를 입력받아 구동되어, 센스앰프래치에 공급되는 제1 및 제2 센스앰프바이어스전압의 구동을 제어하는 다수의 제어신호를 생성하는 제어신호생성부를 포함하는 제어신호 생성회로를 제공한다.
Figure R1020080123552
센스앰프, 센스앰프구동부, 리프레쉬인에이블신호

Description

제어신호생성회로{CONTROL SIGNAL GENERATION CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 전류 소모를 감소시킬 수 있는 제어신호생성회로에 관한 것이다.
최근 이동전화 단말기, PDA(personal digital assistant) 등의 모바일 제품들에 대한 수요가 급격히 증가함에 따라 이러한 모바일 제품에 장착되는 DRAM(Dynamic Random Access Memory)의 전류 소모를 낮추려는 노력이 계속되고 있다. 특히, 모바일 제품용 DRAM의 리프레쉬(refresh) 전류를 줄이는 것이 큰 이슈가 되고 있다.
리프레쉬란 메모리 셀에 저장된 데이터가 사라지기 전에 일정 주기마다 메모리 셀에 저장된 데이터를 다시 기입해주는 동작을 말한다. 이와 같은, 리프레쉬는 뱅크 안의 각 셀들이 가지는 리텐션 타임(retention time)안에 적어도 한 번씩 워 드라인을 활성화해서 데이터를 센싱하여 증폭시켜 주는 방식으로 행해진다. 이때, 리프레쉬동작 중 소모되는 전류는 대부분 센스앰프 구동회로를 구동시키는데서 발생한다.
그런데, 종래의 센스앰프회로의 경우 센스앰프 구동회로가 리프레쉬동작 여부와 관계없이 구동되므로, tRCD 및 tRAS 스펙에서 여유가 있는 리프레쉬동작에서도 리드 또는 라이트 동작에서와 동일한 전류가 소모되었다.
본 발명은 리프레쉬동작에서 센스앰프구동부를 부분적으로 구동시켜 소모 전류를 절감할 수 있도록 한 제어신호생성회로 및 이를 이용한 센스앰프회로를 개시한다.
이를 위해 본 발명은 리프레쉬신호에 응답하여 센스앰프인에이블신호를 버퍼링하여 인에이블신호를 생성하는 인에이블신호생성부; 및 상기 인에이블신호를 입력받아 구동되어, 센스앰프래치에 공급되는 제1 및 제2 센스앰프바이어스전압의 구동을 제어하는 다수의 제어신호를 생성하는 제어신호생성부를 포함하는 제어신호 생성회로를 제공한다.
삭제
삭제
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 제1 실시예에 따른 센스앰프회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 제1 실시예에 따른 센스앰프회로는 제어신호생성회로(2), 센스앰프구동부(3) 및 센스앰프래치(4)로 구성된다. 제어신호생성회로(2)는 제1 인에이블신호생성부(20) 및 제어신호생성부(22)로 구성된다.
도 2를 참고하면, 제1 인에이블신호생성부(20)는 논리부(200) 및 제1 버퍼부(202)로 구성된다. 논리부(200)는 센스앰프인에이블신호(SAEN) 및 리프레쉬신호(REFB)를 입력받아 논리곱 연산을 수행하는 낸드게이트(ND20)와 인버터(IV20)로 구성된다. 여기서, 센스앰프인에이블신호(SAEN)는 센스앰프회로의 동작 구간동안 하이레벨로 인에이블되는 신호이고, 리프레쉬신호(REFB)는 리프레쉬동작시 로우레벨로 인에이블되는 신호이다.
제1 버퍼부(202)는 논리부(200)의 출력신호를 반전 버퍼링하는 제1 버퍼(204)와 제1 버퍼(204)의 출력신호를 반전 버퍼링하는 제2 버퍼(206)로 구성된다.
이와 같이 구성된 제1 인에이블신호생성부(20)는 액티브동작 중 리드 또는 라이트 동작에서 하이레벨로 디스에이블되는 리프레쉬신호(REFB)에 의해 센스앰프인에이블신호(SAEN)를 버퍼링하여 제1 인에이블신호(EN_R)로 출력하고, 리프레쉬동작시에는 로우레벨로 인에이블되는 리프레쉬신호(REFB)에 의해 로우레벨로 디스에이블되는 제1 인에이블신호(EN_R)를 생성한다.
제1 제어신호생성부(22)는 제2 버퍼부(220), 지연부(222) 및 낸드게이트들(ND21, ND22)로 구성된다. 제2 버퍼부(220)는 제1 인에이블신호(EN_R)를 입력받아 버퍼링하는 인버터들(IV21, IV22)로 구성되어, 제2 센스앰프바이어스전압(SB)을 접지전압(VSS)으로 구동하기 위한 제3 제어신호(SAN_R)를 생성한다. 낸드게이트(ND21)는 제2 버퍼부(220)의 출력신호와 지연부(222)의 출력신호를 입력받아 논리곱 연산을 수행하여 제1 센스앰프바이어스전압(RTO)을 코어전압(VCORE)으로 구동하기 위한 제2 제어신호(SAP2_R)를 생성한다. 낸드게이트(ND22)는 제1 인에이블신호(EN_R) 및 지연부(222)의 출력신호를 반전한 신호를 입력받아 논리곱 연산을 수행하여 제1 센스앰프바이어스전압(RTO)을 외부전압(VDD)으로 구동하기 위한 제1 제어신호(SAP1_R)를 생성한다.
이와 같이 구성된 제1 제어신호생성부(22)는 제1 인에이블신호(EN_R)가 하이레벨일 때 제1 내지 제3 제어신호(SAP1_R, SAP2_R, SAN_R)를 생성한다. 여기서, 제1 제어신호(SAP1_R)는 센스앰프의 오버드라이빙 구간동안 하이레벨로 인에이블되어 제1 센스앰프바이어스전압(RTO)을 외부전압(VDD)으로 구동하기 위한 신호이다. 또한, 제2 제어신호(SAP2_R)는 오버드라이빙 구간이 종료된 후 센스앰프회로의 동작 구간동안 하이레벨로 인에이블되어 제1 센스앰프바이어스전압(RTO)을 코어전압(VCORE)으로 구동하기 위한 신호이다. 그리고, 제3 제어신호(SAN_R)는 센스앰프회로의 동작 구간동안 하이레벨로 인에이블되어 제2 센스앰프바이어스전압(SB)을 접지전압(VSS)으로 구동하기 위한 신호이다.
도 3을 참고하면, 센스앰프구동부(3)는 제1 제어신호(SAP1_R)에 응답하여 제1 센스앰프바이어스전압(RTO)에 외부전압(VDD)을 공급하는 NMOS 트랜지스터(N30)와, 제2 제어신호(SAP2_R)에 응답하여 제1 센스앰프바이어스전압(RTO)에 코어전압(VCORE)을 공급하는 NMOS 트랜지스터(N31)와, 제3 제어신호(SAN_R)에 응답하여 제2 센스앰프바이어스전압(SB)에 접지전압(VSS)을 공급하는 NMOS 트랜지스터(N35)와, 비트라인균등화신호(BLEQ)에 응답하여 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 비트라인 프리차지전압(VBLP)으로 프리차지하는 NMOS 트랜지스터들(N32-N34)로 구성된다.
도 4를 참고하면 센스앰프래치(4)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍(BL, /BL)의 전위를 래치하는 PMOS 트랜지스터들(P40, P41) 및 NMOS 트랜지스터들(N40, N41)로 구성된다. 센스앰프래치(4)는 일반적인 크로스 커플드 래치(cross coupled latch)회로로 구현된다.
이와 같이 구성된 센스앰프회로의 동작을 도 1 내지 도 4를 참고하여 구체적으로 설명하되, 액티브동작이 리프레쉬동작인지 여부로 나누어 설명한다.
우선, 리프레쉬동작이 아닌 액티브동작, 예를 들어 리드 또는 라이트 동작을 수행하는 경우 센스앰프인에이블신호(SAEN) 및 리프레쉬신호(REFB)는 하이레벨이다. 하이레벨의 리프레쉬신호(REFB)가 입력되는 경우 제1 인에이블신호생성부(20)는 센스앰프인에이블신호(SAEN)를 버퍼링하여 제1 인에이블신호(EN_R)로 출력하므로, 제1 인에이블신호(EN_R)는 하이레벨이 된다. 하이레벨의 제1 인에이블신호(EN_R)를 입력받은 제어신호생성부(22)는 제1 내지 제3 제어신호(SAP1_R, SAP2_R, SAN_R)를 생성한다. 따라서, 센스앰프구동부(3)는 제1 내지 제3 제어신호(SAP1_R, SAP2_R, SAN_R)에 의해 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 구동하고, 센스앰프래치부(4)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍(BL, /BL)의 전위를 래치한다.
한편, 리프레쉬동작인 경우 센스앰프인에이블신호(SAEN)는 하이레벨이고, 리프레쉬신호(REFB)는 로우레벨이다. 로우레벨의 리프레쉬신호(REFB)가 입력되는 경우 제1 인에이블신호생성부(20)는 로우레벨의 리프레쉬신호(REFB)에 의해 제1 인에이블신호(EN_R)를 생성하므로, 제1 인에이블신호(EN_R)는 로우레벨이 된다. 로우레벨의 제1 인에이블신호(EN_R)를 입력받은 제어신호생성부(22)는 구동되지 않아 제1 내지 제3 제어신호(SAP1_R, SAP2_R, SAN_R)를 생성하지 않으므로, 센스앰프구동부(3)는 구동되지 않는다.
이상을 정리하면, 제1 실시예의 센스앰프회로는 리드 또는 라이트 동작에서 제1 내지 제3 제어신호(SAP1_R, SAP2_R, SAN_R)를 생성하여 센스앰프구동부(3)를 구동시키는 한편, 리프레쉬동작에서는 제1 내지 제3 제어신호(SAP1_R, SAP2_R, SAN_R)가 생성되지 않도록 하여 센스앰프구동부(3)의 구동을 중단한다.
이와 같은 구성의 센스앰프회로를 반도체 메모리 장치에 포함된 다수의 센스앰프회로 중 일부에 적용하여 리프레쉬동작에서 소모되는 전류를 절감시킬 수 있다.
도 5는 본 발명의 제2 실시예에 따른 센스앰프회로의 구성을 도시한 블럭도이다.
도 5에 도시된 바와 같이, 제2 실시예에 따른 센스앰프회로는 제1 센스앰프부(5) 및 제2 센스앰프부(6)로 구성된다. 제1 센스앰프부(5)는 제어신호생성회로(50), 제1 센스앰프구동부(52) 및 제1 센스앰프래치(54)로 구성된다. 여기서, 제어신호생성회로(50)는 제2 인에이블신호생성부(500), 제어신호생성부(520)로 구성된다.
도 6을 참고하면, 제2 인에이블신호생성부(500)는 센스앰프인에이블신호(SAEN)를 반전 버퍼링하는 제1 버퍼(502)와 제1 버퍼(502)의 출력신호를 반전 버퍼링하는 제2 버퍼(504)로 구성된다. 여기서, 센스앰프인에이블신호(SAEN)는 센스앰프회로의 동작 구간동안 하이레벨로 인에이블되는 신호이다.
이와 같이 구성된 제2 인에이블신호생성부(500)는 제1 센스앰프래치(54)가 구동을 중단할 때까지 하이레벨의 센스앰프인에이블신호(SAEN)를 입력받아 하이레벨의 제2 인에이블신호(EN)를 생성한다.
제어신호생성부(520)는 버퍼부(522), 지연부(524) 및 낸드게이트들(ND30, ND31)로 구성되어, 제2 인에이블신호(EN)를 입력받아 제1 센스앰프래치(54)에 공급되는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)의 구동을 제어하는 제1 내지 제3 제어신호(SAP1, SAP2, SAN)를 생성한다. 제어신호생성부(520)는 도 2에 도시된 제1 실시예의 제어신호생성부(22)와 동일한 회로적 구현을 가지므로, 상세한 설명을 생략하도록 한다.
제1 센스앰프구동부(52)는 제1 내지 제3 제어신호(SAP1, SAP2, SAN)를 입력받아 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 구동한다. 제1 센스앰프구동부(52)는 도 3에 도시된 제1 실시예의 센스앰프구동부(3)와 동일한 회로적 구현을 가지므로, 상세한 설명을 생략하도록 한다.
제1 센스앰프래치(54)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍의 전압을 래치한다. 제1 센스앰프래치(54)는 도 4에 도시된 제1 실시예의 센스앰프래치(4)와 동일한 회로적 구현을 가지므로, 상세한 설명을 생략하도록 한다.
제2 센스앰프부(6)는 리프레쉬제어신호생성회로(60), 제2 센스앰프구동부(62) 및 제2 센스앰프래치(64)로 구성된다. 리프레쉬제어신호생성회로(60)는 제3 인에이블신호생성부(600), 리프레쉬제어신호생성부(620)로 구성된다. 이때, 제3 인에이블신호생성부(600)는 도 2에 도시된 제1 실시예의 제1 인에이블신호생성부(20)와 동일한 회로적 구현을 가지므로, 상세한 설명을 생략하도록 한다.
리프레쉬제어신호생성부(620)는 제3 인에이블신호(EN_R)를 입력받아 제2 센스앰프래치(64)에 공급되는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어 스전압(SB)의 구동을 제어하는 제1 내지 제3 리프레쉬제어신호(SAP1_R, SAP2_R, SAN_R)를 생성한다. 리프레쉬제어신호생성부(620)는 도 2에 도시된 제1 실시예의 제어신호생성부(22)와 동일한 회로적 구현을 가지므로, 상세한 설명을 생략하도록 한다.
제2 센스앰프구동부(62)는 제1 내지 제3 리프레쉬제어신호(SAP1_R, SAP2_R, SAN_R)를 입력받아 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 구동한다. 제2 센스앰프구동부(62)는 도 3에 도시된 제1 실시예의 센스앰프구동부(3)와 동일한 회로적 구현을 가지므로, 상세한 설명을 생략하도록 한다.
제2 센스앰프래치(64)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍의 전압을 래치한다. 제2 센스앰프래치(64)는 도 4에 도시된 제1 실시예의 센스앰프래치(4)와 동일한 회로적 구현을 가지므로, 상세한 설명을 생략하도록 한다.
이와 같이 구성된 센스앰프회로의 동작을 7을 참고하여 구체적으로 설명하되, 액티브동작이 리프레쉬동작인지 여부로 나누어 설명한다.
우선, 도 7을 참고하면 리프레쉬동작이 아닌 액티브동작, 예를 들어 리드 또는 라이트 동작을 수행하는 경우 센스앰프인에이블신호(SAEN)는 하이레벨이고, 리프레쉬신호(REFB)는 하이레벨이다. 하이레벨의 리프레쉬신호(REFB)가 입력되는 경우 제2 인에이블신호생성부(500)는 제2 인에이블신호(EN)를 생성하고, 제3 인에이블신호생성부(600)는 제3 인에이블신호(EN_R)를 생성한다. 좀 더 구체적으로, 제2 인에이블신호생성부(500)는 센스앰프인에이블신호(SAEN)를 버퍼링하여 제2 인에이블신호(EN)로 출력하므로, 제2 인에이블신호(EN)는 하이레벨이 된다. 제3 인에이블신호생성부(600)는 리프레쉬신호(REFB)가 하이레벨로 입력되면 센스앰프인에이블신호(SAEN)를 버퍼링하여 제3 인에이블신호(EN_R)로 출력하므로, 제3 인에이블신호(EN_R)는 하이레벨이 된다.
하이레벨의 제2 인에이블신호(EN)를 입력받은 제어신호생성부(520)는 제1 내지 제3 제어신호(SAP1, SAP2, SAN)를 생성한다. 따라서, 제1 센스앰프구동부(52)는 제1 내지 제3 제어신호(SAP1, SAP2, SAN)에 의해 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 구동하고, 제1 센스앰프래치부(56)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍(BL, /BL)의 전위를 래치한다.
또한, 하이레벨의 제3 인에이블신호(EN_R)를 입력받은 리프레쉬제어신호생성부(620)는 제1 내지 제3 리프레쉬제어신호(SAP1_R, SAP2_R, SAN_R)를 생성한다. 따라서, 제2 센스앰프구동부(62)는 제1 내지 제3 리프레쉬제어신호(SAP1_R, SAP2_R, SAN_R)에 의해 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 구동하고, 제2 센스앰프래치부(66)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍(BL, /BL)의 전위를 래치한다.
한편, 리프레쉬동작인 경우 센스앰프인에이블신호(SAEN)는 하이레벨이고, 리프레쉬신호(REFB)는 로우레벨이다. 로우레벨의 리프레쉬신호(REFB)가 입력되는 경우 제3 인에이블신호생성부(600)는 로우레벨의 리프레쉬신호(REFB)에 의해 제3 인 에이블신호(EN_R)를 생성하므로, 제3 인에이블신호(EN_R)는 로우레벨이 된다. 또한, 제2 인에이블신호생성부(500)는 센스앰프인에이블신호(SAEN)를 버퍼링하여 제2 인에이블신호(EN)로 출력하므로, 제2 인에이블신호(EN)는 하이레벨 상태를 유지한다.
로우레벨의 제3 인에이블신호(EN_R)를 입력받은 리프레쉬제어신호생성부(620)는 구동되지 않아 제1 내지 제3 리프레쉬제어신호(SAP1_R, SAP2_R, SAN_R)를 생성하지 않으므로, 제2 센스앰프구동부(62)는 구동되지 않는다. 반면, 하이레벨의 제2 인에이블신호(EN)를 입력받은 제어신호생성부(520)는 제1 내지 제3 제어신호(SAP1, SAP2, SAN)를 생성한다. 따라서, 제1 센스앰프구동부(52)는 제1 내지 제3 제어신호(SAP1, SAP2, SAN)에 의해 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 구동하고, 제1 센스앰프래치부(56)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍(BL, /BL)의 전위를 래치한다.
이상을 정리하면, 제2 실시예의 센스앰프회로는 리드 또는 라이트 동작에서 제1 내지 제3 제어신호(SAP1, SAP2, SAN) 및 제1 내지 제3 리프레쉬제어신호(SAP1_R, SAP2_R, SAN_R)를 생성하여 제1 센스앰프구동부(52) 및 제2 센스앰프구동부(62)를 구동시키는 한편, 리프레쉬동작에서는 제1 내지 제3 리프레쉬제어신호(SAP1_R, SAP2_R, SAN_R)가 생성되지 않도록 하여 제2 센스앰프구동부(62)의 구동을 중단한다. 즉, 리프레쉬동작에서는 제1 내지 제3 제어신호(SAP1, SAP2, SAN)에 의해 제1 센스앰프구동부(52)만 구동한다.
이와 같은 구성의 센스앰프회로는 리프레쉬동작에서 제2 센스앰프구동부(62)의 구동을 중단함으로써, 센스앰프 구동시 IDD5(auto refresh current) 또는 IDD6(self refresh current)을 감소시켜 소모되는 전류를 절감시킬 수 있도록 하고 있다. 도 7을 참고하면, 종래와 같이 리프레쉬동작 여부와 관계없이 센스앰프구동부를 동작시키는 경우(센스앰프회로(종래))에 비해 본 발명의 센스앰프회로를 이용하여 리프레쉬동작시 부분적으로 센스앰프구동부를 구동시키는 경우(센스앰프회로(제2 실시예))에 더 전류소모가 감소되는 것을 확인 할 수 있다. 따라서, 본 발명의 센스앰프회로를 적용하는 경우 리프레쉬동작시 센스앰프구동부를 부분적으로 구동시킴으로써, 소모 전류를 절감시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 센스앰프회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 센스앰프회로에 포함된 제1 인에이블신호생성부의 회로도이다.
도 3은 도 1에 도시된 센스앰프회로에 포함된 센스앰프구동부의 회로도이다.
도 4는 도 1에 도시된 센스앰프회로에 포함된 센스앰프래치의 회로도이다.
도 5는 본 발명의 제2 실시예에 따른 센스앰프회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 센스앰프회로에 포함된 제2 인에이블신호생성부의 회로도이다.
도 7은 본 발명에 따른 센스앰프회로에 의한 소모 전류의 절감 효과를 보여주기 위한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
2: 제어신호생성회로 20: 제1 인에이블신호생성부
200: 논리부 202: 제1 버퍼부
204: 제1 버퍼 206: 제2 버퍼
22: 제어신호생성부 220: 제2 버퍼부
222: 지연부 3: 센스앰프구동부
4: 센스앰프래치 5: 제1 센스앰프부
50: 제어신호생성회로 500: 제2 인에이블신호생성부
520: 제어신호생성부 52: 제1 센스앰프구동부
54: 제1 센스앰프래치 6: 제2 센스앰프부
60: 리프레쉬제어신호생성회로 600: 제3 인에이블신호생성부
620: 리프레쉬제어신호생성부 62: 제2 센스앰프구동부
64: 제2 센스앰프래치

Claims (21)

  1. 리프레쉬신호에 응답하여 센스앰프인에이블신호를 버퍼링하여 인에이블신호를 생성하는 인에이블신호생성부; 및
    상기 인에이블신호를 입력받아 구동되어, 센스앰프래치에 공급되는 제1 및 제2 센스앰프바이어스전압의 구동을 제어하는 제1 내지 제3 제어신호를 생성하는 제어신호생성부를 포함하되,
    상기 제어신호생성부는 상기 인에이블신호가 인에이블되는 경우 오버드라이빙 구간동안 인에이블되는 제1 제어신호와, 상기 오버드라이빙 구간이 종료되고 센스앰프의 동작 구간동안 인에이블되는 제2 제어신호와, 상기 센스앰프의 동작 구간동안 인에이블되는 제3 제어신호를 생성하는 제어신호 생성회로.
  2. 제 1 항에 있어서, 상기 인에이블신호생성부는 리프레쉬동작시 디스에이블되는 상기 인에이블신호를 생성하는 제어신호 생성회로.
  3. 제 2 항에 있어서, 상기 인에이블신호생성부는
    상기 센스앰프인에이블신호 및 상기 리프레쉬신호를 입력받아 논리연산을 수행하는 논리부; 및
    상기 논리부의 출력신호를 버퍼링하는 버퍼부를 포함하는 제어신호 생성회로.
  4. 제 3 항에 있어서, 상기 버퍼부는
    상기 논리부의 출력신호를 입력받아 반전 버퍼링하는 제1 버퍼; 및
    상기 제1 버퍼의 출력신호를 입력받아 반전 버퍼링하는 제2 버퍼를 포함하는 제어신호 생성회로.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제1 내지 제3 제어신호를 입력받아 상기 제1 및 제2 센스앰프바이어스전압을 구동하는 센스앰프구동부를 더 포함하는 제어신호 생성회로.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
KR1020080123552A 2008-12-05 2008-12-05 제어신호생성회로 KR101008989B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080123552A KR101008989B1 (ko) 2008-12-05 2008-12-05 제어신호생성회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080123552A KR101008989B1 (ko) 2008-12-05 2008-12-05 제어신호생성회로

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020100066269A Division KR101052931B1 (ko) 2010-07-09 2010-07-09 센스앰프회로

Publications (2)

Publication Number Publication Date
KR20100064901A KR20100064901A (ko) 2010-06-15
KR101008989B1 true KR101008989B1 (ko) 2011-01-17

Family

ID=42364435

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080123552A KR101008989B1 (ko) 2008-12-05 2008-12-05 제어신호생성회로

Country Status (1)

Country Link
KR (1) KR101008989B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030047023A (ko) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 반도체 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030047023A (ko) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 반도체 장치

Also Published As

Publication number Publication date
KR20100064901A (ko) 2010-06-15

Similar Documents

Publication Publication Date Title
US8644101B2 (en) Local sense amplifier circuit and semiconductor memory device including the same
KR101622922B1 (ko) 개선된 로컬 입출력라인 프리차아지 스킴을 갖는 반도체 메모리 장치
US8559254B2 (en) Precharging circuit and semiconductor memory device including the same
US8779800B2 (en) Control signal generation circuit and sense amplifier circuit using the same
US7492654B2 (en) Memory device for retaining data during power-down mode and method of operating the same
KR100893597B1 (ko) 센스 앰프와 그의 구동 방법 그리고 상기 센스 앰프를 갖는반도체 메모리 장치
US7184342B2 (en) Semiconductor memory device having enhanced sense amplifier
KR20160001948A (ko) 반도체 장치 및 이를 포함하는 반도체 시스템
US9076504B2 (en) Semiconductor memory device and refresh method thereof
KR20060018972A (ko) 비트 라인 감지 증폭기 제어 회로
CN110047524B (zh) 半导体存储器件
KR101008989B1 (ko) 제어신호생성회로
KR101052931B1 (ko) 센스앰프회로
US8514644B2 (en) Bit line sense amplifier control circuit and semiconductor memory apparatus having the same
JP2011096324A (ja) 半導体装置及びその制御方法
US7940589B2 (en) Bit line sense amplifier of semiconductor memory device and control method thereof
US20080080273A1 (en) Over-drive control signal generator for use in semiconductor memory device
US8279694B2 (en) Semiconductor memory device having a reduced noise interference
US20240177767A1 (en) Dram circuit
US7417912B2 (en) Bit-line sense amplifier driver
KR20050059790A (ko) 감지증폭기의 오버 드라이빙 제어회로
KR20030047023A (ko) 반도체 장치
KR100827512B1 (ko) 반도체 메모리 장치
KR101020283B1 (ko) 테스트회로 및 이를 이용한 반도체 메모리 장치
KR101008983B1 (ko) 비트라인 센스앰프 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee