KR101020283B1 - 테스트회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 제1 테스트신호 및 제1 제어신호에 응답하여 제1 센스앰프바이어스전압을 풀업구동하는 제1 구동부; 및 제2 테스트신호 및 제2 제어신호에 응답하여 제2 센스앰프바이어스전압을 풀다운구동하는 제2 구동부를 포함하는 테스트회로를 제공한다.
센스앰프바이어스전압, 기울기

Description

테스트회로 및 이를 이용한 반도체 메모리 장치{TEST CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 센스앰프바이어스전압의 기울기(slope)를 조절할 수 있도록 한 테스트회로에 관한 것이다.
컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체 메모리 장치는 점차로 저가격화, 소형화 및 대용량화되어 가고 있으며, 아울러 에너지 효율에 대한 요구 또한 커지고 있어 불필요한 전류의 소모를 억제하는 방향으로 반도체 장치에 대한 기술개발이 이루어지고 있다.
일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 어레이는 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.
먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로 우)로 변하면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호를 받아들이고, 이 때에 받아들인 로우 어드레스 신호들을 디코딩하여 셀 어레이의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다.
이 때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 되면, 센스 앰프의 동작시점을 알리는 센스앰프 인에이블신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다. 그리고, 센스앰프 구동회로에 의해 센스앰프 바이어스전압은 각각 코어전압(VCORE)과 접지전압(Vss)로 천이되어 센스앰프래치를 구동시키게 된다. 센스앰프래치가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트 라인쌍(BL,/BL)이 큰 전위차로 천이되고, 그 이후에 컬럼 어드레스에 의하여 선택된 컬럼 디코더는 비트 라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴-온시킴으로써 비트라인쌍(BL,/BL)에 전달되어 있던 데이터를 데이터 버스 라인(DB,/DB)으로 전달하여 소자 외부로 출력하게 된다.
즉, 이러한 동작에서 비트라인쌍(BL,/BL)은 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드시에는 비트라인 프리차지전압(VBLP)로 프리차지되어 있다가 소자가 동작되면 셀의 데이터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다. 그리고, 이 상태에서 센스앰프래치가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라인쌍(BL,/BL)의 전위는 각각 코어전위(Vcore)와 접지전 위(Vss)로 변하게 된다. 이렇게 증폭된 비트 라인의 데이터가 컬럼 디코더 출력신호(yi)에 의해 데이터 버스라인(DB,/DB)으로 전달되게 되는 것이다.
그런데, 센스앰프래치가 센스앰프 바이어스전압으로 코어전압(VCORE)을 인가받아 그 동작을 개시하는 시점에서는 갑자기 많은 전류가 소요됨으로 인하여, 코어전압(VCORE)이 급격하게 하강하는 현상이 발생하게 된다. 따라서, 이러한 문제점을 해결하기 위하여 센스앰프래치가 동작을 시작하는 시점에 외부전압(VDD)과 코어전압(VCORE)을 단락시켜 코어전압(VCORE)으로 외부전압(VDD)을 공급하는 방법이 널리 적용되어 왔는데, 이를 센스앰프 오버드라이빙이라 한다.
도 1은 종래기술에 따른 센스앰프 오버드라이빙이 적용된 센스앰프구동회로의 회로도이다.
도시된 바와 같이, 종래기술에 따른 센스앰프구동회로는 제어신호(SAP1)에 응답하여 센스앰프바이어스전압(RTO)에 외부전압(VDD)을 공급하는 NMOS 트랜지스터(N10)와, 제어신호(SAP2)에 응답하여 센스앰프바이어스전압(RTO)에 내부전압(VCORE)을 공급하는 PMOS 트랜지스터(P10)와, 제어신호(SAN)에 응답하여 센스앰프바이어스전압(SB)에 접지전압(VSS)을 공급하는 NMOS 트랜지스터(N14)와, 비트라인균등화신호(BLEQ)에 응답하여 센스앰프바이어스전압들(RTO, SB)을 비트라인 프리차지전압으로 프리차지하는 NMOS 트랜지스터들(N11-N13)로 구성된다.
이와 같은 구성의 센스앰프구동회로는 센스 앰프의 동작시점을 알리는 센스앰프 인에이블신호가 인에이블되면 제어신호(SAN)가 하이레벨로 인에이블되어 센스앰프바이어스전압(SB)을 접지전압(VSS)으로 구동한다. 이후, 하이레벨로 인에이블 되는 제어신호(SAP1)에 의해 센스앰프바이어스전압(RTO)은 외부전압(VDD)으로 오버드라이빙되며, 제어신호(SAP2)에 의해 센스앰프바이어스전압(RTO)은 코어전압(VCORE)으로 구동된다.
이상 설명한 바와 같이 구동되는 센스앰프바이어스전압(RTO, SB)의 기울기(slope)는 센싱속도와 센싱감도를 결정한다. 즉, 센스앰프바이어스전압(RTO, SB)이 큰 구동력으로 구동되는 경우 센스앰프바이어스전압(RTO, SB)의 기울기(slope)가 증가하여 센스앰프회로의 센싱속도를 증가시키는 데 반해, 센싱감도는 감소시킨다. 한편, 센스앰프바이어스전압(RTO, SB)를 구동시키는 구동력이 감소하여 센스앰프바이어스전압(RTO, SB)의 기울기(slope)가 감소하는 경우 센스앰프회로의 센싱속도는 감소하는 데 반해, 센싱감도는 증가한다.
센싱속도는 tRCD(RAS to CAS Delay)를 결정하고, 센싱감도는 센싱 페일(fail)을 결정하는 요인으로 작용하므로, 센스앰프바이어스전압(RTO, SB)의 기울기(slope)를 적절하게 조절하여 최적의 센싱속도와 센싱감도를 설정할 필요가 있다.
본 발명은 센스앰프바이어스전압을 구동하는 구동력을 증가시킬 수 있는 테스트모드를 제공하여, 최적의 센싱속도와 센싱감도를 설정할 수 있도록 한 테스트회로를 개시한다.
이를 위해 본 발명은 제1 테스트신호 및 제1 제어신호에 응답하여 제1 센스앰프바이어스전압을 풀업구동하는 제1 구동부; 및 제2 테스트신호 및 제2 제어신호에 응답하여 제2 센스앰프바이어스전압을 풀다운구동하는 제2 구동부를 포함하는 테스트회로를 제공한다.
또한, 본 발명은 제1 내지 제3 제어신호에 응답하여 제1 및 제2 센스앰프바이어스전압을 구동하는 센스앰프 구동회로; 제1 및 제2 테스트신호에 응답하여 상기 제1 및 제2 제어신호를 전달하여 상기 제1 및 제2 센스앰프바이어스전압을 구동하는 테스트회로; 및 상기 제1 및 제2 센스앰프바이어스전압을 입력받아 비트라인쌍을 래치하는 센스앰프래치를 포함하는 반도체 메모리 장치를 제공한다.
또한, 제1 내지 제3 제어신호를 입력받아 비트라인쌍을 래치하는 센스앰프회로; 및 제1 및 제2 테스트신호에 따라 상기 제1 및 제2 제어신호를 전달하여, 제1 및 제2 센스앰프바이어스전압을 구동하는 테스트회로를 포함하는 반도체 메모리 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 센스앰프구동회로(20)와 센스앰프래치(22)를 포함하는 센스앰프회로(2)와, 제1 구동부(30) 및 제2 구동부(32)를 포함하는 테스트회로(3)로 구성된다.
도 3을 참고하면 센스앰프구동회로(20)는 제1 제어신호(SAP1)를 버퍼링하여 제1 내부제어신호(ISAP1)를 생성하는 인버터들(IV20, IV21)과, 제1 내부제어신호(ISAP1)에 응답하여 턴온되어 제1 센스앰프바이어스전압(RTO)에 외부전압(VDD)을 공급하는 NMOS 트랜지스터(N20)와, 제2 제어신호(SAP2)에 응답하여 제1 센스앰프바이어스전압(RTO)에 내부전압(VCORE)을 공급하는 PMOS 트랜지스터(P20)와, 제2 제어신호(SAN)를 버퍼링하여 제2 내부제어신호(ISAN)를 생성하는 인버터들(IV22, IV23)과, 제2 내부제어신호(ISAN)에 응답하여 센스앰프바이어스전압(SB)에 접지전압(VSS)을 공급하는 NMOS 트랜지스터(N24)와, 비트라인균등화신호(BLEQ)에 응답하여 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 비트라인 프리차지전압(VBLP)으로 프리차지하는 NMOS 트랜지스터들(N21-N23)로 구성된다.
여기서, 제1 제어신호(SAP1)는 제1 센스앰프바이어스전압(RTO)이 외부전압(VDD)으로 오버드라이빙 되는 구간동안 하이레벨로 인에이블되는 신호이며, 제2 제어신호(SAP2)는 오버드라이빙 구간이 종료된 후 제1 센스앰프바이어스전압(RTO) 이 내부전압(VCORE)으로 구동되는 구간 동안 하이레벨로 인에이블되는 신호이고, 제3 제어신호(SAN)는 센스앰프 인에이블신호가 인에이블되는 구간부터 센스앰프래치(22)가 구동을 중단하는 구간까지 하이레벨로 인에이블되어 제2 센스앰프바이어스전압(SB)을 접지전압(VSS)으로 구동하는 신호이다.
도 3을 참고하면 제1 구동부(30)는 제1 제어신호의 반전신호(SAP1B) 및 제1 테스트신호(TM1)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR30)와, 노어게이트(NR30)의 출력신호에 응답하여 제1 센스앰프바이어스전압(RTO)을 외부전압(VDD)으로 풀업구동하는 NMOS 트랜지스터(N30)로 구성된다. 노어게이트(NR30)는 제1 테스트신호(TM1)가 로우레벨인 경우 제1 제어신호(SAP1)를 버퍼링하여 출력한다.
도 3을 참고하면 제2 구동부(32)는 제3 제어신호의 반전신호(SANB) 및 제2 테스트신호(TM2)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR31)와, 노어게이트(NR31)의 출력신호에 응답하여 제2 센스앰프바이어스전압(SB)을 접지전압(VSS)으로 풀다운구동하는 NMOS 트랜지스터(N31)로 구성된다. 노어게이트(NR31)는 제2 테스트신호(TM2)가 로우레벨인 경우 제3 제어신호(SAN)를 버퍼링하여 출력한다.
여기서, 제1 테스트신호(TM1) 및 제2 테스트신호(TM2)는 테스트모드를 진행하기 위한 신호이다. 제1 센스앰프바이어스전압(RTO)의 기울기를 조절하기 위한 테스트모드의 경우 제1 테스트신호(TM1)는 로우레벨, 제2 테스트신호(TM2)는 하이레벨이고, 제2 센스앰프바이어스전압(SB)의 기울기를 조절하기 위한 테스트모드의 경 우 제1 테스트신호(TM1)는 하이레벨, 제2 테스트신호(TM2)는 로우레벨이다. 한편, 정상모드의 경우 제1 테스트신호(TM1) 및 제2 테스트신호(TM2)는 하이레벨로 설정된다.
도 4를 참고하면 센스앰프래치(22)는 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)을 공급받아 비트라인쌍(BL, /BL)의 전위를 래치하는 PMOS 트랜지스터들(P22, P23) 및 NMOS 트랜지스터들(N25, N26)로 구성된다. 센스앰프래치(3)는 일반적인 크로스 커플드 래치(cross coupled latch)회로로 구현된다.
이와같이 구성된 반도체 메모리 장치의 동작을 살펴보되, 정상모드의 경우와, 제1 센스앰프바이어스전압(RTO)의 기울기를 조절하기 위한 테스트모드의 경우와, 제2 센스앰프바이어스전압(SB)의 기울기를 조절하기 위한 테스트모드의 경우로 나누어 설명하면 다음과 같다.
우선, 정상모드에서 제1 테스트신호(TM1) 및 제2 테스트신호(TM2)는 하이레벨이다. 따라서, 제1 구동부(30)의 노어게이트(NR30) 및 제2 구동부(32)의 노어게이트(NR31)는 로우레벨을 출력하여 NMOS 트랜지스터(N30, N31)를 턴오프시킨다. 즉, 테스트회로(3)에 포함된 제1 구동부(30) 및 제2 구동부(32)는 동작하지 않는다.
다음으로, 제1 센스앰프바이어스전압(RTO)의 기울기를 조절하기 위한 테스트모드의 경우 제1 테스트신호(TM1)는 로우레벨이고, 제2 테스트신호(TM2)는 하이레벨이다. 로우레벨의 제1 테스트신호(TM1)에 의해 제1 구동부(30)의 노어게이트(NR30)는 인버터와 같이 동작하므로, NMOS 트랜지스터(N30)는 제1 제어신 호(SAP1)를 버퍼링한 신호에 응답하여 동작한다. 한편, 하이레벨의 제2 테스트신호(TM2)는 제2 구동부(32)의 구동을 차단한다. 이와 같은 테스트모드에 의해 제1 센스앰프바이어스전압(RTO)을 구동하는 구동력은 증가되어 제1 센스앰프바이어스전압(RTO)의 기울기가 증가된다. 또한, NMOS 트랜지스터(N30)의 사이즈를 조절하거나 추가로 NMOS 트랜지스터들을 구비함으로써, 제1 센스앰프바이어스전압(RTO)의 기울기를 더욱 크게 조절할 수 있다. 따라서, 이와 같은 테스트모드를 사용하여 최적의 센싱속도와 센싱감도를 설정할 수 있는 제1 센스앰프바이어스전압(RTO)의 기울기를 찾을 수 있다.
다음으로, 제2 센스앰프바이어스전압(SB)의 기울기를 조절하기 위한 테스트모드의 경우 제1 테스트신호(TM1)는 하이레벨이고, 제2 테스트신호(TM2)는 로우레벨이다. 로우레벨의 제2 테스트신호(TM2)에 의해 제2 구동부(32)의 노어게이트(NR31)는 인버터와 같이 동작하므로, NMOS 트랜지스터(N31)는 제3 제어신호(SAN)를 버퍼링한 신호에 응답하여 동작한다. 한편, 하이레벨의 제1 테스트신호(TM1)는 제1 구동부(30)의 구동을 차단한다. 이와 같은 테스트모드에 의해 제2 센스앰프바이어스전압(SB)을 구동하는 구동력은 증가되어 제2 센스앰프바이어스전압(SB)의 기울기가 증가된다. 또한, NMOS 트랜지스터(N31)의 사이즈를 조절하거나 추가로 NMOS 트랜지스터들을 구비함으로써, 제2 센스앰프바이어스전압(SB)의 기울기를 더욱 크게 조절할 수 있다. 따라서, 이와 같은 테스트모드를 사용하여 최적의 센싱속도와 센싱감도를 설정할 수 있는 제2 센스앰프바이어스전압(SB)의 기울기를 찾을 수 있다.
이상을 정리하면 본 실시예의 반도체 메모리 장치는 제1 테스트모드신호(TM1) 및 제2 테스트모드신호(TM2)에 의해 제1 센스앰프바이어스전압(RTO) 및 제2 센스앰프바이어스전압(SB)의 기울기를 조절하여 최적의 센싱속도와 센싱감도를 설정할 수 있는 테스트모드를 제공한다.
도 1은 종래기술에 따른 센스앰프구동회로의 회로도이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 센스앰프구동회로 및 테스트회로의 회로도이다.
도 4는 도 2에 도시된 반도체 메모리 장치에 포함된 센스앰프래치의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
2: 센스앰프회로 20: 센스앰프구동회로
22: 센스앰프래치 3: 테스트회로
30: 제1 구동부 32: 제2 구동부

Claims (17)

  1. 제1 테스트신호 및 제1 제어신호에 응답하여 비트라인쌍을 래치하는 센스앰프래치에 공급되는 제1 센스앰프바이어스전압을 풀업구동하는 제1 구동부; 및
    제2 테스트신호 및 제2 제어신호에 응답하여 상기 센스앰프에 공급되는 제2 센스앰프바이어스전압을 풀다운구동하는 제2 구동부를 포함하는 테스트회로.
  2. 제 1 항에 있어서, 상기 제1 구동부는
    상기 제1 테스트신호에 응답하여 상기 제1 제어신호를 전달하는 전달소자; 및
    상기 전달소자의 출력신호를 입력받아 상기 제1 센스앰프바이어스전압을 외부전압으로 풀업구동하는 풀업소자를 포함하는 테스트회로.
  3. 제 2 항에 있어서, 상기 전달소자는 상기 제1 테스트신호와 상기 제1 제어신호의 반전신호를 입력받아 논리 연산을 수행하는 테스트회로.
  4. 제 1 항에 있어서, 상기 제2 구동부는
    상기 제2 테스트신호에 응답하여 상기 제2 제어신호를 전달하는 전달소자; 및
    상기 전달소자의 출력신호를 입력받아 상기 제2 센스앰프바이어스전압을 접지전압으로 풀다운구동하는 풀다운소자를 포함하는 테스트회로.
  5. 제 4 항에 있어서, 상기 전달소자는 상기 제2 테스트신호와 상기 제2 제어신호의 반전신호를 입력받아 논리 연산을 수행하는 테스트회로.
  6. 제1 내지 제3 제어신호를 입력받아, 상기 제1 제어신호의 반전신호 및 상기 제3 제어신호의 반전신호를 생성하고, 제1 및 제2 센스앰프바이어스전압을 구동하는 센스앰프 구동회로;
    제1 및 제2 테스트신호에 응답하여 상기 센스앰프 구동회로에서 입력된 상기 제1 제어신호의 반전신호 및 상기 제3 제어신호의 반전신호를 전달하여, 상기 제1 및 제2 센스앰프바이어스전압을 구동하는 테스트회로; 및
    상기 센스앰프 구동회로 및 상기 테스트회로에서 구동된 상기 제1 및 제2 센스앰프바이어스전압을 입력받아 비트라인쌍을 래치하는 센스앰프래치를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 테스트회로는
    상기 제1 테스트신호 및 상기 제1 제어신호의 반전신호에 응답하여, 상기 제1 센스앰프바이어스전압을 풀업구동하는 제1 구동부; 및
    상기 제2 테스트신호 및 상기 제3 제어신호의 반전신호에 응답하여, 상기 제2 센스앰프바이어스전압을 풀다운구동하는 제2 구동부를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제1 구동부는
    상기 제1 테스트신호에 응답하여 상기 제1 제어신호의 반전신호를 버퍼링하여 전달하는 전달소자; 및
    상기 전달소자의 출력신호를 입력받아 상기 제1 센스앰프바이어스전압을 외부전압으로 풀업구동하는 풀업소자를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 전달소자는 상기 제1 테스트신호와 상기 제1 제어신호의 반전신호를 입력받아 논리 연산을 수행하는 반도체 메모리 장치.
  10. 제 7 항에 있어서, 상기 제2 구동부는
    상기 제2 테스트신호에 응답하여 상기 제3 제어신호의 반전신호를 버퍼링하여 전달하는 전달소자; 및
    상기 전달소자의 출력신호를 입력받아 상기 제2 센스앰프바이어스전압을 접지전압으로 풀다운구동하는 풀다운소자를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 전달소자는 상기 제2 테스트신호와 상기 제3 제어신호의 반전신호를 입력받아 논리 연산을 수행하는 반도체 메모리 장치.
  12. 제1 내지 제3 제어신호를 입력받아, 상기 제1 제어신호의 반전신호 및 상기 제3 제어신호의 반전신호를 생성하고, 비트라인쌍을 래치하는 센스앰프회로; 및
    제1 및 제2 테스트신호에 응답하여 상기 센스앰프회로에서 입력된 상기 제1 제어신호의 반전신호 및 상기 제3 제어신호의 반전신호를 전달하여, 제1 및 제2 센스앰프바이어스전압을 구동하는 테스트회로를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 테스트회로는
    상기 제1 테스트신호 및 상기 제1 제어신호의 반전신호에 응답하여, 상기 제1 센스앰프바이어스전압을 풀업구동하는 제1 구동부; 및
    상기 제2 테스트신호 및 상기 제3 제어신호의 반전신호에 응답하여, 상기 제2 센스앰프바이어스전압을 풀다운구동하는 제2 구동부를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 제1 구동부는
    상기 제1 테스트신호에 응답하여 상기 제1 제어신호의 반전신호를 버퍼링하여 전달하는 전달소자; 및
    상기 전달소자의 출력신호를 입력받아 상기 제1 센스앰프바이어스전압을 외부전압으로 풀업구동하는 풀업소자를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 전달소자는 상기 제1 테스트신호와 상기 제1 제어신호의 반전신호를 입력받아 논리 연산을 수행하는 반도체 메모리 장치.
  16. 제 13 항에 있어서, 상기 제2 구동부는
    상기 제2 테스트신호에 응답하여 상기 제3 제어신호의 반전신호를 버퍼링하여 전달하는 전달소자; 및
    상기 전달소자의 출력신호를 입력받아 상기 제2 센스앰프바이어스전압을 접지전압으로 풀다운구동하는 풀다운소자를 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 전달소자는 상기 제2 테스트신호와 상기 제3 제어신호의 반전신호를 입력받아 논리 연산을 수행하는 반도체 메모리 장치.
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