KR100948026B1 - 내부전압 방전회로 - Google Patents

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Abstract

본 발명은 센스앰프 오버드라이빙 종료 후 소정 구간 인에이블되는 방전제어신호를 생성하는 제어신호 생성부; 및 상기 방전제어신호에 응답하여 내부전압의 방전 동작을 중단하는 내부전압 방전부를 포함하는 내부전압 방전회로를 제공한다.
센스앰프 오버드라이빙, 내부전압 방전

Description

내부전압 방전회로{Internal Voltage Discharge Circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 센스앰프 오버드라이빙 동작 시 높은 외부전압(VDD) 레벨에서 코어전압(VCORE)이 지나치게 방전되는 것을 방지함으로써, 낮은 코어전압(VCORE) 레벨에 따라 발생하는 페일(Fail)을 방지할 수 있도록 한 내부전압 방전회로에 관한 것이다.
컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체 메모리 장치는 점차로 저가격화, 소형화 및 대용량화되어 가고 있으며, 아울러 에너지 효율에 대한 요구 또한 커지고 있어 불필요한 전류의 소모를 억제하는 방향으로 반도체 장치에 대한 기술개발이 이루어지고 있다.
일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 어레이는 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.
먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로우)로 변하면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호를 받아들이고, 이 때에 받아들인 로우 어드레스 신호들을 디코딩하여 셀 어레이의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다.
이 때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 되면, 센스 앰프의 동작시점을 알리는 센스앰프 인에이블 신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다. 그리고, 센스앰프 구동회로에 의해 센스 앰프 바이어스 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 천이되어 센스앰프를 구동시키게 된다. 상기 센스앰프가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트 라인쌍(BL,/BL)이 큰 전위차로 천이되고, 그 이후에 컬럼 어드레스에 의하여 선택된 컬럼 디코더는 비트 라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴-온시킴으로써 비트라인쌍(BL,/BL)에 전달되어 있던 데이터를 데이터 버스 라인(DB,/DB)으로 전달하여 소자 외부로 출력하게 된다.
즉, 이러한 동작에서 비트라인쌍(BL,/BL)은 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드시에는 1/2Vcc로 프리차지되어 있다가 소자가 동작되면 셀의 데이터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다. 그리고, 이 상태에서 센스 앰프가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라 인쌍(BL,/BL)의 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 변하게 된다. 이렇게 증폭된 비트 라인의 데이터가 컬럼 디코더 출력신호(yi)에 의해 데이터 버스라인(DB,/DB)으로 전달되게 되는 것이다.
그런데, 상기에서 센스앰프가 코어전압인 내부전압(VCORE)을 인가받아 그 동작을 개시하는 시점에서는 갑자기 많은 전류가 소요됨으로 인하여, 내부전압(VCORE)이 급격하게 하강하는 현상이 발생하게 된다. 따라서, 이러한 문제점을 해결하기 위하여 센스앰프가 동작을 시작하는 시점에 외부전압단과 내부전압단을 단락시켜 상기 내부전압단으로 외부전압을 공급하는 방법이 널리 적용되어 왔는데, 이를 센스앰프 오버드라이빙이라 하며 이를 수행하는 회로 구성을 센스앰프 오버드라이빙 회로라고 말한다.
센스앰프 오버드라이빙 회로는 도 1에 도시된 바와 같이, 제1 전원(CSP)과 제2 전원(CSN)이 공급되는 비트라인 센스앰프 래치(1)를 제어하기 위해 제1 제어신호(SAP1)가 인가되어 제1 전원(CSP)을 외부전압(VDD)에 단락시키는 NMOS 트랜지스터(N3)와 제2 제어신호(SAP2)가 인가되어 제1 전원(CSN)을 코어전압(VCORE)에 단락시키는 NMOS 트랜지스터(N4) 및 제3 제어신호(SAN)이 인가되어 제2 전원(CSN)을 접지전압(VSS)에 단락시키는 NMOS 트랜지스터(N5)로 구성된다.
이와 같이 구성된 센스앰프 오버드라이빙 회로는 도 2에 도시된 바와 같이, (A)구간에서 워드라인이 인에이블되어 메모리 셀에 저장된 데이터가 비트라인(BL)에 흘러들어가면 차지쉐어링(charge sharing)에 의해 비트라인(BL)과 반전비트라인(BLB)간의 전위차는 △V 만큼이 된다.
다음으로, (B) 구간에서 제1 제어신호(SAP1)는 하이레벨이 되어 제1 전원(CSP)은 외부전압(VDD)에 단락되고, 제2 전원(CSN)은 접지전압(VSS)에 단락되어비트라인(BL)과 반전비트라인(BLB)을 각각 외부전압(VDD)과 접지전압(VSS)으로 구동한다. 즉, 센스앰프 오버드라이빙이 진행된다.
다음으로, (C) 구간에서 제1 제어신호(SAP1)는 로우레벨로 천이되고, 제2 제어신호(SAP2)가 하이레벨로 천이되어 제1 전원(CSP)은 코어전압(VCORE)에 단락된다. 이에 따라 비트라인(BL)과 반전비트라인(BLB)은 각각 코어전압(VCORE)과 접지전압(VSS)으로 구동된다.
그런데, 센스앰프 오버드라이빙이 진행되면 코어전압(VCORE)이 외부전압(VDD)에 따라 레벨이 상승하는 현상이 발생하므로, 도 3에 도시된 내부전압 방전회로를 이용하여 상승된 코어전압(VCORE)의 레벨을 감소시키고 있다.
이와 같이 구성된 내부전압 방전회로의 동작을 도 4를 참고하여 설명하면 다음과 같다.
도시된 바와 같이, 센스앰프 오버드라이빙이 개시되면 하이레벨로 천이하는 오버드라이빙 신호(OVPLD)에 의해 NMOS 트랜지스터(N5)가 턴온되어, 내부전압 방전회로는 기준전압(VREF)과 코어전압(VCORE)의 절반만큼의 레벨을 갖는 분배전압(HFVCORE)을 비교하여 방전제어신호(NET1)를 생성하는 동작을 수행한다. 여기서, 오버드라이빙 신호(OVPLD)는 제1 제어신호(SAP1)가 로우레벨로 천이하고 제2 제어신호(SAP2)가 하이레벨로 천이할 때 하이레벨로 천이되는 신호이다.
분배전압(HFVCORE)의 레벨이 기준전압(VREF)의 레벨보다 낮은 경우 방전제어신호(NET1)는 하이레벨로 풀업구동되어 NMOS 트랜지스터(N10)를 턴온시킨다. 따라서, 코어전압(VCORE)은 턴온된 NMOS 트랜지스터(N10)를 통해 방전된다.
종래의 코어전압(VCORE) 방전회로에서 생성되는 제어신호(NET1)는 높은 외부전압(VDD) 레벨에서 지나치게 높은 레벨로 형성된다. 따라서, 제어신호(NET1)가 인가되는 NMOS 트랜지스터(N10)를 통해 방출되는 전하량이 증가하여 코어전압(VCORE)의 레벨이 1.4(V) 이하로 낮아지는 현상(X)이 발생한다. 이와 같이 코어전압(VCORE)의 레벨이 지나치게 낮아져 적정한 레벨(1.4(V))을 이하가 되면 코어전압(VCORE)을 이용하여 수행되는 동작에서 페일(Fail)이 발생한다.
따라서, 센스앰프 오버드라이빙 동작 시 높은 외부전압(VDD) 레벨에서 코어전압(VCORE)이 지나치게 방전되는 것을 방지함으로써, 낮은 코어전압(VCORE) 레벨에 따라 발생하는 페일(Fail)을 방지할 수 있도록 한 내부전압 방전회로를 개시한다.
이를 위해 본 발명은 센스앰프 오버드라이빙 종료 후 소정 구간 인에이블되는 방전제어신호를 생성하는 제어신호 생성부; 및 상기 방전제어신호에 응답하여 내부전압의 방전 동작을 중단하는 내부전압 방전부를 포함하는 내부전압 방전회로를 제공한다.
본 발명에서, 상기 제어신호 생성부는 센스앰프 오버드라이빙 종료 후 인에이블되는 제1 제어신호를 소정 구간 지연시키는 지연부; 상기 지연부의 출력신호 및 상기 센스앰프 오버드라이빙을 위해 인에이블되는 제2 제어신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및 상기 제1 논리소자의 출력신호를 버퍼링하여 상기 방전제어신호를 생성하는 버퍼를 포함한다.
본 발명에서, 상기 버퍼는 상기 센스앰프의 동작 구간동안 인에이블되는 제3 제어신호 및 상기 제1 논리소자의 출력신호를 입력받아 논리연산을 수행하는 제2 논리소자; 및 상기 제2 논리소자의 출력신호를 반전시켜 출력하는 인버터를 포함한다.
본 발명에서, 상기 제1 논리소자는 부정논리합 연산을 수행하고, 상기 제2 논리소자는 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 내부전압방전부는 상기 내부전압을 전압분배하여 분배전압을 생성하는 전압분배부; 상기 분배전압과 기준전압을 비교하여 방전신호를 생성하는 비교부; 상기 방전신호에 응답하여 상기 내부전압을 풀다운 구동하는 방전부; 및 상기 방전제어신호에 응답하여 상기 방전신호를 풀다운 구동하는 방전제어부를 포함한다.
본 발명에서, 상기 전압분배부에서 생성되는 분배신호는 내부전압의 1/2 레벨로 생성되는 것이 바람직하다.
본 발명에서, 상기 비교부는 상기 분배전압이 상기 기준전압 보다 낮은 레벨인 경우 인에이블되는 상기 방전신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 방전부는 상기 내부전압 출력단과 접지단 사이에 연결되어, 상기 방전신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 방전제어부는 접지단과 상기 방전신호 출력단 사이에 연결되어 상기 방전제어신호에 응답하여 턴온되는 NMOS 트랜지스터인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 5는 본 발명의 일 실시예에 따른 내부전압 방전회로의 구성을 도시한 블럭도이고, 도 6은 도 5에 도시된 내부전압 방전회로에 포함된 제어신호 생성부의 회로도이며, 도 7은 도 5에 도시된 내부전압 방전회로에 포함된 코어전압 방전부의 회로도이다.
도 5에 도시된 바와 같이, 본 실시예에 따른 내부전압 방전회로는 본 발명은 제1 제어신호(SAP1), 제2 제어신호(SAP2) 및 제3 제어신호(SAN)를 입력받아 센스앰프 오버드라이빙 종료 후 소정 구간 인에이블되는 방전제어신호(SAP3)를 생성하는 제어신호 생성부(10) 및 오버드라이빙 신호(OVPLD) 및 기준전압(VREF)을 입력받아 코어전압(VCORE)을 방전시키는 동작을 수행하되, 방전제어신호(SAP3)에 응답하여 코어전압(VCORE)의 방전 동작을 중단하는 코어전압(VCORE) 방전부(20)로 구성된다.
도 6을 참고하면 제어신호 생성부(10)는 제2 제어신호(SAP2)를 소정구간 지연시키는 지연부(100)와, 제1 제어신호(SAP1)와 지연부(100)의 출력신호를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR10)와, 제3 제어신호(SAN)와 노어게이트(NR10)의 출력신호를 입력받아 방전제어신호(SAP3)를 생성하는 낸드게이트(ND10) 및 인버터(IV10)로 구성된 논리부(102)로 구성된다. 여기서, 제1 제어신 호(SAP1)는 센스앰프 오버드라이빙 시 하이레벨로 인에이블되는 신호이고, 제2 제어신호(SAP2)는 센스앰프 오버드라이빙이 종료될 때 로우레벨에서 하이레벨로 인에이블되는 신호이다. 또한, 제3 제어신호(SAN)는 제1 제어신호(SAP1) 및 제2 제어신호(SAP2)가 인에이블되는 구간, 즉, 센스앰프가 구동되는 구간동안 하이레벨을 유지하는 신호이다.
도 7을 참고하면 코어전압(VCORE) 방전부(20)는 코어전압(VCORE)을 전압분배하여 분배전압(HFVCORE)을 생성하는 전압분배부(200)와, 분배전압(HFVCORE)과 기준전압(VREF)을 비교하여 방전신호(NET1)를 생성하는 비교부(202)와, 방전신호(NET1)에 응답하여 코어전압(VCORE)을 풀다운 구동하는 방전부(204) 및 방전제어신호(SAP3)에 응답하여 방전신호(NET1)를 풀다운 구동하는 방전제어부(206)로 구성된다.
좀 더 구체적으로, 전압분배부(200)는 저항소자로 동작하는 NMOS 트랜지스터(N20, N21)로 구성된다. 비교부(202)는 하이레벨의 오버드라이빙 신호(OVPLD)에 응답하여 턴온되는 NMOS 트랜지스터(N24)와, 로우레벨의 오버드라이빙 신호(OVPLD)에 응답하여 턴온되는 NMOS 트랜지스터(N28)와, 기준전압(VREF)을 입력받는 NMOS 트랜지스터(N22)와, 분배전압(HFVCORE)을 입력받는 NMOS 트랜지스터(N23)와, 전류미러를 형성한 PMOS 트랜지스터(P20-P23) 및 NMOS 트랜지스터(N25-N27)로 구성된다.
또한, 방전부(204)는 코어전압(VCORE)을 방전시키기 위한 NMOS 트랜지스터(N29)로 구성된다. 방전제어부(206)는 방전신호(NET1) 출력단과 접지단(VSS) 사이에 연결되어 방전제어신호(SAP3)에 응답하여 방전신호(NET1)를 풀다운 구동하는 NMOS 트랜지스터(N30)로 구성된다.
이와 같이 구성된 내부전압 방전회로의 동작을 설명하면 다음과 같다.
우선, 제어신호 생성부(10)는 센스앰프 오버드라이빙 시 하이레벨로 인에이블되는 제1 제어신호(SAP1)와 센스앰프 오버드라이빙이 종료될 때 로우레벨에서 하이레벨로 인에이블되는 제2 제어신호(SAP2) 및 센스앰프가 구동되는 구간동안 하이레벨을 유지하는 제3 제어신호(SAN)를 입력받아 센스앰프 오버드라이빙 종료 후 소정 구간 인에이블되는 방전제어신호(SAP3)를 생성한다.
보다 구체적으로, 도 8을 참고하면 제어신호 생성부(10)에 포함된 지연부(100)는 제2 제어신호(SAP2)를 d구간만큼 지연시켜 지연제어신호(SAP2d)를 생성한다. 노어게이트(NR10)는 제1 제어신호(SAP1)와 제2 제어신호(SAP2)를 입력받아 부정논리합 연산을 수행하므로 제1 제어신호(SAP1) 및 제2 제어신호(SAP2)가 모두 로우레벨인 d 구간 동안 하이레벨이 되는 출력신호를 생성한다. 이때, 제3 제어신호(SAN)는 하이레벨을 유지하므로 낸드게이트(ND10)은 인버터와 같이 동작하므로, 논리부(102)는 입력신호를 버퍼링하여 출력하는 버퍼로 동작한다. 따라서, 논리부(102)를 통해 출력되는 방전제어신호(SAP3)는 지연부(100)의 지연구간인 d구간 동안 하이레벨로 인에이블되는 신호가 된다. 즉, 방전제어신호(SAP3)는 센스앰프 오버드라이빙이 종료된 후 d구간 동안 하이레벨을 유지하는 신호이다.
다음으로, 코어전압(VCORE) 방전부(20)는 오버드라이빙 신호(OVPLD) 및 기준전압(VREF)을 입력받아 코어전압(VCORE)을 방전시키는 동작을 수행한다. 좀 더 구체적으로, 센스앰프 오버드라이빙이 개시되면 하이레벨로 천이하는 오버드라이빙 신호(OVPLD)에 의해 NMOS 트랜지스터(N24)가 턴온되어 비교부(202)의 동작이 개시된다. 즉, 기준전압(VREF)과 코어전압(VCORE)의 절반만큼의 레벨을 갖는 분배전압(HFVCORE)을 비교하여 방전제어신호(NET1)를 생성하는 데, 분배전압(HFVCORE)의 레벨이 기준전압(VREF)의 레벨보다 낮은 경우 방전제어신호(NET1)는 하이레벨로 풀업구동되어 방전부(204)의 NMOS 트랜지스터(N29)를 턴온시킨다. 따라서, 코어전압(VCORE)은 방전부(204)의 턴온된 NMOS 트랜지스터(N29)를 통해 방전된다.
다만, 이때 방전제어신호(NET1)는 높은 외부전압(VDD) 레벨에서 지나치게 높은 레벨로 형성되어 NMOS 트랜지스터(N29)를 통해 방출되는 전하량을 증가시키고, 이에 따라 코어전압(VCORE)의 레벨이 지나치게 낮아져 페일(Fail)이 발생한다.
따라서, 본 실시예의 내부전압 방전회로는 방전제어부(206)를 구비하여 높은 외부전압(VDD) 레벨에서 코어전압(VCORE)이 방전부(204)를 통해 지나치게 방전되는 동작을 중단한다. 즉, 방전제어부(206)는 센스앰프 오버드라이빙이 종료된 후 d구간 동안 하이레벨을 유지하는 방전제어신호(NET1)에 의해 턴온되는 NMOS 트랜지스터(N30)에 의해 방전제어신호(NET1)를 로우레벨로 풀다운 구동한다. 따라서, 센스앰프 오버드라이빙 구간 동안 하이레벨로 구동되던 방전제어신호(NET1)가 방전제어부(206)에 의해 오버드라이빙이 종료된 후 d구간 동안 로우레벨로 풀다운 구동되므로 방전부(204)의 NMOS 트랜지스터(N29)는 턴오프된다. 따라서, 코어전압(VCORE)이 방전부(204)를 통해 방전되는 동작은 중단된다.
이와 같이, 본 실시예의 내부전압 방전회로는 센스앰프 오버드라이빙 동작 이 종료된 후 외부전압(VDD)이 높은 레벨인 상태에서, 지나치게 높은 레벨로 생성되는 방전제어신호(NET1)를 풀다운 구동시키는 방전제어부(206)를 구비하여, 높은 레벨의 방전제어신호(NET1)에 의해 코어전압(VCORE)이 지나치게 방전되는 현상이 발생되는 것을 방지하고 있다. 따라서, 코어전압(VCORE)이 적정한 레벨 이하로 떨어져 발생되는 페일(Fail)을 방지할 수 있다.
도 1은 종래기술에 따른 센스앰프 오버드라이빙 회로의 회로도이다.
도 2는 도 1에 도시된 센스앰프 오버드라이빙 회로의 동작을 설명하기 위한 파형도이다.
도 3은 종래기술에 따른 내부전압 방전회로의 회로도이다.
도 4는 도 3에 도시된 내부전압 방전회로의 동작을 설명하기 위한 파형도이다.
도 5는 본 발명의 일 실시예에 따른 내부전압 방전회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 내부전압 방전회로에 포함된 제어신호 생성부의 회로도이다.
도 7은 도 5에 도시된 내부전압 방전회로에 포함된 코어전압 방전부의 회로도이다.
도 8은 도 6에 도시된 제어신호 생성부에서 생성되는 제어신호의 파형을 보여주는 파형도이다.

Claims (9)

  1. 센스앰프 오버드라이빙 종료 후 소정 구간 인에이블되는 방전제어신호를 생성하는 제어신호 생성부; 및
    상기 방전제어신호에 응답하여 내부전압의 방전 동작을 중단하는 내부전압 방전부를 포함하는 내부전압 방전회로.
  2. 제 1 항에 있어서, 상기 제어신호 생성부는
    센스앰프 오버드라이빙 종료 후 인에이블되는 제1 제어신호를 소정 구간 지연시키는 지연부;
    상기 지연부의 출력신호 및 상기 센스앰프 오버드라이빙을 위해 인에이블되는 제2 제어신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및
    상기 제1 논리소자의 출력신호를 버퍼링하여 상기 방전제어신호를 생성하는 버퍼를 포함하는 내부전압 방전회로.
  3. 제 2 항에 있어서, 상기 버퍼는 상기 센스앰프의 동작 구간동안 인에이블되는 제3 제어신호 및 상기 제1 논리소자의 출력신호를 입력받아 논리연산을 수행하는 제2 논리소자; 및
    상기 제2 논리소자의 출력신호를 반전시켜 출력하는 인버터를 포함하는 내부전압 방전회로.
  4. 제 3 항에 있어서, 상기 제1 논리소자는 부정논리합 연산을 수행하고, 상기 제2 논리소자는 부정논리곱 연산을 수행하는 내부전압 방전회로.
  5. 제 1 항에 있어서, 상기 내부전압방전부는
    상기 내부전압을 전압분배하여 분배전압을 생성하는 전압분배부;
    상기 분배전압과 기준전압을 비교하여 방전신호를 생성하는 비교부;
    상기 방전신호에 응답하여 상기 내부전압을 풀다운 구동하는 방전부; 및
    상기 방전제어신호에 응답하여 상기 방전신호를 풀다운 구동하는 방전제어부를 포함하는 내부전압 방전회로.
  6. 제 5 항에 있어서, 상기 전압분배부에서 생성되는 분배신호는 내부전압의 1/2 레벨로 생성되는 내부전압 방전회로.
  7. 제 5 항에 있어서, 상기 비교부는 상기 분배전압이 상기 기준전압 보다 낮은 레벨인 경우 인에이블되는 상기 방전신호를 생성하는 내부전압 방전회로.
  8. 제 5 항에 있어서, 상기 방전부는 상기 내부전압 출력단과 접지단 사이에 연결되어, 상기 방전신호에 응답하여 턴온되는 NMOS 트랜지스터인 내부전압 방전회로.
  9. 제 5 항에 있어서, 상기 방전제어부는 접지단과 상기 방전신호 출력단 사이에 연결되어 상기 방전제어신호에 응답하여 턴온되는 NMOS 트랜지스터인 내부전압 방전회로.
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