KR100865549B1 - 센스앰프 오버드라이빙 제어회로 - Google Patents

센스앰프 오버드라이빙 제어회로 Download PDF

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Abstract

본 발명은 전원전압 레벨을 감지하여 검출신호를 생성하는 레벨검출부; 및 상기 검출신호에 응답하여 센스앰프를 구동하기 위한 센스앰프 바이어스 전위을 생성하는 센스앰프부를 포함하되, 상기 센스앰프 바이어스 전위는 상기 전원전압 레벨이 제1 기준전압 이상이고 제2 기준전압 이하인 경우 소정 구간동안 상기 전원전압으로 구동된 후 상기 소정 구간 경과 후 내부전압으로 구동되는 센스앰프 오버드라이빙 제어회로를 제공한다.
센스앰프 오버드라이빙 제어회로

Description

센스앰프 오버드라이빙 제어회로{Sense Amplifier Overdriving Control Circuit}
도 1은 본 발명에 의한 일실시예에 따른 센스앰프 오버드라이빙 제어회로의 구성을 도시한 블럭도이다.
도 2는 도1에 포함된 센스앰프 제어부의 회로도이다.
도 3은 도1에 포함된 센스앰프 구동부의 회로도이다.
도 4는 도1에 포함된 센스앰프 어래이의 회로도이다.
도 5는 종래기술에 따른 센스앰프 오버드라이빙 제어회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 포함된 센스앰프 제어부의 회로도이다.
본 발명은 센스앰프 오버드라이빙 제어회로에 관한 것으로, 더욱 구체적으로는 외부전압(VDD) 레벨에 따라 서로 다른 레벨로 생성되는 센스앰프 바이어스 전위 에 의해 오버드라이빙을 실시함으로써, tRCD(RAS to CAS Delay) 특성을 개선함과 동시에 전류소모를 감소시킬 수 있도록 한 오버드라이빙 제어회로에 관한 것이다.
컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체 메모리 장치는 점차로 저가격화, 소형화 및 대용량화되어 가고 있으며, 아울러 에너지 효율에 대한 요구 또한 커지고 있어 불필요한 전류의 소모를 억제하는 방향으로 반도체 장치에 대한 기술개발이 이루어지고 있다.
일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 어레이는 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.
먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 인에이블(로우레벨)되면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호를 받아들이고, 이때에 받아들인 로우 어드레스 신호들을 디코딩하여 셀 어레이의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다.
이때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 되면, 센스앰프의 동작시점을 알리는 센스앰프 인에이블 신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다. 그리고, 센스앰프 구동회로에 의해 센스앰프 바이어스 전위(RTO, SB)는 각각 코어전위(Vcore)와 접지전위(Vss)로 천이되 어 센스앰프를 구동시키게 된다.
그런데, 센스앰프가 코어전압인 코어전압(VCORE)을 인가받아 그 동작을 개시하는 시점에서는 갑자기 많은 전류가 소요됨으로 인하여, 코어전압(VCORE)이 급격하게 하강하는 현상이 발생하게 된다. 따라서, 이러한 문제점을 해결하기 위하여 센스앰프가 동작을 시작하는 시점에 센스앰프 바이어스 전위(RTO)를 소정구간 동안 외부전압(VDD)으로 천이시켜 센스앰프를 구동하는 방법이 널리 적용되어 왔는데, 이를 센스앰프 오버드라이빙이라 하며 이를 수행하는 회로 구성을 센스앰프 오버드라이빙 제어회로라고 말한다.
도5는 종래기술에 따른 오버드라이빙 제어회로의 구성을 도시한 블럭도이다. 도시된 바와 같이, 종래의 오버드라이빙 제어회로는 센스앰프 인에이블 신호(SAEN)를 입력받아 제1 내지 제3 제어신호(SAP1B, SAP2B, SAN)를 생성하는 센스앰프 제어부(50)와 제1 내지 제3 제어신호(SAP1B, SAP2B, SAN)를 입력받아 센스앰프 어레이에 포함된 비트라인(54)에 공급되는 제1 및 제2 센스앰프 바이어스 전위(RTO, SB)를 생성하는 센스앰프 구동부(52)를 포함한다.
도6을 참고하여 센스앰프 제어부(50)의 동작을 살펴보면 다음과 같다. 즉, 워드라인(WL)이 인에이블되어 센스앰프 인에이블 신호(SAEN)가 하이레벨로 인에이블되면 지연부(62)에 설정된 지연구간동안 제1 제어신호(SAP1B)는 로우레벨로 인에이블되고, 제2 제어신호(SAP1B)는 하이레벨로 디스에이블 상태를 유지한다. 상기 지연구간이 경과된 후에는 제1 제어신호(SAP1B)는 하이레벨로 천이하여 디스에이블되고, 제2 제어신호(SAP1B)는 로우레벨로 천이하여 인에이블된다.
이와 같이 생성된 제1 제어신호(SAP1B) 및 제2 제어신호(SAP1B)를 입력받아 센스앰프 구동부(52)에서 생성된 제1 센스앰프 바이어스 전위(RTO)는 제1 제어신호(SAP1B)에 의해 상기 지연구간동안 외부전압(VDD)으로 구동되고, 상기 지연구간이 경과된 후에는 코어전압(VCORE)으로 구동되어 센스앰프 어레이에 포함된 비트라인(54)에 공급된다.
그런데, 소정 구간동안 제1 센스앰프 바이어스 전위(RTO)를 외부전압(VDD)으로 구동하는 오버 드라이빙 방법은 외부전압(VDD) 레벨이 충분히 높아 코어전압(VCORE) 레벨이 급격한 하강이 발생되지 않는 경우에는 필요가 없다. 따라서, 제1 센스앰프 바이어스 전위(RTO)를 외부전압(VDD)으로 구동하는데 불필요하게 전류를 소모시키는 문제가 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 외부전압(VDD) 레벨이 기설정된 제1 기준전압 레벨보다 큰 경우에는 코어전압(VCORE)만으로 센스앰프 바이어스 전위(RTO)를 구동시켜, 불필요한 전류소모를 막을 수 있는 센스앰프 오버드라이빙 제어회로를 제공하는 데 있다.
또한, 외부전압(VDD) 레벨이 기설정된 제2 기준전압 레벨보다 작은 경우에는 외부전압(VDD)만으로 센스앰프 바이어스 전위(RTO)을 구동시켜, tRCD 특성을 개선할 수 있는 센스앰프 오버드라이빙 제어회로를 제공하는 데 본 발명의 또 다른 목적이 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 전원전압 레벨을 감지하여 검출신호를 생성하는 레벨검출부; 및 상기 검출신호에 응답하여 센스앰프를 구동하기 위한 센스앰프 바이어스 전위을 생성하는 센스앰프부를 포함하되, 상기 센스앰프 바이어스 전위는 상기 전원전압 레벨이 제1 기준전압 이상이고 제2 기준전압 이하인 경우 소정 구간동안 상기 전원전압으로 구동된 후 상기 소정 구간 경과 후 내부전압으로 구동되는 센스앰프 오버드라이빙 제어회로를 제공한다.
본 발명에서, 상기 센스앰프부는 상기 검출신호 및 센스앰프 인에이블 신호를 입력받아 제어신호를 생성하는 센스앰프 제어부; 및 상기 제어신호를 입력받아 센스앰프를 구동하기 위한 센스앰프 바이어스 전위을 생성하는 센스앰프 구동부를 포함한다.
본 발명에서, 상기 센스앰프 제어부는 상기 전원전압 레벨이 제1 기준전압보다 작은 경우 상기 센스앰프 바이어스 전위를 전원전압으로 구동하기 위한 제1 제어신호를 생성하는 제1 센스앰프 제어부; 및 상기 전원전압 레벨이 제2 기준전압보다 큰 경우 상기 센스앰프 바이어스 전위를 내부전압으로 구동하기 위한 제2 제어신호를 생성하는 제2 센스앰프 제어부를 포함한다.
본 발명에서, 상기 레벨검출부는 상기 전원전압 레벨이 제1 기준전압보다 작은 경우 인에이블되는 제1 검출신호를 생성하는 제1 레벨검출부; 및 상기 전원전압 레벨이 제2 기준전압보다 큰 경우 인에이블되는 제2 검출신호를 생성하는 제2 레벨검출부를 포함한다.
삭제
본 발명에서, 상기 센스앰프 제어부는 상기 센스앰프 인에이블 신호를 소정 구간 지연시키는 지연부; 상기 지연부의 출력 신호와 상기 제1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 풀업부; 상기 지연부의 출력 신호와 상기 제1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운부; 및 상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 전원전압으로 구동하기 위한 제1 제어신호를 생성하는 논리부를 포함한다.
본 발명에서, 상기 풀업부는 내부전압단과 제2 노드 사이에 연결되고, 상기 제1 검출신호에 응답하여 상기 제2 노드를 풀업구동하는 제1 풀업소자; 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 제2 검출신호에 응답하여 상기 제1 노드를 풀업구동하는 제2 풀업소자; 및 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 지연부의 출력신호에 응답하여 상기 제1 노드를 풀업구동하는 제3 풀업소자를 포함한다.
본 발명에서, 상기 제1 내지 제3 풀업소자는 PMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 풀다운부는 상기 제1 노드와 접지단 사이에 연결되고, 상기 제1 검출신호에 응답하여 상기 제1 노드를 풀다운구동하는 제1 풀다운소자; 상 기 접지단과 제2 노드 사이에 연결되고, 상기 제2 검출신호에 응답하여 상기 제2 노드를 풀다운구동하는 제2 풀다운소자; 및 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 지연부의 출력신호에 응답하여 상기 제1 노드를 풀다운구동하는 제3 풀다운소자를 포함한다.
본 발명에서, 상기 제1 내지 제3 풀다운소자는 NMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 논리부는 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 센스앰프 제어부는 상기 센스앰프 인에이블 신호를 소정 구간 지연시키는 지연부; 상기 지연부의 출력신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 풀업부; 상기 지연부의 출력신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운부; 및 상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 내부전압으로 구동하기 위한 제2 제어신호를 생성하는 논리부를 포함한다.
본 발명에서, 상기 센스앰프 제어부는 상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 제1 풀업부와, 상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운부와, 상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 전원전압으로 구동하기 위한 제1 제 어신호를 생성하는 제1 논리부를 포함하는 제1 센스앰프 제어부; 및 상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 제2 풀업부와, 상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제2 풀다운부와, 상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 내부전압으로 구동하기 위한 제2 제어신호를 생성하는 제2 논리부를 포함하는 제2 센스앰프 제어부를 포함한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명에 의한 일실시예에 따른 센스앰프 오버드라이빙 제어회로의 구성을 도시한 블럭도이다.
도시된 바와 같이, 본 실시예의 센스앰프 오버드라이빙 제어회로는 외부전압(VDD) 레벨을 감지하여 제1 및 제2 검출신호(HIGH DETECT, LOW DETECT)를 생성하는 레벨검출부(10)와, 센스앰프 인에이블 신호(SAEN)와 제1 및 제2 검출신호(HIGH DETECT, LOW DETECT)를 입력받아 제1 내지 제3 제어신호(SAP1B, SAP2B, SAN)를 생성하는 센스앰프 제어부(12)와, 제1 내지 제3 제어신호(SAP1B, SAP2B, SAN)를 입력 받아 센스앰프 어레이에 포함된 비트라인(16)에 공급되는 제1 및 제2 센스앰프 바이어스 전위(RTO, SB)를 생성하는 센스앰프 구동부(14)로 구성된다.
레벨검출부(10)는 일반적인 레벨 검출회로로 구현할 수 있다.
센스앰프 제어부(12)는 도2에 도시된 바와 같이, 센스앰프 인에이블 신호(SAEN)를 버퍼링하여 제3 제어신호(SAN)를 생성하는 인버터(IV20, IV21)로 구성된 버퍼(20)와, 센스앰프 인에이블 신호(SAEN)를 소정 구간 지연시키는 지연부(22)와, 제1 풀업부(240) 및 제1 풀다운부(242)와, 버퍼(20)의 출력신호와 노드(A)로부터의 신호를 논리곱 연산하여 제1 제어신호(SAP1B)를 생성하는 제1 센스앰프 제어부(24)와, 제2 풀업부(260) 및 제2 풀다운부(262)와, 센스앰프 인에이블 신호(SAEN)와 노드(D)로부터의 신호를 논리곱 연산하여 제2 제어신호(SAP2B)를 생성하는 제2 센스앰프 제어부(26)로 구성된다
제1 풀업부(240)는 페리전압단(VPERI)과 노드(B) 사이에 연결되고 제1 검출신호(HIGH DETECT)에 응답하여 노드(B)를 풀업구동하는 PMOS 트랜지스터(P20)와, 노드(B)와 노드(A) 사이에 연결되고 제2 검출신호(LOW DETECT)의 반전신호에 응답하여 노드(A)를 풀업구동하는 PMOS 트랜지스터(P22), 및 노드(B)와 노드(A) 사이에 연결되고 지연부(22)의 출력신호에 응답하여 노드(A)를 풀업구동하는 PMOS 트랜지스터(P21)로 구성된다.
제1 풀다운부(242)는 노드(A)와 접지단(VSS) 사이에 연결되고 제1 검출신호(HIGH DETECT)에 응답하여 노드(A)를 풀다운구동하는 NMOS 트랜지스터(N22)와, 접지단(VSS)과 노드(C) 사이에 연결되고, 제2 검출신호(LOW DETECT)의 반전신호에 응답하여 노드(C)를 풀다운구동하는 NMOS 트랜지스터(N21), 및 노드(A)와 노드(C) 사이에 연결되고 지연부(22)의 출력신호에 응답하여 노드(A)를 풀다운구동하는 NMOS 트랜지스터(N20)로 구성된다.
제2 풀업부(260)는 페리전압단(VPERI)과 노드(E) 사이에 연결되고 제2 검출신호(LOW DETECT)에 응답하여 노드(E)를 풀업구동하는 PMOS 트랜지스터(P23)와, 노드(D)와 노드(E) 사이에 연결되고 상기 제1 검출신호(HIGH DETECT)의 반전신호에 응답하여 노드(D)를 풀업구동하는 PMOS 트랜지스터(P25), 및 노드(D)와 노드(E) 사이에 연결되고 지연부(22)의 출력신호의 반전신호에 응답하여 노드(D)를 풀업구동하는 PMOS 트랜지스터(P24)로 구성된다.
제2 풀다운부(262)는 노드(D)와 접지단(VSS) 사이에 연결되고 제2 검출신호(LOW DETECT)에 응답하여 노드(D)를 풀다운구동하는 NMOS 트랜지스터(N25)와, 접지단(VSS)과 노드(F) 사이에 연결되고 제1 검출신호(HIGH DETECT)의 반전신호에 응답하여 노드(F)를 풀다운구동하는 NMOS 트랜지스터(N24), 및 접지단(VSS)과 노드(F) 사이에 연결되고 지연부(22)의 출력신호의 반전신호에 응답하여 노드(A)를 풀다운구동하는 NMOS 트랜지스터(N23)로 구성된다.
도3에 도시된 바와 같이, 센스앰프 제어부(12)는 비트라인 균등화 신호(BLEQ)에 응답하여 제1 및 제2 센스앰프 바이어스 전위(RTO, SB)를 프리차지 전압(VBLP)로 프리차지하는 PMOS 트랜지스터(P30~31)로 구성된 프리차지부(30)와, 제1 및 제2 제어신호(SAP1B, SAP2B)에 응답하여 제1 센스앰프 바이어스 전위(RTO)를 외부전압(VDD) 또는 코어전압(VCORE)으로 풀업구동하는 PMOS 트랜지스터(P33~34)로 구성된 풀업구동부(32), 및 제3 제어신호(SAN)에 응답하여 제1 센스앰프 바이어스 전위(RTO)를 접지전압(VSS)으로 풀다운구동하는 NMOS 트랜지스터(N30)로 구성된 풀다운구동부(34)로 구성된다.
도4에 도시된 바와 같이, 센스앰프 구동부(14)는 비트라인쌍(BL, BLB)에 제1 및 제2 센스앰프 바이어스 전위(RTO, SB)를 공급하여 비트라인쌍(BL, BLB)의 전위를 증폭(develop)하는 NMOS 트랜지스터(N40, N42) 및 PMOS 트랜지스터(P40, P42)를 구비한다.
이와 같이 구성된 본 실시예의 동작을 도 1 내지 도 4를 참조하여 구체적으로 설명한다.
도1을 참고하면 레벨검출부(10)는 외부전압(VDD) 레벨을 검출하여 제1 및 제2 검출신호(HIGH DETECT, LOW DETECT)를 생성한다. 제1 검출신호(HIGH DETECT)는 외부전압(VDD) 레벨이 기설정된 기준전압(약 2.0(V)로 설정하는 것이 바람직하다.)보다 큰 경우 하이레벨로 인에이블되고, 제2 검출신호(LOW DETECT)는 외부전압(VDD) 레벨이 기설정된 기준전압(약 1.6(V)로 설정하는 것이 바람직하다.)보다 작은 경우 하이레벨로 인에이블된다.
도2를 참고하면 센스앰프 제어부(12)는 메모리 소자가 액티브 모드(Active mode)에 진입할 때 인에이블되는 센스앰프 인에이블 신호(SAEN)와 제1 및 제2 검출신호(HIGH DETECT, LOW DETECT)를 입력받아, 제1 센스앰프 바이어스 전위(RTO)를 외부전압(VDD)으로 풀업구동하는 제1 제어신호(SAP1B)와 제1 센스앰프 바이어스 전위(RTO)를 코어전압(VCORE)으로 풀업구동하는 제2 제어신호(SAP2B) 및 제2 센스앰프 바이어스 전위(SB)를 접지전압(VSS)으로 풀다운구동하는 제3 제어신호(SAN)를 생성한다. 이하, 제1 내지 제3 제어신호(SAP1B, SAP2B, SAN)의 생성과정을 좀더 구체적으로 살펴본다.
우선, 외부전압(VDD) 레벨이 1.6(V)보다 작은 경우 제1 검출신호(HIGH DETECT)는 로우레벨이고, 제2 검출신호(LOW DETECT)는 하이레벨로 되어 PMOS 트랜지스터(P20, P22)를 턴온시키고 NMOS 트랜지스터(N20~22)를 턴오프시킨다. 따라서, 노드(A)는 하이레벨로 풀업구동되어 제1 제어신호(SAP1B)를 로우레벨로 인에이블시킨다. 한편, PMOS 트랜지스터(P23)는 턴오프되고, NMOS 트랜지스터(N25)는 턴온되므로 노드(D)는 로우레벨로 풀다운 구동되어 제2 제어신호(SAP2B)를 하이레벨로 디스에이블시킨다.
다음으로, 외부전압(VDD) 레벨이 2.0(V)보다 큰 경우 제1 검출신호(HIGH DETECT)는 로우레벨이고, 제2 검출신호(LOW DETECT)는 하이레벨로 되어 PMOS 트랜지스터(P23, P25)를 턴온시키고 NMOS 트랜지스터(N23~25)를 턴오프시킨다. 따라서, 노드(D)는 하이레벨로 풀업구동되어 제2 제어신호(SAP2B)를 로우레벨로 인에이블시킨다. 한편, PMOS 트랜지스터(P20)는 턴오프되고, NMOS 트랜지스터(N22)는 턴온되므로 노드(A)는 로우레벨로 풀다운 구동되어 제1 제어신호(SAP1B)를 하이레벨로 디스에이블시킨다.
다음으로, 외부전압(VDD) 레벨이 1.6(V) 이상이고 2.0(V)이하인 경우 제1 검 출신호(HIGH DETECT) 및 제2 검출신호(LOW DETECT)는 로우레벨로 되어 PMOS 트랜지스터(P20, P23) 및 NMOS 트랜지스터(N21, N24)를 턴온시킨다. 이때, 지연부(22)는 로우레벨의 센스앰프 인에이블 신호(SAEN)를 입력받아 로우레벨을 출력하므로, PMOS 트랜지스터(P21) 및 NMOS 트랜지스터(N23)가 턴온되어 노드(A)는 하이레벨로 풀업구동되고, 노드(D)는 로우레벨로 풀다운 구동된다. 이후, 센스앰프 인에이블 신호(SAEN)가 하이레벨로 천이하면 낸드게이트(ND20)는 로우레벨로 인에이블된 제1 제어신호(SAP1B)를 생성하고, 낸드게이트(ND22)는 하이레벨로 디스에이블된 제2 제어신호(SAP2B)를 생성한다. 지연부(22)는 센스앰프 인에이블 신호(SAEN)가 하이레벨로 천이한 후부터 기설정된 지연구간이 경과된 후에는 하이레벨의 출력신호를 출력하므로, PMOS 트랜지스터(P21)는 턴오프되고, NMOS 트랜지스터(N23)는 턴온되며, PMOS 트랜지스터(P24)는 턴온되고 NMOS 트랜지스터(N23)는 턴오프된다. 따라서, 노드(A)는 로우레벨로 풀다운 구동되어 제1 제어신호(SAP1B)를 하이레벨로 디스에이블시키고, 노드(D)는 하이레벨로 풀업구동되어 제2 제어신호(SAP2B)를 로우레벨로 인에이블시킨다.
한편, 외부전압(VDD) 레벨에 상관없이 제3 제어신호(SAN)는 센스앰프 인에이블 신호(SAEN)가 하이레벨로 천이함에 따라 하이레벨로 인에이블된다.
이상을 정리하면, 외부전압(VDD) 레벨이 1.6(V)보다 작은 경우 제1 제어신호(SAP1B)는 로우레벨로 인에이블되고, 제2 제어신호(SAP1B)는 하이레벨로 디스에이블된다. 그리고, 외부전압(VDD) 레벨이 2.0(V)보다 큰 경우에는 제1 제어신호(SAP1B)는 하이레벨로 디스에이블되고, 제2 제어신호(SAP1B)는 로우레벨로 인에 이블된다. 또한, 외부전압(VDD) 레벨이 1.6(V) 이상이고 2.0(V)이하인 경우에는 제1 제어신호(SAP1B)는 지연부(22)의 기설정된 지연구간동안 로우레벨로 인에이블된 후 하이레벨로 디스에이블되고, 제2 제어신호(SAP1B)는 상기 지연구간동안 하이레벨로 디스에이블된 후 로우레벨로 인에이블된다.
도3을 참고하면, 센스앰프 구동부(14)는 제1 내지 제3 제어신호(SAP1B, SAP2B, SAN)를 입력받아 센스앰프 어레이에 포함된 비트라인(16)에 공급되는 제1 및 제2 센스앰프 바이어스 전위(RTO, SB)를 생성한다.
프리차지 모드에서 로우레벨로 인에이블되는 비트라인 균등화 신호(BLEQ)에 의해 제1 및 제2 센스앰프 바이어스 전위(RTO, SB)는 프리차지 전압(VBLP)으로 프리차지된다.
이후, 액티브 모드에 진입하면 하이레벨로 인에이블된 센스앰프 인에이블 신호(SAEN)에 의해 생성된 제1 내지 제3 제어신호(SAP1B, SAP2B, SAN)에 따라 제1 및 제2 센스앰프 바이어스 전위(RTO, SB)가 구동된다. 제2 센스앰프 바이어스 전위(SB)는 하이레벨의 제3 제어신호(SAN)에 의해 로우레벨로 구동된다. 이하, 제1 센스앰프 바이어스 전위(RTO)의 구동과정을 외부전압(VDD) 레벨별로 구체적으로 살펴본다.
우선, 외부전압(VDD) 레벨이 1.6(V)보다 작은 경우 제1 제어신호(SAP1B)는 로우레벨로 인에이블되고, 제2 제어신호(SAP1B)는 하이레벨로 디스에이블되므로 PMOS 트랜지스터(P33)는 턴온되고 PMOS 트랜지스터(P34)는 턴오프되므로 제1 센스 앰프 바이어스 전위(RTO)는 외부전압(VDD)으로 구동된다.
다음으로, 외부전압(VDD) 레벨이 2.0(V)보다 큰 경우에는 제1 제어신호(SAP1B)는 하이레벨로 디스에이블되고, 제2 제어신호(SAP1B)는 로우레벨로 인에이블되므로 PMOS 트랜지스터(P33)는 턴오프되고 PMOS 트랜지스터(P34)는 턴온되므로 제1 센스앰프 바이어스 전위(RTO)는 코어전압(VCORE)으로 구동된다.
다음으로, 외부전압(VDD) 레벨이 1.6(V) 이상이고 2.0(V)이하인 경우에는 제1 제어신호(SAP1B)는 지연부(22)의 기설정된 지연구간동안 로우레벨로 인에이블된 후 하이레벨로 디스에이블되고, 제2 제어신호(SAP1B)는 상기 지연구간동안 하이레벨로 디스에이블된 후 로우레벨로 인에이블된다. 따라서, 지연부(22)의 기설정된 지연구간동안에는 PMOS 트랜지스터(P33)가 턴온되고 PMOS 트랜지스터(P34)는 턴오프되어 제1 센스앰프 바이어스 전위(RTO)를 외부전압(VDD)으로 구동시킨다. 한편, 상기 지연구간 경과 후에는 PMOS 트랜지스터(P33)는 턴오프되고 PMOS 트랜지스터(P34)는 턴온되어 제1 센스앰프 바이어스 전위(RTO)를 코어전압(VCORE)으로 구동시킨다.
이상을 정리하면, 본 실시예는 외부전압(VDD) 레벨이 1.6(V)보다 작은 경우 코어전압(VCORE)이 충분한 레벨이 되지 않으므로 제1 센스앰프 바이어스 전위(RTO)를 외부전압(VDD)으로 구동하여 tRCD 특성이 열화되는 것을 방지하고 있다. 또한, 외부전압(VDD) 레벨이 2.0(V)보다 큰 경우에는 코어전압(VCORE)이 충분한 레벨로 생성되므로 제1 센스앰프 바이어스 전위(RTO)를 코어전압(VCORE)으로 구동하여, 불필요한 전류소모를 방지하고 있다.
이와 같이 생성된 제1 센스앰프 바이어스 전위(RTO)와 제2 센스앰프 바이어스 전위(SB)는 센스앰프 어레이에 포함된 비트라인(16)에 공급되어 센스앰프를 구동시킨다.
이상 설명한 바와 같이, 본 발명에 따른 센스앰프 오버드라이빙 제어회로는 외부전압(VDD) 레벨이 기설정된 제1 기준전압 레벨보다 큰 경우에는 코어전압(VCORE)만으로 센스앰프 바이어스 전위(RTO)를 구동시켜, 불필요한 전류소모를 막을 수 있는 효과가 있다.
또한, 외부전압(VDD) 레벨이 기설정된 제2 기준전압 레벨보다 작은 경우에는 외부전압(VDD)만으로 센스앰프 바이어스 전위(RTO)을 구동시켜, tRCD 특성을 개선할 수 있는 효과도 있다.

Claims (18)

  1. 전원전압 레벨을 감지하여 검출신호를 생성하는 레벨검출부; 및
    상기 검출신호에 응답하여 센스앰프를 구동하기 위한 센스앰프 바이어스 전위을 생성하는 센스앰프부를 포함하되, 상기 센스앰프 바이어스 전위는 상기 전원전압 레벨이 제1 기준전압 이상이고 제2 기준전압 이하인 경우 소정 구간동안 상기 전원전압으로 구동된 후 상기 소정 구간 경과 후 내부전압으로 구동되는 센스앰프 오버드라이빙 제어회로.
  2. 제1항에 있어서, 상기 센스앰프부는
    상기 검출신호 및 센스앰프 인에이블 신호를 입력받아 제어신호를 생성하는 센스앰프 제어부; 및
    상기 제어신호를 입력받아 상기 센스앰프 바이어스 전위을 생성하는 센스앰프 구동부를 포함하는 센스앰프 오버드라이빙 제어회로.
  3. 제2항에 있어서, 상기 센스앰프 제어부는
    상기 전원전압 레벨이 상기 제1 기준전압보다 작은 경우 상기 센스앰프 바이어스 전위를 상기 전원전압으로 구동하기 위한 제1 제어신호를 생성하는 제1 센스앰프 제어부; 및
    상기 전원전압 레벨이 상기 제2 기준전압보다 큰 경우 상기 센스앰프 바이어스 전위를 상기 내부전압으로 구동하기 위한 제2 제어신호를 생성하는 제2 센스앰프 제어부를 포함하는 센스앰프 오버드라이빙 제어회로.
  4. 삭제
  5. 제2 항에 있어서, 상기 레벨검출부는
    상기 전원전압 레벨이 제1 기준전압보다 작은 경우 인에이블되는 제1 검출신호를 생성하는 제1 레벨검출부; 및
    상기 전원전압 레벨이 제2 기준전압보다 큰 경우 인에이블되는 제2 검출신호를 생성하는 제2 레벨검출부를 포함하는 센스앰프 오버드라이빙 제어회로.
  6. 제5항에 있어서, 상기 센스앰프 제어부는
    상기 센스앰프 인에이블 신호를 소정 구간 지연시키는 지연부;
    상기 지연부의 출력 신호와 상기 제1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 풀업부;
    상기 지연부의 출력 신호와 상기 제1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운부; 및
    상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 전원전압으로 구동하기 위한 제1 제어신호를 생성하는 논리부를 포함하는 센스앰프 오버드라이빙 제어회로.
  7. 제6항에 있어서, 상기 풀업부는
    내부전압단과 제2 노드 사이에 연결되고, 상기 제1 검출신호에 응답하여 상기 제2 노드를 풀업구동하는 제1 풀업소자;
    상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 제2 검출신호에 응답하여 상기 제1 노드를 풀업구동하는 제2 풀업소자; 및
    상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 지연부의 출력신호에 응답하여 상기 제1 노드를 풀업구동하는 제3 풀업소자를 포함하는 센스앰프 오버드라이빙 제어회로.
  8. 제7항에 있어서, 상기 제1 내지 제3 풀업소자는 PMOS 트랜지스터인 센스앰프 오버드라이빙 제어회로.
  9. 제6항에 있어서, 상기 풀다운부는
    상기 제1 노드와 접지단 사이에 연결되고, 상기 제1 검출신호에 응답하여 상기 제1 노드를 풀다운구동하는 제1 풀다운소자;
    상기 접지단과 제2 노드 사이에 연결되고, 상기 제2 검출신호에 응답하여 상기 제2 노드를 풀다운구동하는 제2 풀다운소자; 및
    상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 지연부의 출력신호에 응답하여 상기 제1 노드를 풀다운구동하는 제3 풀다운소자를 포함하는 센스앰프 오버드라이빙 제어회로.
  10. 제9항에 있어서, 상기 제1 내지 제3 풀다운소자는 NMOS 트랜지스터인 센스앰프 오버드라이빙 제어회로.
  11. 제6항에 있어서, 상기 논리부는 부정논리곱 연산을 수행하는 센스앰프 오버드라이빙 제어회로.
  12. 제5항에 있어서, 상기 센스앰프 제어부는
    상기 센스앰프 인에이블 신호를 소정 구간 지연시키는 지연부;
    상기 지연부의 출력신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 풀업부;
    상기 지연부의 출력신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운부; 및
    상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 내부전압으로 구동하기 위한 제2 제어신호를 생성하는 논리부를 포함하는 센스앰프 오버드라이빙 제어회로.
  13. 제12항에 있어서, 상기 풀업부는
    내부전압단과 제2 노드 사이에 연결되고, 상기 제2 검출신호에 응답하여 상기 제2 노드를 풀업구동하는 제1 풀업소자;
    상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 제1 검출신호에 응답하여 상기 제1 노드를 풀업구동하는 제2 풀업소자; 및
    상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 지연부의 출력신호에 응답하여 상기 제1 노드를 풀업구동하는 제3 풀업소자를 포함하는 센스앰프 오버드라이빙 제어회로.
  14. 제13항에 있어서, 상기 제1 내지 제3 풀업소자는 PMOS 트랜지스터인 센스앰프 오버드라이빙 제어회로.
  15. 제12항에 있어서, 상기 풀다운부는
    상기 제1 노드와 접지단 사이에 연결되고, 상기 제2 검출신호에 응답하여 상기 제1 노드를 풀다운구동하는 제1 풀다운소자;
    상기 접지단과 제2 노드 사이에 연결되고, 상기 제1 검출신호에 응답하여 상기 제2 노드를 풀다운구동하는 제2 풀다운소자; 및
    상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 지연부의 출력신호에 응답하여 상기 제2 노드를 풀다운구동하는 제3 풀다운소자를 포함하는 센스앰프 오버드라이빙 제어회로.
  16. 제15항에 있어서, 상기 제1 내지 제3 풀다운소자는 NMOS 트랜지스터인 센스앰프 오버드라이빙 제어회로.
  17. 제12항에 있어서, 상기 논리부는 부정논리곱 연산을 수행하는 센스앰프 오버드라이빙 제어회로.
  18. 제5항에 있어서, 상기 센스앰프 제어부는
    상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 제1 풀업부와, 상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운부와, 상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 전원전압으로 구동하기 위한 제1 제어신호를 생성하는 제1 논리부를 포함하는 제1 센스앰프 제어부; 및
    상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 제2 풀업부와, 상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제2 풀다운부와, 상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 내부전압으로 구동하기 위한 제2 제어신호를 생성하는 제2 논리부를 포함하는 제2 센스앰프 제어부를 포함한는 센스앰프 오버드라이빙 제어회로.
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002354A (ko) * 1994-06-10 1996-01-26 김광호 반도체 메모리 장치의 비트라인 센싱회로 및 그 방법
KR20030050960A (ko) * 2001-12-20 2003-06-25 주식회사 하이닉스반도체 반도체메모리장치의 센스앰프제어회로 및 그 제어방법

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