KR100865549B1 - Sense Amplifier Overdriving Control Circuit - Google Patents

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Abstract

본 발명은 전원전압 레벨을 감지하여 검출신호를 생성하는 레벨검출부; 및 상기 검출신호에 응답하여 센스앰프를 구동하기 위한 센스앰프 바이어스 전위을 생성하는 센스앰프부를 포함하되, 상기 센스앰프 바이어스 전위는 상기 전원전압 레벨이 제1 기준전압 이상이고 제2 기준전압 이하인 경우 소정 구간동안 상기 전원전압으로 구동된 후 상기 소정 구간 경과 후 내부전압으로 구동되는 센스앰프 오버드라이빙 제어회로를 제공한다.The present invention includes a level detector for detecting a power supply voltage level to generate a detection signal; And a sense amplifier unit configured to generate a sense amplifier bias potential for driving the sense amplifier in response to the detection signal, wherein the sense amplifier bias potential is a predetermined section when the power supply voltage level is greater than or equal to the first reference voltage and less than or equal to the second reference voltage. And a sense amplifier overdriving control circuit which is driven by the power supply voltage and then driven by an internal voltage after the predetermined period has elapsed.

센스앰프 오버드라이빙 제어회로 Sense Amplifier Overdriving Control Circuit

Description

센스앰프 오버드라이빙 제어회로{Sense Amplifier Overdriving Control Circuit}Sense Amplifier Overdriving Control Circuit

도 1은 본 발명에 의한 일실시예에 따른 센스앰프 오버드라이빙 제어회로의 구성을 도시한 블럭도이다.1 is a block diagram illustrating a configuration of a sense amplifier overdriving control circuit according to an embodiment of the present invention.

도 2는 도1에 포함된 센스앰프 제어부의 회로도이다.FIG. 2 is a circuit diagram of the sense amplifier controller included in FIG. 1.

도 3은 도1에 포함된 센스앰프 구동부의 회로도이다.3 is a circuit diagram of a sense amplifier driver included in FIG. 1.

도 4는 도1에 포함된 센스앰프 어래이의 회로도이다.4 is a circuit diagram of a sense amplifier array included in FIG. 1.

도 5는 종래기술에 따른 센스앰프 오버드라이빙 제어회로의 구성을 도시한 블럭도이다.5 is a block diagram showing the configuration of a sense amplifier overdriving control circuit according to the prior art.

도 6은 도 5에 포함된 센스앰프 제어부의 회로도이다.FIG. 6 is a circuit diagram of the sense amplifier controller included in FIG. 5.

본 발명은 센스앰프 오버드라이빙 제어회로에 관한 것으로, 더욱 구체적으로는 외부전압(VDD) 레벨에 따라 서로 다른 레벨로 생성되는 센스앰프 바이어스 전위 에 의해 오버드라이빙을 실시함으로써, tRCD(RAS to CAS Delay) 특성을 개선함과 동시에 전류소모를 감소시킬 수 있도록 한 오버드라이빙 제어회로에 관한 것이다.The present invention relates to a sense amplifier overdriving control circuit, and more specifically, by overdriving by sense amplifier bias potential generated at different levels according to an external voltage (VDD) level, tRCD (RAS to CAS Delay) The present invention relates to an overdriving control circuit capable of improving current characteristics and reducing current consumption.

컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체 메모리 장치는 점차로 저가격화, 소형화 및 대용량화되어 가고 있으며, 아울러 에너지 효율에 대한 요구 또한 커지고 있어 불필요한 전류의 소모를 억제하는 방향으로 반도체 장치에 대한 기술개발이 이루어지고 있다.With the advancement of technology in computer systems and electronic communication fields, semiconductor memory devices used for storing information are becoming increasingly lower in cost, smaller in size, and larger in capacity, and the demand for energy efficiency is also increasing. In the direction of the development of technology for semiconductor devices is being made.

일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 어레이는 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다. In general, a cell array that stores data of a DRAM device has a structure in which many cells each consisting of one NMOS transistor and a capacitor are connected to word lines and bit lines connected in a mesh shape.

일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.The operation of a typical DRAM device will be briefly described.

먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 인에이블(로우레벨)되면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호를 받아들이고, 이때에 받아들인 로우 어드레스 신호들을 디코딩하여 셀 어레이의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다. First, the ras (/ RAS) signal, which is the main signal for operating the DRAM device, is enabled (low level) and receives an address signal input to a row address buffer, and then decodes the received row address signals. A row decoding operation of selecting one of word lines of the cell array is performed.

이때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 되면, 센스앰프의 동작시점을 알리는 센스앰프 인에이블 신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다. 그리고, 센스앰프 구동회로에 의해 센스앰프 바이어스 전위(RTO, SB)는 각각 코어전위(Vcore)와 접지전위(Vss)로 천이되 어 센스앰프를 구동시키게 된다. At this time, when the data of cells connected to the selected word line is loaded on the bit line pair BL // BL consisting of the bit line and the complementary bit line, the sense amplifier enable signal indicating the operation time of the sense amplifier is enabled. The sense amplifier driving circuit of the cell block selected by the row address is driven. The sense amplifier bias potentials RTO and SB are transferred to the core potential Vcore and the ground potential Vss by the sense amplifier driving circuit to drive the sense amplifier.

그런데, 센스앰프가 코어전압인 코어전압(VCORE)을 인가받아 그 동작을 개시하는 시점에서는 갑자기 많은 전류가 소요됨으로 인하여, 코어전압(VCORE)이 급격하게 하강하는 현상이 발생하게 된다. 따라서, 이러한 문제점을 해결하기 위하여 센스앰프가 동작을 시작하는 시점에 센스앰프 바이어스 전위(RTO)를 소정구간 동안 외부전압(VDD)으로 천이시켜 센스앰프를 구동하는 방법이 널리 적용되어 왔는데, 이를 센스앰프 오버드라이빙이라 하며 이를 수행하는 회로 구성을 센스앰프 오버드라이빙 제어회로라고 말한다. However, when the sense amplifier receives the core voltage VCORE, which is the core voltage, and starts its operation, a large amount of current is suddenly consumed, resulting in a sudden drop in the core voltage VCORE. Therefore, in order to solve this problem, a method of driving the sense amplifier by shifting the sense amplifier bias potential RTO to the external voltage VDD for a predetermined period at the time when the sense amplifier starts operation has been widely applied. The circuit configuration that accomplishes this is called the amplifier overdriving control circuit.

도5는 종래기술에 따른 오버드라이빙 제어회로의 구성을 도시한 블럭도이다. 도시된 바와 같이, 종래의 오버드라이빙 제어회로는 센스앰프 인에이블 신호(SAEN)를 입력받아 제1 내지 제3 제어신호(SAP1B, SAP2B, SAN)를 생성하는 센스앰프 제어부(50)와 제1 내지 제3 제어신호(SAP1B, SAP2B, SAN)를 입력받아 센스앰프 어레이에 포함된 비트라인(54)에 공급되는 제1 및 제2 센스앰프 바이어스 전위(RTO, SB)를 생성하는 센스앰프 구동부(52)를 포함한다. 5 is a block diagram showing the configuration of an overdriving control circuit according to the prior art. As shown, the conventional overdriving control circuit receives the sense amplifier enable signal SAEN and generates the first to third control signals SAP1B, SAP2B, and SAN, and the first to third control signals 50. The sense amplifier driver 52 that receives the third control signals SAP1B, SAP2B, and SAN and generates first and second sense amplifier bias potentials RTO and SB supplied to the bit lines 54 included in the sense amplifier array. ).

도6을 참고하여 센스앰프 제어부(50)의 동작을 살펴보면 다음과 같다. 즉, 워드라인(WL)이 인에이블되어 센스앰프 인에이블 신호(SAEN)가 하이레벨로 인에이블되면 지연부(62)에 설정된 지연구간동안 제1 제어신호(SAP1B)는 로우레벨로 인에이블되고, 제2 제어신호(SAP1B)는 하이레벨로 디스에이블 상태를 유지한다. 상기 지연구간이 경과된 후에는 제1 제어신호(SAP1B)는 하이레벨로 천이하여 디스에이블되고, 제2 제어신호(SAP1B)는 로우레벨로 천이하여 인에이블된다.Referring to FIG. 6, the operation of the sense amplifier controller 50 is as follows. That is, when the word line WL is enabled and the sense amplifier enable signal SAEN is enabled at the high level, the first control signal SAP1B is enabled at the low level during the delay period set in the delay unit 62. The second control signal SAP1B maintains the disabled state at a high level. After the delay period has elapsed, the first control signal SAP1B transitions to a high level and is disabled, and the second control signal SAP1B transitions to a low level and is enabled.

이와 같이 생성된 제1 제어신호(SAP1B) 및 제2 제어신호(SAP1B)를 입력받아 센스앰프 구동부(52)에서 생성된 제1 센스앰프 바이어스 전위(RTO)는 제1 제어신호(SAP1B)에 의해 상기 지연구간동안 외부전압(VDD)으로 구동되고, 상기 지연구간이 경과된 후에는 코어전압(VCORE)으로 구동되어 센스앰프 어레이에 포함된 비트라인(54)에 공급된다.The first sense amplifier bias potential RTO generated by the sense amplifier driver 52 by receiving the first control signal SAP1B and the second control signal SAP1B generated as described above is generated by the first control signal SAP1B. The voltage is driven by the external voltage VDD during the delay period, and is driven by the core voltage VCORE after the delay period has elapsed, and is supplied to the bit line 54 included in the sense amplifier array.

그런데, 소정 구간동안 제1 센스앰프 바이어스 전위(RTO)를 외부전압(VDD)으로 구동하는 오버 드라이빙 방법은 외부전압(VDD) 레벨이 충분히 높아 코어전압(VCORE) 레벨이 급격한 하강이 발생되지 않는 경우에는 필요가 없다. 따라서, 제1 센스앰프 바이어스 전위(RTO)를 외부전압(VDD)으로 구동하는데 불필요하게 전류를 소모시키는 문제가 있었다.However, in the overdriving method of driving the first sense amplifier bias potential RTO to the external voltage VDD during a predetermined period, when the external voltage VDD level is sufficiently high and the core voltage VCORE level does not suddenly drop. There is no need. Therefore, there is a problem in that the current is unnecessarily consumed to drive the first sense amplifier bias potential RTO to the external voltage VDD.

따라서, 본 발명이 이루고자 하는 기술적 과제는 외부전압(VDD) 레벨이 기설정된 제1 기준전압 레벨보다 큰 경우에는 코어전압(VCORE)만으로 센스앰프 바이어스 전위(RTO)를 구동시켜, 불필요한 전류소모를 막을 수 있는 센스앰프 오버드라이빙 제어회로를 제공하는 데 있다.Accordingly, the technical problem to be achieved by the present invention is to drive the sense amplifier bias potential RTO using only the core voltage VCORE when the external voltage VDD level is greater than the first reference voltage level, thereby preventing unnecessary current consumption. To provide a sense amplifier overdriving control circuit that can be.

또한, 외부전압(VDD) 레벨이 기설정된 제2 기준전압 레벨보다 작은 경우에는 외부전압(VDD)만으로 센스앰프 바이어스 전위(RTO)을 구동시켜, tRCD 특성을 개선할 수 있는 센스앰프 오버드라이빙 제어회로를 제공하는 데 본 발명의 또 다른 목적이 있다.In addition, when the external voltage VDD level is smaller than the preset second reference voltage level, the sense amplifier overdriving control circuit may drive the sense amplifier bias potential RTO using only the external voltage VDD to improve the tRCD characteristic. Another object of the present invention to provide a.

상기 기술적 과제를 달성하기 위하여, 본 발명은 전원전압 레벨을 감지하여 검출신호를 생성하는 레벨검출부; 및 상기 검출신호에 응답하여 센스앰프를 구동하기 위한 센스앰프 바이어스 전위을 생성하는 센스앰프부를 포함하되, 상기 센스앰프 바이어스 전위는 상기 전원전압 레벨이 제1 기준전압 이상이고 제2 기준전압 이하인 경우 소정 구간동안 상기 전원전압으로 구동된 후 상기 소정 구간 경과 후 내부전압으로 구동되는 센스앰프 오버드라이빙 제어회로를 제공한다.In order to achieve the above technical problem, the present invention provides a level detection unit for detecting a power supply voltage level to generate a detection signal; And a sense amplifier unit configured to generate a sense amplifier bias potential for driving the sense amplifier in response to the detection signal, wherein the sense amplifier bias potential is a predetermined section when the power supply voltage level is greater than or equal to the first reference voltage and less than or equal to the second reference voltage. And a sense amplifier overdriving control circuit which is driven by the power supply voltage and then driven by an internal voltage after the predetermined period has elapsed.

본 발명에서, 상기 센스앰프부는 상기 검출신호 및 센스앰프 인에이블 신호를 입력받아 제어신호를 생성하는 센스앰프 제어부; 및 상기 제어신호를 입력받아 센스앰프를 구동하기 위한 센스앰프 바이어스 전위을 생성하는 센스앰프 구동부를 포함한다.The sense amplifier unit may include: a sense amplifier controller configured to receive the detection signal and the sense amplifier enable signal and generate a control signal; And a sense amplifier driver configured to receive the control signal and generate a sense amplifier bias potential for driving the sense amplifier.

본 발명에서, 상기 센스앰프 제어부는 상기 전원전압 레벨이 제1 기준전압보다 작은 경우 상기 센스앰프 바이어스 전위를 전원전압으로 구동하기 위한 제1 제어신호를 생성하는 제1 센스앰프 제어부; 및 상기 전원전압 레벨이 제2 기준전압보다 큰 경우 상기 센스앰프 바이어스 전위를 내부전압으로 구동하기 위한 제2 제어신호를 생성하는 제2 센스앰프 제어부를 포함한다.The sense amplifier controller may include: a first sense amplifier controller configured to generate a first control signal for driving the sense amplifier bias potential to a power supply voltage when the power supply voltage level is less than a first reference voltage; And a second sense amplifier controller configured to generate a second control signal for driving the sense amplifier bias potential to an internal voltage when the power supply voltage level is greater than a second reference voltage.

본 발명에서, 상기 레벨검출부는 상기 전원전압 레벨이 제1 기준전압보다 작은 경우 인에이블되는 제1 검출신호를 생성하는 제1 레벨검출부; 및 상기 전원전압 레벨이 제2 기준전압보다 큰 경우 인에이블되는 제2 검출신호를 생성하는 제2 레벨검출부를 포함한다.In an embodiment, the level detector includes: a first level detector configured to generate a first detection signal enabled when the power supply voltage level is lower than a first reference voltage; And a second level detector configured to generate a second detection signal enabled when the power supply voltage level is greater than a second reference voltage.

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본 발명에서, 상기 센스앰프 제어부는 상기 센스앰프 인에이블 신호를 소정 구간 지연시키는 지연부; 상기 지연부의 출력 신호와 상기 제1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 풀업부; 상기 지연부의 출력 신호와 상기 제1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운부; 및 상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 전원전압으로 구동하기 위한 제1 제어신호를 생성하는 논리부를 포함한다.In the present invention, the sense amplifier control unit includes a delay unit for delaying the sense amplifier enable signal a predetermined interval; A pull-up unit configured to pull-up a first node in response to an output signal of the delay unit and the first and second detection signals; A pull-down unit configured to pull-down the first node in response to an output signal of the delay unit and the first and second detection signals; And a logic unit configured to receive the sense amplifier enable signal and the signal from the first node and perform a logic operation to generate a first control signal for driving the sense amplifier bias potential to a power supply voltage.

본 발명에서, 상기 풀업부는 내부전압단과 제2 노드 사이에 연결되고, 상기 제1 검출신호에 응답하여 상기 제2 노드를 풀업구동하는 제1 풀업소자; 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 제2 검출신호에 응답하여 상기 제1 노드를 풀업구동하는 제2 풀업소자; 및 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 지연부의 출력신호에 응답하여 상기 제1 노드를 풀업구동하는 제3 풀업소자를 포함한다.In the present invention, the pull-up unit is connected between an internal voltage terminal and a second node, the pull-up element for driving the second node in response to the first detection signal; A second pull-up element connected between the second node and the first node and configured to pull up the first node in response to the second detection signal; And a third pull-up element connected between the second node and the first node and configured to pull up the first node in response to an output signal of the delay unit.

본 발명에서, 상기 제1 내지 제3 풀업소자는 PMOS 트랜지스터인 것이 바람직하다.In the present invention, the first to the third pull-up device is preferably a PMOS transistor.

본 발명에서, 상기 풀다운부는 상기 제1 노드와 접지단 사이에 연결되고, 상기 제1 검출신호에 응답하여 상기 제1 노드를 풀다운구동하는 제1 풀다운소자; 상 기 접지단과 제2 노드 사이에 연결되고, 상기 제2 검출신호에 응답하여 상기 제2 노드를 풀다운구동하는 제2 풀다운소자; 및 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 지연부의 출력신호에 응답하여 상기 제1 노드를 풀다운구동하는 제3 풀다운소자를 포함한다.In the present invention, the pull-down unit is connected between the first node and the ground terminal, the pull-down element for driving the first node in response to the first detection signal; A second pull-down element connected between the ground terminal and the second node and configured to pull down the second node in response to the second detection signal; And a third pull-down device connected between the second node and the first node and configured to pull down the first node in response to an output signal of the delay unit.

본 발명에서, 상기 제1 내지 제3 풀다운소자는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, it is preferable that the first to third pull-down devices are NMOS transistors.

본 발명에서, 상기 논리부는 부정논리곱 연산을 수행하는 것이 바람직하다.In the present invention, the logic unit preferably performs a negative logical operation.

본 발명에서, 상기 센스앰프 제어부는 상기 센스앰프 인에이블 신호를 소정 구간 지연시키는 지연부; 상기 지연부의 출력신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 풀업부; 상기 지연부의 출력신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운부; 및 상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 내부전압으로 구동하기 위한 제2 제어신호를 생성하는 논리부를 포함한다.In the present invention, the sense amplifier control unit includes a delay unit for delaying the sense amplifier enable signal a predetermined interval; A pull-up unit configured to pull-up a first node in response to a signal delaying an output signal of the delay unit by a predetermined interval and the first and second detection signals; A pull-down unit configured to pull-down the first node in response to a signal delaying an output signal of the delay unit by a predetermined interval and the first and second detection signals; And a logic unit configured to receive the sense amplifier enable signal and the signal from the first node and perform a logic operation to generate a second control signal for driving the sense amplifier bias potential to an internal voltage.

본 발명에서, 상기 센스앰프 제어부는 상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 제1 풀업부와, 상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운부와, 상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 전원전압으로 구동하기 위한 제1 제 어신호를 생성하는 제1 논리부를 포함하는 제1 센스앰프 제어부; 및 상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 제2 풀업부와, 상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제2 풀다운부와, 상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 내부전압으로 구동하기 위한 제2 제어신호를 생성하는 제2 논리부를 포함하는 제2 센스앰프 제어부를 포함한다.In an embodiment of the present disclosure, the sense amplifier controller may include a first pull-up unit configured to pull-up a first node in response to a signal for delaying the sense amplifier enable signal by a predetermined interval and the first and second detection signals; A first pull-down unit configured to pull-down the first node in response to a signal delayed by a predetermined signal and the first and second detection signals, a sense amplifier enable signal, and a signal from the first node; A first sense amplifier controller including a first logic unit configured to receive the logic operation and generate a first control signal for driving the sense amplifier bias potential to a power supply voltage; And a second pull-up unit configured to delay the sense amplifier enable signal by a predetermined interval, a second pull-up unit configured to pull up the first node in response to the first and second detection signals, and a signal by delaying the sense amplifier enable signal by a predetermined interval. And a second pull-down unit configured to pull-down the first node in response to the first and second detection signals, and logic operation by receiving the sense amplifier enable signal and a signal from the first node. And a second sense amplifier controller including a second logic unit configured to generate a second control signal for driving a potential to an internal voltage.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 1은 본 발명에 의한 일실시예에 따른 센스앰프 오버드라이빙 제어회로의 구성을 도시한 블럭도이다.1 is a block diagram illustrating a configuration of a sense amplifier overdriving control circuit according to an embodiment of the present invention.

도시된 바와 같이, 본 실시예의 센스앰프 오버드라이빙 제어회로는 외부전압(VDD) 레벨을 감지하여 제1 및 제2 검출신호(HIGH DETECT, LOW DETECT)를 생성하는 레벨검출부(10)와, 센스앰프 인에이블 신호(SAEN)와 제1 및 제2 검출신호(HIGH DETECT, LOW DETECT)를 입력받아 제1 내지 제3 제어신호(SAP1B, SAP2B, SAN)를 생성하는 센스앰프 제어부(12)와, 제1 내지 제3 제어신호(SAP1B, SAP2B, SAN)를 입력 받아 센스앰프 어레이에 포함된 비트라인(16)에 공급되는 제1 및 제2 센스앰프 바이어스 전위(RTO, SB)를 생성하는 센스앰프 구동부(14)로 구성된다.As shown, the sense amplifier overdriving control circuit of the present embodiment detects the level of the external voltage VDD and generates the first and second detection signals HIGH DETECT and LOW DETECT, and a sense amplifier. A sense amplifier controller 12 which receives the enable signal SAEN and the first and second detection signals HIGH DETECT and LOW DETECT and generates first to third control signals SAP1B, SAP2B, and SAN; Sense amplifier driver for receiving the first to third control signals (SAP1B, SAP2B, SAN) to generate the first and second sense amplifier bias potential (RTO, SB) supplied to the bit line 16 included in the sense amplifier array It consists of 14.

레벨검출부(10)는 일반적인 레벨 검출회로로 구현할 수 있다.The level detector 10 may be implemented as a general level detection circuit.

센스앰프 제어부(12)는 도2에 도시된 바와 같이, 센스앰프 인에이블 신호(SAEN)를 버퍼링하여 제3 제어신호(SAN)를 생성하는 인버터(IV20, IV21)로 구성된 버퍼(20)와, 센스앰프 인에이블 신호(SAEN)를 소정 구간 지연시키는 지연부(22)와, 제1 풀업부(240) 및 제1 풀다운부(242)와, 버퍼(20)의 출력신호와 노드(A)로부터의 신호를 논리곱 연산하여 제1 제어신호(SAP1B)를 생성하는 제1 센스앰프 제어부(24)와, 제2 풀업부(260) 및 제2 풀다운부(262)와, 센스앰프 인에이블 신호(SAEN)와 노드(D)로부터의 신호를 논리곱 연산하여 제2 제어신호(SAP2B)를 생성하는 제2 센스앰프 제어부(26)로 구성된다As illustrated in FIG. 2, the sense amplifier controller 12 includes a buffer 20 including inverters IV20 and IV21 that buffer the sense amplifier enable signal SAEN to generate a third control signal SAN. From the delay unit 22 for delaying the sense amplifier enable signal SAEN by a predetermined interval, the first pull-up unit 240 and the first pull-down unit 242, the output signal of the buffer 20 and the node A The first sense amplifier control unit 24, the second pull-up unit 260 and the second pull-down unit 262, and the sense amplifier enable signal And a second sense amplifier controller 26 for generating a second control signal SAP2B by performing a logical AND operation on the signal from SAEN and the node D.

제1 풀업부(240)는 페리전압단(VPERI)과 노드(B) 사이에 연결되고 제1 검출신호(HIGH DETECT)에 응답하여 노드(B)를 풀업구동하는 PMOS 트랜지스터(P20)와, 노드(B)와 노드(A) 사이에 연결되고 제2 검출신호(LOW DETECT)의 반전신호에 응답하여 노드(A)를 풀업구동하는 PMOS 트랜지스터(P22), 및 노드(B)와 노드(A) 사이에 연결되고 지연부(22)의 출력신호에 응답하여 노드(A)를 풀업구동하는 PMOS 트랜지스터(P21)로 구성된다.The first pull-up unit 240 is connected between the ferry voltage terminal VPERI and the node B, and pulls up and drives the node B in response to the first detection signal HIGH DETECT, and a node. PMOS transistor P22 connected between (B) and node A and driving pull-up of node A in response to an inverted signal of second detection signal LOW DETECT, and node B and node A. It is composed of a PMOS transistor (P21) connected between the pull-up drive node (A) in response to the output signal of the delay section (22).

제1 풀다운부(242)는 노드(A)와 접지단(VSS) 사이에 연결되고 제1 검출신호(HIGH DETECT)에 응답하여 노드(A)를 풀다운구동하는 NMOS 트랜지스터(N22)와, 접지단(VSS)과 노드(C) 사이에 연결되고, 제2 검출신호(LOW DETECT)의 반전신호에 응답하여 노드(C)를 풀다운구동하는 NMOS 트랜지스터(N21), 및 노드(A)와 노드(C) 사이에 연결되고 지연부(22)의 출력신호에 응답하여 노드(A)를 풀다운구동하는 NMOS 트랜지스터(N20)로 구성된다.The first pull-down unit 242 is connected between the node A and the ground terminal VSS and the NMOS transistor N22 that pulls down the node A in response to the first detection signal HIGH DETECT, and the ground terminal. An NMOS transistor N21 connected between the VSS and the node C and driving down the node C in response to an inverted signal of the second detection signal LOW DETECT, and the node A and the node C. The NMOS transistor N20 is connected between the nodes and pulls down the node A in response to the output signal of the delay unit 22.

제2 풀업부(260)는 페리전압단(VPERI)과 노드(E) 사이에 연결되고 제2 검출신호(LOW DETECT)에 응답하여 노드(E)를 풀업구동하는 PMOS 트랜지스터(P23)와, 노드(D)와 노드(E) 사이에 연결되고 상기 제1 검출신호(HIGH DETECT)의 반전신호에 응답하여 노드(D)를 풀업구동하는 PMOS 트랜지스터(P25), 및 노드(D)와 노드(E) 사이에 연결되고 지연부(22)의 출력신호의 반전신호에 응답하여 노드(D)를 풀업구동하는 PMOS 트랜지스터(P24)로 구성된다.The second pull-up unit 260 is connected between the ferry voltage terminal VPERI and the node E, and pulls up and drives the node E in response to the second detection signal LOW DETECT, and a node. PMOS transistor P25 connected between (D) and node (E) and pull-up driving node (D) in response to an inverted signal of the first detection signal (HIGH DETECT), and node (D) and node (E). And a PMOS transistor P24 that is connected between the terminals and pulls up the node D in response to an inverted signal of the output signal of the delay unit 22.

제2 풀다운부(262)는 노드(D)와 접지단(VSS) 사이에 연결되고 제2 검출신호(LOW DETECT)에 응답하여 노드(D)를 풀다운구동하는 NMOS 트랜지스터(N25)와, 접지단(VSS)과 노드(F) 사이에 연결되고 제1 검출신호(HIGH DETECT)의 반전신호에 응답하여 노드(F)를 풀다운구동하는 NMOS 트랜지스터(N24), 및 접지단(VSS)과 노드(F) 사이에 연결되고 지연부(22)의 출력신호의 반전신호에 응답하여 노드(A)를 풀다운구동하는 NMOS 트랜지스터(N23)로 구성된다.The second pull-down unit 262 is connected between the node D and the ground terminal VSS and the NMOS transistor N25 for driving down the node D in response to the second detection signal LOW DETECT, and the ground terminal. An NMOS transistor N24 connected between the VSS and the node F and driving down the node F in response to an inverted signal of the first detection signal HIGH DETECT, and a ground terminal VSS and a node F; The NMOS transistor N23 is coupled between the transistors and pulls down the node A in response to an inverted signal of the output signal of the delay unit 22.

도3에 도시된 바와 같이, 센스앰프 제어부(12)는 비트라인 균등화 신호(BLEQ)에 응답하여 제1 및 제2 센스앰프 바이어스 전위(RTO, SB)를 프리차지 전압(VBLP)로 프리차지하는 PMOS 트랜지스터(P30~31)로 구성된 프리차지부(30)와, 제1 및 제2 제어신호(SAP1B, SAP2B)에 응답하여 제1 센스앰프 바이어스 전위(RTO)를 외부전압(VDD) 또는 코어전압(VCORE)으로 풀업구동하는 PMOS 트랜지스터(P33~34)로 구성된 풀업구동부(32), 및 제3 제어신호(SAN)에 응답하여 제1 센스앰프 바이어스 전위(RTO)를 접지전압(VSS)으로 풀다운구동하는 NMOS 트랜지스터(N30)로 구성된 풀다운구동부(34)로 구성된다. As shown in FIG. 3, the sense amplifier controller 12 precharges the first and second sense amplifier bias potentials RTO and SB to the precharge voltage VBLP in response to the bit line equalization signal BLEQ. In response to the precharge unit 30 formed of the transistors P30 to 31 and the first and second control signals SAP1B and SAP2B, the first sense amplifier bias potential RTO is applied to an external voltage VDD or a core voltage. VCORE), a pull-up driver 32 including PMOS transistors P33 to 34 and a pull-down drive of the first sense amplifier bias potential RTO to ground voltage VSS in response to a third control signal SAN. It is composed of a pull-down driver 34 composed of NMOS transistor (N30).

도4에 도시된 바와 같이, 센스앰프 구동부(14)는 비트라인쌍(BL, BLB)에 제1 및 제2 센스앰프 바이어스 전위(RTO, SB)를 공급하여 비트라인쌍(BL, BLB)의 전위를 증폭(develop)하는 NMOS 트랜지스터(N40, N42) 및 PMOS 트랜지스터(P40, P42)를 구비한다.As shown in FIG. 4, the sense amplifier driver 14 supplies the first and second sense amplifier bias potentials RTO and SB to the bit line pairs BL and BLB to supply the bit line pairs BL and BLB. NMOS transistors N40 and N42 and PMOS transistors P40 and P42 that develop potentials are provided.

이와 같이 구성된 본 실시예의 동작을 도 1 내지 도 4를 참조하여 구체적으로 설명한다.The operation of this embodiment configured as described above will be described in detail with reference to FIGS. 1 to 4.

도1을 참고하면 레벨검출부(10)는 외부전압(VDD) 레벨을 검출하여 제1 및 제2 검출신호(HIGH DETECT, LOW DETECT)를 생성한다. 제1 검출신호(HIGH DETECT)는 외부전압(VDD) 레벨이 기설정된 기준전압(약 2.0(V)로 설정하는 것이 바람직하다.)보다 큰 경우 하이레벨로 인에이블되고, 제2 검출신호(LOW DETECT)는 외부전압(VDD) 레벨이 기설정된 기준전압(약 1.6(V)로 설정하는 것이 바람직하다.)보다 작은 경우 하이레벨로 인에이블된다.Referring to FIG. 1, the level detector 10 detects an external voltage level VDD to generate first and second detection signals HIGH DETECT and LOW DETECT. The first detection signal HIGH DETECT is enabled at a high level when the external voltage VDD level is higher than a predetermined reference voltage (preferably set to about 2.0 V). The second detection signal LOW is enabled. DETECT is enabled at a high level when the external voltage VDD level is smaller than a predetermined reference voltage (preferably set to about 1.6 (V)).

도2를 참고하면 센스앰프 제어부(12)는 메모리 소자가 액티브 모드(Active mode)에 진입할 때 인에이블되는 센스앰프 인에이블 신호(SAEN)와 제1 및 제2 검출신호(HIGH DETECT, LOW DETECT)를 입력받아, 제1 센스앰프 바이어스 전위(RTO)를 외부전압(VDD)으로 풀업구동하는 제1 제어신호(SAP1B)와 제1 센스앰프 바이어스 전위(RTO)를 코어전압(VCORE)으로 풀업구동하는 제2 제어신호(SAP2B) 및 제2 센스앰프 바이어스 전위(SB)를 접지전압(VSS)으로 풀다운구동하는 제3 제어신호(SAN)를 생성한다. 이하, 제1 내지 제3 제어신호(SAP1B, SAP2B, SAN)의 생성과정을 좀더 구체적으로 살펴본다.Referring to FIG. 2, the sense amplifier controller 12 may include the sense amplifier enable signal SAEN and the first and second detection signals HIGH DETECT and LOW DETECT enabled when the memory device enters an active mode. ), The first control signal SAP1B for pulling up the first sense amplifier bias potential RTO to the external voltage VDD and the first sense amplifier bias potential RTO to the core voltage VCORE. The third control signal SAN to pull down the second control signal SAP2B and the second sense amplifier bias potential SB to the ground voltage VSS is generated. Hereinafter, the generation process of the first to third control signals SAP1B, SAP2B, and SAN will be described in more detail.

우선, 외부전압(VDD) 레벨이 1.6(V)보다 작은 경우 제1 검출신호(HIGH DETECT)는 로우레벨이고, 제2 검출신호(LOW DETECT)는 하이레벨로 되어 PMOS 트랜지스터(P20, P22)를 턴온시키고 NMOS 트랜지스터(N20~22)를 턴오프시킨다. 따라서, 노드(A)는 하이레벨로 풀업구동되어 제1 제어신호(SAP1B)를 로우레벨로 인에이블시킨다. 한편, PMOS 트랜지스터(P23)는 턴오프되고, NMOS 트랜지스터(N25)는 턴온되므로 노드(D)는 로우레벨로 풀다운 구동되어 제2 제어신호(SAP2B)를 하이레벨로 디스에이블시킨다. First, when the external voltage VDD level is less than 1.6 (V), the first detection signal HIGH DETECT is at a low level, and the second detection signal LOW DETECT is at a high level so that the PMOS transistors P20 and P22 are turned on. Turn on and turn off the NMOS transistors N20 to 22. Accordingly, the node A is pulled up to a high level to enable the first control signal SAP1B to a low level. Meanwhile, since the PMOS transistor P23 is turned off and the NMOS transistor N25 is turned on, the node D is pulled down to the low level to disable the second control signal SAP2B to the high level.

다음으로, 외부전압(VDD) 레벨이 2.0(V)보다 큰 경우 제1 검출신호(HIGH DETECT)는 로우레벨이고, 제2 검출신호(LOW DETECT)는 하이레벨로 되어 PMOS 트랜지스터(P23, P25)를 턴온시키고 NMOS 트랜지스터(N23~25)를 턴오프시킨다. 따라서, 노드(D)는 하이레벨로 풀업구동되어 제2 제어신호(SAP2B)를 로우레벨로 인에이블시킨다. 한편, PMOS 트랜지스터(P20)는 턴오프되고, NMOS 트랜지스터(N22)는 턴온되므로 노드(A)는 로우레벨로 풀다운 구동되어 제1 제어신호(SAP1B)를 하이레벨로 디스에이블시킨다. Next, when the level of the external voltage VDD is greater than 2.0 (V), the first detection signal HIGH DETECT is at a low level, and the second detection signal LOW DETECT is at a high level so that the PMOS transistors P23 and P25 are at a high level. Turn on and turn off the NMOS transistors N23-25. Accordingly, the node D is pulled up to a high level to enable the second control signal SAP2B to a low level. Meanwhile, since the PMOS transistor P20 is turned off and the NMOS transistor N22 is turned on, the node A is pulled down to a low level to disable the first control signal SAP1B to a high level.

다음으로, 외부전압(VDD) 레벨이 1.6(V) 이상이고 2.0(V)이하인 경우 제1 검 출신호(HIGH DETECT) 및 제2 검출신호(LOW DETECT)는 로우레벨로 되어 PMOS 트랜지스터(P20, P23) 및 NMOS 트랜지스터(N21, N24)를 턴온시킨다. 이때, 지연부(22)는 로우레벨의 센스앰프 인에이블 신호(SAEN)를 입력받아 로우레벨을 출력하므로, PMOS 트랜지스터(P21) 및 NMOS 트랜지스터(N23)가 턴온되어 노드(A)는 하이레벨로 풀업구동되고, 노드(D)는 로우레벨로 풀다운 구동된다. 이후, 센스앰프 인에이블 신호(SAEN)가 하이레벨로 천이하면 낸드게이트(ND20)는 로우레벨로 인에이블된 제1 제어신호(SAP1B)를 생성하고, 낸드게이트(ND22)는 하이레벨로 디스에이블된 제2 제어신호(SAP2B)를 생성한다. 지연부(22)는 센스앰프 인에이블 신호(SAEN)가 하이레벨로 천이한 후부터 기설정된 지연구간이 경과된 후에는 하이레벨의 출력신호를 출력하므로, PMOS 트랜지스터(P21)는 턴오프되고, NMOS 트랜지스터(N23)는 턴온되며, PMOS 트랜지스터(P24)는 턴온되고 NMOS 트랜지스터(N23)는 턴오프된다. 따라서, 노드(A)는 로우레벨로 풀다운 구동되어 제1 제어신호(SAP1B)를 하이레벨로 디스에이블시키고, 노드(D)는 하이레벨로 풀업구동되어 제2 제어신호(SAP2B)를 로우레벨로 인에이블시킨다.Next, when the external voltage VDD level is 1.6 (V) or more and 2.0 (V) or less, the first detection signal HIGH DETECT and the second detection signal LOW DETECT become low level, and the PMOS transistor P20, P23) and the NMOS transistors N21 and N24 are turned on. At this time, since the delay unit 22 receives the low level sense amplifier enable signal SAEN and outputs the low level, the PMOS transistor P21 and the NMOS transistor N23 are turned on so that the node A is at a high level. It is pulled up and the node D is pulled down to a low level. Subsequently, when the sense amplifier enable signal SAEN transitions to the high level, the NAND gate ND20 generates the first control signal SAP1B enabled at the low level, and the NAND gate ND22 is disabled at the high level. Generate the second control signal SAP2B. Since the delay unit 22 outputs a high level output signal after the predetermined delay period has elapsed since the sense amplifier enable signal SAEN transitioned to the high level, the PMOS transistor P21 is turned off and the NMOS is turned off. Transistor N23 is turned on, PMOS transistor P24 is turned on and NMOS transistor N23 is turned off. Accordingly, the node A is pulled down to the low level to disable the first control signal SAP1B to the high level, and the node D is pulled up to the high level to the second control signal SAP2B to the low level. Enable.

한편, 외부전압(VDD) 레벨에 상관없이 제3 제어신호(SAN)는 센스앰프 인에이블 신호(SAEN)가 하이레벨로 천이함에 따라 하이레벨로 인에이블된다.On the other hand, regardless of the external voltage level VDD, the third control signal SAN is enabled at a high level as the sense amplifier enable signal SAEN transitions to a high level.

이상을 정리하면, 외부전압(VDD) 레벨이 1.6(V)보다 작은 경우 제1 제어신호(SAP1B)는 로우레벨로 인에이블되고, 제2 제어신호(SAP1B)는 하이레벨로 디스에이블된다. 그리고, 외부전압(VDD) 레벨이 2.0(V)보다 큰 경우에는 제1 제어신호(SAP1B)는 하이레벨로 디스에이블되고, 제2 제어신호(SAP1B)는 로우레벨로 인에 이블된다. 또한, 외부전압(VDD) 레벨이 1.6(V) 이상이고 2.0(V)이하인 경우에는 제1 제어신호(SAP1B)는 지연부(22)의 기설정된 지연구간동안 로우레벨로 인에이블된 후 하이레벨로 디스에이블되고, 제2 제어신호(SAP1B)는 상기 지연구간동안 하이레벨로 디스에이블된 후 로우레벨로 인에이블된다. In summary, when the external voltage VDD level is less than 1.6 V, the first control signal SAP1B is enabled at the low level, and the second control signal SAP1B is disabled at the high level. When the external voltage VDD level is greater than 2.0 V, the first control signal SAP1B is disabled at a high level, and the second control signal SAP1B is enabled at a low level. In addition, when the external voltage VDD level is 1.6 (V) or more and 2.0 (V) or less, the first control signal SAP1B is enabled at a low level during the predetermined delay period of the delay unit 22 and then high level. Low is disabled, and the second control signal SAP1B is disabled to a high level during the delay period and then enabled to a low level.

도3을 참고하면, 센스앰프 구동부(14)는 제1 내지 제3 제어신호(SAP1B, SAP2B, SAN)를 입력받아 센스앰프 어레이에 포함된 비트라인(16)에 공급되는 제1 및 제2 센스앰프 바이어스 전위(RTO, SB)를 생성한다. Referring to FIG. 3, the sense amplifier driver 14 receives the first to third control signals SAP1B, SAP2B, and SAN, and supplies first and second senses supplied to the bit lines 16 included in the sense amplifier array. Generate amplifier bias potentials (RTO, SB).

프리차지 모드에서 로우레벨로 인에이블되는 비트라인 균등화 신호(BLEQ)에 의해 제1 및 제2 센스앰프 바이어스 전위(RTO, SB)는 프리차지 전압(VBLP)으로 프리차지된다.The first and second sense amplifier bias potentials RTO and SB are precharged to the precharge voltage VBLP by the bit line equalization signal BLEQ enabled at the low level in the precharge mode.

이후, 액티브 모드에 진입하면 하이레벨로 인에이블된 센스앰프 인에이블 신호(SAEN)에 의해 생성된 제1 내지 제3 제어신호(SAP1B, SAP2B, SAN)에 따라 제1 및 제2 센스앰프 바이어스 전위(RTO, SB)가 구동된다. 제2 센스앰프 바이어스 전위(SB)는 하이레벨의 제3 제어신호(SAN)에 의해 로우레벨로 구동된다. 이하, 제1 센스앰프 바이어스 전위(RTO)의 구동과정을 외부전압(VDD) 레벨별로 구체적으로 살펴본다.Subsequently, when entering the active mode, the first and second sense amplifier bias potentials are generated according to the first to third control signals SAP1B, SAP2B, and SAN generated by the sense amplifier enable signal SAEN enabled at the high level. (RTO, SB) are driven. The second sense amplifier bias potential SB is driven to the low level by the third control signal SAN of the high level. Hereinafter, the driving process of the first sense amplifier bias potential RTO will be described in detail for each level of the external voltage VDD.

우선, 외부전압(VDD) 레벨이 1.6(V)보다 작은 경우 제1 제어신호(SAP1B)는 로우레벨로 인에이블되고, 제2 제어신호(SAP1B)는 하이레벨로 디스에이블되므로 PMOS 트랜지스터(P33)는 턴온되고 PMOS 트랜지스터(P34)는 턴오프되므로 제1 센스 앰프 바이어스 전위(RTO)는 외부전압(VDD)으로 구동된다.First, when the external voltage VDD level is less than 1.6 V, the first control signal SAP1B is enabled at a low level, and the second control signal SAP1B is disabled at a high level, so that the PMOS transistor P33 is used. Is turned on and the PMOS transistor P34 is turned off, so the first sense amplifier bias potential RTO is driven to the external voltage VDD.

다음으로, 외부전압(VDD) 레벨이 2.0(V)보다 큰 경우에는 제1 제어신호(SAP1B)는 하이레벨로 디스에이블되고, 제2 제어신호(SAP1B)는 로우레벨로 인에이블되므로 PMOS 트랜지스터(P33)는 턴오프되고 PMOS 트랜지스터(P34)는 턴온되므로 제1 센스앰프 바이어스 전위(RTO)는 코어전압(VCORE)으로 구동된다.Next, when the external voltage VDD level is greater than 2.0 (V), the first control signal SAP1B is disabled at a high level, and the second control signal SAP1B is enabled at a low level. Since P33 is turned off and the PMOS transistor P34 is turned on, the first sense amplifier bias potential RTO is driven to the core voltage VCORE.

다음으로, 외부전압(VDD) 레벨이 1.6(V) 이상이고 2.0(V)이하인 경우에는 제1 제어신호(SAP1B)는 지연부(22)의 기설정된 지연구간동안 로우레벨로 인에이블된 후 하이레벨로 디스에이블되고, 제2 제어신호(SAP1B)는 상기 지연구간동안 하이레벨로 디스에이블된 후 로우레벨로 인에이블된다. 따라서, 지연부(22)의 기설정된 지연구간동안에는 PMOS 트랜지스터(P33)가 턴온되고 PMOS 트랜지스터(P34)는 턴오프되어 제1 센스앰프 바이어스 전위(RTO)를 외부전압(VDD)으로 구동시킨다. 한편, 상기 지연구간 경과 후에는 PMOS 트랜지스터(P33)는 턴오프되고 PMOS 트랜지스터(P34)는 턴온되어 제1 센스앰프 바이어스 전위(RTO)를 코어전압(VCORE)으로 구동시킨다.Next, when the external voltage VDD level is 1.6 (V) or more and 2.0 (V) or less, the first control signal SAP1B is enabled at a low level for a predetermined delay period of the delay unit 22, and then high. Level disabled, the second control signal SAP1B is disabled to the high level during the delay period and then enabled to the low level. Therefore, the PMOS transistor P33 is turned on and the PMOS transistor P34 is turned off during the predetermined delay period of the delay unit 22 to drive the first sense amplifier bias potential RTO to the external voltage VDD. On the other hand, after the delay period elapses, the PMOS transistor P33 is turned off and the PMOS transistor P34 is turned on to drive the first sense amplifier bias potential RTO to the core voltage VCORE.

이상을 정리하면, 본 실시예는 외부전압(VDD) 레벨이 1.6(V)보다 작은 경우 코어전압(VCORE)이 충분한 레벨이 되지 않으므로 제1 센스앰프 바이어스 전위(RTO)를 외부전압(VDD)으로 구동하여 tRCD 특성이 열화되는 것을 방지하고 있다. 또한, 외부전압(VDD) 레벨이 2.0(V)보다 큰 경우에는 코어전압(VCORE)이 충분한 레벨로 생성되므로 제1 센스앰프 바이어스 전위(RTO)를 코어전압(VCORE)으로 구동하여, 불필요한 전류소모를 방지하고 있다. In summary, in the present embodiment, when the external voltage VDD level is less than 1.6 V, the core voltage VCORE does not become a sufficient level, so that the first sense amplifier bias potential RTO is changed to the external voltage VDD. It prevents deterioration of tRCD characteristic by driving. In addition, when the external voltage VDD level is higher than 2.0 V, the core voltage VCORE is generated at a sufficient level, so that the first sense amplifier bias potential RTO is driven to the core voltage VCORE, thus unnecessary current consumption. Is preventing.

이와 같이 생성된 제1 센스앰프 바이어스 전위(RTO)와 제2 센스앰프 바이어스 전위(SB)는 센스앰프 어레이에 포함된 비트라인(16)에 공급되어 센스앰프를 구동시킨다. The first sense amplifier bias potential RTO and the second sense amplifier bias potential SB generated as described above are supplied to the bit line 16 included in the sense amplifier array to drive the sense amplifier.

이상 설명한 바와 같이, 본 발명에 따른 센스앰프 오버드라이빙 제어회로는 외부전압(VDD) 레벨이 기설정된 제1 기준전압 레벨보다 큰 경우에는 코어전압(VCORE)만으로 센스앰프 바이어스 전위(RTO)를 구동시켜, 불필요한 전류소모를 막을 수 있는 효과가 있다.As described above, the sense amplifier overdriving control circuit drives the sense amplifier bias potential RTO using only the core voltage VCORE when the external voltage VDD level is greater than the first reference voltage level. It is effective to prevent unnecessary current consumption.

또한, 외부전압(VDD) 레벨이 기설정된 제2 기준전압 레벨보다 작은 경우에는 외부전압(VDD)만으로 센스앰프 바이어스 전위(RTO)을 구동시켜, tRCD 특성을 개선할 수 있는 효과도 있다.In addition, when the external voltage VDD level is smaller than the preset second reference voltage level, the sense amplifier bias potential RTO may be driven using only the external voltage VDD, thereby improving the tRCD characteristic.

Claims (18)

전원전압 레벨을 감지하여 검출신호를 생성하는 레벨검출부; 및A level detector detecting a power supply voltage level and generating a detection signal; And 상기 검출신호에 응답하여 센스앰프를 구동하기 위한 센스앰프 바이어스 전위을 생성하는 센스앰프부를 포함하되, 상기 센스앰프 바이어스 전위는 상기 전원전압 레벨이 제1 기준전압 이상이고 제2 기준전압 이하인 경우 소정 구간동안 상기 전원전압으로 구동된 후 상기 소정 구간 경과 후 내부전압으로 구동되는 센스앰프 오버드라이빙 제어회로.And a sense amplifier unit configured to generate a sense amplifier bias potential for driving the sense amplifier in response to the detection signal, wherein the sense amplifier bias potential is for a predetermined period when the power supply voltage level is greater than or equal to the first reference voltage and less than or equal to the second reference voltage. And a sense amplifier overdriving control circuit which is driven by an internal voltage after the predetermined period has passed after being driven by the power supply voltage. 제1항에 있어서, 상기 센스앰프부는The method of claim 1, wherein the sense amplifier unit 상기 검출신호 및 센스앰프 인에이블 신호를 입력받아 제어신호를 생성하는 센스앰프 제어부; 및A sense amplifier controller configured to receive the detection signal and the sense amplifier enable signal and generate a control signal; And 상기 제어신호를 입력받아 상기 센스앰프 바이어스 전위을 생성하는 센스앰프 구동부를 포함하는 센스앰프 오버드라이빙 제어회로.And a sense amplifier driver configured to receive the control signal and generate the sense amplifier bias potential. 제2항에 있어서, 상기 센스앰프 제어부는The method of claim 2, wherein the sense amplifier control unit 상기 전원전압 레벨이 상기 제1 기준전압보다 작은 경우 상기 센스앰프 바이어스 전위를 상기 전원전압으로 구동하기 위한 제1 제어신호를 생성하는 제1 센스앰프 제어부; 및 A first sense amplifier controller configured to generate a first control signal for driving the sense amplifier bias potential to the power supply voltage when the power supply voltage level is less than the first reference voltage; And 상기 전원전압 레벨이 상기 제2 기준전압보다 큰 경우 상기 센스앰프 바이어스 전위를 상기 내부전압으로 구동하기 위한 제2 제어신호를 생성하는 제2 센스앰프 제어부를 포함하는 센스앰프 오버드라이빙 제어회로.And a second sense amplifier controller configured to generate a second control signal for driving the sense amplifier bias potential to the internal voltage when the power supply voltage level is greater than the second reference voltage. 삭제delete 제2 항에 있어서, 상기 레벨검출부는 The method of claim 2, wherein the level detection unit 상기 전원전압 레벨이 제1 기준전압보다 작은 경우 인에이블되는 제1 검출신호를 생성하는 제1 레벨검출부; 및A first level detector configured to generate a first detection signal enabled when the power supply voltage level is lower than a first reference voltage; And 상기 전원전압 레벨이 제2 기준전압보다 큰 경우 인에이블되는 제2 검출신호를 생성하는 제2 레벨검출부를 포함하는 센스앰프 오버드라이빙 제어회로.And a second level detector configured to generate a second detection signal enabled when the power supply voltage level is greater than a second reference voltage. 제5항에 있어서, 상기 센스앰프 제어부는The method of claim 5, wherein the sense amplifier control unit 상기 센스앰프 인에이블 신호를 소정 구간 지연시키는 지연부;A delay unit delaying the sense amplifier enable signal by a predetermined period; 상기 지연부의 출력 신호와 상기 제1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 풀업부; A pull-up unit configured to pull-up a first node in response to an output signal of the delay unit and the first and second detection signals; 상기 지연부의 출력 신호와 상기 제1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운부; 및A pull-down unit configured to pull-down the first node in response to an output signal of the delay unit and the first and second detection signals; And 상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 전원전압으로 구동하기 위한 제1 제어신호를 생성하는 논리부를 포함하는 센스앰프 오버드라이빙 제어회로.And a logic unit configured to receive the sense amplifier enable signal and the signal from the first node and perform a logic operation to generate a first control signal for driving the sense amplifier bias potential to a power supply voltage. 제6항에 있어서, 상기 풀업부는The method of claim 6, wherein the pull-up unit 내부전압단과 제2 노드 사이에 연결되고, 상기 제1 검출신호에 응답하여 상기 제2 노드를 풀업구동하는 제1 풀업소자;A first pull-up element connected between an internal voltage terminal and a second node and configured to pull-up the second node in response to the first detection signal; 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 제2 검출신호에 응답하여 상기 제1 노드를 풀업구동하는 제2 풀업소자; 및A second pull-up element connected between the second node and the first node and configured to pull up the first node in response to the second detection signal; And 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 지연부의 출력신호에 응답하여 상기 제1 노드를 풀업구동하는 제3 풀업소자를 포함하는 센스앰프 오버드라이빙 제어회로.And a third pull-up element connected between the second node and the first node and configured to pull-up the first node in response to an output signal of the delay unit. 제7항에 있어서, 상기 제1 내지 제3 풀업소자는 PMOS 트랜지스터인 센스앰프 오버드라이빙 제어회로.8. The sense amplifier overdriving control circuit of claim 7, wherein the first to third pull-up elements are PMOS transistors. 제6항에 있어서, 상기 풀다운부는The method of claim 6, wherein the pull-down portion 상기 제1 노드와 접지단 사이에 연결되고, 상기 제1 검출신호에 응답하여 상기 제1 노드를 풀다운구동하는 제1 풀다운소자;A first pull-down device connected between the first node and a ground terminal and configured to pull down the first node in response to the first detection signal; 상기 접지단과 제2 노드 사이에 연결되고, 상기 제2 검출신호에 응답하여 상기 제2 노드를 풀다운구동하는 제2 풀다운소자; 및A second pull-down device connected between the ground terminal and a second node and configured to pull down the second node in response to the second detection signal; And 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 지연부의 출력신호에 응답하여 상기 제1 노드를 풀다운구동하는 제3 풀다운소자를 포함하는 센스앰프 오버드라이빙 제어회로.And a third pull-down device connected between the second node and the first node and configured to pull down the first node in response to an output signal of the delay unit. 제9항에 있어서, 상기 제1 내지 제3 풀다운소자는 NMOS 트랜지스터인 센스앰프 오버드라이빙 제어회로.The sense amplifier overdriving control circuit of claim 9, wherein the first to third pull-down devices are NMOS transistors. 제6항에 있어서, 상기 논리부는 부정논리곱 연산을 수행하는 센스앰프 오버드라이빙 제어회로.7. The sense amplifier overdriving control circuit of claim 6, wherein the logic unit performs a negative logical product operation. 제5항에 있어서, 상기 센스앰프 제어부는The method of claim 5, wherein the sense amplifier control unit 상기 센스앰프 인에이블 신호를 소정 구간 지연시키는 지연부;A delay unit delaying the sense amplifier enable signal by a predetermined period; 상기 지연부의 출력신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 풀업부; A pull-up unit configured to pull-up a first node in response to a signal delaying an output signal of the delay unit by a predetermined interval and the first and second detection signals; 상기 지연부의 출력신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운부; 및A pull-down unit configured to pull-down the first node in response to a signal delaying an output signal of the delay unit by a predetermined interval and the first and second detection signals; And 상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 내부전압으로 구동하기 위한 제2 제어신호를 생성하는 논리부를 포함하는 센스앰프 오버드라이빙 제어회로.And a logic unit configured to receive the sense amplifier enable signal and the signal from the first node and perform a logic operation to generate a second control signal for driving the sense amplifier bias potential to an internal voltage. 제12항에 있어서, 상기 풀업부는The method of claim 12, wherein the pull-up unit 내부전압단과 제2 노드 사이에 연결되고, 상기 제2 검출신호에 응답하여 상기 제2 노드를 풀업구동하는 제1 풀업소자;A first pull-up element connected between an internal voltage terminal and a second node and configured to pull up the second node in response to the second detection signal; 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 제1 검출신호에 응답하여 상기 제1 노드를 풀업구동하는 제2 풀업소자; 및A second pull-up element connected between the second node and the first node and configured to pull up the first node in response to the first detection signal; And 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 지연부의 출력신호에 응답하여 상기 제1 노드를 풀업구동하는 제3 풀업소자를 포함하는 센스앰프 오버드라이빙 제어회로.And a third pull-up element connected between the second node and the first node and configured to pull-up the first node in response to an output signal of the delay unit. 제13항에 있어서, 상기 제1 내지 제3 풀업소자는 PMOS 트랜지스터인 센스앰프 오버드라이빙 제어회로.The sense amplifier overdriving control circuit of claim 13, wherein the first to third pull-up elements are PMOS transistors. 제12항에 있어서, 상기 풀다운부는The method of claim 12, wherein the pull-down portion 상기 제1 노드와 접지단 사이에 연결되고, 상기 제2 검출신호에 응답하여 상기 제1 노드를 풀다운구동하는 제1 풀다운소자;A first pull-down element connected between the first node and a ground terminal and configured to pull down the first node in response to the second detection signal; 상기 접지단과 제2 노드 사이에 연결되고, 상기 제1 검출신호에 응답하여 상기 제2 노드를 풀다운구동하는 제2 풀다운소자; 및A second pull-down element connected between the ground terminal and a second node and configured to pull down the second node in response to the first detection signal; And 상기 제2 노드와 상기 제1 노드 사이에 연결되고, 상기 지연부의 출력신호에 응답하여 상기 제2 노드를 풀다운구동하는 제3 풀다운소자를 포함하는 센스앰프 오버드라이빙 제어회로.And a third pull-down device connected between the second node and the first node and configured to pull down the second node in response to an output signal of the delay unit. 제15항에 있어서, 상기 제1 내지 제3 풀다운소자는 NMOS 트랜지스터인 센스앰프 오버드라이빙 제어회로.The sense amplifier overdriving control circuit of claim 15, wherein the first to third pull-down devices are NMOS transistors. 제12항에 있어서, 상기 논리부는 부정논리곱 연산을 수행하는 센스앰프 오버드라이빙 제어회로.13. The sense amplifier overdriving control circuit of claim 12, wherein the logic unit performs a negative logical product operation. 제5항에 있어서, 상기 센스앰프 제어부는The method of claim 5, wherein the sense amplifier control unit 상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 제1 풀업부와, 상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운부와, 상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 전원전압으로 구동하기 위한 제1 제어신호를 생성하는 제1 논리부를 포함하는 제1 센스앰프 제어부; 및A signal for delaying the sense amplifier enable signal by a predetermined interval, a first pull-up unit for pulling up a first node in response to the first and second detection signals, a signal for delaying the sense amplifier enable signal for a predetermined interval, A first pull-down unit configured to pull-down the first node in response to the first and second detection signals; and a logic operation by receiving the sense amplifier enable signal and a signal from the first node, and performing a logic operation on the sense amplifier bias potential. A first sense amplifier control unit including a first logic unit configured to generate a first control signal for driving the power supply voltage to a power supply voltage; And 상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 제1 노드를 풀업 구동하는 제2 풀업부와, 상기 센스앰프 인에이블 신호를 소정 구간 지연시킨 신호와 상기 제 1 및 제2 검출신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제2 풀다운부와, 상기 센스앰프 인에이블 신호와 상기 제1 노드로부터의 신호를 입력받아 논리연산하여 상기 센스앰프 바이어스 전위를 내부전압으로 구동하기 위한 제2 제어신호를 생성하는 제2 논리부를 포함하는 제2 센스앰프 제어부를 포함한는 센스앰프 오버드라이빙 제어회로.A second pull-up unit configured to delay the sense amplifier enable signal by a predetermined interval, a second pull-up unit configured to pull-up the first node in response to the first and second detection signals, and a signal by delaying the sense amplifier enable signal by a predetermined interval; A second pull-down unit configured to pull-down the first node in response to the first and second detection signals; and a logic operation by receiving the sense amplifier enable signal and a signal from the first node, and performing a logic operation on the sense amplifier bias potential. And a second sense amplifier control unit including a second logic unit to generate a second control signal for driving the voltage to an internal voltage.
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