KR20040092739A - 전압 방전 회로 - Google Patents

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Abstract

본 발명의 전압 방전 회로는, DPD 모드 진입 시에 내부 전압의 방전을 제어하는 회로를 장착하여 순차적인 방전을 수행하도록 함으로써, DPD 모드 해제 시의 저전력화와 트랜지스터의 열화를 방지하는 전압 방전 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 주변 전압, 고전압, 코어 전압 및 커패시터 전압을 포함하는 내부 전압을 인가받고, DPD 모드 신호에 의해 순차적으로 복수개의 방전 제어 신호를 생성하고, 상기 DPD 모드 신호 및 복수개의 방전 제어 신호에 따라 상기 내부 전압의 방전 시 전위의 레벨 순서를 유지시키는 복수개의 방전 회로부를 포함한다.

Description

전압 방전 회로{CIRCUIT FOR DISCHARGING VOLTAGE}
본 발명은 전압 방전 회로에 관한 것으로, 특히, DPD(Deep Power Down) 모드를 내장한 반도체 회로에 있어서, DPD 모드 진입 시에 내부 전압의 안정적인 방전을 유도함으로써 반도체의 저전력화와 안정적인 신뢰성을 확보할 수 있는 전압 방전 회로에 관한 것이다.
도 1은 종래의 전압 방전 회로를 나타낸 블록도로서, 이러한 종래의 전압 방전 회로는, 메모리셀 트랜지스터의 게이트 전압으로 사용되는 고전압(VPP)을 생성하는 VPP 생성기(111); VPP 생성기(111)의 전압을 도통/차단시키는 제1 스위치(112); 제1 스위치(112)로부터 고전압(VPP)을 인가받아 동작하는 VPP 전원 동작부(113); 메모리셀을 제외한 내부 회로의 전압으로 사용되는 주변 전압(VPERI)을 생성하는 VPERI 생성기(121); VPERI 생성기(121)의 전압을 도통/차단시키는 제2 스위치(122); 제2 스위치(122)로부터 주변 전압(VPERI)을 인가받아 동작하는 VPERI 전원 동작부(123); 메모리셀 어레이 회로의 전압으로 사용되는 코어 전압(VCORE)을 생성하는 VCORE 생성기(131); VCORE 생성기(131)의 전압을 도통/차단시키는 제3 스위치(132); 제3 스위치(132)로부터 코어 전압(VCORE)을 인가받아 동작하는 VCORE 전원 동작부(133); 메모리셀의 커패시터 노드 전압으로 사용되는 커패시터 전압(VCP)을 생성하는 VCP 생성기(141); VCP 생성기(141)의 전압을 도통/차단시키는 제4 스위치(142); 제4 스위치(142)로부터 커패시터 전압(VCP)을 인가받아 동작하는 VCP 전원 동작부(143); 고전압(VPP), 코어 전압(VCORE) 및 커패시터 전압(VCP)을 참조하여 데이터를 저장하는 메모리셀(150); 주변 전압(VPERI)을 참조하여 구동되는 주변 회로(160); 및 모든 내부 전압을 접지 전압(VSS)으로 떨어뜨리는 복수개의 VSS 방전부(171~174)를 포함한다.
도 2는 종래의 전압 방전 회로의 동작을 나타낸 상태도로서, 이를 참조하여 종래의 전압 방전 회로의 동작에 관하여 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 각각의 전압 레벨은 전원 전압이 3.3V일 때, VCORE=1.9V, VCP=VCORE/2=0.95V, VPP=VCORE+문턱 전압=3.5V이다. DPD 신호는 반도체 외부의 명령어를 내부 회로에서 해석하여 DPD 모드 시에 제2 논리 단계(High)가 되는 신호이다. 이 신호가 제2 논리 단계(High)가 되면 도 1의 복수개의 생성기(111, 121, 131, 141)가 동작을 정지하며 복수개의 스위치(112, 122, 132, 142)에 의해 각각의 생성기(111, 121, 131, 141) 출력이 닫히게 된다. 또한, 복수개의 VSS 방전부(171~174)에 의해서 DPD 모드 진입 후에 각종 내부 전압이 접지 전압(VSS)으로 방전된다. 각 내부 전압이 각 내부 전압의 커패시턴스에 의해 자연적인 방전을 한 후, DPD 모드를 해제하는 동작에서는 모든 내부 전압을 접지 레벨에서 목표한 전압 레벨까지 상승시키게 된다. 즉, 이때는 반도체 내부의 모든 전원 회로가 동작을 하게되므로 전류 소모가 최대가 되면 목표 전압에 도달하여 안정화될 때까지 일정한 시간(t1)을 필요로 한다.
그러나, 상술한 종래의 전압 방전 회로에 의하면, DPD 모드 진입 후 각종 내부 전압의 전위가 자연적인 방전을 하는 동안 내부 전위의 역전이 발생하여 반도체소자의 신뢰성에 나쁜 영향을 주는 문제점이 있다. 즉, 도 3에 의하면, 일반적인 PMOS 트랜지스터에 있어서, DPD 모드가 아닌 경우에 N-웰 전원으로 고전압(VPP)이 걸려있고 소스 단자에 주변 전압(VPERI)이 인가되어 있어 기생 다이오드의 기동을 방지하나, DPD 모드의 진입시, 고전압(VPP)과 주변 전압(VPERI)의 전위차가 역전되는 구간(tD)이 생기고, 이로 인하여 기생 다이오드에 순방향 바이어스 조건이 형성되어 트랜지스터의 열화가 초래되는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, DPD 모드 진입 시에 내부 전압의 방전을 제어하는 회로를 장착하여 순차적인 방전을 수행하도록 함으로써, DPD 모드 해제 시의 저전력화와 트랜지스터의 열화를 방지하는 전압 방전 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 전압 방전 회로를 나타낸 블록도,
도 2는 종래의 전압 방전 회로의 동작을 나타낸 상태도,
도 3은 일반적인 PMOS 트랜지스터의 구조를 나타낸 예시도,
도 4는 본 발명의 일 실시예에 의한 전압 방전 회로를 나타낸 블록도,
도 5는 본 발명의 일 실시예에 의한 전압 방전 회로 내에 장착된 복수개의 방전 회로부를 나타낸 회로도,
도 6 및 도 7은 본 발명의 일 실시예에 의한 전압 방전 회로의 동작을 나타낸 상태도.
* 도면의 주요 부분에 대한 부호의 설명 *
411, 421, 431, 441 : 생성기
412, 422, 432, 442 : 스위치
413, 423, 433, 443 : 전원 동작 회로
450 : 메모리셀 460 : 주변 회로부
471~474 : 방전 회로부
상기 목적을 달성하기 위하여 본 발명의 전압 방전 회로는, 주변 전압, 고전압, 코어 전압 및 커패시터 전압을 포함하는 내부 전압을 인가받고, DPD 모드 신호에 의해 순차적으로 복수개의 방전 제어 신호를 생성하고, 상기 DPD 모드 신호 및 복수개의 방전 제어 신호에 따라 상기 내부 전압의 방전 시 전위의 레벨 순서를 유지시키는 복수개의 방전 회로부를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 4는 본 발명의 일 실시예에 의한 전압 방전 회로를 나타낸 블록도로서, 이러한 본 발명의 전압 방전 회로는, 복수개의 생성기(411, 421, 431, 441), 복수개의 스위치(412, 422, 432, 442), 복수개의 전원 동작 회로(413, 423, 433, 443), 메모리셀(450), 주변 회로부(460) 및 복수개의 방전 회로부(471~474)를 포함한다.
VPP 생성기(411)는, 외부 전원 전압(VDD)을 인가받아 메모리셀 트랜지스터의 게이트 전압으로 사용되는 고전압(VPP)을 생성하는 역할을 한다.
또한, 제1 스위치(412)는, DPD 모드 신호(DPD)의 비활성화/활성화 여부에 따라 상기 VPP 생성기(411)의 전압을 도통/차단시키는 역할을 한다.
한편, VPP 전원 동작회로(413)는, 상기 제1 스위치(412)로부터 고전압(VPP)을 인가받아 동작하는 역할을 한다.
또한, VPERI 생성기(421)는, 외부 전원 전압(VDD)을 인가받아 메모리셀을 제외한 내부 회로의 전압으로 사용되는 주변 전압(VPERI)을 생성하는 역할을 한다.
한편, 제2 스위치(422)는, DPD 모드 신호(DPD)의 비활성화/활성화 여부에 따라 상기 VPERI 생성기(421)의 전압을 도통/차단시키는 역할을 한다.
또한, VPERI 전원 동작회로(423)는, 상기 제2 스위치(422)로부터 주변 전압(VPERI)을 인가받아 동작하는 역할을 한다.
한편, VCORE 생성기(431)는, 외부 전원 전압(VDD)을 인가받아 메모리셀 어레이 회로의 전압으로 사용되는 코어 전압(VCORE)을 생성하는 역할을 한다.
또한, 제3 스위치(432)는, DPD 모드 신호(DPD)의 비활성화/활성화 여부에 따라 상기 VCORE 생성기(431)의 전압을 도통/차단시키는 역할을 한다.
한편, VCORE 전원 동작부(433)는, 상기 제3 스위치(432)로부터 코어 전압(VCORE)을 인가받아 동작하는 역할을 한다.
또한, VCP 생성기(441)는, 외부 전원 전압(VDD)을 인가받아 메모리셀의 커패시터 노드 전압으로 사용되는 커패시터 전압(VCP)을 생성하는 역할을 한다.
한편, 제4 스위치(442)는, 상기 DPD 모드 신호(DPD)의 비활성화/활성화 여부에 따라 상기 VCP 생성기(441)의 전압을 도통/차단시키는 역할을 한다.
또한, VCP 전원 동작부(443)는, 상기 제4 스위치(442)로부터 커패시터 전압(VCP)을 인가받아 동작하는 역할을 한다.
한편, 메모리셀(450)은, 상기 고전압(VPP), 상기 코어 전압(VCORE) 및 상기 커패시터 전압(VCP)을 참조하여 데이터를 저장하는 역할을 한다.
또한, 주변 회로부(460)는, 상기 주변 전압(VPERI)을 참조하여 구동되는 역할을 한다.
한편, 복수개의 방전 회로부(471~474)는, 각각 상기 주변 전압(VPERI), 상기 고전압(VPP), 상기 코어 전압(VCORE) 및 상기 커패시터 전압(VCP)을 인가받고, 상기 DPD 모드 신호(DPD)에 의해 순차적으로 복수개의 방전 제어 신호를 생성하고, 상기 복수개의 방전 제어 신호에 따라 상기 주변 전압(VPERI), 상기 고전압(VPP),상기 코어 전압(VCORE) 및 상기 커패시터 전압(VCP)의 방전 시 전위의 레벨 순서를 유지시키는 역할을 한다. 여기서, 상기 복수개의 방전 회로부(471~474)에 관하여 상세히 설명하면 다음과 같다.
상기 복수개의 방전 회로부(471~474) 중 제1 방전 회로부(471)는, 상기 커패시터 전압(VCP)을 인가받고, 상기 DPD 모드 신호(DPD)에 의해 제1 방전 제어 신호를 생성하며, 상기 제1 방전 제어 신호에 따라 상기 커패시터 전압(VCP)의 방전 시 전위의 레벨을 조정하고, 상기 제1 방전 제어 신호를 후술하는 제2 방전 회로부(472)로 출력하는 역할을 한다.
또한, 상기 복수개의 방전 회로부(471~474) 중 제2 방전 회로부(472)는, 상기 코어 전압(VCORE)을 인가받고, 상기 제1 방전 제어 신호에 의해 제2 방전 제어 신호를 생성하며, 상기 제2 방전 제어 신호에 따라 상기 코어 전압(VCORE)의 방전 시 전위의 레벨을 조정하고, 상기 제2 방전 제어 신호를 후술하는 제3 방전 회로부(473)로 출력하는 역할을 한다.
한편, 상기 복수개의 방전 회로부(471~474) 중 제3 방전 회로부(473)는, 상기 주변 전압(VPERI)을 인가받고, 상기 제2 방전 제어 신호에 의해 제3 방전 제어 신호를 생성하며, 상기 제3 방전 제어 신호에 따라 상기 주변 전압(VPERI)의 방전 시 전위의 레벨을 조정하고, 상기 제3 방전 제어 신호를 후술하는 제4 방전 회로부(474)로 출력하는 역할을 한다.
또한, 상기 복수개의 방전 회로부(471~474) 중 제4 방전 회로부(474)는, 상기 고전압(VPP)을 인가받고, 상기 제3 방전 제어 신호에 의해 제4 방전 제어 신호를 생성하며, 상기 제4 방전 제어 신호에 따라 상기 고전압(VPP)의 방전 시 전위의 레벨을 조정하는 역할을 한다.
도 5는 본 발명의 일 실시예에 의한 전압 방전 회로 내에 장착된 복수개의 방전 회로부(471~474)를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.
상기 복수개의 방전 회로부(471~474) 내에 장착된 제어부(510)는, 상기 주변 전압(VPERI), 상기 고전압(VPP), 상기 코어 전압(VCORE) 또는 상기 커패시터 전압(VCP)을 인가 받고, 상기 DPD 모드 신호(DPD), 제1 방전 제어 신호, 제2 방전 제어 신호 또는 제3 방전 제어 신호에 따라 인가받은 전압의 방전을 개시하기 위한 개시 신호를 생성하는 역할을 한다.
또한, 상기 복수개의 방전 회로부(471~474) 내에 장착된 센싱 조절부(520)는, 상기 제어부(510)에 인가된 전원의 방전이 시작되어 일정 레벨에 이른 경우에 상기 개시 신호가 출력되도록 조절하는 역할을 한다.
한편, 상기 복수개의 방전 회로부(471~474) 내에 장착된 출력 신호부(530)는, 상기 제어부(510)로부터 입력받은 상기 개시 신호를 정형하여 복수개의 방전 제어 신호로서 출력하는 역할을 한다.
도 6 및 도 7은 본 발명의 일 실시예에 의한 전압 방전 회로의 동작을 나타낸 상태도로서, 이를 참조하여 상술한 본 발명의 전압 방전 회로의 동작에 관하여 설명하면 다음과 같다.
먼저, 커패시터 전압(VCP)이 DPD 모드에 진입 후, 접지 전압(VSS)에 도달하면, 노드(1)는 VCP+4Vthn=1.2V(여기서, Vthn는 센싱 조절부(520) 내 4개의 트랜지스터에 의한 것으로 0.3V라 가정함)가 되어 출력 신호부(530) 내 인버터(INV(1))의 문턱 전압이 되어 출력 신호(OUT)가 제2 논리 단계(High)가 된다. 이 출력 신호는 제1 방전 제어 신호가 되어 코어 전압(VCORE)의 방전이 시작되고 이러한 방식으로 고전압(VPP)의 방전 동작까지 이루어지게 된다. 즉, 하위 내부 전압의 방전이 완료되어야만 상위 내부 전압의 방전이 시작되므로, 내부 전압의 역전 현상이 발생되지 않아 기생 다이오드의 동작을 방지하고, 따라서, 트랜지스터의 신뢰성을 높이게 된다. 또한, 도 7에 의하면, DPD 모드가 해제된 경우에 고전압(VPP)에 있어서 목표 전압보다 약간 낮아진 레벨에서 목표전압으로 도달하므로 전류 소모를 줄이게 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은 DPD 모드 진입 시에 내부 전압의 방전을 제어하는 회로를 장착하여 순차적인 방전을 수행하도록 함으로써, DPD 모드 해제 시의 저전력화와 트랜지스터의 열화를 방지하는 장점이 있다.

Claims (6)

  1. 주변 전압, 고전압, 코어 전압 및 커패시터 전압을 포함하는 내부 전압을 인가받고, DPD 모드 신호에 의해 순차적으로 복수개의 방전 제어 신호를 생성하고, 상기 DPD 모드 신호 및 복수개의 방전 제어 신호에 따라 상기 내부 전압의 방전 시 전위의 레벨 순서를 유지시키는 복수개의 방전 회로부
    를 포함하는 것을 특징으로 하는 전압 방전 회로.
  2. 제1항에 있어서, 상기 복수개의 방전 회로부는,
    상기 커패시터 전압을 인가받고, 상기 DPD 모드 신호에 의해 제1 방전 제어 신호를 생성하며, 상기 제1 방전 제어 신호에 따라 상기 커패시터 전압의 방전 시 전위의 레벨을 조정하는 제1 방전 회로부;
    상기 코어 전압을 인가받고, 상기 제1 방전 제어 신호에 의해 제2 방전 제어 신호를 생성하며, 상기 제2 방전 제어 신호에 따라 상기 코어 전압의 방전 시 전위의 레벨을 조정하는 제2 방전 회로부;
    상기 주변 전압을 인가받고, 상기 제2 방전 제어 신호에 의해 제3 방전 제어 신호를 생성하며, 상기 제3 방전 제어 신호에 따라 상기 주변 전압의 방전 시 전위의 레벨을 조정하는 제3 방전 회로부; 및
    상기 고전압을 인가받고, 상기 제3 방전 제어 신호에 의해 제4 방전 제어 신호를 생성하며, 상기 제4 방전 제어 신호에 따라 상기 고전압의 방전 시 전위의 레벨을 조정하는 제4 방전 회로부
    를 포함하는 것을 특징으로 하는 전압 방전 회로.
  3. 제2항에 있어서, 상기 제1 방전 회로부는,
    상기 커패시터 전압을 인가 받고, 상기 DPD 모드 신호에 따라 인가받은 전압의 방전을 개시하기 위한 개시 신호를 생성하는 제어부;
    상기 제어부에 인가된 상기 커패시터 전압의 방전이 시작되어 일정 레벨에 이른 경우에 상기 개시 신호가 출력되도록 조절하는 센싱 조절부; 및
    상기 개시 신호를 정형하여 상기 제1 방전 제어 신호로서 출력하는 출력 신호부
    를 포함하는 것을 특징으로 하는 전압 방전 회로.
  4. 제2항에 있어서, 상기 제2 방전 회로부는,
    상기 코어 전압을 인가 받고, 상기 제1 방전 제어 신호에 따라 인가받은 전압의 방전을 개시하기 위한 개시 신호를 생성하는 제어부;
    상기 제어부에 인가된 상기 코어 전압의 방전이 시작되어 일정 레벨에 이른 경우에 상기 개시 신호가 출력되도록 조절하는 센싱 조절부; 및
    상기 개시 신호를 정형하여 상기 제2 방전 제어 신호로서 출력하는 출력 신호부
    를 포함하는 것을 특징으로 하는 전압 방전 회로.
  5. 제2항에 있어서, 상기 제3 방전 회로부는,
    상기 주변 전압을 인가 받고, 상기 제2 방전 제어 신호에 따라 인가받은 전압의 방전을 개시하기 위한 개시 신호를 생성하는 제어부;
    상기 제어부에 인가된 상기 주변 전압의 방전이 시작되어 일정 레벨에 이른 경우에 상기 개시 신호가 출력되도록 조절하는 센싱 조절부; 및
    상기 개시 신호를 정형하여 상기 제3 방전 제어 신호로서 출력하는 출력 신호부
    를 포함하는 것을 특징으로 하는 전압 방전 회로.
  6. 제2항에 있어서, 상기 제4 방전 회로부는,
    상기 고전압을 인가 받고, 상기 제3 방전 제어 신호에 따라 인가받은 전압의 방전을 개시하기 위한 개시 신호를 생성하는 제어부;
    상기 제어부에 인가된 상기 고전압의 방전이 시작되어 일정 레벨에 이른 경우에 상기 개시 신호가 출력되도록 조절하는 센싱 조절부; 및
    상기 개시 신호를 정형하여 상기 제4 방전 제어 신호로서 출력하는 출력 신호부
    를 포함하는 것을 특징으로 하는 전압 방전 회로.
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KR100948026B1 (ko) * 2007-12-21 2010-03-19 주식회사 하이닉스반도체 내부전압 방전회로

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