KR100794991B1 - 반도체 메모리 장치의 초기 전압 제어 회로 - Google Patents

반도체 메모리 장치의 초기 전압 제어 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 초기 동작시 고전위 전압(VPP)이 외부 공급전원(VDD)으로부터 전압을 충분히 공급 받아 외부 공급전원(VDD)의 레벨에 도달한 이후 파워업 신호를 인에이블 하여 내부 동작을 시작하도록 하는 반도체 메모리 장치의 초기 전압 제어 회로를 제시한다.
본 발명의 반도체 메모리 장치의 초기 전압 제어 회로는, 고전위 전압(VPP)의 레벨을 검출하여 검출 신호를 생성 및 출력하는 고전위 전압 검출 수단, 상기 검출 신호와 외부 공급전원(VDD)으로부터 파워업 신호를 생성 및 출력하는 파워업 신호 생성 수단 및 상기 파워업 신호가 인에이블 될 때까지 외부 공급전원(VDD)으로부터 전압을 공급 받아 고전위 전압(VPP)을 생성하는 고전위 전압 생성 수단을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 반도체 메모리 장치의 초기 동작시 고전위 전압(VPP)의 레벨이 외부 공급전원(VDD)의 레벨보다 현저하게 낮을 때 발생할 수 있는 래치업(latch-up) 등의 오동작의 발생을 방지하는 이점이 있다.
메모리, 외부 공급전원, 고전위 전압

Description

반도체 메모리 장치의 초기 전압 제어 회로{Circuit for Controlling Initial Voltage in Semiconductor Memory Apparatus}
도 1은 종래기술에 따른 파워업 신호 생성 수단의 구성도,
도 2는 종래기술에 따른 고전위 전압 생성 수단의 구성도,
도 3은 도 1 및 도 2에 도시한 구성에 의한 초기 전압의 변화를 설명하기 위한 도면,
도 4는 외부 공급전원의 상승 속도의 증가에 따른 문제점을 나타낸 도면,
도 5는 일반적인 CMOS의 동작 원리를 나타낸 단면도,
도 6은 도 5에 도시한 CMOS의 등가 회로,
도 7은 본 발명에 따른 반도체 메모리 장치의 초기 전압 제어 회로의 구성도,
도 8은 본 발명에 따른 고전위 전압 검출 수단의 상세 구성도,
도 9는 본 발명에 따른 파워업 신호 생성 수단의 상세 구성도,
도 10은 본 발명에 의한 초기 전압의 변화를 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 고전위 전압 검출 수단 110 : 외부 공급전원 구동부
120 : 노드 전압 제어부 122 : 제 1 트랜지스터
124 : 제 2 트랜지스터 126 : 제 3 트랜지스터
128 : 제 4 트랜지스터 130 : 고전위 전압 구동부
140 : 검출 신호 구동부 200/200': 파워업 신호 생성 수단
210/210': 외부 공급전원 구동부 220/220': 전압 분배부
230/230': 노드 전압 제어부 240/240': 파워업 신호 생성부
242 : 노어 게이트 244 : 인버터
300 : 고전위 전압 생성 수단 310 : 파워업 신호 공급부
311 : 제 1 인버터 312 : 제 2 인버터
313 : 제 5 트랜지스터 314 : 제 6 트랜지스터
315 : 제 7 트랜지스터 316 : 제 8 트랜지스터
320 : 고전위 전압 생성부 322 : 제 9 트랜지스터
324 : 캐패시터 410 : PNP 트랜지스터
420 : NPN 트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 내부 전압 생성 회로에 관한 것이다.
반도체 메모리 장치는 외부로부터 외부 공급전원(VDD), 그라운드 전압(VSS) 등을 공급 받아 동작한다. 외부에서 공급된 각각의 전압들은 상기 반도체 메모리 장치 내부의 각 영역에서 요구하는 레벨의 전압으로 변환된 후 사용된다. 반도체 메모리 장치는 내부의 각 영역의 필요에 따라 주변회로 동작전압(Vperi), 고전위 전압(VPP), 벌크 전압(VBB), 코어회로 동작전압(Vcore) 등이 사용되며, 외부에서 공급 받은 전압으로부터 내부의 전압을 생성하기 위해 각각의 내부 전압 생성 회로가 존재하게 된다.
반도체 메모리 장치의 내부 전압 중에서, 고전위 전압(VPP)은 NMOS 트랜지스터의 문턱 전압(Vt) 손실을 보상하기 위해 사용되거나 셀 트랜지스터의 게이트를 제어하기 위해 워드 라인 구동 회로에 사용된다. 또한 비트 라인 절연 트랜지스터의 게이트를 조절하기 위해 사용되거나 NMOS 트랜지스터로 구성된 데이터 출력 구동부를 동작시키기 위해 풀업 트랜지스터의 게이트 입력에 사용된다.
일반적으로 고전위 전압(VPP)은 외부 공급전원(VDD)을 펌핑하여 생성되며 외부 공급전원(VDD)보다 높은 레벨의 값을 갖는다. 그러나 외부 공급전원(VDD)으로부터 전압을 공급 받아 생성되므로 반도체 메모리 장치의 동작 초기에는 외부 공급전원(VDD)보다 낮은 값을 갖는다. 이 때 외부 공급전원(VDD)은 반도체 메모리 장치의 동작을 시작하도록 하는 파워업 신호가 인에이블 될 때까지 전압을 고전위 전압(VPP)에 공급한다. 즉 파워업 신호가 디스에이블 되면 고전위 전압(VPP)은 외부 공급전원(VDD)으로부터 전압을 공급 받고 일정 시간 경과 후 외부 공급전원(VDD) 레벨의 상승에 따라 파워업 신호가 인에이블 되어 전압 공급이 중단되고 칩이 동작하기 시작한다.
이하, 종래의 기술에 따른 고전위 전압 생성 회로를 도 1 ~ 도 6을 참조하여 설명하면 다음과 같다. 이하의 설명은 실제 구현 가능한 고전위 전압 생성 회로를 나타내며 도면에 도시한 형태에 한정되지 않는다.
도 1은 종래기술에 따른 파워업 신호 생성 수단의 구성도이다.
상기 파워업 신호 생성 수단(200)은 외부 공급전원(VDD)을 구동하여 노드 2(N2)에 전달하기 위한 외부 공급전원 구동부(210), 상기 외부 공급전원으로부터 인가되는 전압을 분배하기 위한 전압 분배부(220), 상기 전압 분배부(220)에서 분압된 전압으로부터 상기 노드 2(N2)의 전압 레벨을 제어하기 위한 노드 전압 제어부(230) 및 상기 노드 전압 제어부(230)에 의해 임의의 레벨을 갖는 전압을 구동하여 파워업 신호(pwrup)를 생성하는 파워업 신호 생성부(240)로 구성된다.
여기에서 상기 외부 공급전원 구동부(210)는 그라운드 전압(VSS)이 게이트 단에 입력되고 외부 공급전원(VDD)이 소스 단에 인가되어 출력 전압을 상기 노드 2(N2)에 전달하는 PMOS 트랜지스터 어레이로 구성된다.
또한 상기 전압 분배부(220)는 외부 공급전원(VDD)이 입력되는 저항 어레이로 이루어지며 분배하고자 하는 전압의 레벨에 따라 상기 노드 전압 제어부(230)와 연결되는 노드 3(N3)의 위치가 조정된다.
그리고 상기 노드 전압 제어부(230)는 상기 전압 분배부(220)에서 분배된 전압이 게이트 단자에 입력되고 상기 노드 2(N2)의 외부 공급전원 구동부(210)의 출력 전압이 드레인 단에 인가되며 소스 단이 그라운드 전압(VSS)에 연결되는 NMOS 트랜지스터 어레이로 구성된다.
상기 파워업 신호 생성부(240)는 상기 노드 2(N2)의 전압을 구동하는 적어도 하나 이상의 인버터로 구성된다.
상기 외부 공급전원 구동부(210)의 PMOS 트랜지스터 어레이는 게이트 단에 그라운드 전압(VSS)이 인가되므로 모두 턴 온(turn on) 된다. 따라서 상기 외부 공급전원 구동부(210)에 전달되는 외부 공급전원(VDD)은 별다른 전압 강하 없이 상기 노드 2(N2)에 전달된다.
상기 전압 분배부(220)에 전달되는 외부 공급전원(VDD)은 상기 전압 분배부(220)의 상기 노드 3(N3)에서 분배되어 상기 노드 전압 제어부(230)의 NMOS 트랜지스터 어레이의 게이트 단에 입력된다.
상기 외부 공급전원(VDD)의 레벨이 낮을 때에는 상기 노드 전압 제어부(230)의 NMOS 트랜지스터 어레이는 턴 오프(turn off) 되므로 상기 노드 2(N2)에는 외부 공급전원(VDD) 레벨의 전압이 인가된다. 이후 상기 노드 2(N2)의 전압은 상기 파워업 신호 생성부(240)에서 반전 및 구동되어 로우(low) 레벨 값의 파워업 신호(pwrup)로 출력된다.
그러나 상기 외부 공급전원(VDD)의 레벨이 일정 수준 이상 높아지게 되면 상기 노드 전압 제어부(230)의 NMOS 트랜지스터 어레이는 턴 온 되므로 상기 노드 2(N2)의 전압은 로우 레벨로 강하하게 된다. 이후 상기 노드 2(N2)의 전압은 상기 파워업 신호 생성부(240)에서 반전 및 구동되어 하이(high) 레벨 값의 파워업 신호(pwrup)로 출력된다.
도 2는 종래기술에 따른 고전위 전압 생성 수단의 구성도이다.
상기 고전위 전압 생성 수단(300)은 상기 파워업 신호 생성 수단(200)으로부터 입력되는 파워업 신호(pwrup)를 고전위 전압 생성부(320)에 전달하기 위한 파워업 신호 공급부(310) 및 상기 파워업 신호 공급부(310)에서 입력되는 파워업 신호(pwrup)의 인에이블 여부에 따라 외부 공급전원(VDD)의 전압을 공급 또는 차단하여 고전위 전압(VPP)을 생성하는 고전위 전압 생성부(320)로 구성된다.
여기에서 상기 파워업 신호 공급부(310)는 두 개의 입력 단자를 갖는 대칭형으로 구성되어 있으며 반전된 파워업 신호를 하나의 입력 단자에 전달하는 제 1 인버터(311), 상기 반전된 파워업 신호를 다시 반전시켜 다른 하나의 입력 단자에 전달하는 제 2 인버터(312), 드레인 단이 제 7 트랜지스터(315)의 게이트 단과 제 8 트랜지스터(316)의 드레인 단 및 상기 고전위 전압 생성부(320)와 연결되고 상기 제 1 인버터(311)에 의해 반전된 파워업 신호가 게이트 단에 입력되며 소스 단이 그라운드 전압(VSS)에 연결되는 제 5 트랜지스터(313), 드레인 단이 상기 제 7 트랜지스터(315)의 드레인 단 및 상기 제 8 트랜지스터(316)의 게이트 단과 연결되고 상기 제 2 인버터(312)의 출력이 게이트 단에 입력되며 소스 단이 그라운드 전압(VSS)에 연결되는 제 6 트랜지스터(314), 소스 단에 고전위 전압(VPP)이 인가되고 게이트 단에 상기 제 5 및 제 8 트랜지스터(313, 316)의 드레인 단이 연결되며 드레인 단이 제 6 트랜지스터(314)의 드레인 단 및 제 8 트랜지스터(316)의 게이트 단에 연결되는 제 7 트랜지스터(315) 및 소스 단에 고전위 전압(VPP)이 인가되고 게이트 단이 상기 제 6 및 제 7 트랜지스터(314, 315)의 드레인 단과 연결되며 드레인 단이 상기 제 5 트랜지스터(313)의 드레인 단과 상기 제 7 트랜지스터(315)의 게이트 단 및 상기 고전위 전압 생성부(320)와 연결되는 제 8 트랜지스터(316)로 구성된다.
또한 상기 고전위 전압 생성부(320)는 외부 공급전원(VDD)이 인가되며 상기 파워업 신호 공급부(310)의 출력을 입력 받아 턴 온 또는 턴 오프 되는 제 9 트랜지스터(322) 및 외부 공급전원(VDD)을 충전하여 고전위 전압(VPP)을 생성하는 캐패시터(324)로 구성된다.
상기 파워업 신호 생성 수단(200)으로부터 입력되는 파워업 신호(pwrup)가 디스에이블 되면, 즉 파워업 신호(pwrup)가 로우 레벨의 값을 가지면 상기 파워업 신호 공급부(310)의 제 1 인버터(311)는 상기 파워업 신호(pwrup)를 하이 레벨의 신호로 반전시켜 제 5 트랜지스터(313)를 턴 온 시킨다. 반면에 상기 제 2 인버터(312)에 의해 다시 한 번 반전된 신호는 로우 레벨의 값을 가지므로 제 6 트랜지스터(314)는 턴 오프 된다. 상기 제 5 트랜지스터(313)가 턴 온 되므로 제 7 트랜지스터(315)의 게이트 단에는 로우 레벨의 전압이 입력되어 상기 제 7 트랜지스터(315)는 턴 온 되고 상기 제 7 트랜지스터(315)의 출력이 게이트 단에 입력되는 제 8 트랜지스터(316)는 턴 오프 된다.
따라서 상기 제 5 트랜지스터(313)의 드레인 단은 로우 레벨의 전압 값을 가지므로 상기 고전위 전압 생성부(320)에는 로우 레벨의 신호가 전달된다.
반대로 상기 파워업 신호 생성 수단(200)으로부터 입력되는 파워업 신호(pwrup)가 인에이블 되면, 즉 파워업 신호(pwrup)가 하이 레벨의 값을 가지면 상기 파워업 신호 공급부(310)의 제 1 인버터(311)는 상기 파워업 신호(pwrup)를 로우 레벨의 신호로 반전시켜 상기 제 5 트랜지스터(313)를 턴 오프 시킨다. 반면에 상기 제 2 인버터(312)에 의해 다시 한 번 반전된 신호는 하이 레벨의 값을 가지므로 상기 제 6 트랜지스터(314)는 턴 온 된다. 상기 제 6 트랜지스터(314)가 턴 온 되므로 제 8 트랜지스터(316)의 게이트 단에는 로우 레벨의 전압이 입력되어 상기 제 8 트랜지스터(316)는 턴 온 되고 상기 제 8 트랜지스터(316)의 출력이 게이트 단에 입력되는 제 7 트랜지스터(315)는 턴 오프 된다.
따라서 상기 제 5 트랜지스터(313)의 드레인 단은 하이 레벨의 전압 값을 가지므로 상기 고전위 전압 생성부(320)에는 하이 레벨의 신호가 전달된다.
상기 고전위 전압 생성부(320)에 상기 파워업 신호 공급부(310)로부터 로우 레벨의 신호가 입력되면 상기 고전위 전압 생성부(320)의 제 9 트랜지스터(322)가 턴 온 되므로 외부 공급전원(VDD)이 상기 제 9 트랜지스터(322)를 통해 캐패시터(324)에 전달되어 충전된다. 반대로 상기 고전위 전압 생성부(320)에 상기 파워업 신호 공급부(310)로부터 하이 레벨의 신호가 입력되면 상기 고전위 전압 생성부(320)의 제 9 트랜지스터(322)가 턴 오프 되므로 상기 캐패시터(324)에는 외부 공급전원(VDD)이 전달되지 않는다.
즉 상기 파워업 신호(pwrup)가 로우 레벨이면 고전위 전압(VPP)은 외부 공급전원(VDD)을 공급 받아 외부 공급전원(VDD) 레벨까지 상승하게 되고 상기 파워업 신호(pwrup)가 하이 레벨이면 고전위 전압(VPP)은 외부 공급전원(VDD)으로부터 전압 공급을 받지 않게 된다.
도 3은 도 1 및 도 2에 도시한 구성에 의한 초기 전압의 변화를 설명하기 위 한 도면으로서, 외부 공급전원(VDD)이 동작전압인 1.9V까지 약 250us 동안 상승할 때의 고전위 전압(VPP)의 변화와 파워업 신호(pwrup)의 인에이블 시점을 나타낸 것이다.
그래프를 보면 파워업 신호(pwrup)가 인에이블 되는 시점에 고전위 전압(VPP)은 외부 공급전원(VDD)과 같은 레벨을 갖게 되는 것을 알 수 있다. 즉 외부 공급전원(VDD)이 상승하여 파워업 신호(pwrup)가 인에이블 될 때까지 고전위 전압(VPP)은 외부 공급전원(VDD)을 공급 받으므로 파워업 신호(pwrup)의 인에이블 시점에는 같은 값을 갖게 되는 것이다.
도 4는 외부 공급전원의 상승 속도의 증가에 따른 문제점을 나타낸 도면으로서, 외부 공급전원(VDD)이 동작전압인 1.9V까지 약 60us 동안 상승할 때의 고전위 전압(VPP)의 변화와 파워업 신호(pwrup)의 인에이블 시점을 나타낸 것이다.
반도체 메모리 장치는 크기가 점점 작아지고 동작 속도가 점점 빨라지는 추세이다. 특히 Pseudo SRAM과 같이 이동통신에 많이 사용되는 반도체 메모리 장치에서는 이러한 추세가 더욱 두드러진다. 따라서 외부 공급전원(VDD)의 상승 속도 또한 빨라지게 되고 이로 인해 고전위 전압(VPP)이 외부 공급전원(VDD) 레벨에 미치지 못하였는데도 파워업 신호(pwrup)가 인에이블 되는 경우가 발생한다. 도시한 바와 같이 외부 공급전원(VDD)은 1.2V이고 고전위 전압(VPP)은 0.75V인 시점에서 파워업 신호(pwrup)가 인에이블 되었다. 파워업 신호(pwrup)가 인에이블 됨으로 인해 고전위 전압(VPP)은 외부 공급전원(VDD)을 공급 받아 상승하는 작용이 더 이상 이루어지지 않는다.
도 5는 일반적인 CMOS의 동작 원리를 나타낸 단면도이다.
일반적으로 NMOS 트랜지스터와 PMOS 트랜지스터는 도시한 바와 같이 P형 기판에 N-웰과 P-웰을 구성하여 제작된다. P-웰에는 NMOS 트랜지스터가 구현되고 N-웰에는 PMOS 트랜지스터가 구현되는데, 실제로 이루어지는 동작은 P-웰 상에 NPN 트랜지스터가 존재하는 것과 같고 N-웰 상에 PNP 트랜지스터가 존재하는 것과 같다.
도 6은 도 5에 도시한 CMOS의 등가 회로이다.
CMOS는 도시한 바와 같이, 에미터 단에 외부 공급전원(VDD)가 인가되고 베이스 단에 고전위 전압(VPP)이 입력되며 컬렉터 단이 한 개의 저항을 통해 그라운드 전압(VSS)과 연결되는 PNP 트랜지스터(410)와, 컬렉터 단에 한 개의 저항을 통해 외부 공급전원(VDD)이 인가되고 베이스 단에 벌크 전압(VBB)이 입력되며 에미터 단이 그라운드 전압(VSS)과 연결되는 NPN 트랜지스터(420)로 구성된 것과 같다.
이 때, 외부 공급전원(VDD)이 고전위 전압(VPP)에 비해 일정 수준 이상 큰 값을 가지면 상기 PNP 트랜지스터(410)는 턴 온 되어 전류 I1이 흐르게 된다. 또한 벌크 전압(VBB)이 그라운드 전압(VSS)에 비해 일정 수준 이상 큰 값을 가지면 상기 NPN 트랜지스터(420)는 턴 온 되어 전류 I2가 흐르게 된다. 이와 같이 흐르게 된 전류 I1 또는 I2는 제어되지 않고 흐르는 동작이 지속되어 래치업(latch-up) 된다.
이와 같이 반도체 메모리 장치 내에서 외부 공급전원(VDD)의 값이 고전위 전압(VPP)의 값보다 크게 되면, 래치업(latch-up) 현상이 발생하여 칩 내부에 큰 전류가 흐르게 됨으로 인해 오동작이 발생할 수 있다. 또한 각종 내부 전압의 생성이 불가능하게 되고 발열 현상으로 인해 칩이 파괴될 수도 있다. 게다가 래치업(latch-up) 상황 발생시 외부 전원을 차단하지 않으면 래치업(latch-up) 상황은 지속되며 이러한 상황에서 벗어나는 방법은 존재하지 않는다.
본 발명은 상술한 문제점 및 단점을 해결하기 위하여 안출된 것으로서, 초기의 고전위 전압(VPP)이 외부 공급전원(VDD)으로부터 전압을 충분히 공급 받아 외부 공급전원(VDD)의 레벨에 도달한 이후 파워업 신호(pwrup)를 인에이블 하여 내부 동작을 시작하도록 하는 반도체 메모리 장치의 초기 전압 제어 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 초기 전압 제어 회로는, 고전위 전압의 레벨을 검출하여 검출 신호를 생성 및 출력하는 고전위 전압 검출 수단; 상기 검출 신호와 외부 공급전원으로부터 파워업 신호를 생성 및 출력하는 파워업 신호 생성 수단; 및 상기 파워업 신호가 인에이블 될 때까지 외부 공급전원으로부터 전압을 공급 받아 고전위 전압을 생성하는 고전위 전압 생성 수단;을 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 7은 본 발명에 따른 반도체 메모리 장치의 초기 전압 제어 회로의 구성도 이다.
본 발명에 따른 반도체 메모리 장치의 초기 전압 제어 회로는 고전위 전압(VPP)의 레벨을 검출하여 검출 신호(DET)를 생성 및 출력하는 고전위 전압 검출 수단(100), 상기 검출 신호(DET)와 상기 외부 공급전원(VDD)으로부터 파워업 신호(pwrup)를 생성 및 출력하는 파워업 신호 생성 수단(200') 및 상기 파워업 신호(pwrup)의 입력에 따라 외부 공급전원(VDD)을 충전 및 방전하여 고전위 전압(VPP)을 생성하는 고전위 전압 생성 수단(300)으로 구성된다.
상기 고전위 전압 검출 수단(100)은 일정 레벨의 고전위 전압(VPP)을 검출하여 검출 신호(DET)를 상기 파워업 신호 생성 수단(200')에 전달한다. 이 때, 고전위 전압(VPP)이 외부 공급전원(VDD)에 비해 현저하게 낮은 값을 가지면 검출 신호(DET)는 인에이블 되어 상기 파워업 신호 생성 수단(200')에 입력된다. 그러나 고전위 전압(VPP)이 외부 공급전원(VDD)과 비슷한 레벨의 값을 가지면 상기 검출 신호(DET)는 디스에이블 된다. 상기 파워업 신호 생성 수단(200')은 외부 공급전원(VDD)과 상기 검출 신호(DET)로부터 파워업 신호(pwrup)를 생성하여 상기 고전위 전압 생성 수단(300)에 전달한다. 상기 고전위 전압 생성 수단(300)은 파워업 신호(pwrup)가 입력되는 시점까지 외부 공급전원(VDD)을 공급 받아 고전위 전압(VPP)의 레벨을 높여주는 기능을 수행한다.
도 8은 본 발명에 따른 고전위 전압 검출 수단의 상세 구성도이다.
상기 고전위 전압 검출 수단(100)은 외부 공급전원(VDD)을 구동하여 노드 1(N1)에 전달하기 위한 외부 공급전원 구동부(110), 상기 노드 1(N1)의 레벨을 제 어하기 위한 노드 전압 제어부(120), 고전위 전압(VPP)의 레벨에 따라 상기 노드 전압 제어부(120)가 동작하기 위한 신호를 출력하는 고전위 전압 구동부(130) 및 상기 노드 1(N1)의 신호를 구동하여 검출 신호(DET)를 생성하는 검출 신호 구동부(140)로 구성된다.
여기에서 상기 외부 공급전원 구동부(110)는 외부 공급전원(VDD)이 인가되는 트랜지스터 어레이 또는 저항 어레이로 구현될 수 있으며 어느 하나의 형태로 한정되지 않는다. 그러나 이하에서는 도시한 바와 같이 외부 공급전원(VDD)이 인가되고 그라운드 전압(VSS)이 각각 입력되는 PMOS 트랜지스터 어레이로 구현된 것을 예로 들어 설명할 것이다.
그리고 상기 노드 전압 제어부(120)는 상기 고전위 전압 구동부(130)의 출력이 드레인 단과 게이트 단에 각각 입력되는 제 1 트랜지스터(122), 상기 외부 공급전원 구동부(110)의 출력이 드레인 단에 인가되고 상기 고전위 전압 구동부(130)의 출력이 게이트 단에 입력되는 제 2 트랜지스터(124), 상기 제 1 트랜지스터(122)의 출력이 드레인 단에 인가되고 상기 고전위 전압 구동부(130)의 출력이 게이트 단에 입력되며 공통 출력단에 그라운드 전압이 인가되는 제 3 트랜지스터(126) 및 상기 제 2 트랜지스터(124)의 출력이 드레인 단에 인가되고 상기 고전위 전압 구동부(130)의 출력이 게이트 단에 입력되며 공통 출력단에 그라운드 전압(VSS)이 인가되는 제 4 트랜지스터(128)로 구성된다. 이하에서는 상기 노드 전압 제어부(120)의 각각의 트랜지스터들이 NMOS 트랜지스터로 구현된 것을 예로 들어 설명할 것이다.
또한 상기 고전위 전압 구동부(130)는 외부 공급전원(VDD)이 인가되는 트랜 지스터 어레이 또는 저항 어레이로 구현될 수 있으며 어느 하나의 형태로 한정되지 않는다. 그러나 이하에서는 도시한 바와 같이 고전위 전압(VPP)이 인가되고 상기 고전위 전압(VPP)과 그라운드 전압(VSS)이 각각 입력되는 PMOS 트랜지스터 어레이로 구현된 것을 예로 들어 설명할 것이다.
그리고 상기 검출 신호 구동부(140)는 상기 외부 공급전원 구동부(110)에서 생성되고 상기 노드 전압 제어부(120)에 의해 제어된 신호를 구동시키기 위한 복수 개의 인버터로 구성된다.
상기 외부 공급전원 구동부(110)의 각각의 PMOS 트랜지스터에는 그라운드 전압(VSS)이 입력되므로 상기 외부 공급전원(VDD)의 레벨이 높아질수록 PMOS 트랜지스터 어레이는 더 크게 턴 온 될 것이다. 따라서 외부 공급전원(VDD)은 별다른 전압 강하 없이 노드 1(N1)에 전달된다.
상기 고전위 전압 구동부(130)에 인가되는 고전위 전압(VPP)이 낮은 값을 갖는 경우, 각각의 PMOS 트랜지스터의 게이트 단에는 로우 레벨의 전압이 입력되므로 PMOS 트랜지스터 어레이는 턴 온 된다. 그러나 상기 고전위 전압 구동부(130)의 로우 레벨의 출력 전압이 상기 노드 전압 제어부(120)의 각각의 NMOS 트랜지스터의 게이트 단에 입력되므로 제 1 ~ 제 4 트랜지스터(122 ~ 128)는 턴 오프 된다. 따라서 상기 노드 1(N1)에 인가되어 있는 하이 레벨의 전압은 상기 검출 신호 구동부(140)에서 구동되어 하이 레벨의 검출 신호(DET)로 출력된다.
그러나 고전위 전압(VPP)의 값이 상승하여 외부 공급전원(VDD)과 유사한 값을 갖게 되면, 상기 노드 전압 제어부(120)의 제 1 ~ 제 4 트랜지스터(122 ~ 128) 는 턴 온 된다. 따라서 상기 노드 1(N1)의 전압은 상기 제 2 및 제 4 트랜지스터(124, 128)를 통해 그라운드 전압(VSS)과 연결되므로 상기 노드 1(N1)에는 로우 레벨의 전압이 인가된다. 이후 상기 노드 1(N1)의 로우 레벨의 전압은 상기 검출 신호 구동부(140)에서 구동되어 로우 레벨의 검출 신호(DET)로 출력된다.
도 9는 본 발명에 따른 파워업 신호 생성 수단의 상세 구성도이다.
상기 파워업 신호 생성 수단(200')은 외부 공급전원(VDD)을 구동하여 노드 2'(N2')에 전달하기 위한 외부 공급전원 구동부(210'), 상기 외부 공급전원(VDD)으로부터 인가되는 전압을 분배하기 위한 전압 분배부(220'), 상기 전압 분배부(220')에서 분압된 전압으로부터 상기 노드 2'(N2')의 전압 레벨을 제어하기 위한 노드 전압 제어부(230') 및 상기 노드 전압 제어부(230')에 의해 임의의 레벨을 갖는 전압과 상기 검출 신호(DET)로부터 파워업 신호(pwrup)를 생성하는 파워업 신호 생성부(240')로 구성된다.
여기에서 상기 외부 공급전원 구동부(210')는 그라운드 전압(VSS)이 게이트 단에 입력되고 외부 공급전원(VDD)이 소스 단에 인가되어 출력 전압을 상기 노드 2'(N2')에 전달하는 PMOS 트랜지스터 어레이로 구성된다.
또한 상기 전압 분배부(220')는 외부 공급전원(VDD)이 입력되는 직렬 연결된 저항 어레이로 이루어지며 분배하고자 하는 전압의 레벨에 따라 상기 노드 전압 제어부(230')와 연결되는 노드 3'(N3')의 위치가 조정된다.
그리고 상기 노드 전압 제어부(230')는 상기 전압 분배부(220')에서 분배된 전압이 게이트 단자에 입력되고 상기 노드 2'(N2')의 외부 공급전원 구동부(210') 의 출력 전압이 드레인 단에 인가되며 소스 단이 그라운드 전압(VSS)에 연결되는 NMOS 트랜지스터 어레이로 구성된다.
상기 파워업 신호 생성부(240')는 상기 고전위 전압 검출 수단(100)으로부터 입력되는 검출 신호(DET)와 상기 노드 2'(N2')의 전압을 입력 받아 상기 검출 신호(DET)와 상기 노드 2'(N2')의 전압이 둘 다 로우 레벨일 때에만 하이 레벨의 신호를 출력하고 그 외에는 로우 레벨의 신호를 출력하는 노어 게이트(242) 및 상기 노어 게이트(242)의 출력을 구동하여 파워업 신호를 생성하는 복수 개의 인버터로 구성된다.
상기 외부 공급전원 구동부(210')의 PMOS 트랜지스터 어레이는 게이트 단에 그라운드 전압(VSS)이 인가되므로 모두 턴 온(turn on) 된다. 따라서 상기 외부 공급전원 구동부(210')에 전달되는 외부 공급전원(VDD)은 별다른 전압 강하 없이 상기 노드 2'(N2')에 전달된다.
상기 전압 분배부(220')에 전달되는 외부 공급전원(VDD)은 상기 전압 분배부(220')의 상기 노드 3'(N3')에서 분배되어 상기 노드 전압 제어부(230')의 NMOS 트랜지스터 어레이의 게이트 단에 입력된다.
상기 외부 공급전원(VDD)의 레벨이 낮을 때에는 상기 노드 전압 제어부(230')의 NMOS 트랜지스터 어레이는 턴 오프(turn off) 되므로 상기 노드 2'(N2')에는 외부 공급전원(VDD) 레벨의 전압이 인가된다. 이후 상기 노드 2'(N2')의 전압은 하이 레벨의 값을 가지므로 상기 파워업 신호 생성부(240')의 노어 게이트(242)는 상기 검출 신호(DET)의 레벨과 관계 없이 로우 레벨의 신호를 출력하고 이후 짝 수 개의 인버터(244)를 통해 구동되어 로우(low) 레벨의 값의 파워업 신호(pwrup)가 출력된다.
그러나 상기 외부 공급전원(VDD)의 레벨이 일정 수준 이상 높아지게 되면 상기 노드 전압 제어부(230')의 NMOS 트랜지스터 어레이는 턴 온 되므로 상기 노드 2'(N2')의 전압은 로우 레벨로 강하하게 된다. 이후 상기 노드 2'(N2')의 전압은 상기 파워업 신호 생성부(240')의 상기 노어 게이트(242)에 입력되어 상기 검출 신호(DET)가 로우 레벨이면 하이 레벨의 전압을 출력하고 상기 검출 신호(DET)가 하이 레벨이면 로우 레벨의 전압을 출력한다. 이후 상기 노어 게이트(242)의 출력 전압은 짝수 개의 인버터(244)를 통해 구동되어 파워업 신호(pwrup)로 출력된다.
출력된 파워업 신호(pwrup)는 종래기술에서 기 설명한 바와 같이 상기 고전위 전압 생성 수단(300)에 입력되어 외부 공급전원(VDD)이 고전위 전압(VPP)을 상승시키기 위해 전압을 계속 공급할지의 여부를 결정한다.
즉 상기 고전위 전압 검출 수단(100)에서 검출된 고전위 전압(VPP)이 외부 공급전원(VDD)보다 낮은 값을 가질 때에는 파워업 신호(pwrup)가 디스에이블 되어 외부 공급전원(VDD)으로부터 전압을 공급 받는 고전위 전압(VPP)의 레벨이 상승하고 상기 고전위 전압 검출 수단(100)에서 검출된 고전위 전압(VPP)이 외부 공급전원(VDD)과 유사한 값을 가질 때에는 파워업 신호(pwrup)가 인에이블 되어 칩 동작이 시작되는 것이다.
도 10은 본 발명에 의한 초기 전압의 변화를 설명하기 위한 도면이다.
도 4에서와 같이 외부 공급전원(VDD)의 상승 속도는 빠르지만 상기 고전위 전압 검출 수단(100)에서 출력되는 검출 신호(DET)가 일정 시간 하이 레벨을 유지하여 파워업 신호(pwrup)의 인에이블을 저지한다. 외부 공급전원(VDD)으로부터 전압을 공급 받아 상승하는 고전위 전압(VPP)의 레벨이 외부 공급전원(VDD)의 레벨에 가까워지면 상기 검출 신호(DET)는 로우 레벨로 강하하고 파워업 신호(pwrup)가 인에이블 된다. 즉 종래기술에 비해 파워업 신호(pwrup)가 늦게 인에이블 됨으로써 고전위 전압이 충분히 상승한 후 칩 동작이 시작된다. 따라서 종래기술의 래치업(latch-up)과 같은 오동작은 발생하지 않는다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명은, 초기의 고전위 전압(VPP)이 외부 공급전원(VDD)으로부터 전압을 충분히 공급 받아 외부 공급전원(VDD)의 레벨에 도달한 이후 파워업 신호(pwrup)를 인에이블 하여 내부 동작을 시작하도록 함으로써 외부 공급전원(VDD)의 전압 레벨이 고전위 전압(VPP)의 레벨보다 높은 값을 가짐으로 인해 발생하게 되는 오동작의 발생을 방지하는 효과가 있다.

Claims (11)

  1. 고전위 전압(VPP)의 레벨을 검출하여 검출 신호를 생성 및 출력하는 고전위 전압 검출 수단;
    상기 검출 신호와 외부 공급전원(VDD)으로부터 반도체 메모리 장치의 동작을 시작하도록 하는 파워업 신호를 생성 및 출력하는 파워업 신호 생성 수단; 및
    상기 파워업 신호가 인에이블 될 때까지 상기 외부 공급전원(VDD)으로부터 전압을 공급 받아 상기 고전위 전압(VPP)을 생성하는 고전위 전압 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  2. 고전위 전압(VPP)과 외부 공급전원(VDD)의 레벨을 비교하여 그 결과에 따른 검출 신호를 출력하는 고전위 전압 검출 수단;
    상기 검출 신호가 인에이블 되면 반도체 메모리 장치의 동작을 시작하도록 하는 파워업 신호를 디스에이블시키고, 상기 검출신호가 디스에이블 되면 상기 외부 공급전원(VDD)의 소정값 초과 여부에 따른 비교 신호를 상기 파워업 신호로서 출력하는 파워업 신호 생성 수단; 및
    상기 파워업 신호가 인에이블 될 때까지 상기 외부 공급전원(VDD)으로부터 전압을 공급 받아 상기 고전위 전압(VPP)을 생성하는 고전위 전압 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회 로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 고전위 전압 검출 수단은,
    상기 외부 공급전원(VDD)을 구동하여 제 1 노드에 전달하기 위한 외부 공급전원 구동부;
    상기 제 1 노드의 전압 레벨을 제어하기 위한 노드 전압 제어부;
    상기 고전위 전압(VPP)의 레벨에 따라 상기 노드 전압 제어부가 동작하기 위한 신호를 출력하는 고전위 전압 구동부; 및
    상기 제 1 노드의 전압을 구동하여 검출 신호를 생성하기 위한 검출 신호 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  4. 제 3 항에 있어서,
    상기 외부 공급전원 구동부는,
    상기 외부 공급전원(VDD)이 인가되고 출력단이 상기 제 1 노드에 연결되는 저항 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  5. 제 3 항에 있어서,
    상기 외부 공급전원 구동부는,
    상기 외부 공급전원(VDD)이 인가되고 출력단이 상기 제 1 노드에 연결되는 트랜지스터 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  6. 제 3 항에 있어서,
    상기 노드 전압 제어부는,
    상기 고전위 전압 검출부의 출력이 드레인 단과 게이트 단에 각각 입력되는 제 1 트랜지스터;
    상기 외부 공급전원 구동부의 출력이 드레인 단에 인가되고 상기 고전위 전압 검출부의 출력이 게이트 단에 입력되는 제 2 트랜지스터;
    상기 제 1 트랜지스터의 출력이 드레인 단에 인가되고 상기 고전위 전압 검출부의 출력이 게이트 단에 입력되며 공통 출력단에 그라운드 전압(VSS)이 인가되는 제 3 트랜지스터; 및
    상기 제 2 트랜지스터의 출력이 드레인 단에 인가되고 상기 고전위 전압 검출부의 출력이 게이트 단에 입력되며 공통 출력단에 그라운드 전압(VSS)이 인가되는 제 4 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  7. 제 3 항에 있어서,
    상기 고전위 전압 구동부는,
    상기 고전위 전압(VPP)이 인가되고 출력단이 상기 노드 전압 제어부에 연결되는 저항 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  8. 제 3 항에 있어서,
    상기 고전위 전압 구동부는,
    상기 고전위 전압(VPP)이 인가되고 출력단이 상기 노드 전압 제어부에 연결되는 트랜지스터 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  9. 제 3 항에 있어서,
    상기 검출 신호 구동부는,
    상기 제 1 노드의 전압을 입력으로 하는 적어도 하나 이상의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 파워업 신호 생성 수단은,
    상기 외부 공급전원(VDD)을 구동하여 제 2 노드에 전달하기 위한 외부 공급전원 구동부;
    상기 외부 공급전원(VDD)으로부터 인가되는 전압을 분배하기 위한 전압 분배부;
    상기 전압 분배부에서 분압된 전압으로부터 상기 제 2 노드의 전압 레벨을 제어하기 위한 노드 전압 제어부; 및
    상기 노드 전압 제어부에 의해 임의의 레벨을 갖는 전압과 상기 검출 신호로부터 파워업 신호를 생성하는 파워업 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
  11. 제 10 항에 있어서,
    상기 파워업 신호 생성부는,
    상기 외부 공급전원 구동부에 의해 임의의 레벨을 갖는 전압과 상기 고전위 전압 검출 수단으로부터 전달되는 검출 신호가 입력되는 노어 게이트; 및
    상기 노어 게이트로부터 입력 받은 신호를 구동하여 파워업 신호를 생성하는 적어도 하나 이상의 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 초기 전압 제어 회로.
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