KR102556469B1 - 신호 전송 회로 - Google Patents

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Abstract

신호 전송 회로는, 직렬로 연결되어 신호를 전송하고 제1전원 전압을 사용해 동작하는 논리 게이트; 상기 논리 게이트를 통해 전송된 신호에 응답해 풀업 제어 신호와 풀다운 제어 신호를 생성하고, 상기 풀업 제어 신호와 상기 풀다운 제어 신호의 생성에는 상기 제1전원 전압의 목표 레벨보다 높은 레벨을 가지는 제2전원 전압이 이용되는 프리 드라이버 회로; 상기 풀업 제어 신호에 응답해, 상기 제1전원 전압을 이용해 출력 라인을 풀업 구동하는 제1NMOS 트랜지스터; 상기 풀다운 제어 신호에 응답해, 풀다운 전압을 이용해 상기 출력 라인을 풀다운 구동하는 제2NMOS 트랜지스터; 및 파워업 신호의 활성화 이전에 상기 제1전원 전압의 레벨이 기준 값 미만인 경우에 상기 풀업 제어 신호와 상기 풀다운 제어 신호를 초기화하기 위한 초기화 회로를 포함할 수 있다.

Description

신호 전송 회로 {SIGNAL TRANSMITTING CIRCUIT}
본 특허 문헌은 신호 전송 회로에 관한 것이다.
메모리 장치 등 각종 반도체 장치 내부의 회로들은 다른 회로들과 여러가지 신호를 주고받으며 동작한다. 그러므로 반도체 장치 내부에는 신호를 송신 및 수신하는 다수의 회로들이 포함된다.
하나의 반도체 장치는 서로 다른 레벨을 가지는 다수개의 전원을 사용하므로, 반도체 장치 내부에서 신호를 송신 및 수신하는 회로들도 서로 다른 전원을 사용할 수 있다.
본 발명의 실시예들은, 다수개의 전원을 사용하는 신호 전송 회로의 오동작 및 전류소모를 줄이는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 신호 전송 회로는, 직렬로 연결되어 신호를 전송하고 제1전원을 사용해 동작하는 논리 게이트; 상기 논리 게이트를 통해 전송된 신호에 응답해 풀업 제어 신호와 풀다운 제어 신호를 생성하고, 상기 풀업 제어 신호와 상기 풀다운 제어 신호의 생성에는 상기 제1전원 전압의 목표 레벨보다 높은 레벨을 가지는 제2전원 전압이 이용되는 프리 드라이버 회로; 상기 풀업 제어 신호에 응답해, 상기 제1전원을 이용해 출력 라인을 풀업 구동하는 제1NMOS 트랜지스터; 상기 풀다운 제어 신호에 응답해, 풀다운 전원을 이용해 상기 출력 라인을 풀다운 구동하는 제2NMOS 트랜지스터; 및 파워업 신호의 활성화 이전에 상기 제1전원의 레벨이 기준 값 미만인 경우에 상기 풀업 제어 신호와 상기 풀다운 제어 신호를 초기화하기 위한 초기화 회로를 포함할 수 있다.
본 발명의 실시예들에 따르면, 신호 전송 회로의 오동작 및 전류 소모를 줄일 수 있다.
도 1은 본 발명의 일실시예에 따른 신호 전송 회로(100)의 구성도.
도 2는 도 1의 신호 전송 회로(100)가 포함된 집적 회로의 초기화 동작 과정에서 전원 전압들(VDD, VNN, VPP)이 안정화되는 바람직한 과정을 도시한 도면.
도 3은 도 1의 신호 전송 회로(100)가 포함된 집적 회로의 초기화 동작 과정에서 전원 전압들(VDD, VNN, VPP)이 잘못된 순서로 안정화되는 과정을 도시한 도면.
도 4는 본 발명의 다른 실시예에 따른 신호 전송 회로(400)의 구성도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 신호 전송 회로(100)의 구성도이다.
도 1을 참조하면, 신호 전송 회로(100)는 논리 게이트(110), 프리 드라이버 회로(120), 제1NMOS 트랜지스터(N1) 및 제2NMOS 트랜지스터(N2)를 포함할 수 있다. 신호 전송 회로(100)는 입력 노드(IN)의 신호를 출력 노드(OUT)로 전송하는 회로일 수 있다.
논리 게이트(110)는 입력 노드(IN)의 신호를 반전해 A노드로 전달할 수 있다. 논리 게이트(110)는 제1전원 전압(VDD)을 사용할 수 있다. 논리 게이트(110)가 제1전원 전압(VDD)을 사용하므로 A노드의 전압 레벨은 풀다운 전압(VSS, 접지전압)의 레벨부터 제1전원 전압(VDD)의 레벨까지 스윙(swing)할 수 있다. 논리 게이트(110)는 NMOS 트랜지스터(111)와 PMOS 트랜지스터(112)를 포함하는 인버터일 수 있다. 여기서는 논리 게이트(110)가 인버터인 것을 예시하였지만, 논리 게이트(110)가 인버터가 아닌 다른 종류의 논리 게이트일 수도 있다.
프리 드라이버 회로(120) A노드의 신호에 응답해 풀업 제어 신호(PU_EN)와 풀다운 제어 신호(PD_EN)를 생성할 수 있다. 프리 드라이버 회로(120)는 A노드의 신호가 논리 하이 레벨인 경우에, 풀업 제어 신호(PU_EN)를 논리 하이 레벨로 활성화할 수 있다. 또한, 프리 드라이버 회로(120)는 A노드의 신호가 논리 로우 레벨인 경우에, 풀다운 제어 신호(PD_EN)를 논리 하이 레벨로 활성화할 수 있다. 프리 드라이버 회로(120)는 제2전원 전압(VNN)을 이용해 풀업 제어 신호(PU_EN)와 풀다운 제어 신호(PD_EN)를 생성할 수 있다. 따라서 풀업 제어 신호(PU_EN)와 풀다운 제어 신호(PD_EN)는 풀다운 전압(VSS)의 레벨부터 제2전원 전압(VNN)의 레벨까지 스윙할 수 있다. 여기서 제2전원 전압(VNN)은 제1전원 전압(VDD)보다 높은 레벨의 전압일 수 있다.
프리 드라이버 회로(120)는 인버터(I), 패스 게이트(PG), 풀업 제어 신호 생성부(125) 및 풀다운 제어 신호 생성부(130)를 포함할 수 있다.
인버터(I)는 A노드의 신호를 반전해 B노드로 전달할 수 있다. 패스 게이트(PG)는 A노드의 신호를 C노드로 전달할 수 있다. 인버터(I)는 NMOS 트랜지스터(121)와 PMOS 트랜지스터(122)를 포함할 수 있다. 인버터(I)는 제1전원 전압(VDD)을 이용해 동작할 수 있다. 패스 게이트(PG)는 NMOS 트랜지스터(123)와 PMOS 트랜지스터(124)를 포함할 수 있다. NMOS 트랜지스터(123)에는 제2전원 전압(VNN)이 인가되고 PMOS 트랜지스터(124)에는 풀다운 전압(VSS)이 인가되므로, 패스 게이트(PG)는 항상 턴온 상태를 유지할 수 있다. 패스 게이트(PG)는 인버터(I)에 의해 A노드의 신호가 B노드로 전달되는 시간과 A노드의 신호가 C노드로 전달되는 시간을 동일하게 맞추기 위한 구성일 수 있다.
풀업 제어 신호 생성부(125)는 NMOS 트랜지스터(126)와 PMOS 트랜지스터(127)를 포함할 수 있다. B노드의 신호가 논리 하이 레벨인 경우에는 NMOS 트랜지스터(126)가 턴온되어 풀업 제어 신호(PU_EN)가 논리 로우 레벨로 비활성화될 수 있다. B노드의 신호가 논리 로우 레벨인 경우에는 PMOS 트랜지스터(127)가 턴온되어 풀업 제어 신호(PU_EN)가 논리 하이 레벨로 활성화될 수 있다. 풀업 제어 신호(PU_EN)는 활성화시에는 제2전원 전압(VNN)의 레벨을 가지고, 비활성화시에는 풀다운 전압(VSS)의 레벨을 가질 수 있다.
풀다운 제어 신호 생성부(130)는 NMOS 트랜지스터(131)와 PMOS 트랜지스터(132)를 포함할 수 있다. C노드의 신호가 논리 하이 레벨인 경우에는 NMOS 트랜지스터(131)가 턴온되어 풀다운 제어 신호(PD_EN)가 논리 로우 레벨로 비활성화될 수 있다. C노드의 신호가 논리 로우 레벨인 경우에는 PMOS 트랜지스터(132)가 턴온되어 풀다운 제어 신호(PD_EN)가 논리 하이 레벨로 활성화될 수 있다. 풀다운 제어 신호(PD_EN)는 활성화시에는 제2전원 전압(VNN)의 레벨을 가지고, 비활성화시에는 풀다운 전압(VSS)의 레벨을 가질 수 있다.
제1NMOS 트랜지스터(N1)는 풀다운 제어 신호(PD_EN)에 응답해 온/오프될 수 있다. 풀다운 제어 신호(PD_EN)가 활성화되면 제1NMOS 트랜지스터(N1)가 턴온되어 출력 노드(OUT)가 풀다운 전압(VSS) 레벨로 구동될 수 있다. 제2NMOS 트랜지스터(N2)는 풀업 제어 신호(PU_EN)에 응답해 온/오프될 수 있다. 풀업 제어 신호(PU_EN)가 활성화되면 제2NMOS 트랜지스터(N2)가 턴온되어 출력 노드(OUT)가 제1전원 전압(VDD)의 레벨로 구동될 수 있다.
제1NMOS 트랜지스터(N1)와 제2NMOS트랜지스터(N2)와 같이, 출력 노드의 풀업과 풀다운 구동에 모두 NMOS 트랜지스터들(N1, N2)이 사용된 형태를 N-over-N 드라이버라고도 한다. 제2NMOS 트랜지스터(N2)에 의해 출력 노드(OUT)가 풀업 구동되어야 하므로, 풀업 제어 신호(PU_EN)는 제1전원 전압(VDD)보다 더 높은 제2전원 전압(VNN)으로 활성화된다. 풀업 구동에 NMOS 트랜지스터를 사용하는 경우에는 NMOS 트랜지스터를 턴온시키기 위한 전압으로 보다 높은 전압이 사용되어야 하지만, NMOS 트랜지스터의 신호 전송 성능이 PMOS 트랜지스터의 신호 전송 성능보다 좋기 때문에 이러한 N-over-N 드라이버를 사용한다.
출력 노드(OUT)에는 비교적 큰 로딩(loading)을 가지는 전송 라인이 연결될 수 있다. 즉, 출력 노드(OUT)에는 멀리까지 신호를 전송하기 위한 긴 라인이 연결될 수 있다. 예를 들어, 출력 노드(OUT)에는 길이가 긴 데이터 버스, 적층된 칩들에서 다른 층의 칩으로 신호를 전달하기 위한 TSV (Through Silicon Via) 등이 연결될 수 있다.
도 2는 도 1의 신호 전송 회로(100)가 포함된 집적 회로의 초기화 동작 과정에서 전원 전압들(VDD, VNN, VPP)이 안정화되는 바람직한 과정을 도시한 도면이다.
제1전원 전압(VDD)과 제3전원 전압(VPP)은 집적 회로 외부로부터 집적 회로로 공급되는 전원 전압들일 수 있다. 제2전원 전압(VNN)은 집적 회로 내부에서 제3전원 전압(VPP)을 다운 컨버팅(dwon converting)해 생성하는 전원 전압일 수 있다.
도 2를 참조하면, 파워업(power-up) 시에 집적 회로 외부로부터 공급되는 제1전원 전압(VDD)과 제3전원 전압(VPP)은 빠르게 높아져 각자의 목표 전압들의 레벨에 도달할 수 있다. 반면에 제2전원 전압(VNN)은 집적 회로 내부적으로 제3전원 전압(VPP)을 이용해 생성하는 전압이므로 제1전원 전압(VDD)과 제3전원 전압(VPP)보다 조금 느리게 높아지고 목표 전압에 도달할 수 있다. 도 2를 통해 확인할 수 있는 바와 같이, 전원 전압들(VDD, VNN, VPP)은 안정화 상태에서 제3전원 전압(VPP) > 제2전원 전압(VNN) > 제1전원 전압(VDD)의 레벨을 가질 수 있다.
도 3은 도 1의 신호 전송 회로(100)가 포함된 집적 회로의 초기화 동작 과정에서 전원 전압들(VDD, VNN, VPP)이 잘못된 순서로 안정화되는 과정을 도시한 도면이다.
도 3을 참조하면, 전원 전압들(VDD, VNN, VPP)이 도 2와 같은 순서로 안정화되지 못하고, 제1전원 전압(VDD)의 레벨이 제2전원 전압(VNN)보다도 늦게 높아지는 것을 확인할 수 있다. 집적 회로 칩 내의 여러 예측하지 못한 변수들에 의해 도 3과 같이 바람직하지 않은 순서로 전원 전압들(VDD, VNN, VPP)의 레벨이 안정화될 수 있다.
도 3과 같이, 전원 전압들(VDD, VNN, VPP)이 잘못된 순서로 안정화되는 경우에, 도 1의 신호 전송 회로(100)의 오동작이 발생할 수 있다. 예를 들어, 도 3의 시점 '301'에 제1전원 전압(VDD)은 아직 낮은 레벨이어서 입력 노드(INPUT)의 전압 레벨과 무관하게, B 노드와 C 노드 모두 낮은 레벨이 될 수 있다. 이 상태에서 PMOS 트랜지스터(127)와 PMOS 트랜지스터(132)가 모두 턴온될 수 있으며, 제2전원 전압(VNN)은 시점 '301'에서도 비교적 높은 레벨이기에 풀업 제어 신호(PU_EN)와 풀다운 제어 신호(PD_EN)가 동시에 논리 하이 레벨로 활성화될 수 있다. 풀업 제어 신호(PU_EN)와 풀다운 제어 신호(PD_EN)가 모두 활성화되었으므로, NMOS 트랜지스터(N2)와 NMOS 트랜지스터(N1)는 동시에 턴온되며, 이에 의해 제1전원 전압(VDD) 단으로부터 풀다운 전압(VSS) 단으로 직접적인 전류 경로(direct current path)가 형성되어 매우 많은 전류가 소모되며 제1전원 전압(VDD)의 레벨이 높아지는 것을 방해할 수도 있다.
즉, 제1전원 전압(VDD)의 레벨이 아직 낮은 레벨인데, 제2전원 전압(VNN)은 이보다 높은 레벨을 가지는 경우에 도 1의 신호 전송 회로(100)에서 오동작이 발생하고, 이에 의해 매우 많은 전류가 소모될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 신호 전송 회로(400)의 구성도이다.
도 4를 참조하면, 신호 전송 회로(400)는 도 1의 신호 전송 회로(100)보다 초기화 회로(410)를 더 포함할 수 있다.
초기화 회로(410)는 파워업 신호(PWRUPB)의 활성화 이전에, 제1전원 전압(VDD)의 레벨이 기준 값 미만인 경우에 풀업 제어 신호(PU_EN)와 풀다운 제어 신호(PD_EN)를 초기화할 수 있다. 여기서 기준 값은 제2전원 전압(VNN) + 미리 설정된 값일 수 있다. 초기화시에 풀업 제어 신호(PU_EN)와 풀다운 제어 신호(PD_EN)는 모두 논리 로우 레벨로 비활성화될 수 있다.
초기화 회로(410)는 비교기(420), 초기화 신호 생성부(430) 및 초기화부(441, 442)를 포함할 수 있다.
비교기(420)는 제1전원 전압(VDD)과 제2전원 전압(VNN)의 레벨을 비교해 제1전원 전압(VDD)이 제2전원 전압(VNN)보다 미리 설정한 값(α) 이상 더 높지 않은 경우에, 예비 초기화 신호(INI_PRE)를 활성화할 수 있다. 비교기(420)는 미리 설정한 값(α) 만큼의 오프셋(offset)을 가지고 동작하도록 설계되고, 제1전원 전압(VDD)과 제2전원 전압(VNN)을 입력받고, 제1전원 전압(VDD)이 제2전원 전압(VNN)보다 미리 설정한 값 이상 더 높지 않은 경우에 예비 초기화 신호(INI_PRE)를 하이 레벨로 활성화할 수 있다. 비교기(420)는 제3전원 전압(VPP)과 풀다운 전압(VSS)을 이용해 동작할 수 있다. 여기서 미리 설정한 값(α)은 트랜지스터들(N1, N2)의 문턱 전압 값 정도로 설정될 수 있다.
초기화 신호 생성부(430)는 예비 초기화 신호(INI_PRE)가 논리 하이 레벨로 활성화되고 파워업 신호(PWRUPB)가 논리 하이 레벨로 비활성화된 동안에 초기화 신호(INI)를 논리 하이 레벨로 활성화할 수 있다. 즉, 초기화 신호 생성부(430)는 파워업 신호(PWRUPB)의 활성화 이전에는 예비 초기화 신호(INI_PRE)가 활성화되면 초기화 신호(INI)를 논리 하이 레벨로 활성화하고, 파워업 신호(PWRUPB)가 활성화된 이후에는 초기화 신호(INI)를 비활성화 상태로, 즉 논리 로우 레벨로, 고정할 수 있다. 이는 파워업 신호(PWRUPB)의 활성화 이후에는 이미 전원 전압들(VDD, VPP, VNN)이 모두 안정화되었으므로, 더 이상의 초기화가 필요 없다고 가정할 수 있기 때문이다. 여기서 파워업 신호(PWRUP)는 제1전원 전압(VDD)이 목표 레벨에 도달한 이후에 활성화되는 신호일 수도 있으며, 제3전원 전압(VPP)이 목표 레벨에 도달한 이후에 활성화되는 신호일 수도 있다. 또한, 파워업 신호(PWRUPB)는 제1전원 전압(VDD)과 제3전원 전압(VPP) 모두가 각자의 목표 레벨에 도달한 이후에 활성화되는 신호일 수도 있다. 초기화 신호 생성부(430)는 낸드게이트(431)와 인버터(432)를 포함할 수 있다. 초기화 신호 생성부(430)는 제3전원 전압(VPP)과 풀다운 전압(VSS)을 이용해 동작할 수 있다.
초기화부(441, 442)는 초기화 신호(INI)가 논리 하이 레벨로 활성화되면 B 노드와 C 노드를 초기화할 수 있다. 초기화부(440)는 PMOS 트랜지스터(441)와 NMOS 트랜지스터(442)를 포함할 수 있다. PMOS 트랜지스터(441)는 초기화 신호(INI)가 논리 하이로 활성화되면, 즉 반전 초기화 신호(INIB)가 논리 로우로 활성화되면, 턴온되어 B 노드를 제3전원 전압(VPP)의 레벨로 초기화할 수 있다. NMOS 트랜지스터(442)는 초기화 신호(INI)가 논리 하이로 활성화되면 턴온되어 C 노드를 풀다운 전압(VSS)의 레벨로 초기화할 수 있다. 초기화부(440)의 활성화시에 B 노드는 논리 하이 레벨이되고 C 노드는 논리 로우 레벨이되므로, 풀업 제어 신호(PU_EN)는 비활성화 풀다운 제어 신호(PD_EN)는 활성화될 수 있다. 따라서, 제1NMOS 트랜지스터(N1)는 턴온되고 제2NMOS 트랜지스터(N2)는 오프될 수 있다. 즉, 제1NMOS 트랜지스터(N1)와 제2NMOS 트랜지스터(N2)가 동시에 턴온되는 오동작 및 과도하게 전류가 소모되는 상황을 방지할 수 있다.
도 3과 같이 전원 전압들(VDD, VNN, VPP)이 잘못된 순서로 안정화되더라도, 초기화 회로(410)에 의해 신호 전송 회로(400)가 초기화되므로, 신호 전송 회로(400)의 오동작 및 과도한 전류 소모를 방지할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
400: 신호 전송 회로 410: 초기화 회로
110: 논리 게이트 120: 프리 드라이버 회로
N1: 제1NMOS 트랜지스터 N2: 제2NMOS 트랜지스터

Claims (10)

  1. 직렬로 연결되어 신호를 전송하고 제1전원 전압을 사용해 동작하는 논리 게이트;
    상기 논리 게이트를 통해 전송된 신호에 응답해 풀업 제어 신호와 풀다운 제어 신호를 생성하고, 상기 풀업 제어 신호와 상기 풀다운 제어 신호의 생성에는 상기 제1전원 전압의 목표 레벨보다 높은 레벨을 가지는 제2전원 전압이 이용되는 프리 드라이버 회로;
    상기 풀업 제어 신호에 응답해, 상기 제1전원 전압을 이용해 출력 라인을 풀업 구동하는 제1NMOS 트랜지스터;
    상기 풀다운 제어 신호에 응답해, 풀다운 전압을 이용해 상기 출력 라인을 풀다운 구동하는 제2NMOS 트랜지스터; 및
    파워업 신호의 활성화 이전에 상기 제1전원 전압의 레벨이 기준 값 미만인 경우에 상기 풀업 제어 신호와 상기 풀다운 제어 신호를 초기화하기 위한 초기화 회로
    를 포함하는 신호 전송 회로.
  2. 제 1항에 있어서,
    상기 기준 값은 상기 제2전원 전압의 현재 레벨 + 미리 설정된 값인
    신호 전송 회로.
  3. 제 1항에 있어서,
    상기 초기화 회로는 목표 레벨이 상기 제2전원 전압의 목표 레벨보다 높은 제3전원 전압을 이용해 동작하는
    신호 전송 회로.
  4. 제 3항에 있어서,
    상기 제1전원 전압과 상기 제3전원 전압은 상기 신호 전송 회로가 포함된 집적 회로 칩 외부로부터 인가되는 외부 전압이고, 상기 제2전원 전압은 상기 집적 회로 칩 내부의 전압 생성 회로에서 상기 제1전원 전압과 상기 제3전원 전압을 이용해 생성한 내부 전압인
    신호 전송 회로.
  5. 제 1항에 있어서,
    상기 초기화 회로는
    상기 제1전원 전압과 상기 제2전원 전압의 레벨을 비교해 상기 제1전원 전압이 상기 제2전원 전압보다 미리 설정한 값 이상 더 높지 않은 경우에 예비 초기화 신호를 활성화하는 비교기;
    상기 파워업 신호가 비활성화되고 상기 예비 초기화 신호가 활성화되면 초기화 신호를 활성화하는 초기화 신호 생성부; 및
    상기 초기화 신호에 응답해 상기 프리 드라이버 내의 하나 이상의 노드를 미리 정해진 레벨로 초기화하는 초기화부를 포함하는
    신호 전송 회로.
  6. 제 1항에 있어서,
    상기 초기화 회로는
    상기 풀업 제어 신호를 로우 레벨로 초기화하고 상기 풀업 제어 신호를 하이 레벨로 초기화하는
    신호 전송 회로.
  7. 제 3항에 있어서,
    상기 파워업 신호는 상기 제1전원 전압이 안정화되면 활성화되는 신호인
    신호 전송 회로.
  8. 제 3항에 있어서,
    상기 파워업 신호는 상기 제3전원 전압이 안정화되면 활성화되는 신호인
    신호 전송 회로.
  9. 제 3항에 있어서,
    상기 파워업 신호는 상기 제1전원 전압 및 상기 제3전원 전압이 안정화되면 활성화되는 신호인
    신호 전송 회로.
  10. 제 2항에 있어서,
    상기 미리 설정된 값은 상기 제1NMOS 트랜지스터의 문턱 전압 값인
    신호 전송 회로.
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