KR100997429B1 - 고속의 신호 송수신 장치 및 방법 - Google Patents

Abstract

본 발명은 신호를 고속으로 송수신하기 위한 장치 및 그 방법에 관한 것으로, 큰 부하를 가진 연결부의 지연을 최소화하기 위하여 신호를 전달하기 전 신호를 전달하기 위한 연결부를 임의의 설정된 전압레벨을 갖게 하여 신호의 전달 시 연결부의 전압레벨의 변화가 빠르게 일어날 수 있도록 한다. 이를 위해, 본 발명에 따른 신호 송수신 장치는 제어신호에 대응하여 신호를 전달하는 연결부 및 제어신호의 활성화 시점보다 먼저 일정한 전압을 연결부에 인가하기 위한 선행 드라이버를 포함한다. 따라서, 본 발명은 연결부의 구조나 연결부를 구성하는 물질 및 성분 등의 변화 없이 신호를 전달하기 전 신호를 전달하기 위한 연결부를 동작시점보다 앞서 구동하여 큰 부하를 가진 연결부로 인해 저하된 신호 전달 속도를 개선할 수 있는 장점이 있다.

신호 송수신 장치, 반도체, 메모리 장치, 데이터 버스, 메인 드라이버, 리시버

Description

고속의 신호 송수신 장치 및 방법{APPARATUS AND METHOD FOR TRANSMITTING SIGNAL IN HIGH SPEED}

본 발명은 신호를 고속으로 송수신하기 위한 장치 및 그 방법에 관한 것으로, 특히 반도체 메모리 장치 내 신호 및 반도체 메모리 장치를 포함하는 시스템에서 신호 및 데이터를 고속으로 송수신할 수 있는 장치 및 방법에 관한 것이다.

복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.

반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작하기 위해서는 반도체 메모리 장치 내 여러 회로들이 고속으로 동작할 수 있어야함은 물론 여러 회로들 간 신호 혹은 데이터를 빠른 속도로 전달할 수 있어야 한다.

실제로, 반도체 메모리 장치에는 단위셀에 저장된 데이터를 읽어내거나, 외부에서 입력되는 데이터를 단위셀에 전송하기 위한 여러 제어회로 및 이 데이터를 전달하기 위한 연결선 및 연결 장치가 존재한다. 이들 연결 장치 중에서 반도체 메모리 장치 내 곳곳에 데이터를 전달하기 위한 데이터 버스가 존재한다. 이러한 데이터 버스는 다수개의 뱅크를 포함한 반도체 메모리 장치 구석구석에 데이터를 전달하는 역할로 인해 제어 신호들을 전달하기 위한 다른 연결선보다 길게 형성되어 있을 수 있다. 또한, 안정적인 동작을 위해 여러 데이터 버스 및 연결선 등이나 반도체 메모리 장치 내 여러 회로들로 인한 간섭 현상을 방지하기 위한 별도의 수단들이 반도체 메모리 장치에 구비되기도 한다. 그런데, 이러한 데이터 버스는 일반적으로 큰 부하를 가지므로 데이터를 빠르게 전달하는 데 있어 장애가 되고 있다.

데이터 버스와 같은 데이터 및 신호의 전달을 담당하는 여러 버스 및 연결선의 전달 속도를 빠르게 진행시킬수록 반도체 메모리 장치의 처리 속도를 더 빠르게 할 수 있다. 특히, 외부 장치로부터 명령어가 입력된 후 반도체 메모리 장치가 단위셀의 데이터를 출력하는 동작(일반적으로 메모리동작에서의 Read동작)이 빠르면 빠를수록 동작 성능은 좋아지는 데, 이와 관련된 것이 반도체 메모리 장치의 스펙에 기술된 카스 레이턴시(CAS latency)라고 일컬어 지는 지표이다. 이 카스 레이턴시는 외부에서 읽기(READ)명령이 입력되고 나서 명령에 대응되는 단위셀의 데이터가 얼마 후에 반도체 메모리 장치의 외부로 출력이 되는가를 의미하는 것이다. 외부에서 읽기(READ)명령이 입력된 후 명령에 대응되는 데이터가 빨리 출력될수록 반도체 메모리 장치의 동작 속도는 빠를 수 있다는 것이고 반도체 메모리 장치의 동작 성능은 우수하다고 평가될 수 있다.

일반적으로 외부에서 읽기명령이 인가되면, 반도체 메모리 장치는 입력되는 주소신호에 의해 다수개의 단위셀 중 해당되는 단위셀을 인식한다. 이때 그 단위셀을 선택하는 과정 동안 일정부분의 지연시간이 발생한다. 이후, 선택된 단위셀에 저장되어 있던 데이터가 데이터 버스를 통해 출력 드라이버로 전달되고, 전달된 데이터는 출력 버퍼를 거쳐 반도체 메모리 장치의 외부로 출력된다. 여기서, 데이터가 데이터 버스를 통해 전달되는 과정은 읽기명령이 입력된 후 데이터가 출력되는데 필요한 시간 중 상당한 부분을 소요할 수 있으며 소요시간을 줄이는 것은 반도체 메모리 장치의 동작 속도를 높이는 데 크게 기여할 수 있다.

도 1은 종래의 반도체 메모리 장치 내 데이터를 송수신하는 회로들을 보여주고 있는 블록도이다.

도시된 바와 같이, 반도체 메모리 장치는 타이밍 제어부(110), 메인 드라이버(120), 데이터 버스(130) 및 리시버(140)를 포함하고 있다.

타이밍 제어부(110)는 인에이블신호(EN)을 입력받아 메인 드라이버(120)을 제어하기 위한 제어신호(DRVON)을 출력한다. 인에이블신호(EN)는 데이터의 출력 과정에서 외부로부터 입력된 읽기 명령의 입력에 대응하여 데이터(DATA)를 송수신하기 위한 회로들을 활성화하기 위한 것이다. 타이밍 제어부(110)는 인에이블신호(EN)를 입력받아 일정시간을 지연시키는 방법 등을 사용하여 메인 드라이버(120)가 데이터(DATA)를 전송하는 데 필요한 시간 동안 활성화되도록 한다. 타이밍 제어부(110)는 필요한 시간만큼만 메인 드라이버(120)을 활성화시키므로서 반도체 메모리 장치에 불필요한 전력소비를 줄일 수 있다.

타이밍 제어부(110)에 의해 제어되는 메인 드라이버(120)은 데이터(DATA)를 입력받아 데이터 버스(130)에 전달한다. 데이터 버스(130)을 통해 전달된 데이터는 리시버(140)에서 인식된 후 인식된 데이터는 출력 버퍼(미도시) 등을 통해 반도체 메모리 장치의 외부로 출력된다. 상기와 같은 과정으로 반도체 메모리 장치의 외부에서는 명령어에 대응되는 출력 데이터(OUT)를 얻을 수 있다.

데이터 버스(130)는 반도체 메모리 장치 내 여러 영역들(예컨데, 다수개의 단위셀을 포함하고 있는 뱅크들)과 연결되어 있다. 이로 인해 메인 드라이버(120)는 논리하이(H) 및 논리로우(L) 중 하나의 값을 가지는 데이터를 전달하거나, 유효한 데이터의 전달이 없을 경우 데이터 버스(130)로의 데이터 전달을 차단할 수 있어야 한다.

도 2a 및 도 2b는 도 1에 도시된 메인 드라이버(120)와 리시버(140)의 내부 구성을 설명하고 있는 회로도이다.

도 2a를 참조하면, 메인 드라이버(120)는 입력되는 데이터(DATA)를 제어신호(DRVON)에 대응하여 출력하기 위한 3상 드라이버(Tri-State Driver)로 구성되어 있다. 메인 드라이버(120)는 제어신호(DRVON)가 활성화되어 있는 구간 동안 입력되는 데이터(DATA)의 논리 레벨에 대응하여 반전된 레벨의 신호를 데이터 버스(130)에 전달한다. 다수개의 논리 게이트들과 트랜지스터가 연결된 메인 드라이버(120)의 내부 구성과 동작은 당업자에게 충분히 이해될 수 있는 것으로 구체적 설명은 생략하기로 한다.

더 나아가, 도 2a에 도시된 메인 드라이버(120)가 입력되는 데이터(DATA)의 논리 레벨을 반전한 레벨의 신호를 전달하기 때문에, 도 1의 도시된 리시버(140)는 간단하게는 도 2b와 같이 하나의 인버터로 구성하였다.

종래의 반도체 메모리 장치 내부에서는 도 1~2B의 도시된 회로들을 이용하여 데이터를 송수신해왔다. 즉, 타이밍 제어부(110)를 통해 메인 드라이버(120)의 동작을 제어하여 데이터를 전송하였다. 그러나, 종래의 반도체 메모리 장치는 데이터 버스(130)가 큰 부하를 가지는 경우 데이터 버스(130)에서의 전달 속도가 떨어지고 전달 시간이 늘어나는 단점이 있었고, 이에 대한 해결책을 제시하지 못했다. 특히, 반도체 메모리 장치 내 여러 개의 뱅크가 공유하고 있는 데이터 버스의 경우 지연을 발생시키는 부하, 예를 들면, RC 파라미터(데이터 버스(130)의 저항값과 기생 캐패시턴스), 로 인해 데이터 전달 과정에서 예상하지 못한 지연이 발생할 수 있다. 본 발명에서는 상기 설명한 반도체 메모리 장치 내 데이터의 전달 과정에서 큰 부하를 가진 데이터 버스와 같은 지연 영역에서의 신호 혹은 데이터의 전달 속도를 개선할 필요가 있다.

본 발명은 신호 전달 속도를 개선하기 위한 것으로, 반도체, 전자 장치 및 시스템 내에서 신호를 전달하기 전 신호를 전달하기 위한 연결부를 임의의 설정된 전압레벨을 갖게 하여 신호의 전달 시 연결부의 전압레벨의 변화가 빠르게 일어날 수 있도록 하는 데 그 특징이 있다.

본 발명은 데이터를 전달하는 데이터 버스, 제어신호에 대응하여 상기 데이터를 데이터 버스에 인가하는 메인 드라이버, 및 상기 제어신호의 활성화 시점에 앞서, 상기 데이터 버스의 전위가 논리 문턱 전압 보다 높으면 상기 전위를 하강시키고 낮으면 상기 전위를 상승시키기 위한 선행 드라이버를 포함하는 반도체 메모리 장치를 제공한다. 더 나아가 반도체 메모리 장치는 데이터 버스를 통해 상기 데이터를 전달받는 리시버를 추가로 포함한다.

본 발명은 제어신호에 대응하여 신호를 전달하는 연결부 및 상기 제어신호의 활성화 시점에 앞서, 상기 연결부의 상태가 논리 문턱 값에 비하여 높으면 연결부의 상태를 낮추고 낮으면 연결부의 상태를 높이는 선행 드라이버를 포함하는 신호 송수신 장치를 제공한다. 더 나아가 신호 송수신 장치는 제어신호에 대응하여 신호를 연결부에 인가하는 송신부 및 연결부를 통해 신호를 전달받는 수신부를 추가로 포함한다.

또한, 본 발명은 제어신호에 대응하여 신호를 전달하는 연결부에 상기 제어신호의 활성화 시점에 앞서, 상기 연결부의 상태가 논리 문턱 값에 비하여 높으면 연결부의 상태를 낮추고 낮으면 연결부의 상태를 높이는 단계를 포함하는 신호 송수신 방법을 제공한다. 더 나아가, 신호 송수신 방법은 제어신호에 대응하여 신호를 연결부에 인가하는 단계 및 연결부로부터 신호를 전달받는 단계를 추가로 포함한다.

또한, 본 발명은 제어신호에 대응하여 데이터를 전달하는 데이터 버스에 상기 제어신호의 활성화 시점에 앞서 상기 데이터 버스의 전위가 논리 문턱 전압에 비해 높으면 상기 전위를 하강시키고 낮으면 상기 전위를 상승시키기 위한 단계를 포함하는 반도체 메모리 장치의 동작 방법을 제공한다. 더 나아가, 반도체 메모리 장치의 동작 방법은 동기제어신호에 대응하여 데이터를 데이터 버스에 인가하는 단계 및 데이터 버스를 통해 데이터를 전달받는 단계를 추가로 포함한다.

본 발명은 연결부의 구조나 연결부를 구성하는 물질 및 성분 등의 변화 없이 신호를 전달하기 전 신호를 전달하기 위한 연결부를 동작시점보다 앞서 구동하여 큰 부하를 가진 연결부로 인해 저하된 신호 전달 속도를 개선할 수 있는 장점이 있다.

신호 및 데이터의 전달을 지연시키기는 영역에서의 신호 및 데이터의 스윙 폭을 줄여 전달 속도 개선하였으므로 이로 인해 본 발명에 따른 시스템, 전자 장치 혹은 반도체 메모리 장치는 동작 속도를 증가시킬 수 있다. 아울러, 본 발명에 따른 장치는 전압레벨에 대응하는 의미를 갖는 신호 및 데이터를 사용하는 여러 분야의 시스템에 적용이 가능하며, 더 빠른 동작을 필요로 하는 시스템의 성능을 개선할 수 있다.

동작 속도가 빠른 시스템, 전자 장치 혹은 반도체 메모리 장치에서 송신부와 수신부를 연결하는 연결부가 큰 부하를 가져 신호의 전달이 지연되는 것을 방지하기 위해, 본 발명의 따른 시스템, 전자 장치 혹은 반도체 메모리 장치는 유효한 신호를 전달하기 전 연결부를 앞서 구동할 수 있는 장치를 포함한다. 이러한 장치는 신호의 전달에 있어서 신호를 연결부로 전달하는 송신부의 동작과 연결부의 전압레벨을 인식하는 수신부의 동작을 더욱 빠르게 할 수 있다.

특히, 논리하이(H) 레벨의 신호를 처음 전달하는 경우, 논리로우(L) 레벨의 신호를 전달한 직후 논리하이(H) 레벨의 신호를 전달하는 경우 혹은 반대로 논리하이(H) 레벨의 신호를 전달한 직후 논리로우(L) 레벨의 신호를 전달하는 경우, 본 발명에 따른 장치는 신호를 전달하기 위한 송신부, 연결부 및 수신부의 동작을 빠르게 할 수 있다. 여기서 연결부는 송신부와 수신부를 연결하기 위한 구성요소로서 반도체 메모리 장치에서는 데이터 버스와 같이 데이터 및 신호를 전달하는 내부구성요소들이 연결부에 해당할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하고 있는 블록도이다.

도시된 바와 같이, 반도체 메모리 장치는 타이밍 제어부(310), 메인 드라이버(320), 데이터 버스(330), 리시버(340), 제어부(350) 및 선행드라이버(360)를 포함하고 있다.

타이밍 제어부(310)는 인에이블신호(EN)을 입력받아 메인 드라이버(320)을 제어하기 위한 제어신호(DRVON)을 출력한다. 인에이블신호(EN)는 데이터의 출력 과정에서 외부로부터 입력된 읽기 명령의 입력에 대응하여 데이터(DATA)를 송수신하기 위한 회로들을 활성화하기 위한 것이다. 타이밍 제어부(310)는 인에이블신호(EN)를 입력받아 일정시간을 지연시키는 방법 등을 사용하여 메인 드라이버(320)가 데이터(DATA)를 전송하는 데 필요한 시간 동안 활성화되도록 한다. 타이밍 제어부(310)는 필요한 시간만큼만 메인 드라이버(320)을 활성화시키므로서 반도체 메모리 장치에 불필요한 전력소비를 줄일 수 있다.

타이밍 제어부(310)에 의해 제어되는 메인 드라이버(320)은 데이터(DATA)를 입력받아 데이터 버스(330)에 전달한다. 데이터 버스(330)을 통해 전달된 데이터는 리시버(340)에서 인식된 후 인식된 데이터는 출력 버퍼(미도시) 등을 통해 반도체 메모리 장치의 외부로 출력된다. 상기와 같은 과정으로 반도체 메모리 장치의 외부에서는 명령어에 대응되는 출력데이터(OUT)을 얻을 수 있다.

데이터 버스(330)는 반도체 메모리 장치 내 여러 영역들(예컨데, 다수개의 단위셀을 포함하고 있는 여러 뱅크들)과 연결되어 있는 것으로, 대표적인 예로 반도체 메모리 장치 내 글로벌 데이터 라인을 들 수 있다. 이로 인해 메인 드라이버(320)은 논리하이(H) 및 논리로우(L) 중 하나의 값을 가지는 데이터를 전달하거나, 유효하지 않은 데이터의 전달을 차단할 수 있어야 한다.

또한, 반도체 메모리 장치는 데이터 버스를 통해 데이터 전달에 걸리는 지연시간(tD)를 줄이기 위해 제어부(350)와 선행드라이버(360)를 구비한다. 도시된 바와 같이, 타이밍제어부에서 출력된 제어신호(DRVON)는 제어부(350)로 입력되고 제어부(350)는 지연된 인에이블신호(EN_d)와 제어신호(DRVON)를 이용하여 선행제어신호(PDRVON)를 생성한다. 지연된 인에이블신호(EN_d)는 인에이블신호(EN)를 일정 지연시간동안 지연한 것으로, 도시되지 않은 별도의 지연부를 통해 생성될 수도 있고 타이밍제어부(310) 내에 포함된 지연요소들을 활용하여 생성될 수도 있다. 제어신호(DRVON)가 활성화되어 메인드라이버(320)가 데이터(DATA)를 전달하기 이전에 제어부(350)에서 출력된 선행제어신호(PDRVON)에 대응하여 선행드라이버(360)는 일정한 전압을 데이터 버스(330)에 인가한다.

메인 드라이버(320)에 의해 유효한 데이터(DATA)가 전달되기 전에 데이터 버스(330)는 전원전압(VDD) 혹은 접지전압(VSS)의 전위를 유지하고 있을 수 있다. 데이터 버스(330)가 전원전압(VDD)의 전위를 유지하고 있는 경우, 논리하이(H) 레벨의 데이터(DATA)가 전달되면 데이터 버스(330)의 전위가 유지되고 논리로우(L) 레벨의 데이터(DATA)가 전달되면 데이터 버스(330)의 전위는 접지전압(VSS)의 전위로 하강한다. 반대로, 데이터 버스(330)가 접지전압(VSS)의 전위를 유지하는 경우에는 논리로우(L) 레벨의 데이터(DATA)가 전달되면 데이터 버스(330)의 전위가 유지되고 논리하이(H) 레벨의 데이터(DATA)가 전달되면 데이터 버스(330)의 전위는 전원전압(VDD)의 전위로 상승한다. 일반적으로, 데이터 버스(330)는 데이터가 전달되지 않을때, 접지전압(VSS)의 전위를 유지하고 있다. 데이터 버스(330)가 데이터의 전달이 없을 때에도 항상 전원전압(VDD)의 전위를 유지하는 것은 반도체 메모리 장치가 필요 이상으로 많은 전력을 소비하게 되기 때문이다.

데이터 버스(330)가 데이터의 전달이 없을 때 접지전압(VSS)의 전위를 유지하다가 논리하이(H) 레벨의 전위가 입력되면 데이터 버스(330)의 전위는 상승하고, 데이터 버스(330)의 전위가 리시버(340)가 논리값의 변화를 인식할 수 있는 레벨까지 상승하면 리시버(340)는 전달된 데이터를 외부로 출력할 수 있다. 여기서, 논리값의 변화를 인식할 수 있는 레벨을 논리 문턱 전압이라고 정한다. 구체적으로, 도3에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서는 메인 드라이버(320) 및 리시버(340)의 구성 요소에 따라 결정될 수 있다. 즉, 리시버(340)가 데이터 버스(330)의 전위에 따라 턴온되는 모스 트랜지스터로 구성되어 있다면, 논리 문턱 전압은 모스 트랜지스터의 문턱 전압과 같아진다.

데이터가 전달되기 전에 만약 데이터 버스(330)가 리시버(340)의 논리 문턱 전압보다 낮은 전위를 유지하고 있다면, 메인 드라이버(320)가 전달하는 데이터가 더욱 빠른 속도로 리시버(340)로 전달될 수 있다. 논리하이(H) 레벨의 데이터가 전달되어도 데이터 버스(330)의 전위가 리시버(340)의 논리 문턱 전압보다 높은 전위로 높아지는 데 걸리는 시간이 줄어든다. 논리로우(L) 레벨의 데이터가 전달될 경우에는 데이터 버스(330)의 전위가 이미 리시버(340)의 논리 문턱 전압보다 낮게 유지되고 있기 때문에, 실질적으로 별도의 데이터 전송을 위한 시간이 들지 않는다. 또한, 논리하이(H) 레벨의 데이터가 전송된 직후 논리로우(L) 레벨의 데이터가 전달될 경우는, 유효한 다음 데이터를 전달하기 직전 데이터 버스(330)에 남겨져 있는 전압을 논리 문턱 전압 가까이 하강시켜 유효한 다음 데이터인 논리로우(L) 레벨의 전송을 위한 시간을 줄일 수 있다.

데이터의 전달 속도를 빠르게 하기 위해, 데이터 버스(330)에 접지전압(VSS)의 전위가 아닌 리시버(340)의 논리 문턱 전압보다 낮은 전압을 항상 유지하는 것은 반도체 메모리 장치가 필요 이상의 전력을 소비하게 되는 것이므로 바람직한 실시예로 보기 어렵다. 따라서, 본 발명에 따른 반도체 메모리 장치에서는 유효한 데이터가 데이터 버스(330)에 전달되기 직전 일정한 전압을 데이터 버스(330)에 인가시킨다. 이러한 동작은 제어부(350)과 선행 드라이버(360)에 의해 이행된다. 일정한 전압의 인가는 선행 드라이버(360)를 제어하는 선행제어신호(PDRVON)에 의해 제어되고 인가되는 전압 레벨 역시 선행제어신호(PDRVON)의 펄스 폭에 의해 결정된다. 그와 반대로 논리하이(H) 레벨을 가진 데이터 버스(330)를 다음 유효한 데이터의 전달 직전 하강시키는 것 역시 선행제어신호(PDRVON)에 의해 제어되고 하강하는 전압 레벨 역시 선행제어신호(PDRVON)의 펄스 폭에 의해 결정된다.

도 4a는 도 3에 도시된 제어부(350)의 일실시예를 설명하고 있는 회로도이다.

도시된 바와 같이, 제어부(350)은 하나의 인버터와 제 1 부정논리합(NOR)게이트를 포함하고 있다. 인버터는 지연된 인에이블 신호(EN_d)를 반전시키고, 제 1 부정논리합게이트는 타이밍제어부(310)에서 출력되는 제어신호(DRVON)와 인버터의 출력을 부정논리합하여 선행제어신호(PDRVON)을 출력한다.

도 4b는 도 3에 도시된 제어부(350)의 동작을 설명하고 있는 파형도이다.

외부에서 읽기 명령이 인가되면, 읽기 명령에 대응하는 데이터가 출력되는 데까지 일정 시간이 소요된다. 일정 시간 후 출력되는 데이터를 전달하기 위해 반도체 메모리 장치는 인에이블신호(EN)를 활성화시켜 타이밍 제어부(310)로 입력한다. 도시된 바와 같이, 타이밍 제어부(310)는 읽기 명령에 대응하는 데이터(DATA)가 일정부분의 시간 뒤 정상적으로 출력되도록 입력받은 인에이블신호(EN)를 제 1 지연시간만큼 지연하여 메인 드라이버(320)를 제어하는 제어신호(DRVON)를 생성한다. 또한, 도시되지 않은 별도의 지연부 혹은 타이밍 제어부(310)의 내부 지연요소들을 이용하여 인에이블신호(EN)를 제 1 지연시간보다는 적은 제 2 지연시간만큼을 지연한 지연된 인에이블신호(EN_d)가 생성된다. 제어부(350)의 구성에 따른 논리 조합을 통해 제어신호(DRVON)와 지연된 인에이블신호(EN_d)에 대응하여 선행제어신호(PDRVON)이 생성된다. 제어신호(DRVON)와 선행제어신호(PDRVON)를 비교하면, 선행제어신호(PDRVON)가 제어신호(DRVON)보다 먼저 활성화된 후 선행제어신호(PDRVON)가 비활성화되자마자 제어신호(DRVON)가 활성화되는 것을 알 수 있다. 이러한 선행제어신호(PDRVON)에 의해, 선행 드라이버(360)은 메인 드라이버(320)가 유효한 데이터(DATA)를 데이터 버스(330)에 전달하기 직전 데이터 버스(330)에 일정한 전압을 인가할 수 있다.

여기서, 선행제어신호(PDRVON)의 활성화 구간과 활성화 시작 시점은 도 4에 도시된 것과 반드시 일치할 필요는 없으며, 본 발명의 다른 실시예에서는 메인 드라이버(320)가 유효한 데이터를 전달하기 전 선행 드라이버(360)가 일정한 전압을 인가하거나 방전할 수만 있다면 변경이 가능하다.

도 5a는 도 3에 도시된 선행 드라이버(360)의 일실시예를 설명하고 있는 회로도이다.

도시된 바와 같이, 선행 드라이버(360A)는 구동 제어부(510), 구동부(520) 및 상태 저장부(530)를 포함하고 있으며, 구동부(520)와 상태 저장부(530)는 데이터 버스(330) 내 하나의 노드(DB_NODE)와 연결되어 있다.

상태 저장부(530)는 데이터 버스(330)의 현재 전위 상태(전위에 따른 논리값)를 저장하기 위한 것이고, 구동 제어부(510)는 상태저장부(530)에 저장된 논리 값과 선행제어신호(PDRVON)에 대응하여 제 1 및 제 2 구동신호(PU, PD)를 구동부(520)로 출력한다. 제 1 및 제 2 구동신호(PU, PD)에 대응하여, 구동부(520)는 데이터 버스(330)의 전위를 상승시키거나 하강시켜 데이터 버스(330)가 일정한 전압을 유지하도록 한다.

구체적으로, 상태 저장부(530)는 선행제어신호(PDRVON)에 대응하여 데이터 버스(330)의 논리 값을 전달하는 전송 게이트 및 데이터 버스(330)의 논리 값을 저장하기 위한 래치부를 포함하고 있으며, 데이터 버스(330)의 논리 값을 반전한 값을 구동 제어부(510)로 출력한다. 래치부 내 노드 A는 데이터 버스(330)의 현재 논리 값에 반전된 값을 저장한다.

구동 제어부(510)는 선행제어신호(PDRVON)와 상태 저장부(530)에서 출력된 데이터 버스(330)의 반전된 논리 값에 대응하여 제 1 구동신호(PU)를 생성하는 제 1 부정논리곱(NAND)게이트, 선행제어신호(PDRVON)를 반전시키기 위한 인버터 및 인버터의 출력과 데이터 버스(330)의 반전된 논리값에 대응하여 제 2 구동신호(PD)를 생성하는 제 2 부정논리합(NOR)게이트를 포함하고 있다.

데이터 버스(330)에 일정한 전압을 공급하기 위한 구동부(520)는 제 1 구동신호(PU)에 대응하여 동작하는 제 1 모스트랜지스터(MP0) 및 제 2 구동신호(PD)에 대응하여 동작하는 제 2 모스트랜지스터(MP1)를 포함하고 있다.

도 5b는 도 3에 도시된 선행 드라이버(360)의 동작을 설명하고 있는 파형도이다.

먼저 데이터의 전달 없이 데이터 버스(330)가 접지전압(VSS)의 전위를 유지하고 있고, 선행제어신호(PDRVON)가 활성화되지 않은 상태이면, 선행 드라이버(360)에 포함된 상태 저장부(530) 내 노드 A는 전원전압(VDD)의 전위가 된다. 선행제어신호(PDRVON)가 활성화되기 전 구동부(520)의 제 1 모스트랜지스터(MP0)와 제 2 모스트랜지스터(MP1)은 모두 턴오프되어 있다.

외부에서 읽기 명령이 입력된 후 선행제어신호(PDRVON)가 활성화되어 논리하이(H) 레벨이 되면, 상태 저장부(530)의 전송 게이트는 비활성화되고 노드 A는 계속 전원전압(VDD)의 전위를 유지한다. 이때, 구동 제어부(510) 내에 제 1 부정논리곱게이트로 인해 제 1 구동신호(PU)가 논리로우(L) 레벨이 된다. 그 결과, 구동부(520)의 제 1 모스트랜지스터(MP0)는 턴온되어 데이터 버스(330)에 일정한 전압이 인가된다. 여기서, 구동부(520)의 제 2 모스트랜지스터(MP1)는 계속 턴오프 상태를 유지한다.

이후, 선행제어신호(PDRVON)가 비활성화되면 선행 드라이버(360)는 데이터 버스(330)의 일정한 전압 공급을 중단하고, 제어신호(DRVON)에 대응하여 메인 드라이버(320)는 유효한 데이터(DATA)를 데이터 버스(330)로 전달한다.

유효한 데이터(DATA)가 논리하이(H) 상태라면, 데이터 버스(330)는 논리하이(H) 상태가 된다. 이후 다음 유효한 데이터가 전달되기 직전 상태 저장부(530)의 전송 게이트가 선행제어신호(PDRVON)에 의해 턴온되면 선행 드라이버(360) 내 상태 저장부(530)의 노드 A는 논리로우(L)로 천이 된다. 그 결과 다음 유효한 데이터가 전달되기 직전 데이터 버스(330)은 일정 전압 레벨만큼 하강하게 되어 다음 유효한 데이터의 전달을 빠르게 할 수 있다.

결과적으로 이러한 동작을 통해 본 발명에서는 전달되는 데이터의 최대 스윙 폭을 줄여 데이터 버스(330)를 통해 유효한 데이터(DATA)가 더 빠르게 전달될 수 있을 뿐만 아니라, 리시버(340)는 데이터 버스(330)에 인가된 데이터(DATA)를 빨리 인지할 수 있다. 결과적으로 데이터 버스(330)를 통한 데이터의 송수신 속도가 증가하게 된 것이다.

한편, 어려가지 공정변화 및 공급전원의 변화에 따라, 5a에 도시된 본 발명의 일 실시예에서 선행 드라이버(360) 내 구동부(520)가 선행제어신호(PDRVON)에 의해 동작하는 시점과 상태 저장부(530) 내 전송 게이트가 선행제어신호(PDRVON)에 의해 턴오프되는 시점에 오류가 발생하여 선행 드라이버(360)가 데이터 버스(330)에 공급한 일정한 전압이 상태 저장부(530)로 저장될 경우 순간적으로 선행 드라이버(360)가 오동작을 할 가능성이 있다. 이러한 문제를 해결하기 위한 본 발명의 또 다른 실시예를 제공한다.

도 6a는 도 3에 도시된 선행 드라이버(360)의 다른 실시예를 설명하고 있는 회로도이다.

도시된 바와 같이, 선행 드라이버(360B)는 구동 제어부(610), 구동부(620), 상태 저장부(630), 제 1 지연부(640), 제 2 지연부(650), 및 제 3 지연부(660)를 포함하고 있으며, 구동부(620)와 제 3 지연부(660)는 데이터 버스(330) 내 하나의 노드(DB_NODE)와 연결되어 있다.

선행 드라이버(360B)는 도 5에서 설명한 선행 드라이버(360A)와 유사한 구조를 가지고 있다. 특히, 구동 제어부(610), 구동부(620) 및 상태 저장부(630)는 도 5a에서 설명한 선행 드라이버(360A)의 구동 제어부(510), 구동부(520) 및 상태 저장부(530)와 같은 구조를 가지므로 이에 대한 구체적 설명은 생략하기로 한다.

도 6에 도시된 선행 드라이버(360B)는 앞서 지적했던 문제를 방지하기 위해 구동 제어부(610)와 구동부(620) 사이 및 상태 저장부(630)와 데이터 버스(330) 사이에 제 1~3 지연부(640, 650, 660)를 더 포함하는 것을 특징으로 한다. 여기서, 문제는 구동부(620)이 선행제어신호(PDRVON)에 의해 동작하는 시점과 상태 저장부(630) 내 전송 게이트가 선행제어신호(PDRVON)에 의해 턴오프되는 시점에 오류가 발생할 경우 어려가지 공정변화 및 공급전원의 변화에 따라 순간적으로 발생할 수 있는 선행 드라이버(360)의 오동작을 말한다. 회로 구조적으로 문제가 발생할 경우는 없으나, 제조시 공정 변화에 따른 변수와 공급전원의 급격한 변화는 예기치 못한 문제를 야기할 수 있으므로 제 1~3 지연부(640, 650, 660)를 통해 구동 제어부(610), 구동부(620) 및 상태 저장부(630)의 동작 시점을 더욱 명확히 구분할 수 있다.

이를 위해, 선행 드라이버(360B)는 구동 제어부(610)에서 출력되는 제 1 구동신호(PU)를 지연하여 제 1 지연된 구동신호(PU_d)를 출력하기 위한 제 1 지연부(640), 제 2 구동신호(PD)를 지연하여 제 2 지연된 구동신호(PD_d)를 출력하기 위한 제 2 지연부(650) 및 데이터 버스(330) 내 한 노드(DB_NODE)의 상태를 지연하여 상태저장부(630)에 공급하기 위한 제 3 지연부(660)를 포함하고 있다.

선행 드라이버(360B)가 제 1~3 지연부(640, 650, 660) 모두를 반드시 포함되어야 하는 것은 아니며, 구동 제어부(610), 구동부(620) 및 상태 저장부(630)의 동 작 시점을 명확하게 조절하기 위해 제 3 지연부(660)만을 구비하거나 제 1 및 2 지연부(640, 650)만을 구비하는 실시 예로도 구현 가능하다.

도 6b는 도 6a에 도시된 지연부(640)의 일실시예를 설명하기 위한 회로도이다.

도시된 바와 같이, 제 1 지연부(640)는 직렬 연결된 두 개의 인버터로 구성되어 있음을 보여주고 있다. 이는 하나의 예에 불과하며, 도 6a에 도시된 제 1~3 지연부(640, 650, 660)들은 구동 제어부(610), 구동부(620) 및 상태 저장부(630)의 동작 시점을 명확히 하기 위한 것이므로, 이 목적을 만족할 수 있는 여러 변형된 구조를 가질 수 있다.

도 7은 도 3에 도시된 반도체 메모리 장치의 동작을 설명하고 있는 타이밍도이다.

도시된 바와 같이, 외부 시스템 클럭에 동기하여 반도체 메모리 장치가 읽기 명령(READ)가 인식한 후 일정시간이 지나면 입력된 명령과 주소에 대응하는 데이터(DATA)가 전달된다. 이 데이터(DATA)를 효과적으로 전달하기 위한 인에이블 신호(EN)는 데이터(DATA)의 전달 시점에 앞서 먼저 활성화된다. 이후 제어신호(DRVON)와 선행제어신호(PDRVON)가 생성되고 데이터 버스(330) 내 하나의 노드(DB_NODE)에 데이터가 전달되는 과정을 보여주고 있다. 여기에 대해서는 이미 도 4b와 5b를 통해 이미 동작을 설명하였으므로 구체적 설명은 생략하기로 한다.

본 발명의 주요 동작으로서 선행 드라이버(360)의 동작구간(tA)과 메인 드라이버(tB)의 동작구간(tB)가 도 7에 도시되어 있으며, 선행 드라이버(360)의 동작으로 데이터 버스(330)에 일정한 전압 레벨(PRE-DRIVING LEVEL)이 인가되는 것을 보여주고 있다. 결과적으로, 데이터(DATA)가 메인 드라이버(320), 데이터 버스(330) 및 리시버(340)를 거처 출력되는 데 소요되는 시간(tD)을 참조하면, 본 발명에 따른 반도체 메모리 장치가 별도의 많은 지연시간 없이 데이터를 전달되고 있다.

상기 실시예에서는 반도체 메모리 장치 내, 특히 반도체 메모리 장치 내 각 뱅크들과 출력단을 연결하는 글로벌 데이터 라인에서의 데이터의 전달과정을 들어 본 발명의 내용을 구체적으로 설명하였다. 그러나, 반도체 메모리 장치 외에도 각종 전자 장치 및 시스템에서 전압레벨에 대응하는 의미를 가진 신호 및 데이터를 전달하고 신호가 가진 전압레벨에 대응되는 각각의 의미를 구분할 수 있는 논리 문턱 전압을 정할 수 있다면, 본 발명은 적용이 가능하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

도 1은 종래의 반도체 메모리 장치 내 데이터를 송수신하는 회로들을 설명하고 있는 블록도이다.

도 2a 및 도 2b는 도 1에 도시된 메인 드라이버와 리시버의 내부 구성을 설명하고 있는 회로도이다.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하고 있는 블록도이다.

도 4a는 도 3에 도시된 제어부의 일 실시예를 설명하고 있는 회로도이다.

도 4b는 도 3에 도시된 제어부의 동작을 설명하고 있는 파형도이다.

도 5a는 도 3에 도시된 선행 드라이버의 일 실시예를 설명하고 있는 회로도이다.

도 5b는 도 3에 도시된 선행 드라이버의 동작을 설명하고 있는 파형도이다.

도 6a는 도 3에 도시된 선행 드라이버의 다른 실시예를 설명하고 있는 회로도이다.

도 6b는 도 6a에 도시된 지연부의 일 실시예를 설명하기 위한 회로도이다.

도 7은 도 3에 도시된 반도체 메모리 장치의 동작을 설명하고 있는 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명 *

350: 제어부 360: 선행 드라이버

310: 타이밍 제어부 330: 데이터 버스

320: 메인 드라이버 340: 리시버

Claims (33)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 데이터를 전달하는 데이터 버스;

   제어신호 - 외부에서 입력된 읽기명령에 대응하는 인에이블신호를 제 1 지연시간만큼 지연한 신호임 - 에 대응하여 상기 데이터를 데이터 버스에 인가하는 메인 드라이버;

   상기 제어신호의 활성화 시점에 앞서, 상기 데이터 버스의 전위가 논리 문턱 전압 보다 높으면 상기 전위를 하강시키고 낮으면 상기 전위를 상승시키기 위한 선행 드라이버;

   상기 데이터 버스를 통해 상기 데이터를 전달받는 리시버;

   상기 인에이블신호를 상기 제 1 지연시간보다 작은 제 2 지연시간만큼 지연하여 지연된 인에블신호를 출력하기 위한 지연부; 및

   상기 제어신호와 상기 지연된 인에이블신호에 대응하여 상기 선행 드라이버를 제어하는 선행제어신호를 출력하기 위한 제어부를 포함하며,

   상기 선행 드라이버는,

   상기 데이터 버스의 논리상태를 저장하기 위한 상태저장부;

   상기 상태저장부의 논리값과 상기 선행제어신호에 대응하여 제 1 및 제 2 구동신호를 출력하기 위한 구동 제어부; 및

   상기 제 1 및 제 2 구동신호에 대응하여 상기 데이터 버스에 일정한 전압을 공급하기 위한 구동부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
7. 제 6항에 있어서,

   상기 상태 저장부는

   상기 선행제어신호에 대응하여 상기 데이터 버스의 논리값을 전달하는 전송게이트; 및

   상기 데이터 버스의 논리값을 저장하기 위한 래치부를 포함하는 반도체 메모리 장치.
8. 제 6항에 있어서,

   상기 구동 제어부는

   상기 선행제어신호와 상기 데이터 버스의 논리값에 대응하여 상기 제 1 구동신호를 생성하는 제 1 논리게이트;

   상기 선행제어신호를 반전시키기 위한 인버터; 및

   상기 인버터의 출력과 상기 데이터 버스의 논리값에 대응하여 상기 제 2 구동신호를 생성하는 제 2 논리게이트를 포함하는 반도체 메모리 장치.
9. 제 6항에 있어서,

   상기 구동부는

   상기 제 1 구동신호에 대응하여 동작하는 제 1 모스트랜지스터; 및

   상기 제 2 구동신호에 대응하여 동작하는 제 2 모스트랜지스터를 포함하는 반도체 메모리 장치.
10. 제 6항에 있어서,

    상기 선행 드라이버는

    상기 제 1 구동신호를 지연하기 위한 제 1 지연부;

    상기 제 2 구동신호를 지연하기 위한 제 2 지연부; 및

    상기 데이터 버스의 전위를 지연하여 상태저장부에 공급하기 위한 제 3 지연부를 추가로 포함하는 반도체 메모리 장치.
11. 제 10항에 있어서,

    상기 제 1, 2 및 3 지연부는 서로 다른 지연값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
12. 제 6항에 있어서,

    상기 인에이블신호를 입력받아 상기 제어신호를 생성하기 위한 타이밍 제어부를 추가로 포함하는 반도체 메모리 장치.
13. 제 6항에 있어서,

    상기 선행 드라이버에 의해 상승 혹은 하강하는 상기 데이터 버스의 전위의 차이는 선행 제어신호의 펄스 폭에 비례하는 것을 특징으로 하는 반도체 메모리 장치.
14. 제 6항에 있어서,

    상기 데이터 버스는 반도체 메모리 장치 내 여러 뱅크들과 출력단을 연결하는 글로벌 데이터 라인인 것을 특징으로 하는 반도체 메모리 장치.
15. 삭제
16. 삭제
17. 삭제
18. 삭제
19. 삭제
20. 삭제
21. 제어신호 - 외부에서 입력된 명령어에 대응하는 인에이블신호를 제 1 지연시간만큼 지연한 신호임 - 에 대응하여 신호를 전달하는 신호전송라인;

    상기 제어신호의 활성화 시점에 앞서, 상기 신호전송라인의 상태가 논리 문턱 값에 비하여 높으면 상기 신호전송라인의 상태를 낮추고 낮으면 상기 신호전송라인의 상태를 높이는 선행 드라이버;

    상기 제어신호에 대응하여 상기 신호를 상기 신호전송라인에 인가하는 송신부;

    상기 신호전송라인을 통해 상기 신호를 전달받는 수신부;

    상기 인에이블신호를 입력받아 상기 제어신호를 생성하기 위한 타이밍 제어부;

    상기 인에이블신호를 제 1 지연시간보다 작은 제 2 지연시간만큼 지연하여 지연된 인에이블신호를 출력하기 위한 지연부; 및

    상기 제어신호와 상기 지연된 인에이블신호에 대응하여 상기 선행 드라이버를 제어하는 선행제어신호를 출력하기 위한 제어부를 포함하며,

    상기 선행 드라이버는

    상기 신호전송라인의 상태를 저장하기 위한 상태저장부;

    상기 상태저장부의 저장값과 상기 선행제어신호에 대응하여 제 1 및 제 2 구동신호를 출력하기 위한 구동 제어부; 및

    상기 제 1 및 제 2 구동신호에 대응하여 상기 신호전송라인에 일정한 전압을 공급하기 위한 구동부를 포함하는 것을 특징으로 하는 신호 송수신 장치.
22. 제 21항에 있어서,

    상기 선행 드라이버는

    상기 제 1 구동신호를 지연하기 위한 제 1 지연부;

    상기 제 2 구동신호를 지연하기 위한 제 2 지연부; 및

    상기 신호전송라인의 상태를 지연하여 상태저장부에 공급하기 위한 제 3 지연부를 추가로 포함하는 신호 송수신 장치.
23. 제 21항에 있어서,

    상기 선행 드라이버에 의해 상승 혹은 하강하는 상기 신호전송라인의 전위의 차이는 선행 제어신호의 펄스 폭에 비례하는 것을 특징으로 하는 반도체 메모리 장치.
24. 삭제
25. 삭제
26. 삭제
27. 삭제
28. 삭제
29. 삭제
30. 삭제
31. 삭제
32. 삭제
33. 삭제

Images