CN109547011B - 仲裁电路 - Google Patents

Abstract

一种可快速脱离亚稳态的仲裁电路，包括：第一或非门，第一输入接收第一请求信号，第二输入连接至第一节点，输出端连接至第二节点；第二或非门，第一输入接收第二请求信号，第二输入连接至第二节点，输出端连接至第一节点；第一晶体管，源极连接至第一节点，栅极连接至第二节点，漏极产生第一确认信号；第二晶体管，源极连接至电源电压，栅极连接至第二节点，漏极连接至第一晶体管的漏极；第三晶体管，源极连接至第二节点，栅极连接至第一节点，漏极产生第二确认信号；第四晶体管，源极连接至电源电压，栅极连接至第一节点，漏极连接至第三晶体管的漏极；上拉电路，连接至第一节点、第二节点、第一或非门的第一输入端以及第二或非门的第一输入端。

Description

仲裁电路

技术领域

本发明涉及电子电路技术领域，特别涉及一种异步仲裁电路(asynchronousarbitrating circuit)。

背景技术

在逻辑电路设计中，仲裁电路可以接收多个请求信号(request signal)，并根据多个请求信号的先后次序，决定这些请求信号的优先权(priority)。

举例来说，当一个电路系统中有多个控制器可以存取存储器时，在电路系统中即需要设计一仲裁电路。当多个控制器发出读取要求时，仲裁电路必须根据读取要求的先后次序来决定那一个控制器被认可(acknowledged)，其具有优先权来读取存储器的数据，而其他的控制器无法被认可，无法读取存储器的数据。

发明内容

本发明涉及一种仲裁电路，包括：一第一或非门，具有一第一输入端接收一第一请求信号，一第二输入端连接至一第一节点，一输出端连接至一第二节点；一第二或非门，具有一第一输入端接收一第二请求信号，一第二输入端连接至该第二节点，一输出端连接至该第一节点；一第一晶体管，具有一源极端连接至该第一节点，一栅极端连接至该第二节点，一漏极端产生一第一确认信号；一第二晶体管，具有一源极端连接至一电源电压，一栅极端连接至该第二节点，一漏极端连接至该第一晶体管的该漏极端；一第三晶体管，具有一源极端连接至该第二节点，一栅极端连接至该第一节点，一漏极端产生一第二确认信号；一第四晶体管，具有一源极端连接至该电源电压，一栅极端连接至该第一节点，一漏极端连接至该第三晶体管的该漏极端；以及一上拉电路，连接至该第一节点、该第二节点、该第一或非门的该第一输入端以及该第二或非门的该第一输入端；其中，当该第一请求信号与该第二请求信号同时为一逻辑低电平时，该上拉电路将该第二节点的电压上拉至一逻辑高电平。

本发明涉及一种仲裁电路，包括：一第一与非门，具有一第一输入端接收一第一请求信号，一第二输入端连接至一第一节点，一输出端连接至一第二节点；一第二与非门，具有一第一输入端接收一第二请求信号，一第二输入端连接至该第二节点，一输出端连接至该第一节点；一第一晶体管，具有一源极端连接至该第一节点，一栅极端连接至该第二节点，一漏极端产生一第一确认信号；一第二晶体管，具有一源极端连接至一接地端，一栅极端连接至该第二节点，一漏极端连接至该第一晶体管的该漏极端；一第三晶体管，具有一源极端连接至该第二节点，一栅极端连接至该第一节点，一漏极端产生一第二确认信号；一第四晶体管，具有一源极端连接至该接地端，一栅极端连接至该第一节点，一漏极端连接至该第三晶体管的该漏极端；以及一下拉电路，连接至该第一节点、该第二节点、该第一与非门的该第一输入端以及该第二与非门的该第一输入端；其中，当该第一请求信号与该第二请求信号同时为一逻辑高电平时，该下拉电路将该第二节点的电压下拉至一逻辑低电平。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合说明书附图详细说明如下。

附图说明

图1A至图1B为本发明仲裁电路的第一实施例以及相关信号示意图。

图2A至图2D为本发明仲裁电路的第二实施例、两个上拉电路实施例以及相关信号示意图。

图3A至图3D为本发明仲裁电路的第三实施例、两个下拉电路实施例以及相关信号示意图。

具体实施方式

请参照图1A与图1B，其所示出为本发明仲裁电路的第一实施例与相关信号示意图。仲裁电路10包括：或非门12、14、晶体管m1～m4。其中，晶体管m1、m3为N型晶体管，晶体管m2、m4为P型晶体管。

或非门12的第一输入端接收请求信号REQa、第二输入端连接至节点b、输出端连接至节点a。或非门14的第一输入端接收请求信号REQb、第二输入端连接至节点a、输出端连接至节点b。

晶体管m1源极端连接至节点b、栅极端连接至节点a、漏极端产生认可信号ACKa。晶体管m2源极端连接至电源电压Vcc、栅极端连接至节点a、漏极端连接至晶体管m1漏极端。其中，逻辑高电平的电压相同于电源电压Vcc，逻辑低电平的电压相同于0V。

晶体管m3源极端连接至节点a、栅极端连接至节点b、漏极端产生认可信号ACKb。晶体管m4源极端连接至电源电压Vcc、栅极端连接至节点b、漏极端连接至晶体管m3漏极端。

本发明的第一实施例中，以逻辑低电平(0V)代表信号动作(activate)，以逻辑高电平(Vcc)代表信号不动作(inactivate)。

当请求信号REQa、REQb皆不动作(Vcc)时，节点a与节点b的电压为逻辑低电平(0V)。晶体管m2、m4开启(turn on)，晶体管m1、m3关闭(turn off)，因此认可信号ACKa、ACKb皆不动作(Vcc)。

当请求信号REQa动作(0V)且请求信号REQb不动作(Vcc)时，节点a的电压为逻辑高电平(Vcc)且节点b的电压为逻辑低电平(0V)。晶体管m1、m4开启(turn on)，晶体管m2、m3关闭(turn off)，因此认可信号ACKa动作(0V)，且认可信号ACKb不动作(Vcc)。

当请求信号REQa不动作(Vcc)且请求信号REQb动作(0V)时，节点a的电压为逻辑低电平(0V)且节点b的电压为逻辑高电平(Vcc)。晶体管m2、m3开启(turn on)，晶体管m1、m4关闭(turn off)，因此认可信号ACKa不动作(Vcc)，且认可信号ACKb动作(0V)。

由以上第一实施例仲裁电路10的说明可知，当请求信号REQa先动作时，认可信号ACKa会动作且认可信号ACKb不会动作。反之，当请求信号REQb先动作时，认可信号ACKb会动作且认可信号ACKa不会动作。

然而，当请求信号REQa、REQb同时动作时，第一实施例仲裁电路10会产生无法预期的认可信号ACKa、ACKb。

如图1B所示，在时间点ta时，请求信号REQa、REQb同时动作(0V)，此时仲裁电路10会进入亚稳态(metastable state，MS)。

在亚稳态时，节点a、b的电压会介于逻辑高电平与逻辑低电平之间。之后，于时间点tb时，仲裁电路10脱离亚稳态，节点b的电压下降至逻辑低电平(0V)，节点a的电压上升至逻辑高电平(Vcc)，认可信号ACKa动作(0V)，认可信号ACKb不动作(Vcc)。

基本上，或非门12、14以及晶体管m1～m4的驱动能力(driving ability)差异，可能造成仲裁电路产生不同的结果。也就是说，当请求信号REQa、REQb同时动作时，不同的仲裁电路维持在亚稳态的时间长短不同，且无法预期。

另外，当请求信号REQa、REQb同时动作时，有些仲裁电路于脱离亚稳态后，节点b的电压上升至逻辑高电平，节点a的电压下降至逻辑低电平，使得认可信号ACKa不动作，而认可信号ACKb动作。

由以上的说明可知，第一实施例的仲裁电路10在请求信号REQa、REQb同时动作时，无法产生预期的结果。

请参照图2A至图2D，其所示出为本发明仲裁电路的第二实施例、两个上拉电路实施例与相关信号示意图。仲裁电路20包括：或非门12、14、晶体管m1～m4以及上拉电路(pullup circuit)16。

相较于第一实施例，第二实施例的仲裁电路20增加一上拉电路16，连接于电源电压Vcc与节点a之间。其他元件的连接关系相同于第一实施例，此处不赘述。

根据本发明的第二实施例，上拉电路16连接于节点a、节点b、或非门12第一输入端、或非门14第一输入端。亦即，上拉电路16根据节点a的电压、节点b的电压、请求信号REQa、请求信号REQb运行。再者，当请求信号REQa、REQb同时为低电平时，上拉电路36的上拉路径(pull up path)会短暂地开启(turn on)，并将节点a的电压上拉至电源电压Vcc。

请参照图2B，其所示出为上拉电路的实施例。上拉电路16包括四个晶体管，串接于节点a与电源电压Vcc之间，且四个晶体管的栅极分别连接至节点a、节点b、或非门12的第一输入端以及或非门14的第一输入端。

在图2B中，上拉电路16包括：四个晶体管ma～md，串接于电源电压Vcc与节点a之间以形成上拉路径。其中，晶体管ma～md为P型晶体管。晶体管md漏极端与栅极端连接于节点a。晶体管mc漏极端连接至晶体管md源极端、栅极端连接至节点b。晶体管mb漏极端连接至晶体管mc源极端、栅极端接收请求信号REQb。晶体管Ma漏极端连接至晶体管Mb源极端、栅极端接收请求信号REQa、源极端连接至电源电压Vcc。

当然，在此领域的技术人员，可以任意变换连接至四个栅极端的信号，上拉电路16也可以正常运行。例如，晶体管md的栅极端连接至节点b、晶体管mc的栅极端连接至节点a、晶体管mb的栅极端接收请求信号REQa、晶体管ma的栅极端接收请求信号REQb。

请参照图2C，其所示出为上拉电路的另一实施例。上拉电路16包括或门18与三个晶体管。或门18的两个输入端分别接收请求信号REQa、REQb。另外，三个晶体管串接于节点a与电源电压Vcc之间，且三个晶体管的栅极分别连接至节点a、节点b、或门18的输出端。

在图2C中，上拉电路16包括三个晶体管me～mg与或门18。三个晶体管me～mg串接于电源电压Vcc与节点a之间以形成上拉路径。其中，晶体管me～mg为P型晶体管。晶体管mg漏极端与栅极端连接于节点a。晶体管mf漏极端连接至晶体管mg源极端、栅极端连接至节点b。晶体管me漏极端连接至晶体管mf源极端、源极端连接至电源电压Vcc。再者，或门18两个输入端接收请求信号REQa、REQb，输出端连接至晶体管me栅极端。

当然，在此领域的技术人员，可以任意变换连接至三个栅极端的信号，上拉电路16也可以正常运行。例如，晶体管mg的栅极端连接至节点b、晶体管mf的栅极端连接至节点a、晶体管me的栅极端连接至或门18的输出端。

以上图2B与图2C为上拉电路16的两个实施例，但并非用来限定本发明。在此领域的技术人员也可以根据本发明所公开的技术，设计其他功能相同的上拉电路16来实现本发明的目的。

相同地，在第二实施例的仲裁电路20中，以逻辑低电平(0V)代表信号动作(activate)，以逻辑高电平(Vcc)代表信号不动作(inactivate)。

当请求信号REQa、REQb皆不动作(Vcc)时，节点a与节点b的电压为逻辑低电平(0V)。晶体管m2、m4开启(turn on)，晶体管m1、m3关闭(turn off)，因此上拉电路16的上拉路径关闭(turn off)，且认可信号ACKa、ACKb皆不动作(Vcc)。

当请求信号REQa动作(0V)且请求信号REQb不动作(Vcc)时，节点a的电压为逻辑高电平(Vcc)且节点b的电压为逻辑低电平(0V)。晶体管m1、m4开启(turn on)，晶体管m2、m3关闭(turn off)，因此上拉电路16的上拉路径关闭(turn off)，认可信号ACKa动作(0V)，且认可信号ACKb不动作(Vcc)。

当请求信号REQa不动作(Vcc)且请求信号REQb动作(0V)时，节点a的电压为逻辑低电平(0V)且节点b的电压为逻辑高电平(Vcc)。晶体管m2、m3开启(turn on)，晶体管m1、m4关闭(turn off)，因此上拉电路16的上拉路径关闭(turn off)，认可信号ACKa不动作(Vcc)，且认可信号ACKb动作(0V)。

由以上第二实施例仲裁电路20的说明可知，当请求信号REQa先动作时，认可信号ACKa会动作且认可信号ACKb不会动作。反之，当请求信号REQb先动作时，认可信号ACKb会动作且认可信号ACKa不会动作。再者，当求信号REQa、REQb不是同时动作时，上拉电路16关闭上拉路径。

根据本发明的第二实施例，当请求信号REQa、REQb同时动作时，仲裁电路20会动作认可信号ACKa，且不动作认可信号ACKb。以下详细说明的。

如图2D所示，在时间点tc时，请求信号REQa、REQb同时动作(0V)，此时仲裁电路20会进入亚稳态(metastable state，MS)。在亚稳态时，请求信号REQa、REQb为逻辑低电平(0V)，且节点a与节点b的电压介于逻辑低电平与逻辑高电平之间，使得图2B的晶体管ma～md开启，亦即上拉电路16的上拉路径开启。同理，在亚稳态时，图2C的晶体管me～mg开启，亦即上拉电路16的上拉路径开启。

换言之，在时间点tc时，上拉路径开启。此时，节点a的电压会快速地上拉至逻辑高电平(Vcc)，并使得节点b的电压快速地下降至逻辑低电平(0V)。

于时间点td，由于节点a的电压已上升至逻辑高电平(Vcc)且节点b的电压已下降至逻辑低电平(0V)，使得上拉电路16的上拉路径再次关闭，仲裁电路20脱离亚稳态。晶体管m1、m4开启(turn on)，晶体管m2、m3关闭(turn off)。此时，认可信号ACKa动作(0V)，而认可信号ACKb不动作(Vcc)。

由图2D的说明可知，当请求信号REQa、REQb同时动作(0V)时，上拉电路16的上拉路径会暂时地开启(turn on)，使得节点a的电压为逻辑高电平(Vcc)且节点b的电压为逻辑低电平(0V)。因此，认可信号ACKa动作(0V)，且认可信号ACKb不动作(Vcc)。

上述的第一实施例与第二实施例中，皆以逻辑低电平(0V)代表信号动作(activate)，以逻辑高电平(Vcc)代表信号不动作(inactivate)。在此领域的技术人员也可以修改仲裁电路，将逻辑高电平(Vcc)代表信号动作(activate)，以逻辑低电平(0V)代表信号不动作(inactivate)。

请参照图3A至图3D，其所示出为本发明仲裁电路的第三实施例、两个下拉电路实施例与相关信号示意图。仲裁电路30包括：与非门32、34、晶体管M1～M4以及一下拉电路36。其中，晶体管M1、M3为P型晶体管，晶体管M2、M4为N型晶体管。

与非门32的第一输入端接收请求信号REQa、第二输入端连接至节点b、输出端连接至节点a。与非门34的第一输入端接收请求信号REQb、第二输入端连接至节点a、输出端连接至节点b。

晶体管M1源极端连接至节点b、栅极端连接至节点a、漏极端产生认可信号ACKa。晶体管M2源极端连接至接地端GND、栅极端连接至节点a、漏极端连接至晶体管M1漏极端。其中，接地端的电压为0V且相同于逻辑低电平，逻辑高电平的电压为电源电压Vcc。

晶体管M3源极端连接至节点a、栅极端连接至节点b、漏极端产生认可信号ACKb。晶体管M4源极端连接至接地端GND、栅极端连接至节点b、漏极端连接至晶体管M3漏极端。

下拉电路36连接于节点a、节点b、与非门32第一输入端、与非门34第一输入端。亦即，下拉电路36根据节点a的电压、节点b的电压、请求信号REQa、请求信号REQb来运行。再者，当请求信号REQa、REQb同时为高电平时，下拉电路36的下拉路径(pull down path)会短暂地开启(turn on)，并将节点a的电压下拉至0V。

请参照图3B，其所示出为下拉电路的实施例。下拉电路36包括四个晶体管，串接于节点a与接地端GND之间，且四个晶体管的栅极分别连接至节点a、节点b、与非门32的第一输入端以及与非门34的第一输入端。

在图3B中，下拉电路36包括四个晶体管Ma～Md，串接于节点a与接地端GND之间以形成下拉路径。其中，晶体管Ma～Md为N型晶体管。晶体管Ma漏极端与栅极端连接于节点a。晶体管Mb漏极端连接至晶体管Ma源极端、栅极端连接至节点b。晶体管Mc漏极端连接至晶体管Mb源极端、栅极端接收请求信号REQa。晶体管Md漏极端连接至晶体管Mc源极端、栅极端接收请求信号REQb、源极端连接至接地端GND。

当然，在此领域的技术人员，可以任意变换连接至四个栅极端的信号，下拉电路36也可以正常运行。例如，晶体管Ma的栅极端连接至节点b、晶体管Mb的栅极端连接至节点a、晶体管Mc的栅极端接收请求信号REQb、晶体管Md的栅极端接收请求信号REQa。

请参照图3C，其所示出为下拉电路的另一实施例。下拉电路36包括与门38与三个晶体管。与门38的两个输入端分别接收请求信号REQa、REQb。另外，三个晶体管串接于节点a与接地端GND之间，且三个晶体管的栅极分别连接至节点a、节点b、与门38的输出端。

在图3C中，下拉电路36包括三个晶体管Me～Mg与与门38。其中，晶体管Me～Mg为N型晶体管。三个晶体管Me～Mg串接于节点a与接地端GND之间以形成下拉路径。晶体管Me漏极端与栅极端连接于节点a。晶体管Mf漏极端连接至晶体管Me源极端、栅极端连接至节点b。晶体管Mg漏极端连接至晶体管Mf源极端、源极端连接至接地端GND。再者，与门38两个输入端接收请求信号REQa、REQb，输出端连接至晶体管Mg栅极端。

当然，在此领域的技术人员，可以任意变换连接至三个栅极端的信号，下拉电路36也可以正常运行。例如，晶体管Me的栅极端连接至节点b、晶体管Mf的栅极端连接至节点a、晶体管Mg的栅极端连接至与门18的输出端。

以上图3B与图3C为下拉电路36的两个实施例，但并非用来限定本发明。在此领域的技术人员也可以根据本发明所公开的技术，设计其他功能相同的下拉电路36来实现本发明的目的。

本发明第三实施例仲裁电路30中，以逻辑高电平(Vcc)代表信号动作(activate)，以逻辑低电平(0V)代表信号不动作(inactivate)。

当请求信号REQa、REQb皆不动作(0V)时，节点a与节点b的电压为逻辑高电平(Vcc)。晶体管M2、M4开启(turn on)，晶体管M1、M3关闭(turn off)。因此，下拉电路36的下拉路径关闭(turn off)，且认可信号ACKa、ACKb皆不动作(0V)。

当请求信号REQa动作(Vcc)且请求信号REQb不动作(0V)时，节点a的电压为逻辑低电平(0V)且节点b的电压为逻辑高电平(Vcc)。晶体管M1、M4开启(turn on)，晶体管M2、M3关闭(turn off)。因此，下拉电路36的下拉路径关闭(turn off)，认可信号ACKa动作(Vcc)，且认可信号ACKb不动作(0V)。

当请求信号REQa不动作(0V)且请求信号REQb动作(Vcc)时，节点a的电压为逻辑高电平(Vcc)且节点b的电压为逻辑低电平(0V)。晶体管M2、M3开启(turn on)，晶体管M1、M4关闭(turn off)。因此，下拉电路36的下拉路径关闭(turn off)，认可信号ACKa不动作(0V)，且认可信号ACKb动作(Vcc)。

由以上第三实施例仲裁电路30的说明可知，当请求信号REQa先动作时，认可信号ACKa会动作，且认可信号ACKb不会动作。反之，当请求信号REQb先动作时，认可信号ACKb会动作，且认可信号ACKa不会动作。再者，当求信号REQa、REQb不是同时动作时，下拉电路36关闭下拉路径。

根据本发明的第三实施例，当请求信号REQa、REQb同时动作时，仲裁电路30会动作认可信号ACKa，且不动作认可信号ACKb。以下详细说明的。

如图3D所示，在时间点te时，请求信号REQa、REQb同时动作(0V)，此时仲裁电路30会进入亚稳态(metastable state，MS)。在亚稳态时，请求信号REQa、REQb为逻辑高电平(Vcc)，且节点a与节点b的电压介于逻辑高电平与逻辑低电平之间，使得图3B的晶体管Ma～Md开启，亦即下拉电路36的下拉路径开启。同理，在亚稳态时，图3C的晶体管Me～Mg开启，亦即下拉电路36的下拉路径开启。

换言之，在时间点te时，下拉路径开启。此时，节点a的电压会快速地下拉至逻辑低电平(0V)，并使得节点b的电压快速地上升至逻辑高电平(Vcc)。

于时间点tf时，由于节点a的电压已下降至逻辑低电平(0V)且节点b的电压已上升至逻辑高电平(Vcc)，使得下拉电路36的下拉路径再次关闭，仲裁电路30脱离亚稳态。晶体管M1、M4开启(turn on)，晶体管M2、M3关闭(turn off)，此时认可信号ACKa动作(Vcc)，而认可信号ACKb不动作(0V)。

由图3D的说明可知，当请求信号REQa、REQb同时动作(Vcc)时，下拉电路16的下拉路径会暂时地开启(turn on)，使得节点a的电压为逻辑低电平(0V)且节点b的电压为逻辑高电平(Vcc)。因此，认可信号ACKa动作(Vcc)，且认可信号ACKb不动作(0V)。

由以上的说明可知，本发明提出一种仲裁电路。当仲裁电路接收的两个请求信号REQa、REQb同时动作时，利用上拉电路或者下拉电路，可以让仲裁电路快速地脱离亚稳态，并且动作确认信号ACKa，不动作确认信号ACKb。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作各种的变动与润饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种仲裁电路，包括：

一第一或非门，具有一第一输入端接收一第一请求信号，一第二输入端连接至一第一节点，一输出端连接至一第二节点；

一第二或非门，具有一第一输入端接收一第二请求信号，一第二输入端连接至该第二节点，一输出端连接至该第一节点；

一第一晶体管，具有一源极端连接至该第一节点，一栅极端连接至该第二节点，一漏极端产生一第一确认信号；

一第二晶体管，具有一源极端连接至一电源电压，一栅极端连接至该第二节点，一漏极端连接至该第一晶体管的该漏极端；

一第三晶体管，具有一源极端连接至该第二节点，一栅极端连接至该第一节点，一漏极端产生一第二确认信号；

一第四晶体管，具有一源极端连接至该电源电压，一栅极端连接至该第一节点，一漏极端连接至该第三晶体管的该漏极端；以及

一上拉电路，连接至该第一节点、该第二节点、该第一或非门的该第一输入端以及该第二或非门的该第一输入端；

其中，当该第一请求信号与该第二请求信号同时为一逻辑低电平时，该上拉电路将该第二节点的电压上拉至一逻辑高电平，使得该第一确认信号时为该逻辑低电平，该逻辑高电平的电压相同于该电源电压，该第三晶体管的该源极端以及该第四晶体管的该源极端接收该电源电压。

2.如权利要求1所述的仲裁电路，其中该上拉电路包括四个晶体管，串接于该第二节点与该电源电压之间，且该四个晶体管的栅极分别连接至该第一节点、该第二节点、该第一或非门的该第一输入端以及该第二或非门的该第一输入端。

3.如权利要求2所述的仲裁电路，其中该上拉电路包括：

一第五晶体管，具有一漏极端连接至该第二节点、一栅极端连接至该第二节点、一源极端；

一第六晶体管，具有一漏极端连接至该第五晶体管的该源极端，一栅极端连接至该第一节点，一源极端；

一第七晶体管，具有一漏极端连接至该第六晶体管的该源极端，一栅极端连接至该第二或非门的该第一输入端，一源极端；以及

一第八晶体管，具有一漏极端连接至该第七晶体管的该源极端，一栅极端连接至该第一或非门的该第一输入端，一源极端连接至该电源电压。

4.如权利要求1所述的仲裁电路，其中该上拉电路包括：

一或门，具有一第一输入端接收该第一请求信号、一第二输入端接收该第二请求信号，一输出端；

三个晶体管，串接于该第二节点与该电源电压之间，且该三个晶体管的栅极分别连接至该第一节点、该第二节点以及该或门的该输出端。

5.如权利要求4所述的仲裁电路，其中该上拉电路包括：

一第九晶体管，具有一漏极端连接至该第二节点、一栅极端连接至该第二节点、一源极端；

一第十晶体管，具有一漏极端连接至该第九晶体管的该源极端，一栅极端连接至该第一节点，一源极端；以及

一第十一晶体管，具有一漏极端连接至该第十晶体管的该源极端，一栅极端连接至该或门的该输出端，一源极端连接至该电源电压。

6.一种仲裁电路，包括：

一第一与非门，具有一第一输入端接收一第一请求信号，一第二输入端连接至一第一节点，以及一输出端连接至一第二节点；

一第二与非门，具有一第一输入端接收一第二请求信号，一第二输入端连接至该第二节点，一输出端连接至该第一节点；

一第一晶体管，具有一源极端连接至该第一节点，一栅极端连接至该第二节点，一漏极端产生一第一确认信号；

一第二晶体管，具有一源极端连接至一接地端，一栅极端连接至该第二节点，一漏极端连接至该第一晶体管的该漏极端；

一第三晶体管，具有一源极端连接至该第二节点，一栅极端连接至该第一节点，一漏极端产生一第二确认信号；

一第四晶体管，具有一源极端连接至该接地端，一栅极端连接至该第一节点，一漏极端连接至该第三晶体管的该漏极端；以及

一下拉电路，连接至该第一节点、该第二节点、该第一与非门的该第一输入端以及该第二与非门的该第一输入端；

其中，当该第一请求信号与该第二请求信号同时为一逻辑高电平时，该下拉电路将该第二节点的电压下拉至一逻辑低电平，使得该第一确认信号为该逻辑高电平，该逻辑低电平的电压相同于该接地端的电压，该第三晶体管的该源极端以及该第四晶体管的该源极端接收该接地端的电压。

7.如权利要求6所述的仲裁电路，其中该下拉电路包括四个晶体管，串接于该第二节点与该接地端之间，且该四个晶体管的栅极分别连接至该第一节点、该第二节点、该第一与非门的该第一输入端以及该第二与非门的该第一输入端。

8.如权利要求7所述的仲裁电路，其中该下拉电路包括：

一第五晶体管，具有一漏极端连接至该第二节点、一栅极端连接至该第二节点、一源极端；

一第六晶体管，具有一漏极端连接至该第五晶体管的该源极端，一栅极端连接至该第一节点，一源极端；

一第七晶体管，具有一漏极端连接至该第六晶体管的该源极端，一栅极端连接至该第一与非门的该第一输入端，一源极端；以及

一第八晶体管，具有一漏极端连接至该第七晶体管的该源极端，一栅极端连接至该第二与非门的该第一输入端，一源极端连接至该接地端。

9.如权利要求6所述的仲裁电路，其中该下拉电路包括：

一与门，具有一第一输入端接收该第一请求信号、一第二输入端接收该第二请求信号，一输出端；

三个晶体管，串接于该第二节点与该接地端之间，且该三个晶体管的栅极分别连接至该第一节点、该第二节点以及该与门的该输出端。

10.如权利要求9所述的仲裁电路，其中该下拉电路包括：

一第九晶体管，具有一漏极端连接至该第二节点、一栅极端连接至该第二节点、一源极端；

一第十晶体管，具有一漏极端连接至该第九晶体管的该源极端，一栅极端连接至该第一节点，一源极端；以及

一第十一晶体管，具有一漏极端连接至该第十晶体管的该源极端，一栅极端连接至该与门的该输出端，一源极端连接至该接地端。

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