JPS62188096A - 半導体記憶装置のリフレツシユ動作タイミング制御回路 - Google Patents
半導体記憶装置のリフレツシユ動作タイミング制御回路Info
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- JPS62188096A JPS62188096A JP61029320A JP2932086A JPS62188096A JP S62188096 A JPS62188096 A JP S62188096A JP 61029320 A JP61029320 A JP 61029320A JP 2932086 A JP2932086 A JP 2932086A JP S62188096 A JPS62188096 A JP S62188096A
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- 238000007493 shaping process Methods 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- 230000011514 reflex Effects 0.000 description 1
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-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はリフレッシュ動作の必要な半導体記憶装置に係
り、特に通常のメモリ動作の空き時間にリフレッシュ動
作を行なうことが可能な半導体メモリにおいて、通常の
メモリ動作とリフレッシュ動作とのタイきングを管理制
御するリフレッシュ動作タイミング制御回路に関する。
り、特に通常のメモリ動作の空き時間にリフレッシュ動
作を行なうことが可能な半導体メモリにおいて、通常の
メモリ動作とリフレッシュ動作とのタイきングを管理制
御するリフレッシュ動作タイミング制御回路に関する。
（従来の技術）
リフレッシ−動作を必要とする半導体メモリ、たとえば
メモリセルが１トランジスタと１キヤノやシタとからな
るダイナミック型ＲＡＭ （ランダムアクセスメモリ）
の一種として、使用者かり７レッシ，動作を意識しない
で済む（使用者からりフレッシ＆動作が見えない）よう
に通常の読み出し動作とリフレッシュ動作とを同一のア
クセスサイクル内で時分割で行ない得るようにした仮想
的なスタティ，り型ＲＡＭが本願出願人の出願（特願昭
５９−１６３５０８号、特願昭５９−１１１８９４号）
により提案されている。
メモリセルが１トランジスタと１キヤノやシタとからな
るダイナミック型ＲＡＭ （ランダムアクセスメモリ）
の一種として、使用者かり７レッシ，動作を意識しない
で済む（使用者からりフレッシ＆動作が見えない）よう
に通常の読み出し動作とリフレッシュ動作とを同一のア
クセスサイクル内で時分割で行ない得るようにした仮想
的なスタティ，り型ＲＡＭが本願出願人の出願（特願昭
５９−１６３５０８号、特願昭５９−１１１８９４号）
により提案されている。
このＲＡＭのメモリセルコア領域を中心とした構成の一
例を第５図に示しており、その動作タイミングチャート
の一例を第６図に示している。
例を第５図に示しており、その動作タイミングチャート
の一例を第６図に示している。
上記ＲＡＭの特徴は、メモリセルアレイ５１の選択され
たワード線およびセンスアンプ５２がそれぞれノｆルス
的に駆動されるようになっておシ、上記センスアンｆａ
ｘにより感知された通常の読み出し動作による情報がカ
ラムデコーダ５３によりハッファレノスタ５４に伝えら
れて一旦格納されたのち人出力バッファ５５に読み出さ
れるようになっておシ、上記センスアンｆ５２とバッフ
ァレジスタ５４との電気的接続が所定タイミングでスイ
ッチ制御されるようになっているので、通常のメモリ動
作の空き時間にリフレッシュ動作を行なわせることが可
能になっている。即ち、アドレス（ＡＤＤ）信号とチッ
ゾイネーツルパー（ｃｇ）信号とによって確定したアド
レスに対応したワード線ＷＬ・１が一定期間開き、この
期間にセンスアングイネーブル（ＳＡＩ）信号によりセ
ンスアンプ５２が動作してメモリセルアレイ５１からの
データをセンス増幅し、上記読み出しの対象となったメ
モリセルの再書き込みが行なわれる。引き続いて、カラ
ムデコーダイネーブル（ＣＤＥ）信号によりカラムデコ
ーダ５３が動作し、その出力による制御により前記セン
スアンプ５２の出力がバッファレジスタ５４に伝えられ
、パ，ファレジスタイネーブル（ＢＲＥ） ｛を号によ
り上記パッファレノスタ５イにデータが格納され、この
データが入出力バッファ５６を経て入出力ピン（図示せ
ず）から出力データＯＵＴとして出力される。このよう
に読み出しデータが出力されるまでの期間内に上記ＣＤ
Ｅ ｛１１号、ＳＡＥ信号がディセーブルになって再び
メモリセルアレイ５１のビット線にアクセスが可能にな
シ、今度はりフレッシュアドレス信号により上記ワード
線ＷＬＩとは別のりフレッタ．の対象となるメモリセル
に接続されているリフレッシ．ワード機高が一定期間開
く。そして、この期間に再びＳＡＥ信号によりセンスア
ンデ５２が動作することＫよりて上記リフレッシ．の対
象となるメモリセルの再書き込み（リフレッシ．）が行
なわれる。ζのリフレッシュ動作のとき， ＣＤＥ信号
はディセーブル状態のままであるので、ζのときのセン
スアンプ出力は読み出されない。次に、Ｃｌｉ！信号が
イネ−プルになると、上記したと同様にアドレス信号に
よるワード線の選択（たとえばＷＬ２の選択）からりフ
レッシュ動作までの一連の動作が繰シ返される。
たワード線およびセンスアンプ５２がそれぞれノｆルス
的に駆動されるようになっておシ、上記センスアンｆａ
ｘにより感知された通常の読み出し動作による情報がカ
ラムデコーダ５３によりハッファレノスタ５４に伝えら
れて一旦格納されたのち人出力バッファ５５に読み出さ
れるようになっておシ、上記センスアンｆ５２とバッフ
ァレジスタ５４との電気的接続が所定タイミングでスイ
ッチ制御されるようになっているので、通常のメモリ動
作の空き時間にリフレッシュ動作を行なわせることが可
能になっている。即ち、アドレス（ＡＤＤ）信号とチッ
ゾイネーツルパー（ｃｇ）信号とによって確定したアド
レスに対応したワード線ＷＬ・１が一定期間開き、この
期間にセンスアングイネーブル（ＳＡＩ）信号によりセ
ンスアンプ５２が動作してメモリセルアレイ５１からの
データをセンス増幅し、上記読み出しの対象となったメ
モリセルの再書き込みが行なわれる。引き続いて、カラ
ムデコーダイネーブル（ＣＤＥ）信号によりカラムデコ
ーダ５３が動作し、その出力による制御により前記セン
スアンプ５２の出力がバッファレジスタ５４に伝えられ
、パ，ファレジスタイネーブル（ＢＲＥ） ｛を号によ
り上記パッファレノスタ５イにデータが格納され、この
データが入出力バッファ５６を経て入出力ピン（図示せ
ず）から出力データＯＵＴとして出力される。このよう
に読み出しデータが出力されるまでの期間内に上記ＣＤ
Ｅ ｛１１号、ＳＡＥ信号がディセーブルになって再び
メモリセルアレイ５１のビット線にアクセスが可能にな
シ、今度はりフレッシュアドレス信号により上記ワード
線ＷＬＩとは別のりフレッタ．の対象となるメモリセル
に接続されているリフレッシ．ワード機高が一定期間開
く。そして、この期間に再びＳＡＥ信号によりセンスア
ンデ５２が動作することＫよりて上記リフレッシ．の対
象となるメモリセルの再書き込み（リフレッシ．）が行
なわれる。ζのリフレッシュ動作のとき， ＣＤＥ信号
はディセーブル状態のままであるので、ζのときのセン
スアンプ出力は読み出されない。次に、Ｃｌｉ！信号が
イネ−プルになると、上記したと同様にアドレス信号に
よるワード線の選択（たとえばＷＬ２の選択）からりフ
レッシュ動作までの一連の動作が繰シ返される。
なお、上記した動作タイミングにおいては、リフレッシ
ュ、動作は読み出し動作による読み出しデータ確定後に
行なわれたが、これに限らず、通常の読み出し動作の前
のアドレスデコーディング中にリフレッシュ動作を行な
わせるようにしてもよい。また、上記動作例では１つの
アクセスサイクル内で通常のメモリ動作とリフレッシュ
動作とを時分割で行なったが、必らずしも各サイクル毎
にリフレッシュを行なわなくてもよく、リフレッシュが
必要となるサイクルのみ上記のように通常の読み出し動
作とりフレッタ、動作とを時分割で行なうようにしても
よい。
ュ、動作は読み出し動作による読み出しデータ確定後に
行なわれたが、これに限らず、通常の読み出し動作の前
のアドレスデコーディング中にリフレッシュ動作を行な
わせるようにしてもよい。また、上記動作例では１つの
アクセスサイクル内で通常のメモリ動作とリフレッシュ
動作とを時分割で行なったが、必らずしも各サイクル毎
にリフレッシュを行なわなくてもよく、リフレッシュが
必要となるサイクルのみ上記のように通常の読み出し動
作とりフレッタ、動作とを時分割で行なうようにしても
よい。
また、リフレッシュしようとしたときにＲＡＭがアクセ
スされていない場合には単にリフレッシュ動作だけを行
なうようにすればよい。
スされていない場合には単にリフレッシュ動作だけを行
なうようにすればよい。
ところで、上述したように通常のメモリ動作の空き時間
に自動的にす７レツシ、動作を行なわせるようにそのタ
イミングを管理制御するためのりフレッタ、タイミング
制御回路が必要であり、その具体的で簡単な回路構成の
実現が望まれていた。
に自動的にす７レツシ、動作を行なわせるようにそのタ
イミングを管理制御するためのりフレッタ、タイミング
制御回路が必要であり、その具体的で簡単な回路構成の
実現が望まれていた。
（発明が解決しようとする問題点）
本発明は、上述したように通常のメモリ動作の空き時間
に自動的にリフレッシュ動作を行なわせるようにタイミ
ングを管理制御するための具体的回路の実現に対する要
望に鑑みてなされたもので、簡単な回路構成によりてす
７レツシ、動作を適切なタイミングで行なわせるように
管理制御し得る半導体記憶装置のリフレッシュ動作タイ
ミング制御回路を提供することを目的とする。
に自動的にリフレッシュ動作を行なわせるようにタイミ
ングを管理制御するための具体的回路の実現に対する要
望に鑑みてなされたもので、簡単な回路構成によりてす
７レツシ、動作を適切なタイミングで行なわせるように
管理制御し得る半導体記憶装置のリフレッシュ動作タイ
ミング制御回路を提供することを目的とする。
（問題点を解決するための手段）
本発明は１通常のメモリ動作の空き時間に自動的たりス
レッシ。動作を行なわせるようにタイミングを管理制御
する半導体記憶装置のりフレッシュ動動作タイミング制
御回路して、記憶装置内部で発生する通常読み出し開始
指令信号およびリフレッシュ開始指令信号をそれぞれ一
時保持する２個の７リツプフロツグ回路と、この２個の
７リップフロッグ回路の各一方の出力を各対応して一方
の入力とする２個の２入力論理回路が交差接続され、上
記各一方の入力の論理レベル関係により通常読み出し動
作とす７し、シ、動作との優先度を決定し、この決定出
力により通常読み出し動作の開始制御あるいはりスレッ
シ。動作の開始制御を行なう通常動作・リフレ、シ、動
作優先度決定回路とからなることを特徴とするものであ
る。
レッシ。動作を行なわせるようにタイミングを管理制御
する半導体記憶装置のりフレッシュ動動作タイミング制
御回路して、記憶装置内部で発生する通常読み出し開始
指令信号およびリフレッシュ開始指令信号をそれぞれ一
時保持する２個の７リツプフロツグ回路と、この２個の
７リップフロッグ回路の各一方の出力を各対応して一方
の入力とする２個の２入力論理回路が交差接続され、上
記各一方の入力の論理レベル関係により通常読み出し動
作とす７し、シ、動作との優先度を決定し、この決定出
力により通常読み出し動作の開始制御あるいはりスレッ
シ。動作の開始制御を行なう通常動作・リフレ、シ、動
作優先度決定回路とからなることを特徴とするものであ
る。
（作用）
上記優先度決定回路は、１つのアクセスサイクル内で２
種の開始指令信号が順次入力した場、合には先に入力し
た開始指令信号を優先してそれに対応する通常動作ある
いはりスレッシ。動作を開始制御し、この動作後に残り
の開始指令信号による対応する動作を開始制御する。ま
た、上記２種の開始指令信号が同時に入力した場合でも
、いずれか一方の開始指令信号に対応する動作を開始制
御し、この動作後に残シの開始指令信号に対応する動作
を開始制御する。１＆、１つのアクセスサイクル内に工
種の開始指令信号しか入力しなかった場合にはこの開始
指令信号に対応する動作のみを開始制御する。したがっ
て、通常のメモリ動作の突き時間に自動的にリフレッシ
ュ動作を組み入れるような制御が可能であり、使用者か
らりフレケシ。動作が見えない仮想的なスタティック型
メモリを実現することができる。しかも、上記優先度決
定回路は２個の２入力論理回路を交差接続して構成可能
であり、その前段側に２種の開始指令信号を一時保持す
るための２個のセ、トリセ、ト型ＦＦ回路を接続するこ
とでリフレッシュ動作タイミング制御回路を簡単な回路
構成により安価に実現可能である。
種の開始指令信号が順次入力した場、合には先に入力し
た開始指令信号を優先してそれに対応する通常動作ある
いはりスレッシ。動作を開始制御し、この動作後に残り
の開始指令信号による対応する動作を開始制御する。ま
た、上記２種の開始指令信号が同時に入力した場合でも
、いずれか一方の開始指令信号に対応する動作を開始制
御し、この動作後に残シの開始指令信号に対応する動作
を開始制御する。１＆、１つのアクセスサイクル内に工
種の開始指令信号しか入力しなかった場合にはこの開始
指令信号に対応する動作のみを開始制御する。したがっ
て、通常のメモリ動作の突き時間に自動的にリフレッシ
ュ動作を組み入れるような制御が可能であり、使用者か
らりフレケシ。動作が見えない仮想的なスタティック型
メモリを実現することができる。しかも、上記優先度決
定回路は２個の２入力論理回路を交差接続して構成可能
であり、その前段側に２種の開始指令信号を一時保持す
るための２個のセ、トリセ、ト型ＦＦ回路を接続するこ
とでリフレッシュ動作タイミング制御回路を簡単な回路
構成により安価に実現可能である。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図に示すり７レツシ、動作タイミング制御回路
は、通常のメモリ動作の空き時間にリフレッシュ動作を
行なうことが可能な第５図を参照して前述したような半
導体記憶装置の一部として集積回路チップ上に形成され
ている、即ち、１はセットリセット製の第１の７リツプ
フロツプ（ＦＦ）回路であり、そのセット入力Ｓとして
通常読み出し動作（通常動作）開始指令信号Ｎ５ＥＴが
入力し、リセット入力Ｒとして通常動作ワード線シャッ
トオフ信号ＮＲ８Ｔが入力する。２はセットリセット型
の第２ＯＦＦ回路で１）、そのセット入力Ｓとしてリフ
レッシ＆開始指令信号Ｒ８ＥＴが入力し、リセット入力
Ｒとしてリフレッシュワード線シャットオフ信号ＲＲ８
Ｔが入力する。３は２個の２入力ナンド回路４．５が交
差接続（一方の回路の出力が他方の回路の２入力のうち
の１入力となる）された通常動作・リフレッシュ動作優
先度決定回路でアシ、第１の２入力ナンド回路４の一方
の入力として前記第１ＯＦＦ回路１のＱ出力（通常動作
要求信号ＮＲＥＱ ）が導かれ、＄２の２入力ナンド回
路５の一方の入力として前記第２ＯＦＦ回路２のＱ出力
（リフレッシ＆要求信号ＲＲＥＱ ）が導かれている。
る。第１図に示すり７レツシ、動作タイミング制御回路
は、通常のメモリ動作の空き時間にリフレッシュ動作を
行なうことが可能な第５図を参照して前述したような半
導体記憶装置の一部として集積回路チップ上に形成され
ている、即ち、１はセットリセット製の第１の７リツプ
フロツプ（ＦＦ）回路であり、そのセット入力Ｓとして
通常読み出し動作（通常動作）開始指令信号Ｎ５ＥＴが
入力し、リセット入力Ｒとして通常動作ワード線シャッ
トオフ信号ＮＲ８Ｔが入力する。２はセットリセット型
の第２ＯＦＦ回路で１）、そのセット入力Ｓとしてリフ
レッシ＆開始指令信号Ｒ８ＥＴが入力し、リセット入力
Ｒとしてリフレッシュワード線シャットオフ信号ＲＲ８
Ｔが入力する。３は２個の２入力ナンド回路４．５が交
差接続（一方の回路の出力が他方の回路の２入力のうち
の１入力となる）された通常動作・リフレッシュ動作優
先度決定回路でアシ、第１の２入力ナンド回路４の一方
の入力として前記第１ＯＦＦ回路１のＱ出力（通常動作
要求信号ＮＲＥＱ ）が導かれ、＄２の２入力ナンド回
路５の一方の入力として前記第２ＯＦＦ回路２のＱ出力
（リフレッシ＆要求信号ＲＲＥＱ ）が導かれている。
上記第１の２入力ナンド回路４の出力はＣＭＯＳ型（相
補性絶縁ゲート型）の第１のインバータ回路６により波
形整形されると共に反転されて通常動作開始制御用の第
１の制御回路１の入力となり、前記第２の２入力ナンド
回路５の出力は０ＭＯ８型の第２のインバータ回路８に
よ多波形整形されると共に反転されてリフレッシュ動作
開始制御用の第２の制御回路９の入力となるように接続
されている。
補性絶縁ゲート型）の第１のインバータ回路６により波
形整形されると共に反転されて通常動作開始制御用の第
１の制御回路１の入力となり、前記第２の２入力ナンド
回路５の出力は０ＭＯ８型の第２のインバータ回路８に
よ多波形整形されると共に反転されてリフレッシュ動作
開始制御用の第２の制御回路９の入力となるように接続
されている。
次に、上記リフレッシュ動作タイミング制御回路の動作
について第２図のタイミングチャートを参照して説明す
る。半導体記憶装置のアドレス入力が変化し、あるいは
でＴ信号がイネーブル状態になるとメモリサイクルが開
始し、時刻ｔｏに図示しないメモリ制御回路から通常動
作開始指令信号Ｎ５ＥＴが第１のＦＦ回路１のセット入
力として入力する。いま、たとえば上記時刻ｔｏよシ若
干遅れた時刻ｔ１に図示しないリフレ、シ、タイマ回路
などからりフレウシ。
について第２図のタイミングチャートを参照して説明す
る。半導体記憶装置のアドレス入力が変化し、あるいは
でＴ信号がイネーブル状態になるとメモリサイクルが開
始し、時刻ｔｏに図示しないメモリ制御回路から通常動
作開始指令信号Ｎ５ＥＴが第１のＦＦ回路１のセット入
力として入力する。いま、たとえば上記時刻ｔｏよシ若
干遅れた時刻ｔ１に図示しないリフレ、シ、タイマ回路
などからりフレウシ。
開始指令信号Ｒ８ＩＴが第２ＯＦＦ回路２のセット入力
として入力したとする。したがって、第１のＦＦ回路１
のＱ出力（ＮＲＥＱ）がノーイレペル“Ｈ＃になったの
ち第２ＯＦＦ回路２のＱ出力（ＲＲＥＱ ）が″Ｈ＃レ
ベルになる。一方、優先度決定回路３において、第１の
２入力ナンド回路４の一方の入力ノードＮ１および第２
の２入力ナンド回路５の一方の入力ノードＮ！はそれぞ
れ対応して前記ＮＲＥＱ信号、ＲＲＥＱ信号が立ち上が
るまでは″″Ｈ＃Ｈ＃レベルしている。これによって、
ＮＲＥＱ信号の方がＲＲＥＱ信号よシ先に“Ｈ″レベル
なると、第１の２入力ナンド回路４の出力ノードＮｓが
ローレベル′″Ｌ＃になシ、第２の２入力ナンド回路５
の出力ノードＮ４は”Ｈ”レベルのままである。したが
って、第１のインバータ回路６の出力信号ＮＧＯが先に
”Ｈ＃レベルになり第１の制御回路７によって通常動作
開始のためにアドレス入力に応じたワード線ＮＷＬを開
く信号が一定期間″Ｈ＃レベルになるのに対して、第２
のインバータ回路８の出力信号ＲＧＯは′Ｌ”レベルの
ままであり、第２の制御回路９はそのままの状態で待機
している。上記ＮＧＯ信号の″″Ｈ＃Ｈ＃レベル期間６
図を参照して前述したと同様に通常の読み出し動作が行
なわれ、ＣＤＫ信号およびＢＲＥ信号がそれぞれディセ
ーブルになった後の時刻を鵞において前記ワード線ＮＷ
Ｌの選択信号が″Ｌ”レベルになってワード線拠■、の
選択が終了すると、図示しないメモリ制御回路から通常
ワード線シャットオフ信号ＮＲ８Ｔが第１のＦＦ回路１
のリセット入力として入力する。
として入力したとする。したがって、第１のＦＦ回路１
のＱ出力（ＮＲＥＱ）がノーイレペル“Ｈ＃になったの
ち第２ＯＦＦ回路２のＱ出力（ＲＲＥＱ ）が″Ｈ＃レ
ベルになる。一方、優先度決定回路３において、第１の
２入力ナンド回路４の一方の入力ノードＮ１および第２
の２入力ナンド回路５の一方の入力ノードＮ！はそれぞ
れ対応して前記ＮＲＥＱ信号、ＲＲＥＱ信号が立ち上が
るまでは″″Ｈ＃Ｈ＃レベルしている。これによって、
ＮＲＥＱ信号の方がＲＲＥＱ信号よシ先に“Ｈ″レベル
なると、第１の２入力ナンド回路４の出力ノードＮｓが
ローレベル′″Ｌ＃になシ、第２の２入力ナンド回路５
の出力ノードＮ４は”Ｈ”レベルのままである。したが
って、第１のインバータ回路６の出力信号ＮＧＯが先に
”Ｈ＃レベルになり第１の制御回路７によって通常動作
開始のためにアドレス入力に応じたワード線ＮＷＬを開
く信号が一定期間″Ｈ＃レベルになるのに対して、第２
のインバータ回路８の出力信号ＲＧＯは′Ｌ”レベルの
ままであり、第２の制御回路９はそのままの状態で待機
している。上記ＮＧＯ信号の″″Ｈ＃Ｈ＃レベル期間６
図を参照して前述したと同様に通常の読み出し動作が行
なわれ、ＣＤＫ信号およびＢＲＥ信号がそれぞれディセ
ーブルになった後の時刻を鵞において前記ワード線ＮＷ
Ｌの選択信号が″Ｌ”レベルになってワード線拠■、の
選択が終了すると、図示しないメモリ制御回路から通常
ワード線シャットオフ信号ＮＲ８Ｔが第１のＦＦ回路１
のリセット入力として入力する。
これにより、第１のＦＦ回路１のＮＲＥＱ出力は１Ｌ“
レベルにな９、第１の２入力ナンド回路４の出力ノード
Ｎ５Ｆｉ＠Ｈ”レベルになシ、第１のインバータ回路６
の出力信号ＮＧＯは＠Ｌ″レベルになる。これに対して
、前記時刻ｔ１で１Ｈ″レイルになった第２のＦＦ回路
２のＲＲＥＱ出力は“Ｈ″レベル保ち続けてお）、上記
第１の２入力ナンド回路４の出力ノードＮｓ （換言
すれば、第２の２入力ナンド回路５の一方の入力ノード
Ｎ、）が″″ＨＨルベルったときに第２の２入力ナンド
回路５の出力ノードＮ４が＠Ｌ＃レベルになり、第２の
インバータ８の出力信号ＲＧＯが時刻ｔ ３に１Ｈ＃レ
ベルになる。なお、時刻ｔ２からｔ３までは上記回路動
作に伴なう遅れ時間である。したがって、上記第２の制
御回路９によって、リフレッシュ動作開始のためにリフ
レッシュアドレスに応じたリフレッシュワード線ＲＷＬ
を開く信号が一定期間１Ｈ＃レベルになシ、上記ＲＧＯ
信号の″″Ｈ＃Ｈ＃レベル期間図を参照して前述したと
同様にリフレッシュ動作が行なわれる。このとき、上記
第２の制御回路９はＣＤＩ信号をディセーブル状態に保
つように制御し、センスアンプ出力が読み出されないよ
うにしている。そして、上記リフレッシュワード線Ｒｗ
Ｌの選択信号が“Ｌ＃レベルになって、す７レツシユワ
ード線麗の選択が終了した時刻ｔ４に図示しないメモリ
制御回路からリフレッシュワード線シャットオフ信号Ｒ
Ｒ８Ｔが第２のＦＦ回路２のリセット入力として入力す
る。これにより、第２のＦ’Ｆ回路２のＲＲＥＱ出力は
＠Ｌ＃レベルになり、第２の２入力ナンド回路５の出力
ノードＮ４は″″Ｈ＃Ｈ＃レベル、第２のインバータ回
路８の出力信号ＲＧＯは″Ｌ″レベルになる。
レベルにな９、第１の２入力ナンド回路４の出力ノード
Ｎ５Ｆｉ＠Ｈ”レベルになシ、第１のインバータ回路６
の出力信号ＮＧＯは＠Ｌ″レベルになる。これに対して
、前記時刻ｔ１で１Ｈ″レイルになった第２のＦＦ回路
２のＲＲＥＱ出力は“Ｈ″レベル保ち続けてお）、上記
第１の２入力ナンド回路４の出力ノードＮｓ （換言
すれば、第２の２入力ナンド回路５の一方の入力ノード
Ｎ、）が″″ＨＨルベルったときに第２の２入力ナンド
回路５の出力ノードＮ４が＠Ｌ＃レベルになり、第２の
インバータ８の出力信号ＲＧＯが時刻ｔ ３に１Ｈ＃レ
ベルになる。なお、時刻ｔ２からｔ３までは上記回路動
作に伴なう遅れ時間である。したがって、上記第２の制
御回路９によって、リフレッシュ動作開始のためにリフ
レッシュアドレスに応じたリフレッシュワード線ＲＷＬ
を開く信号が一定期間１Ｈ＃レベルになシ、上記ＲＧＯ
信号の″″Ｈ＃Ｈ＃レベル期間図を参照して前述したと
同様にリフレッシュ動作が行なわれる。このとき、上記
第２の制御回路９はＣＤＩ信号をディセーブル状態に保
つように制御し、センスアンプ出力が読み出されないよ
うにしている。そして、上記リフレッシュワード線Ｒｗ
Ｌの選択信号が“Ｌ＃レベルになって、す７レツシユワ
ード線麗の選択が終了した時刻ｔ４に図示しないメモリ
制御回路からリフレッシュワード線シャットオフ信号Ｒ
Ｒ８Ｔが第２のＦＦ回路２のリセット入力として入力す
る。これにより、第２のＦ’Ｆ回路２のＲＲＥＱ出力は
＠Ｌ＃レベルになり、第２の２入力ナンド回路５の出力
ノードＮ４は″″Ｈ＃Ｈ＃レベル、第２のインバータ回
路８の出力信号ＲＧＯは″Ｌ″レベルになる。
以上の説明は、同一のアクセスサイクル内で通常の読み
出し動作がリフレッシュ動作より前に行なわれる場合、
つまりデータ出力回路の遅延時間の期間にリフレッシュ
動作が組み込まれた場合であるが、前記リフレッシュ開
始指令信号Ｒ８ＥＴが通常動作開始指令信号Ｎ５ＥＴよ
り先に生成された場合には、上記動作例に準じてリフレ
ッシュ動作が通常の読み出し動作よシ前（アドレス入力
回路のデコーディングなどに伴なう遅延時間の期間）に
組み込まれるような制御が行なわれる。
出し動作がリフレッシュ動作より前に行なわれる場合、
つまりデータ出力回路の遅延時間の期間にリフレッシュ
動作が組み込まれた場合であるが、前記リフレッシュ開
始指令信号Ｒ８ＥＴが通常動作開始指令信号Ｎ５ＥＴよ
り先に生成された場合には、上記動作例に準じてリフレ
ッシュ動作が通常の読み出し動作よシ前（アドレス入力
回路のデコーディングなどに伴なう遅延時間の期間）に
組み込まれるような制御が行なわれる。
これに対して、第３図に示す動作タイミングのように通
常動作開始指令信号Ｎ５ＥＴとリフレ、シ、開始指令信
号Ｒ８ＥＴとが同時に入力してＮＲＥＱ信号とＲＲＥＱ
信号とが同時刻ｔｏ に″″Ｈ″Ｈ″レベルた場合には
、第１の２入力ナンド回路４の出力ノードＮｓおよび第
２の２入力ナンド回路５の出力ノードＮ４はそれぞれ低
下し始め、時刻ｔｌ に“Ｈ＃レベルと“Ｌ”レベルと
の中間電位まで一旦下がシ、その後、２入力ナンド回路
４，５の入力トランジスタ特性の相違などにより、いず
れか一方が″Ｈ”レベル、他方が″Ｌ＃レイルにラッチ
されるようになる。ここでは、ノードＮ３が“Ｌ”レベ
ル、ノードＮ４が”Ｈ”レベルにラッチされる場合を図
示した。そして、時刻ｔ！において、ノードＮ３のレベ
ルが第１のインバータ回路６の閾値ＶＴＨを横切って低
下すると、その出力信号ＮＧＯが＠Ｈ”レベルにな９、
前述したように通常読み出し動作が開始するようになる
。この場合、上記ノードＮ３＋Ｎ４の電位がう、チされ
るまでの期間にそれぞれの電位により誤って応動してイ
ンバータ回路６．８がそれぞれＨ”レベルを出力するこ
とがないように、つまシインノ９−タ回路６，８により
ノー１．Ｉ Ｎ ３ １ Ｎ ４の電位の動きを正常に
波形整形する必要があり、そのためにはイン・々−タ回
路６，８の１閾値ＶＴＲをそれぞれ前記中間電位（″Ｈ
＃レベルが”ＣＣ電位、″″Ｌ＃Ｌ＃レベル電位とすれ
ば、約−！−ｖａｃである）よシ低目に設定しておくこ
とが望ましい。
常動作開始指令信号Ｎ５ＥＴとリフレ、シ、開始指令信
号Ｒ８ＥＴとが同時に入力してＮＲＥＱ信号とＲＲＥＱ
信号とが同時刻ｔｏ に″″Ｈ″Ｈ″レベルた場合には
、第１の２入力ナンド回路４の出力ノードＮｓおよび第
２の２入力ナンド回路５の出力ノードＮ４はそれぞれ低
下し始め、時刻ｔｌ に“Ｈ＃レベルと“Ｌ”レベルと
の中間電位まで一旦下がシ、その後、２入力ナンド回路
４，５の入力トランジスタ特性の相違などにより、いず
れか一方が″Ｈ”レベル、他方が″Ｌ＃レイルにラッチ
されるようになる。ここでは、ノードＮ３が“Ｌ”レベ
ル、ノードＮ４が”Ｈ”レベルにラッチされる場合を図
示した。そして、時刻ｔ！において、ノードＮ３のレベ
ルが第１のインバータ回路６の閾値ＶＴＨを横切って低
下すると、その出力信号ＮＧＯが＠Ｈ”レベルにな９、
前述したように通常読み出し動作が開始するようになる
。この場合、上記ノードＮ３＋Ｎ４の電位がう、チされ
るまでの期間にそれぞれの電位により誤って応動してイ
ンバータ回路６．８がそれぞれＨ”レベルを出力するこ
とがないように、つまシインノ９−タ回路６，８により
ノー１．Ｉ Ｎ ３ １ Ｎ ４の電位の動きを正常に
波形整形する必要があり、そのためにはイン・々−タ回
路６，８の１閾値ＶＴＲをそれぞれ前記中間電位（″Ｈ
＃レベルが”ＣＣ電位、″″Ｌ＃Ｌ＃レベル電位とすれ
ば、約−！−ｖａｃである）よシ低目に設定しておくこ
とが望ましい。
なお、１つのアクセスサイクル内で通常動作開始指令信
号ＮＳ ＩＴのみ入力した場合には通常読み出し動作の
み開始させるような制御が行なわれ、これとは逆にリフ
レッシュ開始指令信号Ｒ８ＥＴのみ入力した場合にはり
スレッシ。動作のみ開始させるような制御が行なわれる
ことになる。
号ＮＳ ＩＴのみ入力した場合には通常読み出し動作の
み開始させるような制御が行なわれ、これとは逆にリフ
レッシュ開始指令信号Ｒ８ＥＴのみ入力した場合にはり
スレッシ。動作のみ開始させるような制御が行なわれる
ことになる。
なお、本発明は上記実施例に限られるものではなく、第
４図に示すように２個の２入力ノア回路４１．４２を交
差接続してなる優先度決定回路３′を用い、その入力と
して第１ＯＦＦ回路１の４出力（■恥信号）および第２
ＯＦＦ回路２の回出力（ＲＲＥＱ信号）を導くようにし
、第１のインバータ回路６′の出力として両信号、第２
のインバータ回路８′の出力として両信号を得るように
変形実施してもよい。なお、第４図において第１図中と
同一部分には同一符号を付している。上記場合にも前記
実施例に準じた動作が得られるが、ノードＮ、、Ｎ４の
電位の動きを正常に波形整形するためにはインバータ回
路６１ 、 Ｂ ／の閾値ＶＴＨ’をそれぞれ中間電位
（約” Ｖｃｃ ）よシ高目に設定して′おくことが望
ましい。
４図に示すように２個の２入力ノア回路４１．４２を交
差接続してなる優先度決定回路３′を用い、その入力と
して第１ＯＦＦ回路１の４出力（■恥信号）および第２
ＯＦＦ回路２の回出力（ＲＲＥＱ信号）を導くようにし
、第１のインバータ回路６′の出力として両信号、第２
のインバータ回路８′の出力として両信号を得るように
変形実施してもよい。なお、第４図において第１図中と
同一部分には同一符号を付している。上記場合にも前記
実施例に準じた動作が得られるが、ノードＮ、、Ｎ４の
電位の動きを正常に波形整形するためにはインバータ回
路６１ 、 Ｂ ／の閾値ＶＴＨ’をそれぞれ中間電位
（約” Ｖｃｃ ）よシ高目に設定して′おくことが望
ましい。
上述したように本発明によれば、通常のメモリ動作の空
き時間に自動的にリフレッシュ動作を行なわせるように
タイミングを管理制御する半導体記憶装置のりフレッシ
ュ動作タイミング制御回路を、２個のフリップフロップ
回路と１個の優先度決定回路とを用いて簡単な回路構成
により実現でき、リフレッシュ動作を必要とするけれど
も使用者からはリフレッシュ動作が見えない仮想的なス
タティック型メモリを安価に実現することができる。
き時間に自動的にリフレッシュ動作を行なわせるように
タイミングを管理制御する半導体記憶装置のりフレッシ
ュ動作タイミング制御回路を、２個のフリップフロップ
回路と１個の優先度決定回路とを用いて簡単な回路構成
により実現でき、リフレッシュ動作を必要とするけれど
も使用者からはリフレッシュ動作が見えない仮想的なス
タティック型メモリを安価に実現することができる。
第１図は本発明に係る半導体記憶装置のりフレッシュ動
作タイミング制御回路の一実施例を示す論理回路図、第
２図は第１図の回路の動作例を示すタイミングチャート
、第３図は同じく他の動作例を示すタイミングチャート
、第４図は本発明の他の実施例を示す論理回路図、第５
図は現在提案されている仮想的なスタティック型メモリ
の一部を概略的に示す構成説明図、第６図は第５図のメ
モリの動作例を示すタイミングチャートである。 １．２・・・フリップフロップ回路、３，３′・・・優
先度決定回路、４，５・・・２入力ナンＰ回路、６．６
′、８，８′・・・インバータ回路、４”’１ 、４２
・・・２入力ノア回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ＮＲＥＱ−ゴ１−一一一一一 第３図 第４図
作タイミング制御回路の一実施例を示す論理回路図、第
２図は第１図の回路の動作例を示すタイミングチャート
、第３図は同じく他の動作例を示すタイミングチャート
、第４図は本発明の他の実施例を示す論理回路図、第５
図は現在提案されている仮想的なスタティック型メモリ
の一部を概略的に示す構成説明図、第６図は第５図のメ
モリの動作例を示すタイミングチャートである。 １．２・・・フリップフロップ回路、３，３′・・・優
先度決定回路、４，５・・・２入力ナンＰ回路、６．６
′、８，８′・・・インバータ回路、４”’１ 、４２
・・・２入力ノア回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ＮＲＥＱ−ゴ１−一一一一一 第３図 第４図
Claims (4)
- （１）リフレッシュ動作が必要なメモリセルのアレイを
有し、リフレッシュ動作が必要な場合には通常のメモリ
動作とリフレッシュ動作とを同一のアクセスサイクル内
で行なうことが可能な半導体記憶装置に設けられ、通常
読み出し開始指令信号が一方の入力となり、通常動作に
おいて選択されるワード線の選択終了に伴なって通常動
作ワード線シャットオフ信号が他方の入力となり、上記
通常読み出し開始指令信号を一時保持するセットリセッ
ト形の第１のフリップ回路と、リフレッシュ開始指令信
号が一方の入力となり、リフレッシュ動作において選択
されるリフレッシュワード線の選択終了に伴ってリフレ
ッシュワード線シャットオフ信号が他方の入力となり、
上記リフレッシュ開始指令信号を一時保持するセットリ
セット形の第２のフリップフロップ回路と、２個の２入
力論理回路が交差接続されてなり、この２個の２入力論
理回路の各一方の入力としてそれぞれ対応して前記２個
のフリップフロップ回路により一時保持された信号が導
かれ、両入力の論理レベル関係により通常の読み出し動
作を開始制御するための信号またはリフレッシュ動作を
開始制御するための信号を出力する優先度決定回路とを
具備することを特徴とする半導体記憶装置のリフレッシ
ュ動作タイミング制御回路。 - （２）前記優先度決定回路の２個の２入力論理回路の各
出力側にそれぞれ対応して波形整形用のインバータ回路
が設けられてなることを特徴とする前記特許請求の範囲
第１項記載の半導体記憶装置のリフレッシュ動作タイミ
ング制御回路。 - （３）前記２個の２入力論理回路はそれぞれ２入力ナン
ド回路であり、前記インバータ回路の閾値はその入力の
ハイレベルとローレベルとの中間電位より低目に設定さ
れていることを特徴とする前記特許請求の範囲第２項記
載の半導体記憶装置のリフレッシュ動作タイミング制御
回路。 - （４）前記２個の２入力論理回路はそれぞれ２入力ノア
回路であり、前記インバータ回路の閾値はその入力のハ
イレベルとローレベルとの中間電位より高目に設定され
ていることを特徴とする前記特許請求の範囲第２項記載
の半導体記憶装置のリフレッシュ動作タイミング制御回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029320A JPS62188096A (ja) | 1986-02-13 | 1986-02-13 | 半導体記憶装置のリフレツシユ動作タイミング制御回路 |
| US07/011,882 US4757217A (en) | 1986-02-13 | 1987-02-06 | Refresh operation control circuit for semiconductor device |
| DE8787301287T DE3774163D1 (de) | 1986-02-13 | 1987-02-13 | Steuerschaltung fuer die auffrischungsoperation bei einer halbleitervorrichtung. |
| EP87301287A EP0242948B1 (en) | 1986-02-13 | 1987-02-13 | Refresh operation control circuit for semiconductor device |
| KR1019870001201A KR900008655B1 (ko) | 1986-02-13 | 1987-02-13 | 반도체기억장치의 리프레쉬동작제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029320A JPS62188096A (ja) | 1986-02-13 | 1986-02-13 | 半導体記憶装置のリフレツシユ動作タイミング制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62188096A true JPS62188096A (ja) | 1987-08-17 |
Family
ID=12272927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61029320A Pending JPS62188096A (ja) | 1986-02-13 | 1986-02-13 | 半導体記憶装置のリフレツシユ動作タイミング制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4757217A (ja) |
| EP (1) | EP0242948B1 (ja) |
| JP (1) | JPS62188096A (ja) |
| KR (1) | KR900008655B1 (ja) |
| DE (1) | DE3774163D1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0310712A1 (en) * | 1987-10-05 | 1989-04-12 | Océ-Nederland B.V. | Front-end system for a raster output scanner |
| JP2001357670A (ja) * | 2000-04-14 | 2001-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002352577A (ja) * | 2001-05-28 | 2002-12-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6751144B2 (en) | 1999-12-03 | 2004-06-15 | Nec Electronics Corporation | Semiconductor storage and method for testing the same |
| US6876592B2 (en) | 2000-03-08 | 2005-04-05 | Nec Electronics Corporation | Semiconductor memory device |
| US6879537B2 (en) | 2001-10-16 | 2005-04-12 | Nec Electronics Corporation | Semiconductor storage device having a plurality of operation modes |
| US7006401B2 (en) | 2001-12-27 | 2006-02-28 | Nec Electronics Corp. | Semiconductor storage device and refresh control method thereof |
| KR100826549B1 (ko) * | 2002-08-28 | 2008-05-02 | 후지쯔 가부시끼가이샤 | 반도체 기억 장치 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188095A (ja) * | 1986-02-14 | 1987-08-17 | Toshiba Corp | 半導体記憶装置の制御回路 |
| JP2587229B2 (ja) * | 1987-03-11 | 1997-03-05 | 日本テキサス・インスツルメンツ株式会社 | アービタ回路 |
| JPH07107793B2 (ja) * | 1987-11-10 | 1995-11-15 | 株式会社東芝 | 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム |
| JPH01202025A (ja) * | 1988-02-08 | 1989-08-15 | Mitsubishi Electric Corp | モード切替回路 |
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| DE69023395T2 (de) * | 1989-06-14 | 1996-05-15 | Matsushita Electric Ind Co Ltd | Arbitrierungsschaltung. |
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| US6340901B1 (en) | 1999-02-12 | 2002-01-22 | Sun Microsystems, Inc. | Measurement of signal propagation delay using arbiters |
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| CN109547011B (zh) * | 2017-09-22 | 2022-11-29 | 智原科技股份有限公司 | 仲裁电路 |
Citations (2)
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| US4622668A (en) * | 1984-05-09 | 1986-11-11 | International Business Machines Corporation | Process and apparatus for testing a microprocessor and dynamic ram |
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-
1986
- 1986-02-13 JP JP61029320A patent/JPS62188096A/ja active Pending
-
1987
- 1987-02-06 US US07/011,882 patent/US4757217A/en not_active Expired - Lifetime
- 1987-02-13 DE DE8787301287T patent/DE3774163D1/de not_active Expired - Lifetime
- 1987-02-13 EP EP87301287A patent/EP0242948B1/en not_active Expired - Lifetime
- 1987-02-13 KR KR1019870001201A patent/KR900008655B1/ko not_active IP Right Cessation
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Also Published As
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|---|---|
| EP0242948B1 (en) | 1991-10-30 |
| KR900008655B1 (ko) | 1990-11-26 |
| EP0242948A1 (en) | 1987-10-28 |
| KR870008312A (ko) | 1987-09-25 |
| DE3774163D1 (de) | 1991-12-05 |
| US4757217A (en) | 1988-07-12 |
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