JP2002352577A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Abstract
(57)【要約】
【課題】 外部から命令されることなくリフレッシュ動
作を行う半導体記憶装置において、リフレッシュ動作の
安定性を確保する。 【解決手段】 リフレッシュ回路４０は、リフレッシュ
動作の実行を指令するリフレッシュ指令信号／ＲＥＦＥ
を出力する。リフレッシュ回路４０は、リフレッシュ指
令信号／ＲＥＦＥを活性化させる指令信号活性化回路５
０と活性化されたリフレッシュ指令信号／ＲＥＦＥを出
力するか否かを判定する判定回路６０とを含む。判定回
路６０は、半導体記憶装置がスタンバイ状態のときにリ
フレッシュ指令信号／ＲＥＦＥを出力すると判定する。
作を行う半導体記憶装置において、リフレッシュ動作の
安定性を確保する。 【解決手段】 リフレッシュ回路４０は、リフレッシュ
動作の実行を指令するリフレッシュ指令信号／ＲＥＦＥ
を出力する。リフレッシュ回路４０は、リフレッシュ指
令信号／ＲＥＦＥを活性化させる指令信号活性化回路５
０と活性化されたリフレッシュ指令信号／ＲＥＦＥを出
力するか否かを判定する判定回路６０とを含む。判定回
路６０は、半導体記憶装置がスタンバイ状態のときにリ
フレッシュ指令信号／ＲＥＦＥを出力すると判定する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、さらに詳しくは、外部からの入力信号に依存せ
ずリフレッシュ動作を行うことが可能なダイナミック型
半導体記憶装置（以下、完全ヒドゥンリフレッシュ機能
付ＤＲＡＭと称する）に関する。
に関し、さらに詳しくは、外部からの入力信号に依存せ
ずリフレッシュ動作を行うことが可能なダイナミック型
半導体記憶装置（以下、完全ヒドゥンリフレッシュ機能
付ＤＲＡＭと称する）に関する。
【０００２】
【従来の技術】携帯電話等の携帯端末においては、外部
クロックの供給の必要のない非同期の汎用スタティック
型半導体記憶装置（以下、ＳＲＡＭと称する）が広く採
用されている。ＳＲＡＭはリフレッシュ動作が不要であ
ることから、リフレッシュ中のメモリへのアクセスをリ
フレッシュサイクルが終了するまで待つ制御等の複雑な
コントロールが不要である。よってＳＲＡＭを用いれ
ば、システム構成の簡略化が可能であり、ＳＲＡＭは携
帯端末での使用に適していた。
クロックの供給の必要のない非同期の汎用スタティック
型半導体記憶装置（以下、ＳＲＡＭと称する）が広く採
用されている。ＳＲＡＭはリフレッシュ動作が不要であ
ることから、リフレッシュ中のメモリへのアクセスをリ
フレッシュサイクルが終了するまで待つ制御等の複雑な
コントロールが不要である。よってＳＲＡＭを用いれ
ば、システム構成の簡略化が可能であり、ＳＲＡＭは携
帯端末での使用に適していた。
【０００３】しかしながら、近年では携帯端末の機能が
大幅に向上してきており、携帯端末でも大容量のメモリ
機能が必要になってきている。ＳＲＡＭのメモリセルサ
イズはダイナミック型半導体記憶装置（以下、ＤＲＡＭ
と称する）のメモリセルサイズと比較して１０倍程度あ
ることから、ＳＲＡＭでは、大容量メモリになるとチッ
プの価格が大幅に上昇し、その結果、携帯端末の価格が
上昇してしまう。したがってメモリの単位ビット当りの
コストが低いＤＲＡＭをＳＲＡＭの代わりに携帯端末に
使用する考えが生まれてきた。
大幅に向上してきており、携帯端末でも大容量のメモリ
機能が必要になってきている。ＳＲＡＭのメモリセルサ
イズはダイナミック型半導体記憶装置（以下、ＤＲＡＭ
と称する）のメモリセルサイズと比較して１０倍程度あ
ることから、ＳＲＡＭでは、大容量メモリになるとチッ
プの価格が大幅に上昇し、その結果、携帯端末の価格が
上昇してしまう。したがってメモリの単位ビット当りの
コストが低いＤＲＡＭをＳＲＡＭの代わりに携帯端末に
使用する考えが生まれてきた。
【０００４】しかしながら、ＤＲＡＭには、リフレッシ
ュ動作を行うための複雑なメモリコントロールが必要で
ある。よって、今までＳＲＡＭをメモリとしてシステム
を設計してきた携帯端末メーカにとって、ＤＲＡＭをＳ
ＲＡＭの代替メモリとして採用することは容易ではな
い。
ュ動作を行うための複雑なメモリコントロールが必要で
ある。よって、今までＳＲＡＭをメモリとしてシステム
を設計してきた携帯端末メーカにとって、ＤＲＡＭをＳ
ＲＡＭの代替メモリとして採用することは容易ではな
い。
【０００５】以上のことから、メモリ自体はＤＲＡＭだ
が外部的にはＳＲＡＭとして動作する新しい半導体記憶
装置の開発が各半導体メーカで盛んに行われ始めた。こ
の新しい半導体記憶装置に関しては、KAZUHIRO SAWADA,
IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.23,NO1,FE
BRUARY1998,P12-19にて報告されている。
が外部的にはＳＲＡＭとして動作する新しい半導体記憶
装置の開発が各半導体メーカで盛んに行われ始めた。こ
の新しい半導体記憶装置に関しては、KAZUHIRO SAWADA,
IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.23,NO1,FE
BRUARY1998,P12-19にて報告されている。
【０００６】この新しい半導体記憶装置は、内部のメモ
リセルはＤＲＡＭにおけるメモリセルと同じものを使用
する。一方、この半導体記憶装置に入力される制御信号
やアドレス信号等の外部インターフェースはＳＲＡＭと
同じである。また、この新しい半導体記憶装置のリフレ
ッシュ動作は、従来のＤＲＡＭのリフレッシュ動作また
はセルフリフレッシュ動作のように外部からの信号によ
り制御されるものではなく、半導体記憶装置内部のリフ
レッシュ回路から周期的に出力されるリフレッシュ指令
信号／ＲＥＦＥに基づき行われる。リフレッシュ回路は
リング発振器であるタイマ回路を含み、リフレッシュ回
路はタイマ回路により周期的に出力されるサイクル信号
／Ｒｅｆｃｙｃに応答してリフレッシュ指令信号／ＲＥ
ＦＥを出力する。タイマ回路は常時サイクル信号／Ｒｅ
ｆｃｙｃを出力するため、この新しい半導体記憶装置
は、読出動作または書込動作を実行可能な動作状態のと
きも、スタンバイ状態のときも周期的にリフレッシュ動
作を実行する。
リセルはＤＲＡＭにおけるメモリセルと同じものを使用
する。一方、この半導体記憶装置に入力される制御信号
やアドレス信号等の外部インターフェースはＳＲＡＭと
同じである。また、この新しい半導体記憶装置のリフレ
ッシュ動作は、従来のＤＲＡＭのリフレッシュ動作また
はセルフリフレッシュ動作のように外部からの信号によ
り制御されるものではなく、半導体記憶装置内部のリフ
レッシュ回路から周期的に出力されるリフレッシュ指令
信号／ＲＥＦＥに基づき行われる。リフレッシュ回路は
リング発振器であるタイマ回路を含み、リフレッシュ回
路はタイマ回路により周期的に出力されるサイクル信号
／Ｒｅｆｃｙｃに応答してリフレッシュ指令信号／ＲＥ
ＦＥを出力する。タイマ回路は常時サイクル信号／Ｒｅ
ｆｃｙｃを出力するため、この新しい半導体記憶装置
は、読出動作または書込動作を実行可能な動作状態のと
きも、スタンバイ状態のときも周期的にリフレッシュ動
作を実行する。
【０００７】以上に説明したこの新しい半導体記憶装置
をその機能に基づき、完全ヒドゥンリフレッシュ機能付
ＤＲＡＭと称する。この完全ヒドゥンリフレッシュ機能
付ＤＲＡＭの開発により、携帯端末の高機能化への対応
が可能となっている。
をその機能に基づき、完全ヒドゥンリフレッシュ機能付
ＤＲＡＭと称する。この完全ヒドゥンリフレッシュ機能
付ＤＲＡＭの開発により、携帯端末の高機能化への対応
が可能となっている。
【０００８】
【発明が解決しようとする課題】しかしながら、完全ヒ
ドゥンリフレッシュ機能付ＤＲＡＭでは、動作状態でも
スタンバイ状態でもリフレッシュ動作が実施されること
から、リフレッシュ指令信号／ＲＥＦＥと書込または読
出動作の要求信号とが同じタイミングで活性化された場
合、誤動作を引き起こす。
ドゥンリフレッシュ機能付ＤＲＡＭでは、動作状態でも
スタンバイ状態でもリフレッシュ動作が実施されること
から、リフレッシュ指令信号／ＲＥＦＥと書込または読
出動作の要求信号とが同じタイミングで活性化された場
合、誤動作を引き起こす。
【０００９】図８は従来の完全ヒドゥンリフレッシュ機
能付ＤＲＡＭで誤動作が起こる場合のタイミングチャー
トである。
能付ＤＲＡＭで誤動作が起こる場合のタイミングチャー
トである。
【００１０】図８を参照して、チップイネーブル信号／
ＣＥは、外部から入力される制御信号である。チップイ
ネーブル信号／ＣＥが活性状態の場合は、完全ヒドゥン
リフレッシュ機能付ＤＲＡＭが動作状態となり、チップ
イネーブル信号／ＣＥが非活性状態の場合は、完全ヒド
ゥンリフレッシュ機能付ＤＲＡＭをスタンバイ状態とな
る。
ＣＥは、外部から入力される制御信号である。チップイ
ネーブル信号／ＣＥが活性状態の場合は、完全ヒドゥン
リフレッシュ機能付ＤＲＡＭが動作状態となり、チップ
イネーブル信号／ＣＥが非活性状態の場合は、完全ヒド
ゥンリフレッシュ機能付ＤＲＡＭをスタンバイ状態とな
る。
【００１１】図８に示したタイミングチャートにおい
て、時刻ｔ４まではチップイネーブル信号／ＣＥは非活
性状態（Ｈレベル）であることから、完全ヒドゥンリフ
レッシュ機能付ＤＲＡＭはスタンバイ状態となってい
る。このようなスタンバイ状態において時刻ｔ１、ｔ３
ではサイクル信号／Ｒｅｆｃｙｃの活性化に応答してリ
フレッシュ指令信号／ＲＥＦＥが活性化され、リフレッ
シュ動作が行われる。一方、サイクル信号／Ｒｅｆｃｙ
ｃが非活性状態である時刻ｔ２では、リフレッシュ指令
信号／ＲＥＦＥが非活性状態のため、完全ヒドゥンリフ
レッシュ機能付ＤＲＡＭはリフレッシュ動作を実施しな
い。
て、時刻ｔ４まではチップイネーブル信号／ＣＥは非活
性状態（Ｈレベル）であることから、完全ヒドゥンリフ
レッシュ機能付ＤＲＡＭはスタンバイ状態となってい
る。このようなスタンバイ状態において時刻ｔ１、ｔ３
ではサイクル信号／Ｒｅｆｃｙｃの活性化に応答してリ
フレッシュ指令信号／ＲＥＦＥが活性化され、リフレッ
シュ動作が行われる。一方、サイクル信号／Ｒｅｆｃｙ
ｃが非活性状態である時刻ｔ２では、リフレッシュ指令
信号／ＲＥＦＥが非活性状態のため、完全ヒドゥンリフ
レッシュ機能付ＤＲＡＭはリフレッシュ動作を実施しな
い。
【００１２】続いて、時刻ｔ４でチップイネーブル信号
／ＣＥが活性状態（Ｌレベル）となったとき、完全ヒド
ゥンリフレッシュ機能付ＤＲＡＭは動作状態となる。
／ＣＥが活性状態（Ｌレベル）となったとき、完全ヒド
ゥンリフレッシュ機能付ＤＲＡＭは動作状態となる。
【００１３】よって、時刻ｔ５のようにリフレッシュ指
令信号／ＲＥＦＥが活性化されたときに、外部から書込
または読出動作を要求する信号が入力される場合が生じ
る。このような場合に、完全ヒドゥンリフレッシュ機能
付ＤＲＡＭは誤動作を行う。
令信号／ＲＥＦＥが活性化されたときに、外部から書込
または読出動作を要求する信号が入力される場合が生じ
る。このような場合に、完全ヒドゥンリフレッシュ機能
付ＤＲＡＭは誤動作を行う。
【００１４】このような誤動作の発生を防止するため、
従来の完全ヒドゥンリフレッシュ機能付ＤＲＡＭではア
ービトレーション回路を設置している。
従来の完全ヒドゥンリフレッシュ機能付ＤＲＡＭではア
ービトレーション回路を設置している。
【００１５】アービトレーション回路は、同期信号であ
るリフレッシュ指令信号／ＲＥＦＥと外部から入力され
る書込または読出動作の要求信号とを比較し、その動作
順序を調整する回路である。具体的には、リフレッシュ
指令信号／ＲＥＦＥと書込または読出動作の要求信号と
が同じタイミングで活性化された場合、アービトレーシ
ョン回路はより速く活性化した信号の動作を先に実行さ
せ、その後、他方の信号の動作を実行させるように調整
する。
るリフレッシュ指令信号／ＲＥＦＥと外部から入力され
る書込または読出動作の要求信号とを比較し、その動作
順序を調整する回路である。具体的には、リフレッシュ
指令信号／ＲＥＦＥと書込または読出動作の要求信号と
が同じタイミングで活性化された場合、アービトレーシ
ョン回路はより速く活性化した信号の動作を先に実行さ
せ、その後、他方の信号の動作を実行させるように調整
する。
【００１６】これによりリフレッシュ指令信号／ＲＥＦ
Ｅと書込または読出動作の要求信号とが同じタイミング
で活性化された場合でも、完全ヒドゥンリフレッシュ機
能付ＤＲＡＭの誤動作をある程度防止することができ
る。
Ｅと書込または読出動作の要求信号とが同じタイミング
で活性化された場合でも、完全ヒドゥンリフレッシュ機
能付ＤＲＡＭの誤動作をある程度防止することができ
る。
【００１７】しかしながら、アービトレーション回路が
リフレッシュ動作後に書込または読出動作を実施するよ
うに調整した場合、アクセス速度が大幅に遅れる確率が
高くなる。また、リフレッシュ指令信号／ＲＥＦＥと書
込または読出動作の要求信号が全く同じタイミングで活
性化された場合は、アービトレーション回路で調整する
ことができなくなる。
リフレッシュ動作後に書込または読出動作を実施するよ
うに調整した場合、アクセス速度が大幅に遅れる確率が
高くなる。また、リフレッシュ指令信号／ＲＥＦＥと書
込または読出動作の要求信号が全く同じタイミングで活
性化された場合は、アービトレーション回路で調整する
ことができなくなる。
【００１８】以上の問題点により、従来の完全ヒドゥン
リフレッシュ機能付ＤＲＡＭでは、リフレッシュ動作の
安定性を確保することが困難である。
リフレッシュ機能付ＤＲＡＭでは、リフレッシュ動作の
安定性を確保することが困難である。
【００１９】この発明の目的は、データの読出および書
込を実行することが可能な動作状態と、データを保持す
るスタンバイ状態とを有する半導体記憶装置において、
リフレッシュ動作の安定性を確保することが可能な半導
体記憶装置を提供することである。
込を実行することが可能な動作状態と、データを保持す
るスタンバイ状態とを有する半導体記憶装置において、
リフレッシュ動作の安定性を確保することが可能な半導
体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】この発明による半導体記
憶装置は、データの読出動作および書込動作を実行する
ことが可能な動作状態と、データを保持するスタンバイ
状態とを有する半導体記憶装置であって、行列状に配置
される複数のメモリセルを含むメモリセルアレイと、複
数のメモリセルが保持するデータを、外部から命令され
ることなくリフレッシュする完全ヒドゥンリフレッシュ
手段とを含み、完全ヒドゥンリフレッシュ手段は、半導
体記憶装置の状態に応じて、リフレッシュ動作を実行す
る。
憶装置は、データの読出動作および書込動作を実行する
ことが可能な動作状態と、データを保持するスタンバイ
状態とを有する半導体記憶装置であって、行列状に配置
される複数のメモリセルを含むメモリセルアレイと、複
数のメモリセルが保持するデータを、外部から命令され
ることなくリフレッシュする完全ヒドゥンリフレッシュ
手段とを含み、完全ヒドゥンリフレッシュ手段は、半導
体記憶装置の状態に応じて、リフレッシュ動作を実行す
る。
【００２１】好ましくは、完全ヒドゥンリフレッシュ手
段は、半導体記憶装置がスタンバイ状態のとき、リフレ
ッシュ動作を実行する。
段は、半導体記憶装置がスタンバイ状態のとき、リフレ
ッシュ動作を実行する。
【００２２】したがって、上記半導体記憶装置では、リ
フレッシュ動作と書込または読出動作とが同じタイミン
グで実行されることはない。
フレッシュ動作と書込または読出動作とが同じタイミン
グで実行されることはない。
【００２３】好ましくは、完全ヒドゥンリフレッシュ手
段は、半導体記憶装置が読出動作を終了した後、リフレ
ッシュ動作を実行する。
段は、半導体記憶装置が読出動作を終了した後、リフレ
ッシュ動作を実行する。
【００２４】好ましくは、完全ヒドゥンリフレッシュ手
段は、半導体記憶装置が書込動作を終了した後、リフレ
ッシュ動作を実行する。
段は、半導体記憶装置が書込動作を終了した後、リフレ
ッシュ動作を実行する。
【００２５】したがって、上記半導体記憶装置では、読
出動作または書込動作中にリフレッシュ動作が実行され
ることはない。
出動作または書込動作中にリフレッシュ動作が実行され
ることはない。
【００２６】さらに好ましくは、完全ヒドゥンリフレッ
シュ手段は、リフレッシュ動作の実行を指令するリフレ
ッシュ指令信号を出力するリフレッシュ回路と、リフレ
ッシュ指令信号に応答してリフレッシュ動作を実行する
ための制御回路とを含み、リフレッシュ回路は、複数の
メモリセルが保持するデータをリフレッシュするために
必要な時間間隔で、サイクル信号を出力するタイマ回路
と、サイクル信号に応答して、リフレッシュ指令信号を
活性化する指令信号活性化回路と、活性化されたリフレ
ッシュ指令信号を出力するか否かを判定する判定回路と
を含む。
シュ手段は、リフレッシュ動作の実行を指令するリフレ
ッシュ指令信号を出力するリフレッシュ回路と、リフレ
ッシュ指令信号に応答してリフレッシュ動作を実行する
ための制御回路とを含み、リフレッシュ回路は、複数の
メモリセルが保持するデータをリフレッシュするために
必要な時間間隔で、サイクル信号を出力するタイマ回路
と、サイクル信号に応答して、リフレッシュ指令信号を
活性化する指令信号活性化回路と、活性化されたリフレ
ッシュ指令信号を出力するか否かを判定する判定回路と
を含む。
【００２７】さらに好ましくは、判定回路は、半導体記
憶装置がスタンバイ状態のときに活性化されたリフレッ
シュ指令信号を出力すると判定する。
憶装置がスタンバイ状態のときに活性化されたリフレッ
シュ指令信号を出力すると判定する。
【００２８】したがって、上記半導体記憶装置では、リ
フレッシュ動作と書込、読出動作とが同じタイミングで
実行されることはない。
フレッシュ動作と書込、読出動作とが同じタイミングで
実行されることはない。
【００２９】さらに好ましくは、判定回路は、半導体記
憶装置が読出動作を終了した後、活性化されたリフレッ
シュ指令信号を出力すると判定する。
憶装置が読出動作を終了した後、活性化されたリフレッ
シュ指令信号を出力すると判定する。
【００３０】さらに好ましくは、判定回路は、半導体記
憶装置が書込動作を終了した後、活性化されたリフレッ
シュ指令信号を出力すると判定する。
憶装置が書込動作を終了した後、活性化されたリフレッ
シュ指令信号を出力すると判定する。
【００３１】したがって、上記半導体記憶装置では、書
込動作または読出動作が終了後にリフレッシュ動作が実
行されることから、書込動作または読出動作とリフレッ
シュ動作とが同じタイミングで行われることはない。よ
って安定したリフレッシュ動作の実施が可能である。
込動作または読出動作が終了後にリフレッシュ動作が実
行されることから、書込動作または読出動作とリフレッ
シュ動作とが同じタイミングで行われることはない。よ
って安定したリフレッシュ動作の実施が可能である。
【００３２】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお図中同一または相当
部分には同一符号を付してその説明は繰返さない。
面を参照して詳しく説明する。なお図中同一または相当
部分には同一符号を付してその説明は繰返さない。
【００３３】［実施の形態１］図１はこの発明の実施の
形態１における完全ヒドゥンリフレッシュ機能付ＤＲＡ
Ｍの全体構成図である。
形態１における完全ヒドゥンリフレッシュ機能付ＤＲＡ
Ｍの全体構成図である。
【００３４】図１を参照して、完全ヒドゥンリフレッシ
ュ機能付ＤＲＡＭ１は、制御信号であるチップイネーブ
ル信号／ＣＥとアウトプットイネーブル信号／ＯＥとラ
イトイネーブル信号／ＷＥと制御信号／ＬＢと制御信号
／ＵＢとを受ける入力端子群１０と、データ信号ＤＱ０
〜ＤＱ７が入出力される端子群１１と、データ信号ＤＱ
８〜ＤＱ１５が入出力される端子群１２と、アドレス信
号Ａ０〜Ａm（ｍは１以上の自然数である）が入力され
る端子群１５と、アドレス信号Ａm+1〜Ａn（ｎは１以上
の自然数である）が入力される端子群１６と、電源電圧
ＶＣＣが与えられる電源端子１３と、接地電圧ＧＮＤが
与えられる接地端子１４とを含む。
ュ機能付ＤＲＡＭ１は、制御信号であるチップイネーブ
ル信号／ＣＥとアウトプットイネーブル信号／ＯＥとラ
イトイネーブル信号／ＷＥと制御信号／ＬＢと制御信号
／ＵＢとを受ける入力端子群１０と、データ信号ＤＱ０
〜ＤＱ７が入出力される端子群１１と、データ信号ＤＱ
８〜ＤＱ１５が入出力される端子群１２と、アドレス信
号Ａ０〜Ａm（ｍは１以上の自然数である）が入力され
る端子群１５と、アドレス信号Ａm+1〜Ａn（ｎは１以上
の自然数である）が入力される端子群１６と、電源電圧
ＶＣＣが与えられる電源端子１３と、接地電圧ＧＮＤが
与えられる接地端子１４とを含む。
【００３５】チップイネーブル信号／ＣＥは、完全ヒド
ゥンリフレッシュ機能付ＤＲＡＭを動作状態とするため
の信号である。アウトプットイネーブル信号／ＯＥは、
完全ヒドゥンリフレッシュ機能付ＤＲＡＭを読出動作モ
ードに設定するとともに出力バッファを活性化させる信
号である。ライトイネーブル信号／ＷＥは、完全ヒドゥ
ンリフレッシュ機能付ＤＲＡＭを書込動作モードに設定
する信号である。制御信号／ＬＢは、下位（Lower bi
t）側のデータ端子群１１からデータの入出力を行うこ
とを選択するための信号である。制御信号／ＵＢは、上
位（Upper bit）側のデータ端子群１２からデータの入
出力を行うことを選択するための信号である。
ゥンリフレッシュ機能付ＤＲＡＭを動作状態とするため
の信号である。アウトプットイネーブル信号／ＯＥは、
完全ヒドゥンリフレッシュ機能付ＤＲＡＭを読出動作モ
ードに設定するとともに出力バッファを活性化させる信
号である。ライトイネーブル信号／ＷＥは、完全ヒドゥ
ンリフレッシュ機能付ＤＲＡＭを書込動作モードに設定
する信号である。制御信号／ＬＢは、下位（Lower bi
t）側のデータ端子群１１からデータの入出力を行うこ
とを選択するための信号である。制御信号／ＵＢは、上
位（Upper bit）側のデータ端子群１２からデータの入
出力を行うことを選択するための信号である。
【００３６】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
はさらに、端子群１１から入力される制御信号に応答し
て、書込動作モードや読出動作モードといった完全ヒド
ゥンリフレッシュ機能付ＤＲＡＭの所定の動作モードに
相当する制御クロックを各ブロックに対して出力する制
御回路２０と、制御回路２０の出力に応じてアドレス信
号Ａ０〜Ａmを受けて内部に伝達する列アドレスバッフ
ァ２１と、制御回路２０の出力に応じてアドレス信号Ａ
m+1〜Ａnを受けて内部に伝達する行アドレスバッファ２
２とを含む。
はさらに、端子群１１から入力される制御信号に応答し
て、書込動作モードや読出動作モードといった完全ヒド
ゥンリフレッシュ機能付ＤＲＡＭの所定の動作モードに
相当する制御クロックを各ブロックに対して出力する制
御回路２０と、制御回路２０の出力に応じてアドレス信
号Ａ０〜Ａmを受けて内部に伝達する列アドレスバッフ
ァ２１と、制御回路２０の出力に応じてアドレス信号Ａ
m+1〜Ａnを受けて内部に伝達する行アドレスバッファ２
２とを含む。
【００３７】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
はさらに、列アドレスバッファ２１が出力する内部アド
レス信号を制御回路２０の出力に応じて受け、列アドレ
スの指定を行う列デコーダ２３と、行アドレスバッファ
２２が出力する内部アドレス信号を制御回路２０の出力
に応じて受け、行アドレスの指定を行う行デコーダ２４
と、マトリックス状に配置されるメモリセルを含むメモ
リセルアレイ２６と、メモリセルアレイ２６からの出力
を増幅し、読出動作を行うセンスアンプおよび入出力制
御回路２５とを含む。
はさらに、列アドレスバッファ２１が出力する内部アド
レス信号を制御回路２０の出力に応じて受け、列アドレ
スの指定を行う列デコーダ２３と、行アドレスバッファ
２２が出力する内部アドレス信号を制御回路２０の出力
に応じて受け、行アドレスの指定を行う行デコーダ２４
と、マトリックス状に配置されるメモリセルを含むメモ
リセルアレイ２６と、メモリセルアレイ２６からの出力
を増幅し、読出動作を行うセンスアンプおよび入出力制
御回路２５とを含む。
【００３８】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
はさらに、制御回路２０の出力に応じて端子群１１から
データ信号ＤＱ０〜ＤＱ７を受けて、センスアンプおよ
び入出力制御回路２５に伝達する下位入力バッファ２７
と、制御回路２０の出力に応じてセンスアンプおよび入
出力制御回路２５からの信号を受けて端子群１１にデー
タ信号を出力する下位出力バッファ２８と、制御回路２
０の出力に応じて端子群１２からデータ信号ＤＱ８〜Ｄ
Ｑ１５を受けて、センスアンプおよび入出力制御回路２
５に伝達する上位入力バッファ２９と、制御回路２０の
出力に応じてセンスアンプおよび入出力制御回路２５か
らの信号を受けて端子群１２にデータ信号を出力する上
位出力バッファ３０とを含む。
はさらに、制御回路２０の出力に応じて端子群１１から
データ信号ＤＱ０〜ＤＱ７を受けて、センスアンプおよ
び入出力制御回路２５に伝達する下位入力バッファ２７
と、制御回路２０の出力に応じてセンスアンプおよび入
出力制御回路２５からの信号を受けて端子群１１にデー
タ信号を出力する下位出力バッファ２８と、制御回路２
０の出力に応じて端子群１２からデータ信号ＤＱ８〜Ｄ
Ｑ１５を受けて、センスアンプおよび入出力制御回路２
５に伝達する上位入力バッファ２９と、制御回路２０の
出力に応じてセンスアンプおよび入出力制御回路２５か
らの信号を受けて端子群１２にデータ信号を出力する上
位出力バッファ３０とを含む。
【００３９】完全ヒドゥンリフレッシュ機能付ＤＲＡＭ
はさらに、リフレッシュ回路４０を含む。リフレッシュ
回路４０は周期的に活性化される信号であるリフレッシ
ュ指令信号／ＲＥＦＥを制御回路２０へ出力する。制御
回路２０はリフレッシュ指令信号／ＲＥＦＥを受け、リ
フレッシュ動作を実施するために各ブロックへ動作指示
信号を出力する。
はさらに、リフレッシュ回路４０を含む。リフレッシュ
回路４０は周期的に活性化される信号であるリフレッシ
ュ指令信号／ＲＥＦＥを制御回路２０へ出力する。制御
回路２０はリフレッシュ指令信号／ＲＥＦＥを受け、リ
フレッシュ動作を実施するために各ブロックへ動作指示
信号を出力する。
【００４０】図２は図１中のリフレッシュ回路４０の回
路図である。図２を参照して、リフレッシュ回路４０
は、指令信号活性化回路５０と、判定回路６０と、ＮＡ
ＮＤゲート４１，４４と、インバータ４２と、バッファ
４８と、遅延回路４３，４９とフリップフロップ４５と
を含む。
路図である。図２を参照して、リフレッシュ回路４０
は、指令信号活性化回路５０と、判定回路６０と、ＮＡ
ＮＤゲート４１，４４と、インバータ４２と、バッファ
４８と、遅延回路４３，４９とフリップフロップ４５と
を含む。
【００４１】指令信号活性化回路５０はリフレッシュ指
令信号／ＲＥＦＥを活性化させるためにリフレッシュフ
ラッグ信号Ｒｅｆｆｌａｇを出力する。判定回路６０
は、リフレッシュフラッグ信号Ｒｅｆｆｌａｇにより活
性化されたリフレッシュ指令信号／ＲＥＦＥを出力する
か否かを判定するために判定信号Ｒｅｆｗｉｎを出力す
る。
令信号／ＲＥＦＥを活性化させるためにリフレッシュフ
ラッグ信号Ｒｅｆｆｌａｇを出力する。判定回路６０
は、リフレッシュフラッグ信号Ｒｅｆｆｌａｇにより活
性化されたリフレッシュ指令信号／ＲＥＦＥを出力する
か否かを判定するために判定信号Ｒｅｆｗｉｎを出力す
る。
【００４２】ＮＡＮＤゲート４１は、リフレッシュフラ
ッグ信号Ｒｅｆｆｌａｇと判定信号Ｒｅｆｗｉｎとを受
け、リフレッシュフラッグ信号Ｒｅｆｆｌａｇと判定信
号Ｒｅｆｗｉｎとの論理積を演算し、その演算結果を反
転した信号を信号／ＲＥＦＳＦとして出力する。
ッグ信号Ｒｅｆｆｌａｇと判定信号Ｒｅｆｗｉｎとを受
け、リフレッシュフラッグ信号Ｒｅｆｆｌａｇと判定信
号Ｒｅｆｗｉｎとの論理積を演算し、その演算結果を反
転した信号を信号／ＲＥＦＳＦとして出力する。
【００４３】インバータ４２はＮＡＮＤゲート４１から
出力された信号／ＲＥＦＳＦを受けて反転した信号φＡ
１を出力する。また、遅延回路４３は信号／ＲＥＦＳＦ
を受けて一定時間遅延させる。
出力された信号／ＲＥＦＳＦを受けて反転した信号φＡ
１を出力する。また、遅延回路４３は信号／ＲＥＦＳＦ
を受けて一定時間遅延させる。
【００４４】ＮＡＮＤゲート４４はインバータ４２の出
力信号φＡ１と遅延回路４３の出力信号とを受け、信号
φＡ１と遅延回路４３の出力信号との論理積を演算し、
その演算結果を反転した信号／ＲＥＦＳを出力する。
力信号φＡ１と遅延回路４３の出力信号とを受け、信号
φＡ１と遅延回路４３の出力信号との論理積を演算し、
その演算結果を反転した信号／ＲＥＦＳを出力する。
【００４５】フリップフロップ４５はＮＡＮＤゲート４
６および４７で構成される。ＮＡＮＤゲート４６は信号
／ＲＥＦＳとＮＡＮＤゲート４７から出力された出力信
号φＡ３とを受け、信号／ＲＥＦＳと信号φＡ３との論
理積を演算し、その演算結果を反転した信号φＡ２を出
力する。ＮＡＮＤゲート４７はＮＡＮＤゲート４６から
出力された信号φＡ２と遅延回路４９から出力された信
号φＡ４とを受け、信号Ａ２と信号Ａ４との理論積を演
算し、その演算結果を反転した信号をリフレッシュ指令
信号／ＲＥＦＥとして出力する。
６および４７で構成される。ＮＡＮＤゲート４６は信号
／ＲＥＦＳとＮＡＮＤゲート４７から出力された出力信
号φＡ３とを受け、信号／ＲＥＦＳと信号φＡ３との論
理積を演算し、その演算結果を反転した信号φＡ２を出
力する。ＮＡＮＤゲート４７はＮＡＮＤゲート４６から
出力された信号φＡ２と遅延回路４９から出力された信
号φＡ４とを受け、信号Ａ２と信号Ａ４との理論積を演
算し、その演算結果を反転した信号をリフレッシュ指令
信号／ＲＥＦＥとして出力する。
【００４６】遅延回路４９は、フリップフロップ４５か
ら出力されたリフレッシュ指令信号／ＲＥＦＥを受けて
一定時間遅延させた信号φＡ４を出力する。
ら出力されたリフレッシュ指令信号／ＲＥＦＥを受けて
一定時間遅延させた信号φＡ４を出力する。
【００４７】バッファ４８は信号φＡ３を受けてリフレ
ッシュ指令信号／ＲＥＦＥを出力する。
ッシュ指令信号／ＲＥＦＥを出力する。
【００４８】図３は図２中の指令信号活性化回路５０の
回路図である。図３を参照して、指令信号活性化回路５
０は、リング発振器で構成され周期的に活性化されたサ
イクル信号／Ｒｅｆｃｙｃを出力するタイマ回路５１
と、フリップフロップ５２と、ＮＡＮＤゲート５５と、
インバータ５６および５７と、遅延回路５８とを含む。
回路図である。図３を参照して、指令信号活性化回路５
０は、リング発振器で構成され周期的に活性化されたサ
イクル信号／Ｒｅｆｃｙｃを出力するタイマ回路５１
と、フリップフロップ５２と、ＮＡＮＤゲート５５と、
インバータ５６および５７と、遅延回路５８とを含む。
【００４９】フリップフロップ５２は、ＮＡＮＤゲート
５３および５４で構成される。ＮＡＮＤゲート５３はサ
イクル信号／ＲｅｆｃｙｃとＮＡＮＤゲート５４の出力
信号φＡ１１とを受け、サイクル信号／Ｒｅｆｃｙｃと
信号φＡ１１との論理積を演算し、その演算結果を反転
した信号φＡ１０を出力する。また、ＮＡＮＤゲート５
４は、ＮＡＮＤゲート５３から出力された出力信号φＡ
１０と、ＮＡＮＤゲート５５から出力された出力信号φ
Ａ１２とを受け、信号φＡ１０と信号φＡ１２との論理
積を演算し、その演算結果を反転した信号φＡ１１を出
力する。
５３および５４で構成される。ＮＡＮＤゲート５３はサ
イクル信号／ＲｅｆｃｙｃとＮＡＮＤゲート５４の出力
信号φＡ１１とを受け、サイクル信号／Ｒｅｆｃｙｃと
信号φＡ１１との論理積を演算し、その演算結果を反転
した信号φＡ１０を出力する。また、ＮＡＮＤゲート５
４は、ＮＡＮＤゲート５３から出力された出力信号φＡ
１０と、ＮＡＮＤゲート５５から出力された出力信号φ
Ａ１２とを受け、信号φＡ１０と信号φＡ１２との論理
積を演算し、その演算結果を反転した信号φＡ１１を出
力する。
【００５０】インバータ５６は、フリップフロップ５２
から出力された信号φＡ１１を受け、反転し、反転した
信号をリフレッシュフラッグ信号Ｒｅｆｆｌａｇとして
出力する。
から出力された信号φＡ１１を受け、反転し、反転した
信号をリフレッシュフラッグ信号Ｒｅｆｆｌａｇとして
出力する。
【００５１】インバータ５７は、リフレッシュ指令信号
／ＲＥＦＥを受け、反転する。また、遅延回路５８は、
インバータ５７により反転されたリフレッシュ指令信号
／ＲＥＦＥを受け、反転されたリフレッシュ指令信号／
ＲＥＦＥを一定時間遅延させた信号φＡ１３を出力す
る。
／ＲＥＦＥを受け、反転する。また、遅延回路５８は、
インバータ５７により反転されたリフレッシュ指令信号
／ＲＥＦＥを受け、反転されたリフレッシュ指令信号／
ＲＥＦＥを一定時間遅延させた信号φＡ１３を出力す
る。
【００５２】ＮＡＮＤゲート５５は、リフレッシュ指令
信号／ＲＥＦＥと遅延回路５８から出力された信号φＡ
１３とを受け、リフレッシュ指令信号／ＲＥＦＥと信号
φＡ１３との論理積を演算し、その演算結果を反転した
信号φＡ１２を出力する。
信号／ＲＥＦＥと遅延回路５８から出力された信号φＡ
１３とを受け、リフレッシュ指令信号／ＲＥＦＥと信号
φＡ１３との論理積を演算し、その演算結果を反転した
信号φＡ１２を出力する。
【００５３】図４は、図２中の判定回路６０の回路図で
ある。図４を参照して、判定回路６０はバッファ回路６
１で構成される。バッファ回路６１は内部チップイネー
ブル信号ｉｎｔ．／ＣＥを受け、判定信号Ｒｅｆｗｉｎ
を出力する。なお、制御回路２０は、入力端子群１０か
ら入力されたチップイネーブル信号／ＣＥを受け、内部
チップイネーブル信号ｉｎｔ／ＣＥを生成する。
ある。図４を参照して、判定回路６０はバッファ回路６
１で構成される。バッファ回路６１は内部チップイネー
ブル信号ｉｎｔ．／ＣＥを受け、判定信号Ｒｅｆｗｉｎ
を出力する。なお、制御回路２０は、入力端子群１０か
ら入力されたチップイネーブル信号／ＣＥを受け、内部
チップイネーブル信号ｉｎｔ／ＣＥを生成する。
【００５４】以上の回路構成を示すリフレッシュ回路４
０の動作について説明する。図５はリフレッシュ回路４
０の動作について示したタイミングチャートである。
０の動作について説明する。図５はリフレッシュ回路４
０の動作について示したタイミングチャートである。
【００５５】図５を参照して、入力端子群１０から入力
されるチップイネーブル信号／ＣＥが非活性状態のと
き、判定回路６０はリフレッシュ動作を行うことが可能
であると判定する。すなわち、判定回路６０は、リフレ
ッシュ回路４０がリフレッシュ指令信号／ＲＥＦＥを出
力することができると判定する。よって、チップイネー
ブル信号／ＣＥが非活性状態のとき、判定回路６０から
出力される判定信号Ｒｅｆｗｉｎは活性状態となる。
されるチップイネーブル信号／ＣＥが非活性状態のと
き、判定回路６０はリフレッシュ動作を行うことが可能
であると判定する。すなわち、判定回路６０は、リフレ
ッシュ回路４０がリフレッシュ指令信号／ＲＥＦＥを出
力することができると判定する。よって、チップイネー
ブル信号／ＣＥが非活性状態のとき、判定回路６０から
出力される判定信号Ｒｅｆｗｉｎは活性状態となる。
【００５６】ここで、時刻ｔ１でタイマ回路５１から出
力されるサイクル信号／Ｒｅｆｃｙｃが活性化される
と、指令信号活性化回路５０から出力されるリフレッシ
ュフラッグ信号Ｒｅｆｆｌａｇが活性化される。
力されるサイクル信号／Ｒｅｆｃｙｃが活性化される
と、指令信号活性化回路５０から出力されるリフレッシ
ュフラッグ信号Ｒｅｆｆｌａｇが活性化される。
【００５７】よって、リフレッシュ回路４０中のＮＡＮ
Ｄゲート４１は、活性された判定信号Ｒｅｆｗｉｎと活
性化されたリフレッシュフラッグ信号Ｒｅｆｆｌａｇと
を受け、信号／ＲＥＦＳＦを活性化する。よって、ＮＡ
ＮＤゲート４４は遅延回路４３で設定された一定時間活
性化された信号／ＲＥＦＳを出力する。
Ｄゲート４１は、活性された判定信号Ｒｅｆｗｉｎと活
性化されたリフレッシュフラッグ信号Ｒｅｆｆｌａｇと
を受け、信号／ＲＥＦＳＦを活性化する。よって、ＮＡ
ＮＤゲート４４は遅延回路４３で設定された一定時間活
性化された信号／ＲＥＦＳを出力する。
【００５８】フリップフロップ４５は活性化された信号
／ＲＥＦＳを受け、遅延回路４９で設定された一定時間
活性化された信号φＡ３を出力する。バッファ４８は、
信号φＡ３を受け、時刻ｔ１から一定時間活性化された
リフレッシュ指令信号／ＲＥＦＥを出力する。
／ＲＥＦＳを受け、遅延回路４９で設定された一定時間
活性化された信号φＡ３を出力する。バッファ４８は、
信号φＡ３を受け、時刻ｔ１から一定時間活性化された
リフレッシュ指令信号／ＲＥＦＥを出力する。
【００５９】以上の動作により、時刻ｔ１で指令信号活
性化回路５０から出力されたリフレッシュフラッグ信号
Ｒｅｆｆｌａｇが活性化されたとき、判定回路６０はリ
フレッシュ動作を行うことができると判定している。す
なわち、時刻ｔ１で判定回路６０は判定信号Ｒｅｆｗｉ
ｎを活性状態としている。よって、完全ヒドゥンリフレ
ッシュ機能付ＤＲＡＭがスタンバイ状態のときにリフレ
ッシュ動作を行うことが可能となる。
性化回路５０から出力されたリフレッシュフラッグ信号
Ｒｅｆｆｌａｇが活性化されたとき、判定回路６０はリ
フレッシュ動作を行うことができると判定している。す
なわち、時刻ｔ１で判定回路６０は判定信号Ｒｅｆｗｉ
ｎを活性状態としている。よって、完全ヒドゥンリフレ
ッシュ機能付ＤＲＡＭがスタンバイ状態のときにリフレ
ッシュ動作を行うことが可能となる。
【００６０】なお、リフレッシュ回路４０から出力され
るリフレッシュ指令信号／ＲＥＦＥは遅延回路４９で設
定された一定時間経過後の時刻ｔ２で非活性化される。
このとき、指令信号活性化回路５０内のＮＡＮＤゲート
５５から出力される信号φＡ１２はＬレベルとなるた
め、指令信号活性化回路５０から出力されるリフレッシ
ュフラッグ信号Ｒｅｆｆｌａｇも非活性化される。
るリフレッシュ指令信号／ＲＥＦＥは遅延回路４９で設
定された一定時間経過後の時刻ｔ２で非活性化される。
このとき、指令信号活性化回路５０内のＮＡＮＤゲート
５５から出力される信号φＡ１２はＬレベルとなるた
め、指令信号活性化回路５０から出力されるリフレッシ
ュフラッグ信号Ｒｅｆｆｌａｇも非活性化される。
【００６１】次に、時刻ｔ２’のとき、チップイネーブ
ル信号／ＣＥが活性状態となる。このとき、判定回路６
０はリフレッシュ動作ができないと判定し、判定回路か
ら出力される判定信号Ｒｅｆｗｉｎを非活性化する。
ル信号／ＣＥが活性状態となる。このとき、判定回路６
０はリフレッシュ動作ができないと判定し、判定回路か
ら出力される判定信号Ｒｅｆｗｉｎを非活性化する。
【００６２】次に、時刻ｔ３のとき、一定周期で活性状
態となるサイクル信号／Ｒｅｆｃｙｃの活性化される
と、指令信号活性化回路５０から出力されるリフレッシ
ュフラッグ信号Ｒｅｆｆｌａｇも活性化される。
態となるサイクル信号／Ｒｅｆｃｙｃの活性化される
と、指令信号活性化回路５０から出力されるリフレッシ
ュフラッグ信号Ｒｅｆｆｌａｇも活性化される。
【００６３】しかしながら、判定回路６０から出力され
る判定信号Ｒｅｆｗｉｎは非活性状態のままであるた
め、ＮＡＮＤゲート４４から出力される信号／ＲＥＦＳ
は非活性状態のままである。よって、リフレッシュ回路
４０から出力されるリフレッシュ指令信号／ＲＥＦＥは
非活性状態のままである。
る判定信号Ｒｅｆｗｉｎは非活性状態のままであるた
め、ＮＡＮＤゲート４４から出力される信号／ＲＥＦＳ
は非活性状態のままである。よって、リフレッシュ回路
４０から出力されるリフレッシュ指令信号／ＲＥＦＥは
非活性状態のままである。
【００６４】また、リフレッシュ指令信号／ＲＥＦＥが
非活性状態のままであるため、指令信号活性化回路５０
内のＮＡＮＤゲート５５から出力される信号φＡ１２は
Ｈレベルであることから、フリップフロップ５２から出
力される出力信号φＡ１１はＬレベルのままである。そ
の結果、指令信号活性化回路５０から出力されるリフレ
ッシュフラッグ信号Ｒｅｆｆｌａｇは時刻ｔ３以降活性
状態となる。
非活性状態のままであるため、指令信号活性化回路５０
内のＮＡＮＤゲート５５から出力される信号φＡ１２は
Ｈレベルであることから、フリップフロップ５２から出
力される出力信号φＡ１１はＬレベルのままである。そ
の結果、指令信号活性化回路５０から出力されるリフレ
ッシュフラッグ信号Ｒｅｆｆｌａｇは時刻ｔ３以降活性
状態となる。
【００６５】以上のように、チップイネーブル信号／Ｃ
Ｅが活性状態の期間中は、判定回路６０はリフレッシュ
動作を実行しないと判定する。また、リフレッシュ指令
信号／ＲＥＦＥを活性化するために指令信号活性化回路
５０から出力されるリフレッシュフラッグ信号Ｒｅｆｆ
ｌａｇは、判定回路６０がリフレッシュ動作を実行しな
いと判定した期間中に活性化された場合、そのリフレッ
シュフラッグ信号Ｒｅｆｆｌａｇは活性状態を保持す
る。
Ｅが活性状態の期間中は、判定回路６０はリフレッシュ
動作を実行しないと判定する。また、リフレッシュ指令
信号／ＲＥＦＥを活性化するために指令信号活性化回路
５０から出力されるリフレッシュフラッグ信号Ｒｅｆｆ
ｌａｇは、判定回路６０がリフレッシュ動作を実行しな
いと判定した期間中に活性化された場合、そのリフレッ
シュフラッグ信号Ｒｅｆｆｌａｇは活性状態を保持す
る。
【００６６】続いて時刻ｔ４でチップイネーブル信号／
ＣＥが非活性化され、完全ヒドゥンリフレッシュ機能付
ＤＲＡＭが再びスタンバイ状態となった場合、判定回路
６０はリフレッシュ動作を実行できると判定し、その結
果、判定回路６０から出力される判定信号Ｒｅｆｗｉｎ
が活性化される。
ＣＥが非活性化され、完全ヒドゥンリフレッシュ機能付
ＤＲＡＭが再びスタンバイ状態となった場合、判定回路
６０はリフレッシュ動作を実行できると判定し、その結
果、判定回路６０から出力される判定信号Ｒｅｆｗｉｎ
が活性化される。
【００６７】ここで、時刻ｔ３以降リフレッシュフラッ
グ信号Ｒｅｆｆｌａｇは活性状態となっているため、時
刻ｔ４でリフレッシュ回路４０内のＮＡＮＤゲート４４
から出力される信号／ＲＥＦＳは活性化され、遅延回路
４３で設定した一定時間活性状態となる。よって、リフ
レッシュ回路４０から出力されるリフレッシュ指令信号
／ＲＥＦＥは遅延回路４９で設定された一定時間分活性
状態となる。
グ信号Ｒｅｆｆｌａｇは活性状態となっているため、時
刻ｔ４でリフレッシュ回路４０内のＮＡＮＤゲート４４
から出力される信号／ＲＥＦＳは活性化され、遅延回路
４３で設定した一定時間活性状態となる。よって、リフ
レッシュ回路４０から出力されるリフレッシュ指令信号
／ＲＥＦＥは遅延回路４９で設定された一定時間分活性
状態となる。
【００６８】時刻ｔ４から遅延回路４９で設定された一
定時間が経過した時刻ｔ５でリフレッシュ指令信号／Ｒ
ＥＦＥは非活性化され、リフレッシュ指令信号／ＲＥＦ
Ｅの非活性化に応答してリフレッシュフラッグ信号Ｒｅ
ｆｆｌａｇも非活性化される。
定時間が経過した時刻ｔ５でリフレッシュ指令信号／Ｒ
ＥＦＥは非活性化され、リフレッシュ指令信号／ＲＥＦ
Ｅの非活性化に応答してリフレッシュフラッグ信号Ｒｅ
ｆｆｌａｇも非活性化される。
【００６９】時刻ｔ５以降においても、リフレッシュ回
路４０は、判定回路６０がリフレッシュ動作を実行でき
ると判断した期間中に、リフレッシュフラッグ信号Ｒｅ
ｆｆｌａｇが活性化したときに、リフレッシュフラッグ
信号Ｒｅｆｆｌａｇに応答してリフレッシュ指令信号／
ＲＥＦＥを活性化する。
路４０は、判定回路６０がリフレッシュ動作を実行でき
ると判断した期間中に、リフレッシュフラッグ信号Ｒｅ
ｆｆｌａｇが活性化したときに、リフレッシュフラッグ
信号Ｒｅｆｆｌａｇに応答してリフレッシュ指令信号／
ＲＥＦＥを活性化する。
【００７０】以上の動作により、チップイネーブル信号
／ＣＥが活性状態の場合、すなわち完全ヒドゥンリフレ
ッシュ機能付ＤＲＡＭが動作状態の場合は、判定回路６
０はリフレッシュ動作を行わないと判定する。これによ
り、リフレッシュ動作中に外部からの読出または書込動
作の要求が入力されることがなく、リフレッシュ動作終
了後に読出または書込動作を行うことにより、従来発生
していたアクセス遅延は生じない。また、リフレッシュ
動作と読出または書込動作とが同じタイミングで要求さ
れることがないため、アービトレーション回路は必要な
くなり、完全ヒドゥンリフレッシュ機能付ＤＲＡＭの回
路の安定性が増大する。
／ＣＥが活性状態の場合、すなわち完全ヒドゥンリフレ
ッシュ機能付ＤＲＡＭが動作状態の場合は、判定回路６
０はリフレッシュ動作を行わないと判定する。これによ
り、リフレッシュ動作中に外部からの読出または書込動
作の要求が入力されることがなく、リフレッシュ動作終
了後に読出または書込動作を行うことにより、従来発生
していたアクセス遅延は生じない。また、リフレッシュ
動作と読出または書込動作とが同じタイミングで要求さ
れることがないため、アービトレーション回路は必要な
くなり、完全ヒドゥンリフレッシュ機能付ＤＲＡＭの回
路の安定性が増大する。
【００７１】また、判定回路６０がリフレッシュ動作を
実行しないと判定した期間中にて、タイマ回路５１から
出力されるサイクル信号／Ｒｅｆｃｙｃが活性化された
ときは、リフレッシュフラッグ信号Ｒｅｆｆｌａｇは活
性状態のまま保持される。すなわち、リフレッシュ動作
を待機した状態となる。その結果、判定回路６０がリフ
レッシュ動作を実行できると判定したときに、即座にリ
フレッシュ動作を行うことが可能となる。これにより、
リフレッシュサイクルの若干のずれは生じるが、サイク
ル信号／Ｒｅｆｃｙｃの活性化に応答して確実にリフレ
ッシュ動作を行うことが可能となり、リフレッシュ動作
はスキップしない。
実行しないと判定した期間中にて、タイマ回路５１から
出力されるサイクル信号／Ｒｅｆｃｙｃが活性化された
ときは、リフレッシュフラッグ信号Ｒｅｆｆｌａｇは活
性状態のまま保持される。すなわち、リフレッシュ動作
を待機した状態となる。その結果、判定回路６０がリフ
レッシュ動作を実行できると判定したときに、即座にリ
フレッシュ動作を行うことが可能となる。これにより、
リフレッシュサイクルの若干のずれは生じるが、サイク
ル信号／Ｒｅｆｃｙｃの活性化に応答して確実にリフレ
ッシュ動作を行うことが可能となり、リフレッシュ動作
はスキップしない。
【００７２】［実施の形態２］以上この発明の実施の形
態を説明したが、この発明は上述した実施の形態に制限
されることなく、その他の形態でも実施することができ
る。
態を説明したが、この発明は上述した実施の形態に制限
されることなく、その他の形態でも実施することができ
る。
【００７３】図６はこの発明の実施の形態２において判
定回路６０に代えて用いられる判定回路７０の回路図で
ある。
定回路６０に代えて用いられる判定回路７０の回路図で
ある。
【００７４】図６を参照して、判定回路７０は、ＡＮＤ
ゲート７１，７２と、ＯＲゲート７３と、インバータ７
４と、遅延回路７５とを含む。
ゲート７１，７２と、ＯＲゲート７３と、インバータ７
４と、遅延回路７５とを含む。
【００７５】ＡＮＤゲート７１は内部リードイネーブル
信号ｉｎｔ／ＲＥと内部ライトイネーブル信号ｉｎｔ／
ＷＥとを受け、内部リードイネーブル信号ｉｎｔ／ＲＥ
と内部ライトイネーブル信号ｉｎｔ／ＷＥとの論理積を
演算し、その演算結果を信号φＡ２０として出力する。
なお、制御回路２０は、入力端子群１０から入力される
アウトプットイネーブル信号／ＯＥを受け、内部リード
イネーブル信号ｉｎｔ／ＲＥを生成する。また、制御回
路２０は、入力端子群１０から入力されるライトイネー
ブル信号／ＷＥを受け、内部ライトイネーブル信号ｉｎ
ｔ／ＷＥを生成する。
信号ｉｎｔ／ＲＥと内部ライトイネーブル信号ｉｎｔ／
ＷＥとを受け、内部リードイネーブル信号ｉｎｔ／ＲＥ
と内部ライトイネーブル信号ｉｎｔ／ＷＥとの論理積を
演算し、その演算結果を信号φＡ２０として出力する。
なお、制御回路２０は、入力端子群１０から入力される
アウトプットイネーブル信号／ＯＥを受け、内部リード
イネーブル信号ｉｎｔ／ＲＥを生成する。また、制御回
路２０は、入力端子群１０から入力されるライトイネー
ブル信号／ＷＥを受け、内部ライトイネーブル信号ｉｎ
ｔ／ＷＥを生成する。
【００７６】インバータ７４は、ＡＮＤゲート７１から
出力された信号φＡ２０を受け、その信号を反転する。
遅延回路７５は、インバータ７４から出力された信号φ
Ａ２０の反転信号を受け、一定時間遅延した信号φＡ２
１を出力する。
出力された信号φＡ２０を受け、その信号を反転する。
遅延回路７５は、インバータ７４から出力された信号φ
Ａ２０の反転信号を受け、一定時間遅延した信号φＡ２
１を出力する。
【００７７】ＡＮＤゲート７２は、ＡＮＤゲート７１か
ら出力された信号φＡ２０と遅延回路７５から出力され
た信号φＡ２１とを受け、その論理積を演算し、その演
算結果を信号φＡ２２として出力する。
ら出力された信号φＡ２０と遅延回路７５から出力され
た信号φＡ２１とを受け、その論理積を演算し、その演
算結果を信号φＡ２２として出力する。
【００７８】ＯＲゲート７３は、ＡＮＤゲート７２から
出力された信号φＡ２２と内部チップイネーブル信号ｉ
ｎｔ／ＣＥとを受け、その論理和を演算し、その演算結
果を判定信号Ｒｅｆｗｉｎとして出力する。なお、制御
回路２０は、入力端子群１０から入力されたチップイネ
ーブル信号／ＣＥを受け、内部チップイネーブル信号ｉ
ｎｔ／ＣＥを生成する。
出力された信号φＡ２２と内部チップイネーブル信号ｉ
ｎｔ／ＣＥとを受け、その論理和を演算し、その演算結
果を判定信号Ｒｅｆｗｉｎとして出力する。なお、制御
回路２０は、入力端子群１０から入力されたチップイネ
ーブル信号／ＣＥを受け、内部チップイネーブル信号ｉ
ｎｔ／ＣＥを生成する。
【００７９】以上の回路構成を示す判定回路７０を含む
リフレッシュ回路４０の動作について説明する。
リフレッシュ回路４０の動作について説明する。
【００８０】図７は、判定回路７０を含むリフレッシュ
回路４０の動作を示すタイミングチャートである。
回路４０の動作を示すタイミングチャートである。
【００８１】図７を参照して、時刻ｔ１でチップイネー
ブル信号／ＣＥが活性状態となる。このとき、完全ヒド
ゥンリフレッシュ機能付ＤＲＡＭは動作状態となる。時
刻ｔ１では、内部リードイネーブル信号ｉｎｔ／ＲＥま
たは内部ライトイネーブル信号ｉｎｔ／ＷＥは非活性状
態であるため、判定回路７０内のＡＮＤゲート７２から
出力される信号φＡ２２はＬレベルとなる。よって、判
定回路７０内のＯＲゲート７３から出力される判定信号
Ｒｅｆｗｉｎは非活性化される。
ブル信号／ＣＥが活性状態となる。このとき、完全ヒド
ゥンリフレッシュ機能付ＤＲＡＭは動作状態となる。時
刻ｔ１では、内部リードイネーブル信号ｉｎｔ／ＲＥま
たは内部ライトイネーブル信号ｉｎｔ／ＷＥは非活性状
態であるため、判定回路７０内のＡＮＤゲート７２から
出力される信号φＡ２２はＬレベルとなる。よって、判
定回路７０内のＯＲゲート７３から出力される判定信号
Ｒｅｆｗｉｎは非活性化される。
【００８２】続いて、時刻ｔ２で内部リードイネーブル
信号ｉｎｔ／ＲＥまたは内部ライトイネーブル信号ｉｎ
ｔ／ＷＥが活性化され、読出または書込動作が実行され
る。このとき、判定回路７０内のＡＮＤゲート７１から
出力される信号φＡ２０はＬレベルとなる。また、遅延
回路７５から出力される信号φＡ２１はＨレベルであ
る。よって、ＡＮＤゲート７２から出力される信号φＡ
２２はＬレベルとなる。よって、ＯＲゲート７３から出
力される判定信号Ｒｅｆｗｉｎは非活性状態を維持す
る。
信号ｉｎｔ／ＲＥまたは内部ライトイネーブル信号ｉｎ
ｔ／ＷＥが活性化され、読出または書込動作が実行され
る。このとき、判定回路７０内のＡＮＤゲート７１から
出力される信号φＡ２０はＬレベルとなる。また、遅延
回路７５から出力される信号φＡ２１はＨレベルであ
る。よって、ＡＮＤゲート７２から出力される信号φＡ
２２はＬレベルとなる。よって、ＯＲゲート７３から出
力される判定信号Ｒｅｆｗｉｎは非活性状態を維持す
る。
【００８３】続いて、時刻ｔ３で内部リードイネーブル
信号ｉｎｔ／ＲＥまたは内部ライトイネーブル信号ｉｎ
ｔ／ＷＥが非活性化され、読出または書込動作が終了す
る。このとき、判定回路７０内のＡＮＤゲート７１から
出力される信号φＡ２０はＨレベルとなる。また、遅延
回路７５から出力される信号φＡ２１は、時刻ｔ３以降
一定時間△ｔ中、Ｈレベルのまま維持される。よって、
ＡＮＤゲート７２から出力された信号φＡ２２は時刻ｔ
３から一定時間△ｔ期間中Ｈレベルとなる。よってＯＲ
ゲート７３から出力される判定信号Ｒｅｆｗｉｎは時刻
ｔ３以降一定時間△ｔ中、活性状態を維持する。以上の
動作により、判定回路７０は、読出動作または書込動作
が終了後、一定時間△ｔにおいてリフレッシュ動作を実
行することができると判定する。
信号ｉｎｔ／ＲＥまたは内部ライトイネーブル信号ｉｎ
ｔ／ＷＥが非活性化され、読出または書込動作が終了す
る。このとき、判定回路７０内のＡＮＤゲート７１から
出力される信号φＡ２０はＨレベルとなる。また、遅延
回路７５から出力される信号φＡ２１は、時刻ｔ３以降
一定時間△ｔ中、Ｈレベルのまま維持される。よって、
ＡＮＤゲート７２から出力された信号φＡ２２は時刻ｔ
３から一定時間△ｔ期間中Ｈレベルとなる。よってＯＲ
ゲート７３から出力される判定信号Ｒｅｆｗｉｎは時刻
ｔ３以降一定時間△ｔ中、活性状態を維持する。以上の
動作により、判定回路７０は、読出動作または書込動作
が終了後、一定時間△ｔにおいてリフレッシュ動作を実
行することができると判定する。
【００８４】時刻ｔ３では、判定信号Ｒｅｆｗｉｎは活
性化されるが、サイクル信号／Ｒｅｆｃｙｃは非活性状
態である。よって、指令信号活性化回路５０から出力さ
れるリフレッシュフラッグ信号Ｒｅｆｆｌａｇも非活性
状態である。よって、時刻ｔ３でリフレッシュ回路４０
から出力されるリフレッシュ指令信号／ＲＥＦＥは非活
性状態である。
性化されるが、サイクル信号／Ｒｅｆｃｙｃは非活性状
態である。よって、指令信号活性化回路５０から出力さ
れるリフレッシュフラッグ信号Ｒｅｆｆｌａｇも非活性
状態である。よって、時刻ｔ３でリフレッシュ回路４０
から出力されるリフレッシュ指令信号／ＲＥＦＥは非活
性状態である。
【００８５】続いて、時刻ｔ４でサイクル信号／Ｒｅｆ
ｃｙｃが活性化されたとき、指令信号活性化回路５０か
ら出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇ
は活性状態となる。このとき判定回路７０から出力され
る判定信号Ｒｅｆｗｉｎは非活性状態である。よって、
リフレッシュ回路４０から出力されるリフレッシュ指令
信号／ＲＥＦＥは非活性状態を維持する。また、時刻ｔ
４以降において指令信号活性化回路５０から出力される
リフレッシュフラッグ信号Ｒｅｆｆｌａｇは活性状態を
保持する。
ｃｙｃが活性化されたとき、指令信号活性化回路５０か
ら出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇ
は活性状態となる。このとき判定回路７０から出力され
る判定信号Ｒｅｆｗｉｎは非活性状態である。よって、
リフレッシュ回路４０から出力されるリフレッシュ指令
信号／ＲＥＦＥは非活性状態を維持する。また、時刻ｔ
４以降において指令信号活性化回路５０から出力される
リフレッシュフラッグ信号Ｒｅｆｆｌａｇは活性状態を
保持する。
【００８６】続いて、時刻ｔ５で再び読出または書込動
作が開始され、時刻ｔ６で読出または書込動作が終了し
たとき、時刻ｔ６で判定回路７０から出力される判定信
号Ｒｅｆｗｉｎは、時刻ｔ４のときと同様に、時刻ｔ６
以降一定時間△ｔで活性状態となる。
作が開始され、時刻ｔ６で読出または書込動作が終了し
たとき、時刻ｔ６で判定回路７０から出力される判定信
号Ｒｅｆｗｉｎは、時刻ｔ４のときと同様に、時刻ｔ６
以降一定時間△ｔで活性状態となる。
【００８７】このとき、リフレッシュフラッグ信号Ｒｅ
ｆｆｌａｇは、時刻ｔ４以降活性状態を維持している。
よって、リフレッシュ回路４０内のＮＡＮＤゲート４４
から出力される信号／ＲＥＦＳは、遅延回路４３で設定
された一定時間分活性状態となる。よって、リフレッシ
ュ回路４０から出力されるリフレッシュ指令信号／ＲＥ
ＦＥは、時刻ｔ６以降遅延回路４９で設定された一定時
間内で活性状態となる。よって、リフレッシュ動作が実
行される。なお、時刻ｔ７でリフレッシュ指令信号／Ｒ
ＥＦＥが非活性化されると、これに応答してリフレッシ
ュフラッグ信号Ｒｅｆｆｌａｇも非活性化される。
ｆｆｌａｇは、時刻ｔ４以降活性状態を維持している。
よって、リフレッシュ回路４０内のＮＡＮＤゲート４４
から出力される信号／ＲＥＦＳは、遅延回路４３で設定
された一定時間分活性状態となる。よって、リフレッシ
ュ回路４０から出力されるリフレッシュ指令信号／ＲＥ
ＦＥは、時刻ｔ６以降遅延回路４９で設定された一定時
間内で活性状態となる。よって、リフレッシュ動作が実
行される。なお、時刻ｔ７でリフレッシュ指令信号／Ｒ
ＥＦＥが非活性化されると、これに応答してリフレッシ
ュフラッグ信号Ｒｅｆｆｌａｇも非活性化される。
【００８８】以上の動作により、判定回路７０は、読出
動作または書込動作の終了後一定期間中にリフレッシュ
動作を実施することができると判定する。よって、判定
回路７０がリフレッシュ動作を実施することができると
判断したとき、リフレッシュフラッグ信号Ｒｅｆｆｌａ
ｇが活性状態であれば、リフレッシュ指令信号／ＲＥＦ
Ｅが活性化される。すなわち、この発明の実施の形態２
における半導体記憶装置は、書込動作または読出動作が
終了後にリフレッシュ動作を行う。よって、実施の形態
２における半導体記憶装置では、半導体記憶装置が動作
状態の場合であっても、リフレッシュ動作と読出動作ま
たは書込動作とが同一タイミングで実施されない。ま
た、チップイネーブル信号／ＣＥが活性状態である期間
が長時間に及ぶ場合でも、長時間リフレッシュ動作を実
施しないことによるデータの破壊を防止することができ
る。また、書込動作または読出動作後に必ずリフレッシ
ュ動作を実施するため、高速アクセスが可能である。
動作または書込動作の終了後一定期間中にリフレッシュ
動作を実施することができると判定する。よって、判定
回路７０がリフレッシュ動作を実施することができると
判断したとき、リフレッシュフラッグ信号Ｒｅｆｆｌａ
ｇが活性状態であれば、リフレッシュ指令信号／ＲＥＦ
Ｅが活性化される。すなわち、この発明の実施の形態２
における半導体記憶装置は、書込動作または読出動作が
終了後にリフレッシュ動作を行う。よって、実施の形態
２における半導体記憶装置では、半導体記憶装置が動作
状態の場合であっても、リフレッシュ動作と読出動作ま
たは書込動作とが同一タイミングで実施されない。ま
た、チップイネーブル信号／ＣＥが活性状態である期間
が長時間に及ぶ場合でも、長時間リフレッシュ動作を実
施しないことによるデータの破壊を防止することができ
る。また、書込動作または読出動作後に必ずリフレッシ
ュ動作を実施するため、高速アクセスが可能である。
【００８９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。
【００９０】
【発明の効果】この発明により、完全ヒドゥンリフレッ
シュ機能を有する半導体記憶装置において、リフレッシ
ュ動作と読出動作または書込動作とが同一タイミングで
実施されることを防止できる。よって、読出動作または
書込動作でのアクセス遅延の起こる確立が低下する。ま
た、リフレッシュ動作の安定性を実現できる。
シュ機能を有する半導体記憶装置において、リフレッシ
ュ動作と読出動作または書込動作とが同一タイミングで
実施されることを防止できる。よって、読出動作または
書込動作でのアクセス遅延の起こる確立が低下する。ま
た、リフレッシュ動作の安定性を実現できる。
【図１】 この発明の実施の形態１における完全ヒドゥ
ンリフレッシュ機能付ＤＲＡＭの全体構成図である。
ンリフレッシュ機能付ＤＲＡＭの全体構成図である。
【図２】 図１中のリフレッシュ回路４０の回路図であ
る。
る。
【図３】 図２中の指令信号活性化回路５０の回路図で
ある。
ある。
【図４】 図２中の判定回路６０の回路図である。
【図５】 リフレッシュ回路４０の動作について示した
タイミングチャートである。
タイミングチャートである。
【図６】 この発明の実施の形態２において判定回路６
０に代えて用いられる判定回路７０の回路図である。
０に代えて用いられる判定回路７０の回路図である。
【図７】 判定回路７０を含むリフレッシュ回路４０の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図８】 従来の完全ヒドゥンリフレッシュ機能付ＤＲ
ＡＭで誤動作が起こる場合のタイミングチャートであ
る。
ＡＭで誤動作が起こる場合のタイミングチャートであ
る。
１ 完全ヒドゥンリフレッシュ機能付ＤＲＡＭ、１０
入力端子群、１１，１２，１５，１６ 端子群、１３
電源端子、１４ 接地端子、２０ 制御回路、２１ 列
アドレスバッファ、２２ 行アドレスバッファ、２３
列デコーダ、２４ 行デコーダ、２５ センスアンプお
よび入出力制御回路、２６ メモリセルアレイ、２７
下位入力バッファ、２８ 下位出力バッファ、２９ 上
位入力バッファ、３０ 上位出力バッファ、４０ リフ
レッシュ回路、５０ 指令信号活性化回路、５１ タイ
マ回路、６０ 判定回路。
入力端子群、１１，１２，１５，１６ 端子群、１３
電源端子、１４ 接地端子、２０ 制御回路、２１ 列
アドレスバッファ、２２ 行アドレスバッファ、２３
列デコーダ、２４ 行デコーダ、２５ センスアンプお
よび入出力制御回路、２６ メモリセルアレイ、２７
下位入力バッファ、２８ 下位出力バッファ、２９ 上
位入力バッファ、３０ 上位出力バッファ、４０ リフ
レッシュ回路、５０ 指令信号活性化回路、５１ タイ
マ回路、６０ 判定回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 広利 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5M024 AA40 AA50 BB22 BB39 EE05 EE15 EE23 GG02 KK22 PP01 PP02 PP07
Claims (8)
- 【請求項１】 データの読出動作および書込動作を実行
することが可能な動作状態と、前記データを保持するス
タンバイ状態とを有する半導体記憶装置であって、 行列状に配置される複数のメモリセルを含むメモリセル
アレイと、 前記複数のメモリセルが保持する前記データを、外部か
ら命令されることなくリフレッシュする完全ヒドゥンリ
フレッシュ手段とを含み、 前記完全ヒドゥンリフレッシュ手段は、前記半導体記憶
装置の状態に応じて、リフレッシュ動作を実行する、半
導体記憶装置。 - 【請求項２】 前記完全ヒドゥンリフレッシュ手段は、
前記半導体記憶装置が前記スタンバイ状態のとき、前記
リフレッシュ動作を実行する、請求項１に記載の半導体
記憶装置。 - 【請求項３】 前記完全ヒドゥンリフレッシュ手段は、
前記半導体記憶装置が前記読出動作を終了した後、前記
リフレッシュ動作を実行する、請求項１に記載の半導体
記憶装置。 - 【請求項４】 前記完全ヒドゥンリフレッシュ手段は、
前記半導体記憶装置が前記書込動作を終了した後、前記
リフレッシュ動作を実行する、請求項１に記載の半導体
記憶装置。 - 【請求項５】 前記完全ヒドゥンリフレッシュ手段は、 前記リフレッシュ動作の実行を指令するリフレッシュ指
令信号を出力するリフレッシュ回路と、 前記リフレッシュ指令信号に応答して前記リフレッシュ
動作を実行するための制御回路とを含み、 前記リフレッシュ回路は、 前記複数のメモリセルが保持するデータをリフレッシュ
するために必要な時間間隔で、サイクル信号を出力する
タイマ回路と、 前記サイクル信号に応答して、前記リフレッシュ指令信
号を活性化する指令信号活性化回路と、 前記活性化されたリフレッシュ指令信号を出力するか否
かを判定する判定回路とを含む、請求項１に記載の半導
体記憶装置。 - 【請求項６】 前記判定回路は、前記半導体記憶装置が
前記スタンバイ状態のときに前記活性化されたリフレッ
シュ指令信号を出力すると判定する、請求項５に記載の
半導体記憶装置。 - 【請求項７】 前記判定回路は、前記半導体記憶装置が
前記読出動作を終了した後、前記活性化されたリフレッ
シュ指令信号を出力すると判定する、請求項５に記載の
半導体記憶装置。 - 【請求項８】 前記判定回路は、前記半導体記憶装置が
前記書込動作を終了した後、前記活性化されたリフレッ
シュ指令信号を出力すると判定する、請求項５に記載の
半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001158365A JP4743999B2 (ja) | 2001-05-28 | 2001-05-28 | 半導体記憶装置 |
| US09/987,895 US6697910B2 (en) | 2001-05-28 | 2001-11-16 | Semiconductor memory device having refresh circuit |
| TW090131049A TW536697B (en) | 2001-05-28 | 2001-12-14 | Semiconductor memory device |
| KR10-2002-0004048A KR100472996B1 (ko) | 2001-05-28 | 2002-01-24 | 리프레쉬 회로를 갖는 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001158365A JP4743999B2 (ja) | 2001-05-28 | 2001-05-28 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002352577A true JP2002352577A (ja) | 2002-12-06 |
| JP2002352577A5 JP2002352577A5 (ja) | 2008-05-22 |
| JP4743999B2 JP4743999B2 (ja) | 2011-08-10 |
Family
ID=19002101
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001158365A Expired - Fee Related JP4743999B2 (ja) | 2001-05-28 | 2001-05-28 | 半導体記憶装置 |
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|---|---|
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| JP (1) | JP4743999B2 (ja) |
| KR (1) | KR100472996B1 (ja) |
| TW (1) | TW536697B (ja) |
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| US7336557B2 (en) | 2004-02-03 | 2008-02-26 | Renesas Technology Corp. | Semiconductor memory device suitable for mounting on portable terminal |
| JP6429260B1 (ja) * | 2017-11-09 | 2018-11-28 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | 疑似スタティックランダムアクセスメモリおよびそのリフレッシュ方法 |
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| JP4289825B2 (ja) * | 2002-03-29 | 2009-07-01 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2003297080A (ja) * | 2002-03-29 | 2003-10-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003317471A (ja) * | 2002-04-16 | 2003-11-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003317472A (ja) * | 2002-04-17 | 2003-11-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
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- 2001-05-28 JP JP2001158365A patent/JP4743999B2/ja not_active Expired - Fee Related
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-
2002
- 2002-01-24 KR KR10-2002-0004048A patent/KR100472996B1/ko not_active IP Right Cessation
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