JPH04114392A - メモリのリフレツシユ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、例えばダイナミックメモリや疑似スタティッ
クＲＡＭなどのように、データのリフレッシュを必要と
するメモリのリフレッシュ方式に関するものである。

【従来の技術】

ダイナミックメモリ（以下、ＤＲＡＭと記す）は、スタ
ティックメモリに比べ容量が大きく安価であるためコン
ピュータ等の主記憶部によく用いられている。しかし、
このようなりＲＡＭは、コンデンサのように電荷を蓄え
ることによってデータを保持するメモリであるため、電
荷の放電によってデータを消失しないようにするために
定期的にデータのリフレッシュ（メモリ・リフレッシュ
）が行われなければならない。このメモリ・リフレッシ
ュの周期は、そのメモリにおいて保証されているリフレ
ッシュサイクル後のデータの保持時間によって決定され
る。従って、そのメモリを使用するときは、規定されて
いるリフレッシュ時間内に、次のリフレッシュサイクル
を実行しなくてはならない。またこのことは、疑似スタ
ティックＲＡＭについても同様である。 このようなりＲＡＭのリフレッシュ方法には、１回のリ
フレッシュサイクルにおいて全てのロー（ＲＡＷ）アド
レスのデータについてリフレッシュを行うバースト・リ
フレッシュと、ローアドレス単位に分けてリフレッシュ
を行う分散リフレッシュなどがある。例えば、２５６Ｋ
Ｘ４ビツト型のＩＭビットＤＲＡＭの場合、５１２個の
ローアドレスを８ｍｓ　（ミリ秒）以内にリフレッシュ
しなければならない。従って、バースト・リフレッシュ
の場合には、８ｍｓの間に１回のリフレッシュサイクル
で５１２個のローアドレスデータの全てに対してリフレ
ッシュを行うのに対し、分散リフレッシュの場合は、１
５．６２５μｓごとに１つずつローアドレスのデータを
リフレッシュしていく。この分散リフレッシュの場合、
全てのローアドレスのリフレッシュを終了した時点で、
８ｍｓが経過することになる。 また、リフレッシュの実行手段についてもいくつかの方
法がある。その代表的なものとしては、ＤＲＡＭに対し
て外部よりローアドレスを指定してリフレッシュを行う
ＲＡＳ　ｏｎｌｙリフレッシュ、ＤＲＡＭ内部のリフレ
ッシュカウンタを利用してリフレッシュを行うＣＡＳ　
ｂｅｆｏｒ　ＲＡＳリフレッシュなトカアル、マた、Ｄ
ＲＡＭに対するリフレッシュサイクルとデータのアクセ
スが重なった場合に、データアクセスを優先するように
設計できるヒドゥントゥ・リフレッシュがある。 通常、リフレッシュサイクルとＤＲＡＭに対するデータ
のアクセスが重なった場合、ＤＲＡＭのデータを保証す
るためにリフレッシュサイクルが優先されるが、ヒドゥ
ントゥ・リフレッシュの場合は、データアクセスの直後
に連続してリフレッシュサイクルを実行できるため、デ
ータアクセスを優先できる。 以上説明したリフレッシュ方式は、システムの構成等に
応じて任意に選択することができる。

【発明が解決しようとする課題】

ＤＲＡＭのリフレッシュサイクルとＤＲＡＭに対するデ
ータアクセスが重なった場合、ＤＲＡＭはリフレッシュ
サイクル中にデータを出力できないため、ＤＲＡＭに対
してデータアクセス要求を出力したデバイス（ＣＰＵな
ど）は、そのリフレッシュサイクルが終了するまで待た
される。これは、例えばＣＰＬＩのコマンド実行時にお
けるウェイトサイクルとなって表われ、システムの処理
スピードに影響を及ぼす。 このヒドゥントゥ・リフレッシュにおいて、データのア
クセス要求を優先するように、データのリード／ライト
を行った直後にリフレッシュを行うように設計すること
もできる。しかし、連続してデータアクセスを行う場合
は、リフレッシュを優先しなければならず、リフレッシ
ュのためのウェイトサイクルが挿入されてしまう。また
、データのり−ド／ライトを行った直後にリフレッシュ
を行うように設計するには、データアクセス後にリフレ
ッシュを行っても、メモリのデータが保証できるように
、リフレッシュサイクルから次のすフレッシュサイクル
までの時間を若干短（しなければならない。このため、
全体としてリフレッシュ要求の回数が増えてしまう。 このようにＤＲＡＭのリフレッシュサイクルとＤＲＡＭ
へのデータアクセスが競合した場合は、システムにとっ
てウェイトサイクルとなる可能性が高く、システムの処
理速度に大きく影響することになる。 本発明は上記従来例に鑑みてなされたもので、データア
クセスが行われているかを判断し、データアクセスの行
われていないメモリのリフレッシュサイクル実行するこ
とで、メモリのリフレッシュサイクルとデータアクセス
の競合を減らすことができるメモリのリフレッシュ方式
を提供することを目的とする。

【課題を解決するための手段］ 上記目的を達成するために本発明のメモリのリフレッシュ方式は以下の様な構成からなる。即ち、 メモリをリフレッシュするメモリのりフレッシュ方式であって、前記メモリをリフレッシュするための時間間隔を計時する計時手段と、データアクセスが発生したかどうかを検出し、前記データアクセスが何に対して行われたかを判別する判別手段と、前記計時手段の計時に基づいて前記メモリをリフレッシュするとともに、前記判別手段により、データアクセスが発生し、前記データアクセスが前記メモリの所定領域へのデータアクセスでないと判別されると、前記メモリの所定領域をリフレッシュするリフレッシュ手段とを有する。 【作用】

以上の構成において、メモリをリフレッシュするための
時間間隔を計時し、その計時に基づいてメモリをリフレ
ッシュする。また、データアクセスが発生したかどうか
を検出し、データアクセスが何に対して行われたかを判
別する。これにより、データアクセスが発生し、データ
アクセスがメモリの所定領域へのデータアクセスでない
と判別されると、メモリの所定領域をリフレッシュする
ように動作する。

【実施例】

以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。 〈リフレッシュ回路の説明（第１図）〉第１図は本発明
の一実施例のリフレッシュ回路の構成を示すブロック図
である。 第１図において、１はＣＰＵを示し、このＣＰＵ１は各
種デバイスに対してデータのアクセスを行う。２はスタ
チックＲＡＭ　（ＳＲＡＭ）で、ＣＰ　Ｕ　１のワーク
エリアとして使用され、各種データを一時的に記憶して
いる。３は入出力部（Ｉｌｏ）を示し、４はＣＰＵＩの
制御プログラムやデータ等を記憶しているＲＯＭを示し
ている。これらＳＲＡＭ２．Ｉｌｏ　３．ＲＯＭ４はシ
ステムバスを介してＣＰＵＩに接続されており、ＣＰＵ
　１によってデータのアクセスが行われる。５はＤＲＡ
Ｍを示し、このメモリはリフレッシュを必要とするメモ
リである。 ６はＤＲＡＭ５を制御するためのメモリ制御部で、ＣＰ
Ｕ　１からのＤＲＡＭ５に対するデータアクセスの制御
及び、ＤＲＡＭ５に対してのリフレッシュ制御を行う。 ７はアクセス先検出部で、ＣＰＵ’ｌのデータアクセス
実行の検出及び、ＣＰＵ１がどのデバイスに対してアク
セスを行っているかを検出する。即ち、第１図の構成に
おいて、ＳＲＡＭ２．Ｉｌｏ　３．ＲＯＭ４．ＤＲＡＭ
５（７）どれに対してＣＰＵＩがアクセスしているかを
検出する。 ８はＤＲＡＭ５の必要とするリフレッシュの周期を計時
するためのリフレッシュ用カウンタであり、メモリ制御
部６に対して定期的にリフレッシュの要求を出力してい
る。１０はＣＰＵＩのアドレスバス及び、バスサイクル
の制御に必要な制御信号を示し、１１はデータバスを示
している。１２はＤＲＡＭ５の制御に必要なメモリアド
レス及びメモリ制御信号などを示し、メモリ制御部６が
らＤＲＡＭ５に出力されている。１３はアクセス先検出
部７から出力される、ＣＰＵＩのアクセス先を示す種別
信号である。 １４はリフレッシュ用カウンタ８よりメモリ制外部６に
対して定期的に送出されるリフレッシュ要求信号である
。１５はメモリ制御部６がＤＲＡＭ５に対してリフレッ
シュを行ったことをリフレッシュ用カウンタ８に通知す
る信号である。工６はリフレッシュ用カウンタ８に対す
るカウント用のクロックである。 第１図の構成において、メモリ制御部６がＤＲＡＭ５に
対してリフレッシュを行う条件は、リフレッシュ用カウ
ンタ８によりリフレッシュ要求信号が出力されたとき、
またはアクセス先検出部７より通知されるＣＰＵＩのデ
ータのアクセス先の結果に基づいて、メモリ制御部６が
リフレッシュを行っても良いと判断したときである。 第２図は第１図のメモリ制御部６．アクセス先検出部７
．リフレッシュ用カウンタ８との間の信号を説明するた
めの図である。 アクセス先検出部７より出力されるＲＯＭ、Ｉ１０信号
２１．２２は、ｃｐｕｉがＲＯＭ４．ｌ１０３をアクセ
スしたときに“１”となる信号である。また、ＭＥＭＯ
信号２３とＭＥＭＩ信号２４は共に、ＣＰＵＩがＤＲＡ
Ｍ５をアクセスしたことを示す信号で、いずれもアクセ
スされると“１”となる。ここで、ＤＲＡＭ５に対して
２種類のアクセス先を判定する信号２３．２４を設けた
のは、後述する第３図に示したように、２つのブロック
からなるＤＲＡＭを想定しているためである。 第３図は２５６ＫＸ４ビツト型のＩＭビットＤＲＡＭを
用いてＩＭバイト分のメモリを１６ビツトバス幅で構成
した例を示す回路図で、上位５１２にバイトと下位５１
２にバイトに別れて構成されている。ここで、下位の５
１２にバイトに対応したエリアをアクセスするときはＭ
ＥＭＯ信号２３が“１”になり、上位５１２にバイトを
アクセスするときはＭＥＭＩ信号２４が“１”になるも
のとする。 第３図では５１２にバイト単位でメモリアドレスを独立
に入力しているため、ＲＡＳ　ｏｎｌｙリフレッシュを
用いても各々独立にリフレッシュを行うことができる。 なお、ＣＡＳ　ｂｅｆｏｒ　ＲＡＳリフレッシュ方式を
用いれば、メモリアドレスを共通にしても５１２にバイ
ト単位で独立してリフレッシュを行うことができる。こ
れらのリフレッシュ方式の選択は、システムの構成等を
考えて適当なものを選択すれば良い。 再び第２図に戻り、アクセス先検出部７の信号にＳＲＡ
Ｍ２を示す信号が存在していないが、これはＳＲＡＭ２
に対してのデータアクセスがＤＲＡＭ５のリフレッシュ
サイクルに比べて時間が短いと想定しているからである
。この場合、ＳＲＡＭ２ヘデータアクセスが行われてい
る間にＤＲＡＭ５のリフレッシュを行い、ＳＲＡＭ２へ
のデータアクセス終了後、直にＤＲＡＭ５に対してデー
タアクセスを行うとＤＲＡＭ５のリフレッシュサイクル
が終了していない可能性が高い。よって、このような場
合は、次の関係が成り立つデバイスのときに、ＤＲＡＭ
５のリフレッシュを行うことが望ましい。即ち、 （データアクセス時間＋アクセス先判断時間）〉（リフ
レッシュサイクル時間） 第２図において、８１と８２はリフレッシュ用カウンタ
８と同等である。ここで、２つのリフレッシュ用カウン
タを設けた理由は、前述したように、ＤＲＡＭ５の２つ
のメモリブロックに対して個々にリフレッシュが行える
ようにするためである。ＯＲゲート２６は、ＭＥＭＯ信
号２３に対応するＤＲＡＭ５のメモリブロック（下位５
１２にバイト）に対するリフレッシュ要求を作成するた
めのゲートで、その出力がハイレベルになるとフリップ
フロップ（Ｄフリップフロップ）２７がセットされる。 そして、フリップフロップ２７の出力とリフレッシュ用
カウンタ８１より出力される定期的なメモリリフレッシ
ュ要求とが、ＯＲゲート２９にて論理和が取られ、ＭＥ
ＭＯ信号２３に対応するＤＲＡＭ５のメモリブロックに
対するリフレッシュ要求信号となる。 一方、ＯＲゲート２５は、ＭＥＭＩ信号２４に対応する
ＤＲＡＭ５のメモリブロック（上位５１２にバイト）に
対するリフレッシュ要求を作成するためのゲートで、そ
の出力がハイレベルになると、フリップフロップ２８が
セットされる。そして、フリップフロップ２８の出力と
リフレッシュ用カウンタ８２より出力される定期的なメ
モリリフレッシュ要求とが、ＯＲゲート３０にて論理和
がとられ、その出力がＭＥＭＩ信号２４に対応するＤＲ
ＡＭ５のメモリブロックに対するリフレッシュ要求信号
となる。 メモリ制御部６は、ＤＲＡＭ５に対するデータアクセス
の制御のほか、ＯＲゲート２９．３０からのリフレッシ
ュ要求に従ったＤＲＡＭ５のリフレッシュ制御も行う。 また、メモリ制御部６は、リフレッシュサイクルを実行
すると、リフレッシュ用カウンタ８１，８２及びフリッ
プフロップ２７．２８のクリアするためのクリア信号４
７，４８をも出力している。 〈タイミング説明　（第４図〜第６図）〉第４図〜第６
図のそれぞれは、第２図の回路のタイミングを示すタイ
ムチャートである。 第４図は、リフレッシュ用カウンタ８（８１゜８２）か
らのリフレッシュ要求によって、定期的に実行されるリ
フレッシュ・サイクルを示している。図中、Ｔｌはこの
定期的なリフレッシュの周期を示したものである。 第５図はｌ１０３に対するデータアクセスによってリフ
レッシュサイクルが実行される場合を示すタイミングチ
ャートである。 第５図において、ＰＴＩはリフレッシュ用カウンタ８に
より起動される定期的なリフレッシュが実行されるタイ
ミングを示している。ＰＴ２はｌ１０３に対するデータ
アクセスが行われ、メモリ制御部６に対してリフレッシ
ュ要求が発生するタイミングを示している。即ち、ｃｐ
ｕｉがｌ１０３をアクセスすると、アクセス先検出部７
のＩ１０アクセス信号２２がハイレベルになる。これに
より、フリップフロップ２７と２８の８力４３と４４が
共にハイレベルとなり、ＯＲゲー１−２９．　３０を通
してメモリ制御部６にリフレッシュ要求信号（ＲＥＦ　
ＲＱＯ，ＲＥＦ　ＲＱＩ）が入力される。 ＰＴ３は、ＰＴ２でリフレッシュ要求が出力され、リフ
レッシュ用カウンタ８及びフリップフロップ２７と２８
がクリアされるタイミングを示している。 次に、第６図はＭＥＭＯ信号２３とＭＥＭＩ信号２４に
よってリフレッシュサイクルが実行される場合を示すタ
イミングチャートである。 図中、Ｔ２．Ｔ３は定期的なリフレッシュサイクルの周
期を示している。このうち、Ｔ２はＭＥＭＯ信号２３に
よって示されるＤＲＡＭ５に対する定期的なリフレッシ
ュの周期を示し、その周期Ｔ２の計時の開始はＭＥＭＯ
信号２３によるリフレッシュ・サイクルが実行されてか
らである。 また、ＰＴ４とＰＴ７とＰＴ８は、リフレッシュ用カウ
ンタ８１，８２から出力される定期的なリフレッシュ要
求信号４５．４６によるリフレッシュサイクルの開始タ
イミングを示している。 ＰＴ５はＭＥＭＯ信号２３によってＭＥＭＩ信号２４に
対応するＤＲＡＭ５のメモリブロック（上位５１２にバ
イト）に対するメモリ・リフレッシュ要求信号（ＲＥＦ
　ＲＣＩＩ）が出力されて、リフレッシュ・サイクルが
開始されるタイミングを示している。ＰＴ６は、そのリ
フレッシュサイクルの実行後、リフレッシュ用カウンタ
８２とフリップフロップ２８がクリアされるタイミング
を示している。 一方、ＰＴ９はＭＥＭ１信号２４によって、ＭＥＭＯ信
号２３に対応したＤＲＡＭ５のメモリブロック（下位５
１２にバイト）のリフレッシュ要求信号（ＲＥＦ　ＲＱ
Ｏ）が出力されるタイミングを示し、これによりＤＲＡ
Ｍ５のＭＥＭＯ信号に対応するメモリブロックのリフレ
ッシュ・サイクルが開始される。ＰＴＩＯは、そのリフ
レッシュサイクルの実行後、リフレッシュ用カウンタ８
１とフリップフロップ２７がクリアされるタイミングを
ボしている。 以上説明したように本実施例によれば、ＣＰＵのデータ
アクセス中にデータアクセスの行われていないＤＲＡＭ
５　（のブロック）に対してリフレッシュサイクルを行
うため、メモリへのデータアクセスとメモリリフレッシ
ュとの競合を軽減できる。

【発明の効果】

以上説明したように本発明によれば、メモリに対するデ
ータアクセスと、メモリのリフレッシュとの競合を減ら
すことができ、メモリリフレッシュとデータアクセスの
競合による処理速度の低下を軽減できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリ・リフレッシュ回路
の構成を示すブロック図、 第２図は第１図のメモリ・リフレッシュの要求信号の関
係を説明するための図、 第３図は本実施例のＤＲＡＭの構成を示す図、第４図は
リフレッシュ用カウンタよりのリフレッシュ要求信号に
よるリフレッシュタイミングを示すタイミングチャート
、 第５図はＩ１０アクセスにより発生するリフレッシュタ
イミングを示すタイミングチャート、そして 第６図はＤＲＡＭのアクセス要求に基づくリフレッシュ
タイミングを示すタイミングチャートである。 図中、１　・ＣＰ　Ｕ、２　・Ｓ　ＲＡ　Ｍ、３−Ｉｌ
ｏ、４・・・ＲＯＭ、５・・・ＤＲＡＭ、６・・・メモ
リ制御部、７・・・アクセス先検出部、８．８］、、８
２・・・リフレッシュ用カウンタ、２３・・・ＭＥＭＯ
信号、２４・・・ＭＥＭ　１信号、２５，２６，２９．
３Ｏ−ＯＲゲート、２７．２８・・・Ｄフリップフロッ
プ、４５．４６・・・リフレッシュ・サイクル信号、４
７゜４８・・・クリア信号である。 特許出願人　　キャノン株式会社 代理人　弁理士　　大塚康徳（他１名）も−（−ミ゛

Claims (3)

【特許請求の範囲】
1. （１）メモリをリフレッシュするメモリのリフレッシュ
   方式であつて、 前記メモリをリフレッシュするための時間間隔を計時す
   る計時手段と、 データアクセスが発生したかどうかを検出し、前記デー
   タアクセスが何に対して行われたかを判別する判別手段
   と、 前記計時手段の計時に基づいて前記メモリをリフレッシ
   ュするとともに、前記判別手段により、データアクセス
   が発生し、前記データアクセスが前記メモリの所定領域
   へのデータアクセスでないと判別されると、前記メモリ
   の所定領域をリフレッシュするリフレッシュ手段と、 を有することを特徴とするメモリのリフレッシュ方式。
2. （２）前記メモリがブロック単位にアクセス可能であり
   、前記判別手段の判別結果により前記メモリの所定ブロ
   ックがアクセスされていないと判別されると、前記リフ
   レッシュ手段は前記所定ブロックをリフレッシュするよ
   うにしたことを特徴とする請求項第１項に記載のメモリ
   のリフレッシュ方式。
3. （３）前記判別手段の判別結果に基づいて、前記リフレ
   ッシュ手段による前記メモリのリフレッシュ動作を禁止
   できる手段を更に備えることを特徴とする請求項第１項
   に記載のメモリのリフレッシュ方式。