JPH04143993A - Ｄｒａｍコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野ｙ 本発明は、ＣＡ　ＳビフォアＲＡＳリフレッシュ方式の
ＤＲＡＭコントローラに関するもので、ＤＲＡＭに記憶
されているデータを用いて所定の処理を行うシステムに
使用されるものである。

（従来の技術） 一般に、ＤＲＡＭは、マルチプレクサされた７ドレス入
力、メモリセルの定期的なリフレッシュ等の、考慮しな
ければならないタイミングの項［が多く、このためＭＰ
Ｕ（マイクロプロセッサコニット）がＤＲＡＭを直接に
アクセスすること力できす、必ずＭＰＵとＤ　ＲＡ　Ｍ
との間にＤ　ＲＡ　Ｍコントローラを設ける必要かある
。第４図に従沫のＤＲＡＭコントローラ２０の構成を示
す。このＤＲＡＭコントローラ２０はＲＡＳオンリリフ
レンシュ方式によってＤＲＡＭをリフレッシュしている
。リフレソンユタイマ２１は所定時間毎にリフレッシュ
要求信号を発生する。バスアービタ２２はリフレッシュ
要求信号に応じてバスの使用権をＭ　Ｐ　Ｕ　３０から
獲得するようにＭＰＵ３０にバス要求信号ＢＲを発して
バス裁定を行い、バスの使用を許可する信号ＢＧをＭＰ
Ｕ３０から受取った後にバスか開放されていることを確
認し、バスを使用していることを示す信号ＢＧＡＣＫを
ＭＰＵ３０に送出するとともにリフレッシュ起動信号を
タイミングジェネレータ２３に送出する。

一方、アドレスデコーダ２３はＭ　Ｐ　Ｕ　３０から送
出されるアドレス信号をデコードし、このデコードされ
たアドレス信号に基づいてＤＲＡＭ４０がアクセスされ
るかどうかを検知し、アクセスされる場合は、ＤＲＡＭ
セレクト信号をタイミングジェネレータ２４に出力する
とともに、デコードされたアドレス信号をアドレスマル
チプレクサ２６に送出する。タイミングジェネレータ２
４は、アドレスデコーダ２３からのＤＲＡＭセレクト信
号と、ＭＰＵ３０からの制御信号（ＷＲ，ＲＤ等）とに
基づいて、ＤＲＡＭ４０のアクセスに必要なＲＡＳ、Ｃ
ＡＳＳＷＥなどの信号を、アクティブにしてＤＲＡＭ４
０に出力するとともにロウアドレスからカラムアドレス
への切換を指示するＭＵＸ信号をアドレスマルチプレク
サ２６に出力し、バスアービタ２２からのリフレッシュ
起動信号に基づいて、リフレッシュに必要なＲＡＳ信号
をアクティブにしてＤＲＡＭ４０に送出するとともに、
リフレッシュアドレスカウンタ２５にカウントアツプ信
号を送出する。ここでバスマスタからのアクセス要求と
リフレッシュ要求とが重なった場合はリフレッシュ要求
を優先させるために、ＭＰＵ３０にＷＡＩＴ信号を送出
する。

リフレッシュアドレスカウンタ２５は、タイミングジェ
ネレータ２４からのカウントアツプ信号に基づいてリフ
レッシュのタイミングに合せてアドレスマルチプレクサ
２６にリフレッシュアドレスを送出するとともにリフレ
ッシュのカウント値を増加する。アドレスマルチプレク
サ２６は、ＤＲＡＭ４０のアクセス時にＭＰＵ４０から
アドレスデコーダ２３を介して送出されるアドレスを受
けてＲＡＳ／ＣＡＳ信号のタイミングに合わせたＭＵＸ
信号によってマルチプレクサしたアドレスをＤＲＡＭ４
０に送出し、リフレッシュ時はリフレッシュアドレスカ
ウンタ２５からのリフレッシュアドレスをＤＲＡＭ４０
に送出する。

なお、ＤＲＡＭ４０にアクセスした場合の書込データは
ＭＰＵ３０からデータバッファ３５を介してＤＲＡＭ４
０に、読込データはＤＲＡＭ４０からデータバッファ３
５を介してＭＰＵ３０に送出される。

（発明か解決しようとする課題） このようなＲＡＳオンリリフレッシュ式のＤＲＡＭコン
トローラにおいては、リフレッシュ要求かあるたびに、
バスマスタ（この場合は、ＭＰＵ３０）とバスアービタ
２２との間でバス裁定が行われ、リフレッシュ優先のた
めにＭＰＵ３０の処理が一時中断され、そしてリフレッ
シュ動作終了後、再びＭＰＵ３０にバス権を戻すことで
再実行される。従って、バスマスタとのアービトレーシ
ョンが定期的に発生すること１ごよって、ＭＰＵ３０及
びＤＲＡＭ４０を含むシステムのパフォーマンスが低下
するという問題があった。

又、リフレッシュ方式としてＲＡＳオンリリフレンシュ
の他に、バス権を必要としないＣＡＳビフォアＲＡＳリ
フレッシュがあるが、このＣＡＳビフォアＲＡＳリフレ
ッシュ方式を用いた場合もリフレッシュ要求とアクセス
要求が重なった場合はリフレッシュ要求が優先されるた
めに、ＲＡＳオンリリフレッシュ方式の場合と同様にシ
ステムのパフォーマンスが低下するという問題かあった
。

本発明は上記事情を考慮してなされたものであって、シ
ステムのパフォーマンスの低下を可及的に防止すること
のできるＤＲＡＭコントローラを提供することを目的と
する。

〔発明の構成〕

（課題を解決するための手段） 本発明は、マイクロプロセッサからの制御信号に基づい
て、リフレッシュアドレスカウンタを有しているＤＲＡ
Ｍにアクセスするアクセス手段と、リフレッシュ要求と
バスマスタからＤＲＡＭへのアクセス要求とが重なった
場合はリフレッシュ要求を保留し、重ならない場合はリ
フレッシュ要求に基づいてリフレッシュ起動信号を発生
する第１の信号発生手段と、保留されたリフレッシュ要
求の回数をカウントするカウント手段と、リフレッシュ
起動信号に基づいてリフレッシュアドレスカウンタを起
動する信号を発生して正規のリフレッシュを行わせる第
２の信号発生手段とを備え、この第２の信号発生手段は
カウント手段のカウント値か零でない場合に正規のリフ
レッシュの後に続いてリフレッシュアドレスカウンタを
起動する信号を、保留したリフレッシュ要求の回数だけ
発生するとともに、カウント手段のカウント値から、正
規のリフレッシュ後に発生したリフレッシュアドレスカ
ウンタを起動させる信号の発生回数だけ減しさせること
を特徴とする。

（作　用） このように構成された本発明のＤＲＡＭコントローラに
よれば、リフレッシュ要求と、バスマスタからのアクセ
ス要求か重なった場合には、第１の信号発生手段によっ
てリフレッシュ要求が保留され、重ならない場合はリフ
レッシュ要求に基づいてリフレッシュ起動信号か第１の
信号発生手段から発生される。リフレッシュ要求が保留
された場合には保留されたリフレッシュ要求の回数かカ
ウント手段によってカウントされる。そして、リフレッ
シュ起動信号に基づいてリフレッシュアドレスカウンタ
を起動する信号か第２の信号発生手段から発生されて正
規のリフレッシュが行なわれる。この時、カウント手段
のカウント値が零でない場合は正規のリフレッシュに続
いてリフレッシュアドレスカウンタを起動する信号か、
保留したりフレソンユ要求の回数だけオンの信号発生手
段から発生されて、正規のリフレッシュに続いて、保留
したリフレッシュ要求の回数だけリフレッシュが行われ
る。又この時、カウント手段のカウント値は、正規のリ
フレッシュ後に発生したりフレッシュアドレスカウンタ
を起動させる信号の発生回数だけ減らされる。

これにより本発明によれば、バスの使用に関して裁定を
行う必要がないのでシステムのパフォーマンスの低下を
可及的に防止することができる。

（実施例） 本発明によるＤＲＡＭコントローラの一実施例の構成を
第１図に示す。この実施例のＤＲＡＭコントローラは、
バス優先順位設定回路１と、保留カウンタ２と、リフレ
ッシュタイマ３と、ＤＲＡＭロケーションコンパレータ
４と、コントロールレジスタ群５と、タイミングジェネ
レータ６と、セレクタ７と、アドレスマルチプレクサ８
とを備えており、ＭＰＵと一緒に１チップ上に形成され
る。そして、リフレッシュ方式としてはＣＡＳビフォア
ＲＡＳリフレッシュを採用している。なお、タイミング
ジェネレータ６はリフレッシュサイクルジェネレータ６
ａ、アクセスアービタ６ｂ、及びリート／ライトサイク
ルジェネレタ６ｃからなっている。

ハス優先順位設定回路１は、バスマスクのＤＲＡＭへの
アクセス要求と、リフレッシュ要求との優先順位をユー
ザが設定することのできるプログラマブルな設定回路で
ある。この実施例においては、アクセス要求の方か優先
順位として高く設定されているものとして説明する。こ
の時、バス優先順位設定回路１は、リフレッシュ要求と
アクセス要求が重ならない場合はリフレッシュタイマ３
から所定時間毎に送られてくるリフレッシュ要求信号に
応じてリフレッシュ起動信号をアクティブにしてリフレ
ッシュサイクルジエネレータ６ａに送出し、このリフレ
ッシュ要求と、アクセス要求とが重なった場合は保留カ
ウンタ２のカウント値を増加させるインクリメント信号
を出力するとともに、リフレッシュ起動信号をアクティ
ブにしないでリフレッシュ要求を保留する。保留カウン
タ２は設定回路１によって保留されたリフレッシュ要求
の回数をカウントし、このカウント値か零でない場合に
リフレッシュサイクルジェネレータ６ａに保留リフレッ
シュ要求信号を送出し、このリフレッシュサイクルジェ
ネレータ６ａから保留リフレッシュサイクル分の処理回
数を示すデクリメント信号を受けてその回数分だけカウ
ント値を減少する。

リフレッシュサイクルジェネレータ６ａは設定回路１か
らのリフレッシュ起動信号に基づいてアクセスアービタ
６ｂにリフレッシュ要求を送るとともにＣＡＳビフォア
ＲＡＳリフレッシュサイクルを行うためのタイミング信
号（ＣＡＳ、ＲＡＳ）発生し、このタイミング信号を、
ＤＲＡＭ　（図示せず）に内蔵されているリフレッシュ
アドレスカウンタにセレクタ７を介して送り、リフレッ
シュを行わせる。この時、保留リフレッシュ要求が保留
カウンタ２から送出されている場合は正規のリフレッシ
ュサイクル後に続けて保留分のリフレッシュサイクルを
発生し、保留カウンタ２にデクリメント信号を送出する
。

リード／ライトサイクルジェネレータ６Ｃは、ＭＰＵ　
（図示せず）がＤＲＡＭエリアをアクセスした場合にＤ
ＲＡＭロケーションコンパレータ４から送出されるＤＲ
ＡＭＣＳ信号に基づいてアクセスアビ−タロｂにリード
／ライト要求を送りリードもしくはライトサイクルを起
動するＲＡＳとＣＡＳの信号を出力する。

アクセスアービタ６ｂは、リフレッシュサイクルジェネ
レータ６ａからのリフレッシュ要求と、リード／ライト
サイクルジェネレータ６Ｃからのリード／ライト要求と
が重なった場合にリフレッシュ要求を優先し、セレクタ
７にＳＥＬ信号を出力する。セレクタ７はアクセスアー
ビタ６ｂから送出されるＳＥＬ信号に基づいてリフレッ
シュサイクル又はリード／ライトサイクル時のｒＫ丁及
びＣＡＳ信号を選定する。

Ｄ　ＲＡ　Ｍロケーションコンパレータ４はＭＰＵ（図
示せず）から送出されるアドレス信号をデコードし、こ
のデコードされたアドレス信号に基づいてＤＲＡＭ　（
図示せず）がアクセスされるかどうかを検知し、アクセ
スされる場合はＤＲＡＭセレクタ信号ＤＲＡＭＣ５をア
クティブにしてり−ド／ライトサイクルジェネレータ６
Ｃに送出する。

アドレスマルチプレクサ８は、ＤＲＡＭのアクセス時に
ＭＰＵから送出されるアドレスを、リード／ライトサイ
クルジェネレータ６Ｃから送出される信号に基づいてＲ
ＡＳ及びＣＡＳのタイミングに合せて時分割し、この時
分割したアドレスをＤＲＡＭに送出する。

なお、コントロールレジスタ群５は、バス優先順位、保
留カウンタ２のリミット値、各ジェネレータのウェイト
サイクル値、アドレスマルチプレクサ８のアドレス幅、
ＤＲＡＭロケーションの範囲、ダミーサイクルの指定等
のＤＲＡＭコントローラとして許可を設定できる制御レ
ジスタである。

次に本実施例の作用を第２図乃至第３図を参照して説明
する。

第２図において、時刻１１でリフレッシュタイマ３から
バス優先順位設定回路１にリフレッシュ要求が送られる
が、この時、外部バスマスタのアクセス要求と重なるた
め、リフレッシュ起動信号はアクティブにされず、保留
カウンタ２のカウント値が増加して１になる。すると、
カウント値が零と異なるから保留カウンタ２からリフレ
ッシュサイクルジェネレータ６ａに保留リフレッシュ要
求が出力される。そして、時刻ｔ２　（〉ｔｌ）になる
と、リフレッシュ要求が再びバス優先順位設定回路１に
送られる。しかしこの時は外部バスマスタのアクセス要
求と重ならないため、リフレッシュ起動信号がアクティ
ブにされる。これにより、リフレッシュサイクルジェネ
レータ６ａからセレクタ７を介してＣＡＳ及びＲＡＳ信
号がＤＲＡＭに送出される。

すなわち、時刻ｔ　（〉ｔ２）でＣＡＳ信号がアクティ
ブになり、少し遅れた時刻ｔ　　（＞　ｔ　３）でＲＡ
Ｓ信号がアクティブになってＣＡＳビフォアＲＡＳリフ
レッシュが行われる。この時、保留カウンタ２のカウン
ト値が零でないため、時刻ｔ１で保留したリフレッシュ
要求を続けて行う。

すなわち、時刻１　　　（＞１４）でＣＡＳ信号を、時
刻１　　（＞１５）でＲＡＳ信号をアクティブにして再
度、ＣＡＳビフォアＲＡＳリフレッシュを行う。すると
、リフレッシュサイクルジェネレータ６ａから保留カウ
ンタ２にデクリメンＩ・信号が送られて保留カウンタ２
のカウント値が減少して零になる。なお、最初のリフレ
ッシュサイクルか始まる時刻ｔ３から２回目のリフレッ
シュサイクルが終了する時刻ｔ７までは、アクセスアー
ビタ６ｂからＭＰＵ　（図示せず）にアクセスを禁止す
る信号ＷＡＩＴが送出されてＭＰＵのＤＲＡＭへのアク
セスが禁止される。

リフレッシュ要求と外部バスマスタのアクセス要求が重
ならない場合は、第３図に示すようにリフレッシュサイ
クルか直ぐに実行される（時刻Ｔｏ参照）。

一般に、リフレッシュ要求は１５．６μｓ間毎にリフレ
ッシュタイマ３から出力される。したかって、第３図に
示すように、時刻Ｔ１において、リフレッシュ要求と外
部バスマスタのアクセス要求が重なった場合は、このリ
フレッシュ要求は保留され、次のリフレッシュ要求時（
時刻Ｔ２）において、通常のリフレッシュに続いて保留
したリフレッシュサイクルか行われる。又、第３図に示
すように、リフレッシュ要求と外部バスマスタの要求と
が２回重なった場合はこの２回のリフレッシュは保留さ
れ次のリフレッシュサイクル時（時刻Ｔ５）において通
常のリフレッシュサイクルに続いて、保留した２回分の
リフレッシュか行われる。なお、保留できるリフレッシ
ュの回数は保留カウンタ２のカウントリミット値として
コントロールレジスタ群５によって、設定されている。

以上、述べたように、本実施例によればバスの使用に関
して裁定を行う必要がないので、システムのパフォーマ
ンスの低下を可及的に防止することができる。又、バス
の使用について優先順位をユーザか設定することが可能
であることにより、システム変更に柔軟に対応すること
ができる。さらに本実施例のＤＲＡＭコントローラをＭ
ＰＵと同一のチップ内に実現することにより、ロウ及び
カラムアドレス線をＭＰＵのアドレス線と兼用できると
ともに、ＭＰＵの制御信号を使用して読出し／書込みや
、ワードデータの場合のＲＡＳ。

ＣＡＳの上位、下位信号も簡単に生成可能となる。

〔発明の詳細な説明〕

本発明によれば、システムのパフォーマンスの低下を可
及的に防止することができる。

【図面の簡単な説明】

第１図は本発明によるＤＲＡＭコントローラの一実施例
の構成を示すブロック図、第２図乃至第３図は実施例の
作用を説明するタイミングチャート、第４図は従来のＤ
ＲＡＭコントローラの構成を示すブロック図である。 １・・・バス優先順位設定回路、２・・・保留カウンタ
、３・・・リフレッシュタイマ、４・・・ＤＲＡＭロケ
ーションコンパレータ、５・・コントロールレジスタ群
、６・・・タイミングジェネレータ、６ａ・・・リフレ
ッシュサイクルジェネレータ、６ｂ・・・アクセスアー
ビタ、６ｃ・・・リード／ライトサイクルジェネレータ
、７・・・セレクタ、８・アドレスマルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 １）マイクロプロセッサからの制御信号に基づいて、リ
   フレッシュアドレスカウンタを有しているＤＲＡＭにア
   クセスするアクセス手段と、リフレッシュ要求とバスマ
   スタからＤＲＡＭへのアクセス要求とが重なった場合は
   前記リフレッシュ要求を保留し、重ならない場合は前記
   リフレッシュ要求に基づいてリフレッシュ起動信号を発
   生する第１の信号発生手段と、 保留されたリフレッシュ要求の回数をカウントするカウ
   ント手段と、 前記リフレッシュ起動信号に基づいて前記リフレッシュ
   アドレスカウンタを起動する信号を発生して正規のリフ
   レッシュを行わせる第２の信号発生手段とを備え、 この第２の信号発生手段は前記カウント手段のカウント
   値が零でない場合に正規のリフレッシュの後に続いて前
   記リフレッシュアドレスカウンタを起動する信号を、保
   留したリフレッシュ要求の回数だけ発生するとともに、
   前記カウント手段のカウント値から、正規のリフレッシ
   ュ後に発生した前記リフレッシュアドレスカウンタを起
   動させる信号の発生回数だけ減じさせることを特徴とす
   るＤＲＡＭコントローラ。 ２）前記マイクロプロセッサと１チップ上に形成される
   ことを特徴とする請求項１記載のＤＲＡＭコントローラ
   。