JPH04114391A - メモリのリフレツシユ方式 - Google Patents
メモリのリフレツシユ方式Info
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- JPH04114391A JPH04114391A JP2233186A JP23318690A JPH04114391A JP H04114391 A JPH04114391 A JP H04114391A JP 2233186 A JP2233186 A JP 2233186A JP 23318690 A JP23318690 A JP 23318690A JP H04114391 A JPH04114391 A JP H04114391A
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- 230000015654 memory Effects 0.000 title claims abstract description 105
- 238000000034 method Methods 0.000 claims description 12
- 238000005259 measurement Methods 0.000 claims description 6
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、例えばダイナミックメモリや疑似スタティッ
クＲＡＭなどのように、データのリフレッシュを必要と
するメモリのリフレッシュ方式に関するものである。
クＲＡＭなどのように、データのリフレッシュを必要と
するメモリのリフレッシュ方式に関するものである。
ダイナミックメモリ（以下、ＤＲＡＭと記す）は、スタ
ティックメモリに比べ容量が大きく安価であるためコン
ピュータ等の主記憶部によく用いられている。しかし、
このようなりＲＡＭは、コンデンサのように電荷を蓄え
ることによってデータを保持するメモリであるため、電
荷の放電によってデータを消失しないようにするために
定期的にデータのリフレッシュ（メモリ・リフレッシュ
）が行われなければならない。このメモリ・リフレッシ
ュの周期は、そのメモリにおいてリフレッシュサイクル
後のデータの保持を保証している時間によって決定され
ている。従って、そのメモリを使用するときは、規定さ
れているリフレッシュサイクル時間内に、次のリフレッ
シュサイクルを実行しなくてはならない、またこのこと
は、疑似スタティックＲＡＭについても同様である。 このようなりＲＡＭのリフレッシュ方法には、１回のリ
フレッシュサイクルにおいて全てのロー（ＲＡＷ）アド
レスのデータについてリフレッシュを行うバースト・リ
フレッシュと、ローアドレス単位に分けてリフレッシュ
を行う分散リフレッシュなどがある。例えば、２５６Ｋ
Ｘ４ビツト型のＩＭビットＤＲＡＭの場合、５１２個の
ローアドレスを８ｍｓ （ミリ秒）以内にリフレッシュ
を行わなければならない、従って、バースト・リフレッ
シュの場合には、８ｍｓの間に１回のリフレッシュサイ
クルで５１２個のローアドレスデータの全てに対してリ
フレッシュを行うのに対し、分散リフレッシュの場合は
、１５．６２５μｓごとに１つずつローアドレスのデー
タをリフレッシュしてい（。この分散リフレッシュの場
合、全てのローアドレスのリフレッシュを終了した時点
で、８ｍｓが経過したことになる。 また、リフレッシュの実行手段についてもい（つかの方
法がある。その代表的なものとしては、ＤＲＡＭに対し
て外部よりローアドレスを指定してリフレッシュを行う
ＲＡＳ ｏｎｌｙリフレッシュ、ＤＲＡＭ内部のリフレ
ッシュカウンタを利用してリフレッシュを行うＣＡＳ
ｂｅｆｏｒ ＲＡＳリフレッシュなどがある。また、Ｄ
ＲＡＭに対するリフレッシュサイクルとデータのアクセ
スが重なった場合に、データアクセスを優先して設計で
きるヒドウントゥ・リフレッシュがある。 通常、リフレッシュサイクルとＤＲＡＭに対するデータ
のアクセスが重なった場合、ＤＲＡＭのデータを保証す
るためにリフレッシュサイクルが優先されるが、ヒドゥ
ントウ・リフレッシュの場合は、データアクセスの直後
に連続してリフレッシュサイクルを実行できるため、デ
ータアクセスを優先できる。 以上のリフレッシュ方式は、システムの構成等に応じて
任意に選択することができる。
ティックメモリに比べ容量が大きく安価であるためコン
ピュータ等の主記憶部によく用いられている。しかし、
このようなりＲＡＭは、コンデンサのように電荷を蓄え
ることによってデータを保持するメモリであるため、電
荷の放電によってデータを消失しないようにするために
定期的にデータのリフレッシュ（メモリ・リフレッシュ
）が行われなければならない。このメモリ・リフレッシ
ュの周期は、そのメモリにおいてリフレッシュサイクル
後のデータの保持を保証している時間によって決定され
ている。従って、そのメモリを使用するときは、規定さ
れているリフレッシュサイクル時間内に、次のリフレッ
シュサイクルを実行しなくてはならない、またこのこと
は、疑似スタティックＲＡＭについても同様である。 このようなりＲＡＭのリフレッシュ方法には、１回のリ
フレッシュサイクルにおいて全てのロー（ＲＡＷ）アド
レスのデータについてリフレッシュを行うバースト・リ
フレッシュと、ローアドレス単位に分けてリフレッシュ
を行う分散リフレッシュなどがある。例えば、２５６Ｋ
Ｘ４ビツト型のＩＭビットＤＲＡＭの場合、５１２個の
ローアドレスを８ｍｓ （ミリ秒）以内にリフレッシュ
を行わなければならない、従って、バースト・リフレッ
シュの場合には、８ｍｓの間に１回のリフレッシュサイ
クルで５１２個のローアドレスデータの全てに対してリ
フレッシュを行うのに対し、分散リフレッシュの場合は
、１５．６２５μｓごとに１つずつローアドレスのデー
タをリフレッシュしてい（。この分散リフレッシュの場
合、全てのローアドレスのリフレッシュを終了した時点
で、８ｍｓが経過したことになる。 また、リフレッシュの実行手段についてもい（つかの方
法がある。その代表的なものとしては、ＤＲＡＭに対し
て外部よりローアドレスを指定してリフレッシュを行う
ＲＡＳ ｏｎｌｙリフレッシュ、ＤＲＡＭ内部のリフレ
ッシュカウンタを利用してリフレッシュを行うＣＡＳ
ｂｅｆｏｒ ＲＡＳリフレッシュなどがある。また、Ｄ
ＲＡＭに対するリフレッシュサイクルとデータのアクセ
スが重なった場合に、データアクセスを優先して設計で
きるヒドウントゥ・リフレッシュがある。 通常、リフレッシュサイクルとＤＲＡＭに対するデータ
のアクセスが重なった場合、ＤＲＡＭのデータを保証す
るためにリフレッシュサイクルが優先されるが、ヒドゥ
ントウ・リフレッシュの場合は、データアクセスの直後
に連続してリフレッシュサイクルを実行できるため、デ
ータアクセスを優先できる。 以上のリフレッシュ方式は、システムの構成等に応じて
任意に選択することができる。
【発明が解決しようとする課題］
ＤＲＡＭのリフレッシュサイクルとＤＲＡＭに対するデ
ータアクセスが重なった場合、ＤＲＡＭはリフレッシュ
サイクル中にデータを出力できないため、ＤＲＡＭに対
してデータアクセス要求を出力したデバイス（ＣＰＵな
と）は、そのリフレッシュサイクルが終了するまで待た
される。これは、例えばＣＰＵのコマンド実行時におけ
るウェイトサイクルとなって表われ、システムの処理ス
ピードに影響を及ぼす。 このヒドウントウ・リフレッシュにおいて、データのア
クセス要求を優先するように、データのリード／ライト
を行った直後にリフレッシュを行うように設計すること
もできる。しかし、連続してデータアクセスを行う場合
は、リフレッシュを優先しなければならず、リフレッシ
ュのためのウェイトサイクルが挿入されてしまう。また
、データのリード／ライトを行った直後にリフレッシュ
を行うように設計するには、データアクセス後にリフレ
ッシュを行ってもデータが保証されるように、リフレッ
シュサイクルから次のリフレッシュサイクルまでの時間
を若干短くしなければならない。このため、全体として
リフレッシュ要求の回数が増大でしまう。 このようにＤＲＡＭのリフレッシュサイクルとＤＲＡＭ
へのデータアクセスが競合した場合は、システムにとっ
てウェイトサイクルとなる可能性が高く、システムの処
理速度に大きく影響することになる。 本発明は上記従来例に鑑みてなされたもので、メモリが
アクセスされていない時に、そのメモリのリフレッシュ
サイクル実行することで、メモリのリフレッシュサイク
ルとメモリに対するデータアクセスの競合を減らして、
メモリリフレッシュによるシステムの処理速度の低下を
防止したメモリのリフレッシュ方式を提供することを目
的とする。 【課題を解決するための手段】 上記目的を達成するために本発明のメモリのリフレッシ
ュ方式は以下の様な構成からなる。即ぢ、 メモリをリフレッシュするリフレッシュ方式であって、
前記メモリをリフレッシュするための時間間隔を計測す
る第１の計時手段と、前記メモリのリフレッシュ終了後
、所定時間を計測する第２の計時手段と、前記メモリに
対するデータのアクセスがあるかどうかを判別する判別
手段と、前記第１の計時手段による計時に基づいて前記
メモリをリフレッシュするとともに、前記第２の計時手
段により前記所定時間が計時され、前記判別手段により
前記メモリへのデータアクセスがないことが判別される
と前記メモリをリフレッシュするリフレッシュ手段とを
有する。
ータアクセスが重なった場合、ＤＲＡＭはリフレッシュ
サイクル中にデータを出力できないため、ＤＲＡＭに対
してデータアクセス要求を出力したデバイス（ＣＰＵな
と）は、そのリフレッシュサイクルが終了するまで待た
される。これは、例えばＣＰＵのコマンド実行時におけ
るウェイトサイクルとなって表われ、システムの処理ス
ピードに影響を及ぼす。 このヒドウントウ・リフレッシュにおいて、データのア
クセス要求を優先するように、データのリード／ライト
を行った直後にリフレッシュを行うように設計すること
もできる。しかし、連続してデータアクセスを行う場合
は、リフレッシュを優先しなければならず、リフレッシ
ュのためのウェイトサイクルが挿入されてしまう。また
、データのリード／ライトを行った直後にリフレッシュ
を行うように設計するには、データアクセス後にリフレ
ッシュを行ってもデータが保証されるように、リフレッ
シュサイクルから次のリフレッシュサイクルまでの時間
を若干短くしなければならない。このため、全体として
リフレッシュ要求の回数が増大でしまう。 このようにＤＲＡＭのリフレッシュサイクルとＤＲＡＭ
へのデータアクセスが競合した場合は、システムにとっ
てウェイトサイクルとなる可能性が高く、システムの処
理速度に大きく影響することになる。 本発明は上記従来例に鑑みてなされたもので、メモリが
アクセスされていない時に、そのメモリのリフレッシュ
サイクル実行することで、メモリのリフレッシュサイク
ルとメモリに対するデータアクセスの競合を減らして、
メモリリフレッシュによるシステムの処理速度の低下を
防止したメモリのリフレッシュ方式を提供することを目
的とする。 【課題を解決するための手段】 上記目的を達成するために本発明のメモリのリフレッシ
ュ方式は以下の様な構成からなる。即ぢ、 メモリをリフレッシュするリフレッシュ方式であって、
前記メモリをリフレッシュするための時間間隔を計測す
る第１の計時手段と、前記メモリのリフレッシュ終了後
、所定時間を計測する第２の計時手段と、前記メモリに
対するデータのアクセスがあるかどうかを判別する判別
手段と、前記第１の計時手段による計時に基づいて前記
メモリをリフレッシュするとともに、前記第２の計時手
段により前記所定時間が計時され、前記判別手段により
前記メモリへのデータアクセスがないことが判別される
と前記メモリをリフレッシュするリフレッシュ手段とを
有する。
以上の構成において、メモリをリフレッシュするための
時間間隔を計測し、その計測時間に基づいてメモリのリ
フレッシュを行う。また、メモリのリフレッシュ終了後
、所定時間を計測し、その時に、メモリに対するデータ
のアクセスがないことが判別されると、そのメモリをリ
フレッシュする。
時間間隔を計測し、その計測時間に基づいてメモリのリ
フレッシュを行う。また、メモリのリフレッシュ終了後
、所定時間を計測し、その時に、メモリに対するデータ
のアクセスがないことが判別されると、そのメモリをリ
フレッシュする。
以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。 くリフレッシュ回路の説明 （第１図）〉第１図は本発
明の一実施例の構成を示すブロック図である。 第１図において、１はＣＰＵを示し、このＣＰＵ１は各
種デバイスに対してデータのアクセスを行う。２はシス
テムのバスに接続された人出力部（Ｉｌｏ）を示し、Ｃ
ＰＵＩによってデータがアクセスされる。３はシステム
バスに接続されたＲＯＭで、ｌ１０２と同様にＣＰＵ
１によってデータがアクセスされる。４はシステムバス
に接続されたメモリを示し、このメモリ４はリフレッシ
ュを必要とするメモリである。５はメモリ４を制御する
ためのメモリ制御部を示す。このメモリ制御部５により
、ＣＰＵＩからメモリ４に対するデータアクセスの制御
及び、メモリ４に対してのリフレッシュが行われる。 ６はアクセス先検出部で、ＣＰＵＩによるデータアクセ
ス実行の検出及び、ＣＰＵＩがどのデバイスに対してア
クセスを行っているかを検出している。即ち、第１図の
場合では、ＣＰＵ １が、■１０２、ＲＯＭ３．メモリ
４のうちのいずれに対してアクセスしているかを検出す
る。７はリフレッシュ用カウンタで、メモリ４の必要と
するリフレッシュ周期のカウントを行っており、メモリ
制御部５に対して定期的にリフレッシュ要求を出力して
いる。８はリフレッシュ・ウィンドウ用カウンタで、メ
モリ４に対するリフレッシュの終了後、任意の周期をカ
ウントする。但し、このカウンタ８のカウント値は、リ
フレッシュ用カウンタ７よりも小さく、そして任意に設
定されたカウント値に到達したときに、メモリ制御部５
に対してそれを通知する。 ９はデータバスを示し、１０はＣＰＵ １のアドレスバ
ス及び、バスサイクルの制御に必要な制御信号バスを示
す、１１はメモリ４の制御に必要なメモリ制御部５から
のメモリアドレス及びメモリ制御信号を示す。１２はア
クセス先検出部６からのアクセス先を示す種別信号であ
る。１３はリフレッシュ用カウンタ７よりメモリ制御部
５に対して送出される定期的なリフレッシュ要求信号で
ある。 １４はリフレッシュ・ウィンドウ用カウンタ８よりメモ
リ制御部５に対して送８される信号で、メモリ４に対し
て行ったリフレッシュサイクル終了より任意の一定期間
が経過したことを通知する信号である。１５はメモリ制
御部５がメモリ４に対してリフレッシュを行ったことを
リフレッシュ用カウンタ７及びリフレッシュ・ウィンド
ウ用カウンタ８に通知する信号である。１６はリフレッ
シュ用カウンタ７及びリフレッシュ・ウィンドウ用カウ
ンタ８に対するカウント用のクロック信号である。 同図において、メモリ制御部５がメモリ４に対してリフ
レッシュを行う条件は、リフレッシュ用カウンタ７によ
りリフレッシュ要求信号が出力された時、またはリフレ
ッシュ・ウィンドウ用カウンタ８よりの信号１４が出力
され、かつＣＰＵＩがｌ１０２またはＲＯＭ３に対して
データアクセスを行うことによって、アクセス先検出部
６よりメモリ制御部５に対して、メモリ４以外のデバイ
スがＣＰＵＩによりアクセスされていることが通知され
たときである。 第２図は第１図のアクセス先検出部６、リフレッシュ用
カウンタ７及びリフレッシュ・ウィンドウ用カウンタ８
よりメモリ制御部５に出力されるリフレッシュ要求の関
係を示した図である。 リフレッシュ・ウィンドウ用カウンタ８より出力される
、メモリ４のリフレッシュ実行後一定時間が経過したこ
とを通知する信号２１が真“１”となっているとき、ア
クセス先検出部６よりメモリ４以外のデバイス（ＲＯＭ
３或はｌ１０２）がアクセスされているという信号２２
が真″１”になると、その結果がＡＮＤゲート２５、Ｏ
Ｒゲート２６を通ってメモリ制御部５にメモリ４のリフ
レッシュ要求を出力する。 また、ＯＲゲート２６のもう一方には、リフレッシュ用
カウンタ７よりのリフレッシュ要求信号２３が入力され
ており、このリフレッシュ要求信号２３は、メモリ４の
リフレッシュ周期に基づいて出力される信号である。 〈タイミング説明 （第２図〜第４図）〉第３図及び第
４図は、第２図の各信号のタイミングを示すタイミング
チャートである。 第３図は、第２図のリフレッシュ用カウンタ７より出力
されるリフレッシュ要求信号２３により、メモリ４がリ
フレッシュされる場合のタイムチャートを示している。 ここで、ＴＩは通常のリフレッシュ・サイクルの周期を
示し、Ｔ２はリフレッシュ・ウィンドウ用のカウンタ８
より出力される信号２１が真“１”となっている期間を
示している。第３図の例では、メモリ４以外がアクセス
されたことを示す信号２２が真“１”になっていないた
め、リフレッシュ要求信号２３によってのみ、メモリ４
のリフレッシュが実行されている。 これに対し、このＴ２で示された時間内に、アクセス先
検出部６よりメモリ４以外のデバイスがアクセスされた
ことを示す信号２２が真“１”になると、メモリ４に対
してリフレッシュ要求が出力され、リフレッシュが実行
される。これを示したのが第４図のタイムチャートであ
る。 第４図のＴ３で示したのが、その時のリフレッシュ要求
であり、第２図のＡＮＤゲート２５より出力される。こ
うして、メモリ４に対するリフレッシュ要求が第２図の
ＯＲゲート２６より出力されると、メモリ制御部５がメ
モリ４のリフレッシュサイクルを実行する。そして、こ
のリフレッシュを示す信号として、ＲＥＦ ＣＹＣ信号
２７がメモリ制御部５より出力される。 この信号２７は、カウンタ７及び８のクリア入力端子に
入力される。こうしてカウンタ７及び８は、メモリ４の
リフレッシュサイクルごとにクリアされ、その都度、次
のリフレッシュサイクルのために、再びカウントを開始
する。 以上説明したように本実施例によれば、メモリ４以外の
デバイスがアクセスされている間に効率よくメモリ４を
リフレッシュすることができ、メモリ４のリフレッシュ
によるシステムの処理速度の低下を軽減することができ
る。 また、必要以上にリフレッシュサイクルを実行すること
もない。 なお、本実施例では、メモリリフレッシュの周期及びリ
フレッシュ・ウィンドウの管理に２つのカウンタを用い
ているが、これらカウンタを１つにして、コンパレータ
等を用いて２種類の周期の計測を行うようにしてもよい
。また、リフレッシュを必要とするメモリのブロックが
複数ある場合は、それらメモリブロックのそれぞれにお
いて、本実施例と同様のことを行っても良い。 更に、リフレッシュ・ウィンドウ用カウンタは固定数を
計数するのでなく、任意の値を計数できるようにしても
良い。
に説明する。 くリフレッシュ回路の説明 （第１図）〉第１図は本発
明の一実施例の構成を示すブロック図である。 第１図において、１はＣＰＵを示し、このＣＰＵ１は各
種デバイスに対してデータのアクセスを行う。２はシス
テムのバスに接続された人出力部（Ｉｌｏ）を示し、Ｃ
ＰＵＩによってデータがアクセスされる。３はシステム
バスに接続されたＲＯＭで、ｌ１０２と同様にＣＰＵ
１によってデータがアクセスされる。４はシステムバス
に接続されたメモリを示し、このメモリ４はリフレッシ
ュを必要とするメモリである。５はメモリ４を制御する
ためのメモリ制御部を示す。このメモリ制御部５により
、ＣＰＵＩからメモリ４に対するデータアクセスの制御
及び、メモリ４に対してのリフレッシュが行われる。 ６はアクセス先検出部で、ＣＰＵＩによるデータアクセ
ス実行の検出及び、ＣＰＵＩがどのデバイスに対してア
クセスを行っているかを検出している。即ち、第１図の
場合では、ＣＰＵ １が、■１０２、ＲＯＭ３．メモリ
４のうちのいずれに対してアクセスしているかを検出す
る。７はリフレッシュ用カウンタで、メモリ４の必要と
するリフレッシュ周期のカウントを行っており、メモリ
制御部５に対して定期的にリフレッシュ要求を出力して
いる。８はリフレッシュ・ウィンドウ用カウンタで、メ
モリ４に対するリフレッシュの終了後、任意の周期をカ
ウントする。但し、このカウンタ８のカウント値は、リ
フレッシュ用カウンタ７よりも小さく、そして任意に設
定されたカウント値に到達したときに、メモリ制御部５
に対してそれを通知する。 ９はデータバスを示し、１０はＣＰＵ １のアドレスバ
ス及び、バスサイクルの制御に必要な制御信号バスを示
す、１１はメモリ４の制御に必要なメモリ制御部５から
のメモリアドレス及びメモリ制御信号を示す。１２はア
クセス先検出部６からのアクセス先を示す種別信号であ
る。１３はリフレッシュ用カウンタ７よりメモリ制御部
５に対して送出される定期的なリフレッシュ要求信号で
ある。 １４はリフレッシュ・ウィンドウ用カウンタ８よりメモ
リ制御部５に対して送８される信号で、メモリ４に対し
て行ったリフレッシュサイクル終了より任意の一定期間
が経過したことを通知する信号である。１５はメモリ制
御部５がメモリ４に対してリフレッシュを行ったことを
リフレッシュ用カウンタ７及びリフレッシュ・ウィンド
ウ用カウンタ８に通知する信号である。１６はリフレッ
シュ用カウンタ７及びリフレッシュ・ウィンドウ用カウ
ンタ８に対するカウント用のクロック信号である。 同図において、メモリ制御部５がメモリ４に対してリフ
レッシュを行う条件は、リフレッシュ用カウンタ７によ
りリフレッシュ要求信号が出力された時、またはリフレ
ッシュ・ウィンドウ用カウンタ８よりの信号１４が出力
され、かつＣＰＵＩがｌ１０２またはＲＯＭ３に対して
データアクセスを行うことによって、アクセス先検出部
６よりメモリ制御部５に対して、メモリ４以外のデバイ
スがＣＰＵＩによりアクセスされていることが通知され
たときである。 第２図は第１図のアクセス先検出部６、リフレッシュ用
カウンタ７及びリフレッシュ・ウィンドウ用カウンタ８
よりメモリ制御部５に出力されるリフレッシュ要求の関
係を示した図である。 リフレッシュ・ウィンドウ用カウンタ８より出力される
、メモリ４のリフレッシュ実行後一定時間が経過したこ
とを通知する信号２１が真“１”となっているとき、ア
クセス先検出部６よりメモリ４以外のデバイス（ＲＯＭ
３或はｌ１０２）がアクセスされているという信号２２
が真″１”になると、その結果がＡＮＤゲート２５、Ｏ
Ｒゲート２６を通ってメモリ制御部５にメモリ４のリフ
レッシュ要求を出力する。 また、ＯＲゲート２６のもう一方には、リフレッシュ用
カウンタ７よりのリフレッシュ要求信号２３が入力され
ており、このリフレッシュ要求信号２３は、メモリ４の
リフレッシュ周期に基づいて出力される信号である。 〈タイミング説明 （第２図〜第４図）〉第３図及び第
４図は、第２図の各信号のタイミングを示すタイミング
チャートである。 第３図は、第２図のリフレッシュ用カウンタ７より出力
されるリフレッシュ要求信号２３により、メモリ４がリ
フレッシュされる場合のタイムチャートを示している。 ここで、ＴＩは通常のリフレッシュ・サイクルの周期を
示し、Ｔ２はリフレッシュ・ウィンドウ用のカウンタ８
より出力される信号２１が真“１”となっている期間を
示している。第３図の例では、メモリ４以外がアクセス
されたことを示す信号２２が真“１”になっていないた
め、リフレッシュ要求信号２３によってのみ、メモリ４
のリフレッシュが実行されている。 これに対し、このＴ２で示された時間内に、アクセス先
検出部６よりメモリ４以外のデバイスがアクセスされた
ことを示す信号２２が真“１”になると、メモリ４に対
してリフレッシュ要求が出力され、リフレッシュが実行
される。これを示したのが第４図のタイムチャートであ
る。 第４図のＴ３で示したのが、その時のリフレッシュ要求
であり、第２図のＡＮＤゲート２５より出力される。こ
うして、メモリ４に対するリフレッシュ要求が第２図の
ＯＲゲート２６より出力されると、メモリ制御部５がメ
モリ４のリフレッシュサイクルを実行する。そして、こ
のリフレッシュを示す信号として、ＲＥＦ ＣＹＣ信号
２７がメモリ制御部５より出力される。 この信号２７は、カウンタ７及び８のクリア入力端子に
入力される。こうしてカウンタ７及び８は、メモリ４の
リフレッシュサイクルごとにクリアされ、その都度、次
のリフレッシュサイクルのために、再びカウントを開始
する。 以上説明したように本実施例によれば、メモリ４以外の
デバイスがアクセスされている間に効率よくメモリ４を
リフレッシュすることができ、メモリ４のリフレッシュ
によるシステムの処理速度の低下を軽減することができ
る。 また、必要以上にリフレッシュサイクルを実行すること
もない。 なお、本実施例では、メモリリフレッシュの周期及びリ
フレッシュ・ウィンドウの管理に２つのカウンタを用い
ているが、これらカウンタを１つにして、コンパレータ
等を用いて２種類の周期の計測を行うようにしてもよい
。また、リフレッシュを必要とするメモリのブロックが
複数ある場合は、それらメモリブロックのそれぞれにお
いて、本実施例と同様のことを行っても良い。 更に、リフレッシュ・ウィンドウ用カウンタは固定数を
計数するのでなく、任意の値を計数できるようにしても
良い。
以上説明したように本発明によれば、ＣＰＵ等からメモ
リへのデータアクセスと、メモリのリフレッシュの競合
を減らすことができるため、メモリ・リフレッシュによ
るシステムの処理速度の低下を軽減できる効果がある。 また、そのリフレッシュを行う期間を制限できるように
したことで、必要以上にリフレッシュ・サイクルが実行
されないようにもできる。
リへのデータアクセスと、メモリのリフレッシュの競合
を減らすことができるため、メモリ・リフレッシュによ
るシステムの処理速度の低下を軽減できる効果がある。 また、そのリフレッシュを行う期間を制限できるように
したことで、必要以上にリフレッシュ・サイクルが実行
されないようにもできる。
第１図は本発明の一実施例のメモリリフレッシュ回路の
構成を示すブロック図、 第２図は第１図中のメモリ・リフレッシュ要求の発生条
件に関する部分の関係を示したブロック図、そして 第３図及び第４図は第２図の各信号のタイミングを示す
タイミングチャートである。 図中、１・・・ｃｐｕ、２・・・Ｉｌｏ、３・・・ＲＯ
Ｍ、４・・・メモリ、５・・・メモリ制御部、６・・・
アクセス先検出部、７・・・リフレッシュ用カウンタ、
８・・・リフレッシュ・ウィンドウ用カウンタ、２４．
２６・・・ＯＲゲート、２５・・・ＡＮＤゲートである
。 代理人 弁理士 大塚康徳（他１名）ｒｊ〕瞬く ζ
構成を示すブロック図、 第２図は第１図中のメモリ・リフレッシュ要求の発生条
件に関する部分の関係を示したブロック図、そして 第３図及び第４図は第２図の各信号のタイミングを示す
タイミングチャートである。 図中、１・・・ｃｐｕ、２・・・Ｉｌｏ、３・・・ＲＯ
Ｍ、４・・・メモリ、５・・・メモリ制御部、６・・・
アクセス先検出部、７・・・リフレッシュ用カウンタ、
８・・・リフレッシュ・ウィンドウ用カウンタ、２４．
２６・・・ＯＲゲート、２５・・・ＡＮＤゲートである
。 代理人 弁理士 大塚康徳（他１名）ｒｊ〕瞬く ζ
Claims (2)
- （１）メモリをリフレッシュするリフレッシュ方式であ
つて、 前記メモリをリフレッシュするための時間間隔を計測す
る第１の計時手段と、 前記メモリのリフレッシュ終了後、所定時間を計測する
第２の計時手段と、 前記メモリに対するデータのアクセスがあるかどうかを
判別する判別手段と、 前記第１の計時手段による計時に基づいて前記メモリを
リフレッシュするとともに、前記第２の計時手段により
前記所定時間が計時され、前記判別手段により前記メモ
リへのデータアクセスがないことが判別されると前記メ
モリをリフレッシュするリフレッシュ手段と、 を有することを特徴とするメモリのリフレッシュ方式。 - （２）前記第２の計時手段により計時される前記所定時
間を可変にできることを特徴とする請求項第１項に記載
のメモリのリフレッシュ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233186A JPH04114391A (ja) | 1990-09-05 | 1990-09-05 | メモリのリフレツシユ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233186A JPH04114391A (ja) | 1990-09-05 | 1990-09-05 | メモリのリフレツシユ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04114391A true JPH04114391A (ja) | 1992-04-15 |
Family
ID=16951088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2233186A Pending JPH04114391A (ja) | 1990-09-05 | 1990-09-05 | メモリのリフレツシユ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04114391A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002352577A (ja) * | 2001-05-28 | 2002-12-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1990
- 1990-09-05 JP JP2233186A patent/JPH04114391A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002352577A (ja) * | 2001-05-28 | 2002-12-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
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