KR20040014274A - 반도체 기억 장치, 반도체 기억 장치의 제어 방법 및반도체 기억 장치의 시험 방법 - Google Patents
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Abstract
Description
Claims (10)
- 제1 액세스 모드와 제2 액세스 모드를 처리하는 반도체 기억 장치로서,상기 제1 액세스 모드를 요구하는 제1 엔트리 신호와 상기 제2 액세스 모드를 요구하는 제2 엔트리 신호를 접수하여, 상기 제1 및 제2 액세스 모드의 처리 우선도를 상기 제1 및 제2 엔트리 신호의 입력 순서에 기초하여 결정하고, 상기 제1 엔트리 신호에 대응한 제1 모드 트리거 신호와 상기 제2 엔트리 신호에 대응한 제2 모드 트리거 신호를 상기 처리 우선도에 따라 순차 출력하는 아비터와,상기 제1 모드 트리거 신호와 상기 제2 모드 트리거 신호에 따른 각종 내부 동작 신호를 생성하는 신호 생성 회로를 구비하며,상기 아비터는 상기 제2 액세스 모드의 처리를 우선한 후, 소정의 기간에 입력되는 상기 제1 엔트리 신호에 응답하여 상기 제1 액세스 모드의 처리를 우선하는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 아비터는 상기 소정의 기간에 있어서 상기 제1 엔트리 신호가 입력되었는지 여부를 상기 신호 생성 회로로부터의 내부 동작 신호에 기초하여 판정하는 것을 특징으로 하는 반도체 기억 장치.
- 제2항에 있어서, 상기 내부 동작 신호는 상기 제2 액세스 모드에 대응하는 소정의 워드선이 활성화되었는지 여부를 나타내는 판정 신호인 것을 특징으로 하는반도체 기억 장치.
- 제2항에 있어서, 상기 내부 동작 신호는 상기 제2 액세스 모드에 대응하는 소정의 워드선을 활성화시키는 워드선 활성화 신호인 것을 특징으로 하는 반도체 기억 장치.
- 제4항에 있어서, 상기 제2 액세스 모드로써 사용하는 어드레스 정보를 발생시키기 위한 어드레스 발생 수단을 구비하고,상기 어드레스 발생 수단은 상기 워드선 활성화 신호의 입력에 기초하여 어드레스 발생 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 아비터는,상기 제1 엔트리 신호와 상기 제2 엔트리 신호를 접수하여, 상기 제1 및 제2 액세스 모드의 처리 우선도를 상기 제1 및 제2 엔트리 신호의 입력 순서에 기초하여 결정하는 제1 아비터와,상기 제1 엔트리 신호가 상기 소정의 기간에 있어서 입력되었는지 여부를 판정하는 제2 아비터와,상기 처리 우선도에 따라 상기 제1 모드 트리거 신호를 생성하는 모드 트리거 발생 회로를 포함하고,상기 모드 트리거 발생 회로는 상기 제1 엔트리 신호가 상기 소정의 기간에있어서 상기 제2 아비터에 입력될 때, 상기 제1 모드 트리거 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서, 상기 제2 아비터는 상기 소정의 기간에 입력되는 상기 제1 엔트리 신호에 응답하여 상기 제2 액세스 모드의 처리를 정지시키기 위한 취소 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
- 제7항에 있어서, 상기 제2 아비터는 상기 정지시킨 제2 액세스 모드의 처리를 상기 제1 액세스 모드의 처리 후에 실행하기 위한 재(再)제2 엔트리 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
- 제1 액세스 모드와 제2 액세스 모드를 처리하는 반도체 기억 장치의 제어 방법으로서,상기 제1 액세스 모드와 상기 제2 액세스 모드의 처리 우선도를 결정하는 제1 단계와,상기 처리 우선도에 기초하여 상기 제2 액세스 모드의 처리를 개시시키는 제2 단계와,상기 제2 액세스 모드의 처리가 개시된 후, 소정의 기간 내에 있어서 상기 제1 액세스 모드를 검출하는 제3 단계와,상기 제3 단계에서 상기 제1 액세스 모드를 검출하는 경우에 그 제1 액세스모드의 처리를 개시시키는 제4 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
- 제1 액세스 모드와 제2 액세스 모드를 처리하는 반도체 기억 장치의 시험 방법으로서,외부 단자로부터 상기 제2 액세스 모드를 행하기 위한 엔트리 신호를 입력한 후, 상기 제1 액세스 모드를 행하기 위한 엔트리 신호를 입력하여 상기 제2 액세스 모드에 대응하는 소정의 워드선을 활성화시키도록 한 것을 특징으로 하는 반도체 기억 장치의 시험 방법.
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US5641969A (en) * | 1996-03-28 | 1997-06-24 | Applied Materials, Inc. | Ion implantation apparatus |
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JP2001076500A (ja) * | 1999-06-28 | 2001-03-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
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JP2001167574A (ja) * | 1999-12-08 | 2001-06-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
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