KR100919270B1 - 반도체 기억 장치, 반도체 기억 장치의 제어 방법 및반도체 기억 장치의 시험 방법 - Google Patents

반도체 기억 장치, 반도체 기억 장치의 제어 방법 및반도체 기억 장치의 시험 방법

Info

Publication number
KR100919270B1
KR100919270B1 KR1020030054009A KR20030054009A KR100919270B1 KR 100919270 B1 KR100919270 B1 KR 100919270B1 KR 1020030054009 A KR1020030054009 A KR 1020030054009A KR 20030054009 A KR20030054009 A KR 20030054009A KR 100919270 B1 KR100919270 B1 KR 100919270B1
Authority
KR
South Korea
Prior art keywords
signal
access
internal
refresh
external
Prior art date
Application number
KR1020030054009A
Other languages
English (en)
Other versions
KR20040014274A (ko
Inventor
나카가와유지
Original Assignee
후지쯔 마이크로일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 마이크로일렉트로닉스 가부시키가이샤 filed Critical 후지쯔 마이크로일렉트로닉스 가부시키가이샤
Publication of KR20040014274A publication Critical patent/KR20040014274A/ko
Application granted granted Critical
Publication of KR100919270B1 publication Critical patent/KR100919270B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 외부 액세스와 내부 액세스가 경합할 때의 외부 액세스 시간을 단축할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
외부 액세스(판독 동작)와 내부 액세스(리프레시 동작)와의 경합시에 있어서 리프레시 동작이 우선된 경우에, 제2 리프레시 판정 회로(17)는 리프레시 판정 타이밍 신호(ref-judge)에 기초하여 판독 동작과 리프레시 동작 중 어느 하나의 처리를 우선하는지를 최종적으로 판단한다. 따라서, 액세스 경합시에는, 실질적으로 리프레시용 어드레스에 대응하는 워드선이 활성화될 때까지 판독 동작을 우선시킬 수 있다. 이에 따라, 외부 액세스시의 액세스 지연을 저감시킬 수 있다.

Description

반도체 기억 장치, 반도체 기억 장치의 제어 방법 및 반도체 기억 장치의 시험 방법{SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREFOR}
본 발명은 반도체 기억 장치, 반도체 기억 장치의 제어 방법 및 반도체 기억 장치의 시험 방법에 관한 것으로, 상세하게는 외부 액세스 동작과 내부 액세스 동작을 처리하는 기능을 갖춘 반도체 기억 장치에 관한 것이다.
최근, 전자 정보 기기 등에는 기억 용량이 큰 반도체 기억 장치(DRAM: Dynamic Random Access Memory)가 이용되고 있다. DRAM은 내부 회로에 있어서의 카운터 동작에 따라 메모리 셀에 대하여 셀 데이터의 리프레시를 행하는 셀프 리프레시 기능을 갖고 있다. 이 셀프 리프레시 기능을 갖는 DRAM은 외부로부터의 리프레시 조작이 불필요하기 때문에, 저소비 전력화를 도모할 수 있는 동시에, DRAM 주변의 회로 설계를 간단하게 할 수 있는 이점이 있다.
이러한 셀프 리프레시 기능을 갖춘 DRAM에 있어서는, 데이터 유지를 위한 내부의 리프레시 요구(내부 액세스)와 데이터의 기록 혹은 판독을 위한 외부로부터의 액세스 요구(외부 액세스)가 경합하는 경우가 있다. 그 때, 내부 액세스가 우선하여 처리되는 경우는, 외부 액세스는 내부 액세스가 완료되고 나서 행해지기 때문에, 외부 액세스와 내부 액세스가 경합하지 않는 경우의 액세스 시간에 비하여 약 2배의 시간이 필요하다. 이러한 액세스 시간의 단축이 요구되고 있다.
도 19는 종래의 셀프 리프레시 기능을 가진 반도체 기억 장치(DRAM)의 제어 회로 부분을 도시하는 블록 회로도이다.
이 제어 회로(61)는 명령 검출기(62), 내부 명령 발생 회로(63), 리프레시 판정 회로(64) 및 타이밍 발생기(65)를 포함하고, 내부 명령 발생 회로(63)와 리프레시 판정 회로(64)에 의해 소위 아비터가 구성된다.
명령 검출기(62)는 외부 입력되는 기록 명령, 판독 명령 등의 각종 명령을 디코드하고, 그 디코드한 명령에 대응하는 명령 검출 신호를 출력한다. 또한, 동 도면에 도시하는 예에서는, 명령 검출기(62)는 판독 명령(rdb)을 검출하고, 판독 명령 검출 신호(rd-cmd)를 출력한다.
리프레시 판정 회로(64)는 판독 명령 검출 신호(rd-cmd)와 도시하지 않은 내부 리프레시 타이머로부터 출력되는 리프레시 요구 신호(ref-req)를 입력하고, 판독 동작 및 리프레시 동작 중 어느 하나를 우선하여 처리하는지를 판단한다.
그 때, 리프레시 요구 신호(ref-req)가 판독 명령 검출 신호(rd-cmd)보다도 빠른 타이밍으로 입력되는 경우, 리프레시 판정 회로(64)는 리프레시 동작을 우선한다. 구체적으로는, 리프레시 판정 회로(64)는 리프레시 요구 신호(ref-req)에 응답하여 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)를 생성한다.
반대로, 판독 명령 검출 신호(rd-cmd)가 리프레시 요구 신호(ref-req)보다도 빠른 타이밍으로 입력되는 경우, 리프레시 판정 회로(64)는 판독 동작을 우선한다. 구체적으로는, 리프레시 판정 회로(64)는 타이밍 발생기(65)로부터 출력되는 판독 상태 신호(rd-state)가 리셋되는 것을 대기하여(즉 판독 동작이 완료된 후) 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)를 출력한다.
내부 명령 발생 회로(63)는 명령 검출기(62)로부터의 판독 명령 검출 신호(rd-cmd)에 응답하여 판독 개시 신호(rd-start)를 생성한다. 그 때, 내부 명령 발생 회로(63)는 리프레시 판정 회로(64)에서의 판정 결과에 따라 리프레시 동작이 선택(우선)되는 경우에는 리프레시 상태 신호(ref-state)가 리셋되는 것을 대기하여(즉 리프레시 동작이 완료된 후) 판독 개시 신호(rd-start)를 출력한다.
타이밍 발생기(65)는 리프레시 판정 회로(64)에서의 판정 결과에 따라 리프레시 동작이 선택(우선)되는 경우에는, 리프레시 개시 신호(ref-start)에 응답하여 소정의 리프레시용 어드레스에 대응한 워드선을 활성화시키기 위한 워드선 활성 타이밍 신호(w1-timing)를 생성한다.
한편, 타이밍 발생기(65)는 판독 동작이 선택(우선)되는 경우에는, 판독 개시 신호(rd-start)에 응답하여 판독 상태 신호(rd-state)를 출력하는 동시에, 도시하지 않은 외부 어드레스 신호로써 부여되는 소정의 어드레스에 대응한 워드선을 활성화시키기 위한 워드선 활성 타이밍 신호(w1-timing)를 생성한다.
다음에, 상기 제어 회로(61)를 구비한 DRAM의 동작을 설명한다.
도 20은 외부 액세스(여기서는 판독 동작)와 내부 액세스(리프레시 동작)가 경합할 때에, 외부 액세스가 우선되는 경우의 동작 파형도이다.
명령 검출기(62)는 외부 입력되는 제어 신호의 하강을 검출하여 판독 명령(rdb)을 디코드하고, 판독 명령 검출 신호(rd-cmd)를 출력한다.
이 때, 그 판독 명령 검출 신호(rd-cmd)가 리프레시 요구 신호(ref-req)보다도 빠른 타이밍으로 리프레시 판정 회로(64)에 입력된다. 이 때, 리프레시 판정 회로(64)는 판독 동작을 우선한다. 타이밍 발생기(65)는 내부 명령 발생 회로(63)로부터 출력되는 판독 개시 신호(rd-start)에 응답하여 판독 상태 신호(rd-state) 및 워드선 활성 타이밍 신호(w1-timing)를 출력하고, 이에 따라 소정의 어드레스에 대응하는 셀 데이터가 판독된다.
그 데이터의 판독 완료 후, 판독 상태 신호(rd-state)가 리셋되어(하강하여), 그것에 응답하여 리프레시 판정 회로(64)는 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)를 출력한다. 그 리프레시 개시 신호(ref-start)를 받아 타이밍 발생기(65)는 워드선 활성 타이밍 신호(w1-timing)를 출력하고, 이에 따라 소정의 리프레시용 어드레스에 대응하는 메모리 셀의 리프레시 동작이 행해진다.
이와 같이, 아비터 기능을 갖춘 제어 회로(61)에 있어서, 외부 액세스(판독 동작)가 우선된 경우는, 그 판독 동작이 완료된 후, 리프레시 동작이 행해진다.
도 21은 외부 액세스와 내부 액세스가 경합할 때에, 내부 액세스가 우선되는 경우의 동작 파형도이다.
명령 검출기(62)는 외부 입력되는 제어 신호의 하강을 검출하여 판독 명령(rdb)을 디코드하고, 판독 명령 검출 신호(rd-cmd)를 출력한다.
이 때, 리프레시 요구 신호(ref-req)가 그 판독 명령 검출 신호(rd-cmd)보다도 빠른 타이밍으로 리프레시 판정 회로(64)에 입력된다. 이 때, 리프레시 판정 회로(64)는 리프레시 동작을 우선하여 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)를 출력한다. 그 리프레시 개시 신호(ref-start)를 받아 타이밍 발생기(65)는 워드선 활성 타이밍 신호(w1-timing)를 출력하고, 이에 따라 소정의 리프레시용 어드레스에 대응하는 메모리 셀의 리프레시 동작이 행해진다.
그 리프레시 동작의 완료 후, 리프레시 상태 신호(ref-state)가 리셋되어(하강하여), 그것에 응답하여 내부 명령 발생 회로(63)는 판독 개시 신호(rd-start)를 출력한다. 그 신호(rd-start)를 받아 타이밍 발생기(65)는 판독 상태 신호(rd-state) 및 워드선 활성 타이밍 신호(w1-timing)를 출력하고, 이에 따라 소정의 어드레스에 대응하는 셀 데이터가 판독된다.
이와 같이, 아비터 기능을 갖춘 제어 회로(61)에 있어서, 내부 액세스(리프레시 동작)가 우선된 경우는, 그 리프레시 동작이 완료된 후, 판독 동작이 행해진다.
그런데, 상기한 바와 같이, 외부 액세스(여기서는 판독 동작)와 내부 액세스(리프레시 동작)가 경합할 때에 리프레시 동작이 우선되는 경우(도 21)는 판독 동작이 리프레시 동작의 완료 후에 실행되기 때문에, 외부 액세스에 액세스 지연이 생긴다. 이 경우, 외부 액세스 시간 t8[판독 명령(rdb)의 입력으로부터 판독 데이터(DQ)의 출력까지의 시간]은 통상의 판독 동작에 필요한 시간과 리프레시 동작에 필요한 시간의 합계치가 되고, 액세스 경합시에 판독 동작이 우선되는 경우(도 20)의 외부 액세스 시간 t7에 비하여 약 2배의 시간이 필요하다. 이러한 외부 액세스 시간의 증대는 디바이스의 고속화를 방해하는 큰 요인이다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로서, 그 목적은 외부 액세스와 내부 액세스가 경합할 때의 외부 액세스 시간을 단축할 수 있는 반도체 기억 장치, 반도체 기억 장치의 제어 방법 및 반도체 기억 장치의 시험 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해서, 본 발명에 따르면, 제1 엔트리 신호와 제2 엔트리 신호를 접수하여, 제1 액세스 모드와 제2 액세스 모드의 처리 우선도를 상기 제1 및 제2 엔트리 신호의 입력 순서에 기초하여 결정하고, 제1 모드 트리거 신호와 제2 모드 트리거 신호를 상기 처리 우선도에 따라 순차 출력하는 아비터는 제2 액세스 모드의 처리를 우선한 후, 소정의 기간에 입력되는 제1 엔트리 신호에 응답하여 제1 액세스 모드의 처리를 우선한다. 이에 따라, 액세스 경합시에는, 실질적으로 제2 액세스 모드에 대응하는 워드선이 활성화될 때까지 제1 액세스 모드를 우선할 수 있다. 따라서, 제1 액세스 모드 실행시에 있어서의 액세스 지연을 저감시킬 수 있다.
본 발명에 따르면, 아비터는 상기 소정의 기간에 있어서 제1 엔트리 신호가 입력되었는지 여부를 신호 생성 회로로부터 출력되는 내부 동작 신호에 기초하여 판정한다.
본 발명에 따르면, 신호 생성 회로는 제2 액세스 모드에 대응하는 소정의 워드선이 활성화되었는지 여부를 나타내는 판정 신호를 출력하고, 이 판정 신호에 기초하여 아비터는 제1 액세스 모드를 우선하는지 여부를 판정한다.
본 발명에 따르면, 신호 생성 회로는 제2 액세스 모드에 대응하는 소정의 워드선을 활성화시키는 워드선 활성화 신호를 출력하고, 이 워드선 활성화 신호에 기초하여 아비터는 제1 액세스 모드를 우선하는지 여부를 판정한다.
본 발명에 따르면, 제2 액세스 모드로써 사용하는 어드레스 정보를 발생시키기 위한 어드레스 발생 수단은 상기 워드선 활성화 신호의 입력에 기초하여 어드레스 발생 신호를 생성한다. 이에 따라, 리프레시 동작이 중지된 경우에, 그 중지된 리프레시 동작을 다음 리프레시 사이클로써 확실하게 실행 가능하다.
본 발명에 따르면, 상기 아비터는 제1 아비터, 제2 아비터 및 모드 트리거 발생 회로를 포함한다. 제1 아비터는 제1 엔트리 신호와 제2 엔트리 신호를 입력하고, 제1 액세스 모드와 제2 액세스 모드 중 어느 하나를 우선하여 처리하는지를 판정한다. 그리고, 모드 트리거 발생 회로는 그 제1 아비터의 판정 결과에 기초하여 제1 모드 트리거 신호를 생성하는 동시에, 제1 엔트리 신호가 상기 소정의 기간에 있어서 제2 아비터에 입력되는 경우에 제1 모드 트리거 신호를 출력한다.
본 발명에 따르면, 제2 아비터는 상기 소정의 기간에 입력되는 제1 엔트리 신호에 응답하여 제2 액세스 모드의 처리를 정지시키기 위한 취소 신호를 출력한다.
본 발명에 따르면, 제2 아비터는 상기 정지시킨 제2 액세스 모드의 처리를 상기 제1 액세스 모드의 처리 후에 실행하기 위해 다시 제2 엔트리 신호를 출력한다.
본 발명에 따르면, 제1 액세스 모드와 제2 액세스 모드를 처리하는 반도체 기억 장치의 시험을 행할 때는, 외부 단자로부터 제2 액세스 모드를 행하기 위한 엔트리 신호를 입력한 후, 제1 액세스 모드를 행하기 위한 엔트리 신호를 입력하여 상기 제2 액세스 모드에 대응하는 소정의 워드선을 활성화시키도록 하였다. 이러한 시험 방법에서는, 제1 액세스 모드로써 액세스 시간이 최대가 되는 상태를 의사적(擬似的)으로 재현하는 것이 가능하다.
(제1 실시예)
이하, 본 발명을 구체화한 제1 실시예를 도 1∼도 5에 따라 설명한다.
도 1은 본 실시예의 셀프 리프레시 기능을 가진 반도체 기억 장치(DRAM)의 제어 회로 부분을 도시하는 블록 회로도이다. 또한, 설명의 편의상, 도 19와 동일한 구성에 대해서는 동일 부호를 붙여 설명한다.
제어 회로(11)는 엔트리 검출 회로로서의 명령 검출기(12), 아비터(13) 및 신호 생성 회로로서의 타이밍 발생기(14)를 포함한다. 아비터(13)는 모드 트리거 발생 회로로서의 내부 명령 발생 회로(15)와, 제1 아비터로서의 제1 리프레시 판정 회로(16)와, 제2 아비터로서의 제2 리프레시 판정 회로(17)를 구비한다.
명령 검출기(12)는 외부 입력되는 기록 명령, 판독 명령 등의 각종 명령을 디코드하고, 그 디코드한 명령에 대응하는 제1 엔트리 신호로서의 명령 검출 신호를 출력한다. 또한, 본 실시예에 있어서, 예컨대 명령 검출기(12)는 판독 명령(rdb)을 디코드하고, 판독 명령 검출 신호(rd-cmd)를 제1 엔트리 신호로서 출력한다.
제1 리프레시 판정 회로(16)는 명령 검출기(12)로부터의 판독 명령 검출 신호(rd-cmd)와 도시하지 않은 내부 리프레시 타이머로부터 출력되는 제2 엔트리 신호로서의 리프레시 요구 신호(ref-req)를 접수하여, 이들의 입력 순서로부터 제1 액세스 모드와 제2 액세스 모드의 처리 우선도를 결정한다. 또한, 제1 액세스 모드는 외부 액세스로서의 판독 동작/기록 동작이다(본 실시예에서는 판독 동작). 또한, 제2 액세스 모드는 내부 액세스로서의 리프레시 동작이다.
상세히 설명하면, 리프레시 요구 신호(ref-req)가 판독 명령 검출 신호(rd-cmd)보다도 빠르게 입력되는 경우, 제1 리프레시 판정 회로(16)는 리프레시 동작을 우선한다. 이 경우, 제1 리프레시 판정 회로(16)는 리프레시 개시 신호(ref-start; 제2 모드 트리거 신호)와 리프레시 상태 신호(ref-state)를 출력한다.
반대로, 판독 명령 검출 신호(rd-cmd)가 리프레시 요구 신호(ref-req)보다도 빠르게 입력되는 경우, 제1 리프레시 판정 회로(16)는 판독 동작을 우선시킨다. 이 경우, 제1 리프레시 판정 회로(16)는 후술하는 타이밍 발생기(14)로부터 출력되는 판독 상태 신호(rd-state)가 리셋되는 것을 대기하여(즉 판독 동작이 완료된 후), 리프레시 개시 신호(ref-start)와 리프레시 상태 신호(ref-state)를 출력한다.
내부 명령 발생 회로(15)는 판독 명령 검출 신호(rd-cmd)에 응답하여 판독 개시 신호(rd-start; 제1 모드 트리거 신호)를 출력한다. 그 때, 내부 명령 발생 회로(15)는 제1 리프레시 판정 회로(16)에서의 판정 결과에 따라 리프레시 동작이 판독 동작보다도 우선되는 경우에는, 리프레시 상태 신호(ref-state)가 리셋되는 것을 대기하여(즉 리프레시 동작이 완료된 후), 판독 개시 신호(rd-start)를 출력한다.
제2 리프레시 판정 회로(17)는 판독 명령 검출 신호(rd-cmd)와 판정 신호로서의 리프레시 판정 타이밍 신호(ref-judge)에 기초하여 판독 동작 및 리프레시 동작의 처리 우선도를 최종적으로 결정한다.
상세히 설명하면, 제2 리프레시 판정 회로(17)는 제1 리프레시 판정 회로(16)에 의해 리프레시 동작이 우선된 후, 소정의 기간에 판독 명령 검출 신호(rd-cmd)가 입력되면, 리프레시 동작을 도중에 중지하고 판독 동작을 우선시킨다. 또한, 상기 소정의 기간이란, 후술하는 타이밍 발생기(14)로부터 출력되는 워드선 활성화 신호로서의 워드선 활성 타이밍 신호(w1-timing)에 의해 리프레시 동작의 대상이 되는 메모리 셀의 어드레스(리프레시용 어드레스)에 대응한 워드선이 활성화되기까지의 기간이다.
제2 리프레시 판정 회로(17)는 리프레시 동작이 그 소정 기간내의 동작 단계인지 여부를 타이밍 발생기(14)로부터 출력되는 리프레시 판정 타이밍 신호(ref-judge)에 기초하여 판단한다. 즉, 제2 리프레시 판정 회로(17)는 제1 리프레시 판정 회로(16)에 의해 리프레시 동작이 우선된 후, 리프레시 판정 타이밍 신호(ref-judge)가 입력되어 있는 동안에 판독 명령 검출 신호(rd-cmd)가 입력되면(또는 입력되어 있으면), 리프레시 취소 신호(ref-skip)를 출력한다.
제1 리프레시 판정 회로(16)는 제2 리프레시 판정 회로(17)로부터의 리프레시 취소 신호(ref-skip)에 응답하여 리프레시 상태 신호(ref-state)를 리셋한다. 그리고, 내부 명령 발생 회로(15)는 그 리셋된 리프레시 상태 신호(ref-state)에 응답하여 판독 개시 신호(rd-start)를 출력한다.
타이밍 발생기(14)는 제1 리프레시 판정 회로(16)에서의 판정 결과에 따라 리프레시 동작이 선택(우선)되는 경우는, 리프레시 판정 타이밍 신호(ref-judge)를 출력하고, 그 후, 소정의 리프레시용 어드레스에 대응한 워드선을 활성화시키기 위한 워드선 활성 타이밍 신호(w1-timing)를 출력한다.
한편, 타이밍 발생기(14)는 제1 리프레시 판정 회로(16)에 의해 판독 동작이 선택(우선)되는 경우는, 판독 상태 신호(rd-state)를 출력하는 동시에, 도시하지 않은 외부 어드레스 신호에 기초한 소정의 어드레스에 대응한 워드선을 활성화시키기 위한 워드선 활성 타이밍 신호(w1-timing)를 출력한다.
도 2는 도 1의 제어 회로(11)의 구체적인 일 구성예를 도시하는 회로도이다.
명령 검출기(12)는 판독 명령(rdb)의 하강에 응답하여 원샷 펄스의 판독 명령 검출 신호(rd-cmd)를 생성한다.
마찬가지로, 내부 명령 발생 회로(15)는 판독 명령 검출 신호(rd-cmd)의 상승에 응답하여 원샷 펄스의 판독 개시 신호(rd-start)를 생성한다. 그 때, 리프레시 상태 신호(ref-state)가 세트(H 레벨)되어 있는 경우에는, 내부 명령 발생 회로(15)는 그 리프레시 상태 신호(ref-state)가 리셋(L 레벨)된 후, 판독 개시 신호(rd-start)를 출력한다.
마찬가지로, 제1 리프레시 판정 회로(16)는 리프레시 요구 신호(ref-req)의 상승에 응답하여 원샷 펄스의 리프레시 개시 신호(ref-start)를 생성한다. 그 때, 판독 상태 신호(rd-state)가 세트(H 레벨)되어 있는 경우에는, 제1 리프레시 판정 회로(16)는 그 판독 상태 신호(rd-state)가 리셋(L 레벨)된 후, 리프레시 개시 신호(ref-start)를 출력한다.
이 제1 리프레시 판정 회로(16)는 리프레시 개시 신호(ref-start)를 출력하는 동시에, 리프레시 상태 신호(ref-state)를 세트한다. 이 리프레시 상태 신호(ref-state)는 프리차지 신호(precharge) 혹은 제2 리프레시 판정 회로(17)로부터의 리프레시 취소 신호(ref-skip)에 의해 리셋된다.
제2 리프레시 판정 회로(17)는 리프레시 판정 타이밍 신호(ref-judge)의 입력(H 레벨)시에 있어서, 판독 명령 검출 신호(rd-cmd)의 입력(H 레벨)을 검출하면, 리프레시 취소 신호(ref-skip)를 생성한다. 이 리프레시 취소 신호(ref-skip)는 리프레시 동작을 도중에 중지하기 위한 처리[구체적으로는 리프레시 상태 신호(ref-state)를 리셋하고, 또한, 워드선 활성 타이밍 신호(w1-timing)의 발생을 중지함]가 완료될 때까지 액티브(H 레벨)로 유지된다.
타이밍 발생기(14)는 판독 개시 신호(rd-start)의 상승에 응답하여 판독 상태 신호(rd-state) 및 도시하지 않은 외부 어드레스 신호에 기초한 소정의 어드레스에 대응한 워드선을 활성화시키기 위한 워드선 활성 타이밍 신호(w1-timing)를 생성한다. 이들 판독 상태 신호(rd-state) 및 워드선 활성 타이밍 신호(w1-timing)는 판독 동작이 종료된 후, 프리차지 신호(precharge)에 의해 리셋된다.
한편, 타이밍 발생기(14)는 리프레시 개시 신호(ref-start)의 상승에 응답하여 리프레시 판정 타이밍 신호(ref-judge)를 생성하고, 그 후, 리프레시용 어드레스에 대응한 워드선을 활성화시키기 위한 워드선 활성 타이밍 신호(w1-timing)를 생성한다. 또한, 리프레시 판정 타이밍 신호(ref-judge)는 워드선 활성 타이밍 신호(w1-timing)가 발생하기(상승하기) 직전까지 액티브(H 레벨)가 되도록 생성된다.
타이밍 발생기(14)는 제2 리프레시 판정 회로(17)로부터 리프레시 취소 신호(ref-skip)가 출력되는 경우에 워드선 활성 타이밍 신호(w1-timing)의 발생을 중지하고, 출력되지 않는 경우에는 그대로 워드선 활성 타이밍 신호(w1-timing)의 발생을 행한다. 또한, 워드선 활성 타이밍 신호(w1-timing)는 리프레시 동작이 종료된 후, 프리차지 신호(precharge)에 의해 리셋된다.
다음에, 상기한 바와 같이 구성된 제어 회로(11)를 구비한 DRAM의 작용을 도 3∼도 5에 따라 설명한다.
도 3은 외부 액세스(본 예에서는 판독 동작)와 내부 액세스(리프레시 동작)와의 경합시에, 판독 명령 검출 신호(rd-cmd)가 리프레시 요구 신호(ref-req)보다도 빠른 타이밍으로 제1 리프레시 판정 회로(16)에 입력되는 경우의 동작 파형도이다.
명령 검출기(12)는 외부로부터 입력되는 제어 신호의 하강을 검출하여 판독 명령(rdb)을 디코드하고, 판독 명령 검출 신호(rd-cmd)를 출력한다.
이 때, 판독 명령 검출 신호(rd-cmd)가 리프레시 요구 신호(ref-req)보다도 빠르게 제1 리프레시 판정 회로(16)에 입력된다.
제1 리프레시 판정 회로(16)는 외부 액세스인 판독 동작을 우선시키고, 내부 명령 발생 회로(15)는 판독 명령 검출 신호(rd-cmd)의 상승에 응답하여 판독 개시 신호(rd-start)를 출력한다. 이 판독 개시 신호(rd-start)의 상승에 응답하여 타이밍 발생기(14)는 판독 상태 신호(rd-state) 및 워드선 활성 타이밍 신호(w1-timing)를 출력한다. 이에 따라, 외부 어드레스 신호(도시 생략)에 기초한 소정의 어드레스에 대응한 워드선이 활성화되고, 셀 데이터가 판독된다.
그 데이터의 판독 완료 후, 판독 상태 신호(rd-state)가 리셋되면, 그 하강에 응답하여 제1 리프레시 판정 회로(16)는 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)를 출력한다. 타이밍 발생기(14)는 그 리프레시 개시 신호(ref-start)의 상승에 응답하여 워드선 활성 타이밍 신호(w1-timing)를 출력한다. 이에 따라, 소정의 리프레시용 어드레스에 대응한 워드선이 활성화되고, 리프레시 동작이 행해진다.
이와 같이, 판독 명령 검출 신호(rd-cmd)가 리프레시 요구 신호(ref-req)보다도 빠른 타이밍으로 제1 리프레시 판정 회로(16)에 입력되는 경우는 판독 동작이 우선된다. 즉, 리프레시 동작은 판독 동작이 완료된 후에 행해진다. 따라서, 이 경우, 외부 액세스 시간 t1[판독 명령(rdb)이 입력된 후, 판독 데이터(DQ)가 출력되기까지의 시간]은 액세스 지연을 일으키지 않는다.
도 4는 액세스 경합시에 있어서, 타이밍 발생기(14)로부터 리프레시 판정 타이밍 신호(ref-judge)가 출력되었을 때, 판독 명령 검출 신호(rd-cmd)가 제2 리프레시 판정 회로(17)에 입력되어 있는 경우의 동작 파형도이다.
명령 검출기(12)는 외부로부터 입력되는 제어 신호의 하강을 검출하여 판독 명령(rdb)을 디코드하고, 판독 명령 검출 신호(rd-cmd)를 출력한다.
이 때, 리프레시 요구 신호(ref-req)가 판독 명령 검출 신호(rd-cmd)보다도 빠르게 제1 리프레시 판정 회로(16)에 입력된다.
제1 리프레시 판정 회로(16)는 내부 액세스인 리프레시 동작을 우선하고, 리프레시 요구 신호(ref-req)의 상승에 응답하여 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)를 출력한다. 그 리프레시 개시 신호(ref-start)의 상승에 응답하여 타이밍 발생기(14)는 리프레시 판정 타이밍 신호(ref-judge)를 출력한다.
그 때, 제2 리프레시 판정 회로(17)에는 판독 명령 검출 신호(rd-cmd)가 입력되어 있다(H 레벨). 따라서, 제2 리프레시 판정 회로(17)는 리프레시 취소 신호(ref-skip)를 출력한다.
제1 리프레시 판정 회로(16)는 그 리프레시 취소 신호(ref-skip)의 상승에 응답하여 리프레시 상태 신호(ref-state)를 리셋한다. 또한, 타이밍 발생기(14)는 동 리프레시 취소 신호(ref-skip)의 수직 상승에 응답하여 워드선 활성 타이밍 신호(w1-timing)의 발생(도면 중, 일점 쇄선으로 도시함)을 중지한다. 이에 따라, 리프레시 동작은 도중에 중지된다.
내부 명령 발생 회로(15)는 리프레시 상태 신호(ref-state)가 리셋되면, 그 하강에 응답하여 판독 개시 신호(rd-start)를 출력한다. 타이밍 발생기(14)는 그 판독 개시 신호(rd-start)의 상승에 응답하여 판독 상태 신호(rd-state) 및 워드선 활성 타이밍 신호(w1-timing)를 출력한다. 이에 따라, 외부 어드레스 신호(도시 생략)에 기초한 소정의 어드레스에 대응한 워드선이 활성화되어 셀 데이터가 판독된다.
이와 같이, 리프레시 동작이 일단 우선된 후, 리프레시 판정 타이밍 신호(ref-judge)가 입력되고 있는 동안에 판독 명령 검출 신호(rd-cmd)의 입력이 검출되는 경우는, 리프레시 동작이 중지되어 판독 동작이 우선된다. 이 경우, 외부 액세스 시간 t2는 도 3에 도시하는 외부 액세스 시간 t1에 비하여 약간 커지지만, 리프레시 동작이 우선됨에 따른 액세스 지연은 생기지 않는다.
도 5는 액세스 경합시에 있어서, 타이밍 발생기(14)로부터 리프레시 판정 타이밍 신호(ref-judge)가 출력되었을 때, 판독 명령 검출 신호(rd-cmd)가 제2 리프레시 판정 회로(17)에 입력되어 있지 않은 경우의 동작 파형도이다.
명령 검출기(12)는 외부로부터 입력되는 제어 신호의 하강을 검출하여 판독 명령(rdb)을 디코드하고, 판독 명령 검출 신호(rd-cmd)를 출력한다.
이 때, 리프레시 요구 신호(ref-req)가 판독 명령 검출 신호(rd-cmd)보다도 빠르게 제1 리프레시 판정 회로(16)에 입력된다.
제1 리프레시 판정 회로(16)는 내부 액세스인 리프레시 동작을 우선하고, 리프레시 요구 신호(ref-req)의 상승에 응답하여 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)를 출력한다. 그 리프레시 개시 신호(ref-start)의 상승에 응답하여 타이밍 발생기(14)는 리프레시 판정 타이밍 신호(ref-judge)를 출력한다.
그 때, 제2 리프레시 판정 회로(17)에는, 그 리프레시 판정 타이밍 신호(ref-judge)의 하강 후에 판독 명령 검출 신호(rd-cmd)가 입력된다. 따라서, 제2 리프레시 판정 회로(17)는 리프레시 취소 신호(ref-skip)를 출력하지 않는다. 즉, 리프레시 동작은 계속되고, 타이밍 발생기(14)는 워드선 활성 타이밍 신호(w1-timing)를 출력한다. 이에 따라, 소정의 리프레시용 어드레스에 대응한 워드선이 활성화되고, 리프레시 동작이 행해진다.
그 리프레시 동작의 완료 후, 리프레시 상태 신호(ref-state)가 리셋되면, 그 하강에 응답하여 내부 명령 발생 회로(15)는 판독 개시 신호(rd-start)를 출력한다. 타이밍 발생기(14)는 그 판독 개시 신호(rd-start)의 상승에 응답하여 판독 상태 신호(rd-state) 및 워드선 활성 타이밍 신호(w1-timing)를 출력한다. 이에 따라, 외부 어드레스 신호(도시 생략)에 기초한 소정의 어드레스에 대응한 워드선이 활성화되어 셀 데이터가 판독된다.
이와 같이, 리프레시 동작이 일단 우선된 후, 리프레시 판정 타이밍 신호(ref-judge)의 입력 후(구체적으로는 하강 후)에 판독 명령 검출 신호(rd-cmd)가 입력되는 경우는, 리프레시 동작은 계속된다. 즉, 판독 동작은 리프레시 동작이 완료된 후에 행해진다. 따라서, 이 경우, 외부 액세스 시간 t3은 리프레시 동작이 우선됨에 따른 액세스 지연을 일으킨다.
그런데, 상기한 바와 같이, 본 실시예에서는 리프레시 동작이 일단 우선된 후에도, 리프레시 판정 타이밍 신호(ref-judge)가 입력되어 있는 동안(즉 워드선이 활성화될 때까지)에 판독 명령 검출 신호(rd-cmd)의 입력을 검출하는 경우는, 판독 동작이 우선된다. 이 때문에, 본 실시예에서는, 리프레시 동작 후에 판독 동작이 실시될 때의 외부 액세스 시간 t3은 종래(도 21 참조)에 리프레시 동작 후에 판독 동작이 실시될 때의 외부 액세스 시간 t8에 비하여 (t8-t3)분, 단축된다.
또한, 본 실시예에서는, 판독 동작과 내부의 리프레시 동작이 경합하는 경우에 대해서 설명하였지만, 판독 동작에 한하지 않고, 기록 동작과 리프레시 동작이 경합하는 경우에 대해서도 마찬가지이며, 이 경우에도 외부 액세스 시간의 단축화를 도모하는 것이 가능하다.
이상 기술한 바와 같이, 본 실시예에 따르면, 이하의 효과를 발휘한다.
(1) 외부 액세스(판독 동작)와 내부 액세스(리프레시 동작)와의 경합시에 있어서 리프레시 동작이 일단 우선된 후, 제2 리프레시 판정 회로(17)는 판독 동작과 리프레시 동작 중 어느 하나의 처리를 우선하는지를 리프레시 판정 타이밍 신호(ref-judge)에 기초하여 최종적으로 판단한다. 따라서, 액세스 경합시에는, 실질적으로 리프레시용 어드레스에 대응하는 워드선이 활성화될 때까지 판독 동작을 우선시킬 수 있다. 이에 따라, 외부 액세스시의 액세스 지연을 저감시킬 수 있다.
(2) 본 실시예에서는, 액세스 경합시에 리프레시 동작이 일단 우선된 후, 소정의 기간 내에 외부로부터의 판독 액세스를 접수하는 경우에 있어서는, 리프레시 동작이 우선됨에 따른 외부 액세스의 지연을 방지할 수 있다.
(3) 본 실시예에 있어서, 액세스 경합시에 판독 동작이 리프레시 동작 후에 행해지는 경우의 외부 액세스 시간 t3은 내부 액세스 요구[리프레시 요구 신호(ref-req)]와 외부 액세스 요구[판독 명령(rdb)]와의 양 입력의 타이밍 차분으로써 고속화된다. 즉, 리프레시 동작 후에 판독 동작이 행해지는 경우, 최대로는, 리프레시 동작이 일단 우선된 후, 그 리프레시 동작을 도중에 중단할 수 있는 시간까지의 타이밍 차분, 외부 액세스 시간을 단축하는 것이 가능하다.
(제2 실시예)
이하, 본 발명을 구체화한 제2 실시예를 도 6∼도 8에 따라 설명한다.
도 6은 제2 실시예의 제어 회로를 도시하는 블록 회로도이다. 또한, 이 제어 회로(21)는 제1 실시예(도 1 및 도 2)의 제1 및 제2 리프레시 판정 회로(16, 17)의 구성을 일부 변경[제1 및 제2 리프레시 판정 회로(22, 23)]한 것이다. 이 때문에, 그 밖의 제1 실시예와 동일한 구성 부분에 대해서는 동일 부호를 붙여 설명한다.
본 실시예에 있어서, 제2 리프레시 판정 회로(23)는 리프레시 취소 신호(ref-skip)를 출력한 후, 다시 출력되는 제2 엔트리 신호로서의 리프레시 재요구 신호(ref-req2)를 출력한다. 제1 리프레시 판정 회로(22)는 이 리프레시 재요구 신호(ref-req2)에 응답하여 리프레시 개시 신호(ref-start)와 리프레시 상태 신호(ref-state)를 판독 상태 신호(rd-state)가 리셋된 후(즉 판독 동작이 완료된 후)에 출력한다. 즉, 제2 리프레시 판정 회로(23)의 판정 결과에 기초하여 리프레시 동작이 일단 중지된 경우는, 그 리프레시 동작이 판독 동작의 완료 후에 행해진다.
도 7은 도 6의 제어 회로(21)의 구체적인 일 구성예를 도시하는 회로도이다.
제2 리프레시 판정 회로(23)는 리프레시 취소 신호(ref-skip)를 출력하면, 그 신호(ref-skip)의 하강에 응답하여 원샷 펄스의 리프레시 재요구 신호(ref-req2)를 생성한다. 이 리프레시 재요구 신호(ref-req2)를 받아 제1 리프레시 판정 회로(22)는 판독 상태 신호(rd-state)가 리셋(L 레벨)된 후, 리프레시 개시 신호(ref-start)를 출력한다.
도 8은 본 실시예에 있어서, 리프레시 재요구 신호(ref-req2)가 출력되는 경우의 동작 파형도이다.
이 때, 제1 리프레시 판정 회로(22)에 의해 리프레시 동작이 우선된 후, 제2 리프레시 판정 회로(23)로부터 리프레시 취소 신호(ref-skip)가 출력된다. 이에 따라, 전술한 도 4와 마찬가지로, 리프레시 상태 신호(ref-state)가 리셋되는 동시에, 워드선 활성 타이밍 신호(w1-timing; 도면 중, 일점 쇄선으로 도시함)의 발생이 중지된다. 즉, 리프레시 동작이 중지되고, 판독 동작이 우선된다.
제2 리프레시 판정 회로(23)는 그 리프레시 취소 신호(ref-skip)의 출력 후(하강 후)에 리프레시 재요구 신호(ref-req2)를 출력한다.
제1 리프레시 판정 회로(22)는 그 리프레시 재요구 신호(ref-req2)의 상승에 응답하여 판독 상태 신호(rd-state)가 리셋된 후(하강 후)에 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)를 출력한다. 이에 따라, 일단 중지된 리프레시 동작은 판독 동작의 완료 후에 행해진다.
이상 기술한 바와 같이, 본 실시예에 따르면, 이하의 효과를 발휘한다.
(1) 제2 리프레시 판정 회로(23)는 리프레시 취소 신호(ref-skip)를 출력하면, 리프레시 재요구 신호(ref-req2)를 출력한다. 따라서, 리프레시 동작을 도중에 중지하고, 판독 동작을 우선하여 행한 경우에도, 그 판독 동작의 완료 후에 그 중단된 리프레시 동작이 행해진다. 이에 따라, 셀 데이터가 파괴되는 것이 방지된다.
(제3 실시예)
이하, 본 발명을 구체화한 제3 실시예를 도 9∼도 12에 따라 설명한다.
도 9는 제3 실시예의 제어 회로를 도시하는 블록 회로도이다. 또한, 이 제어 회로(31)는 제1 실시예(도 1 및 도 2)의 타이밍 발생기(14) 및 제2 리프레시 판정 회로(17)의 구성을 일부 변경[타이밍 발생기(32) 및 제2 리프레시 판정 회로(33)]한 것이다. 이 때문에, 그 밖의 제1 실시예와 같은 구성 부분에 대해서는 동일 부호를 붙여 설명한다.
본 실시예에 있어서, 제2 리프레시 판정 회로(33)에는 타이밍 발생기(32)로부터의 워드선 활성 타이밍 신호(w1-timing)가 입력된다[타이밍 발생기(32)는 리프레시 판정 타이밍 신호(ref-judge)를 생성하지 않음].
즉, 제1 리프레시 판정 회로(16)에 의해 리프레시 동작이 일단 우선된 후, 제2 리프레시 판정 회로(33)는 워드선 활성 타이밍 신호(w1-timing)를 입력할 때까지 판독 명령 검출 신호(rd-cmd)를 입력하는 경우에는, 리프레시 동작을 중지하고, 판독 동작을 우선시킨다. 바꿔 말하면, 제2 리프레시 판정 회로(33)는 판독 명령 검출 신호(rd-cmd)의 입력시에 있어서, 워드선 활성 타이밍 신호(w1-timing)가 이미 입력되어 있는 경우에는, 리프레시 동작을 그대로 계속한다.
도 10은 도 9의 제어 회로(31)의 구체적인 일 구성예를 도시하는 회로도이다.
제2 리프레시 판정 회로(33)는 판독 명령 검출 신호(rd-cmd)가 입력되면, 워드선 활성 타이밍 신호(w1-timing)가 입력되어 있는지 여부를 판정한다. 그 때, 입력되어 있지 않은 경우에는, 그 판독 명령 검출 신호(rd-cmd)에 응답하여 리프레시 취소 신호(ref-skip)를 출력하고, 반대로, 입력되어 있는 경우에는, 리프레시 취소 신호(ref-skip)를 출력하지 않는다.
도 11은 액세스 경합시에 있어서, 판독 명령 검출 신호(rd-cmd)가 (리프레시 동작시에 출력되는) 워드선 활성 타이밍 신호(w1-timing)보다도 빠른 타이밍으로 제2 리프레시 판정 회로(33)에 입력되는 경우의 동작 파형도이다.
이 때, 제1 리프레시 판정 회로(16)는 내부 액세스인 리프레시 동작을 우선하고, 리프레시 요구 신호(ref-req)의 상승에 응답하여 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)를 출력한다.
계속해서, 제2 리프레시 판정 회로(33)에 판독 명령 검출 신호(rd-cmd)가 입력된다. 이때, 타이밍 발생기(32)로부터, 워드선 활성 타이밍 신호(w1-timing; 도면 중, 일점 쇄선으로 도시함)는 출력되고 있지 않다. 즉, 제2 리프레시 판정 회로(33)는 리프레시용 어드레스에 대응하는 워드선이 아직 활성화되어 있지 않은 상태로 판독 명령 검출 신호(rd-cmd)를 입력한다. 따라서, 제2 리프레시 판정 회로(33)는 그 판독 명령 검출 신호(rd-cmd)의 상승에 응답하여 리프레시 취소 신호(ref-skip)를 출력한다.
이에 따라, 전술한 도 4와 마찬가지로, 리프레시 상태 신호(ref-state)가 리셋되는 동시에, 워드선 활성 타이밍 신호(w1-timing)의 발생이 중지된다. 즉, 리프레시 동작은 중지되고, 판독 동작이 우선된다.
이와 같이, 리프레시 동작이 일단 우선된 후, 판독 명령 검출 신호(rd-cmd)가 워드선 활성 타이밍 신호(w1-timing)보다도 빠른 타이밍으로 제2 리프레시 판정 회로(33)에 입력되는 경우는, 리프레시 동작이 중지되어 판독 동작이 우선된다.
도 12는 액세스 경합시에 있어서, 판독 명령 검출 신호(rd-cmd)가 (리프레시 동작시에 출력되는) 워드선 활성 타이밍 신호(w1-timing)보다도 느린 타이밍으로 제2 리프레시 판정 회로(33)에 입력되는 경우의 동작 파형도이다.
이 때, 제1 리프레시 판정 회로(16)는 내부 액세스인 리프레시 동작을 우선하고, 리프레시 요구 신호(ref-req)의 상승에 응답하여 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)를 출력한다. 그 리프레시 개시 신호(ref-start)의 상승에 응답하여 타이밍 발생기(32)는 워드선 활성 타이밍 신호(w1-timing)를 출력한다.
계속해서, 제2 리프레시 판정 회로(33)에 판독 명령 검출 신호(rd-cmd)가 입력된다. 즉, 제2 리프레시 판정 회로(33)는 리프레시용 어드레스에 대응하는 워드선이 활성화되어 있는 상태로 판독 명령 검출 신호(rd-cmd)를 입력한다. 따라서, 제2 리프레시 판정 회로(33)는 리프레시 취소 신호(ref-skip)를 출력하지 않는다. 이에 따라, 전술한 도 5와 마찬가지로, 리프레시 동작은 중지되지 않고, 그대로 계속된다.
이와 같이, 리프레시 동작이 일단 우선된 후, 판독 명령 검출 신호(rd-cmd)가 워드선 활성 타이밍 신호(w1-timing)보다도 느린 타이밍으로 제2 리프레시 판정 회로(33)에 입력되는 경우는, 판독 동작은 리프레시 동작의 완료 후에 실행된다.
이상 기술한 바와 같이, 본 실시예에 따르면, 이하의 효과를 발휘한다.
(1) 제2 리프레시 판정 회로(33)는 리프레시 동작 실행시에 타이밍 발생기(32)로부터 출력되는 워드선 활성 타이밍 신호(w1-timing)에 기초하여 판독 동작과 리프레시 동작 중 어느 하나의 처리를 우선하는지를 판단한다. 즉, 리프레시용 어드레스에 대응하는 워드선이 활성화될 때까지 판독 동작이 우선된다. 이 구성에서는, 리프레시 판정 타이밍 신호(ref-judge)를 필요 없게 하기 때문에, 제1 실시예보다도 회로 구성을 간이화하는 것이 가능하다.
(제4 실시예)
이하, 본 발명을 구체화한 제4 실시예를 도 13∼도 16에 따라 설명한다.
도 13은 제4 실시예의 제어 회로를 도시하는 블록 회로도이다.
본 실시예는 액세스 경합시에 있어서, 외부 액세스 시간이 최대가 되는 상태를 의사적으로 재현하여 시험을 행하기 위한 테스트 모드에 대응한 구성을 설명하는 것이다. 또한, 이 제어 회로(41)는 제1 실시예(도 1 및 도 2)의 구성에 시험용 논리를 추가한 구성이기 때문에, 제1 실시예와 동일한 구성 부분에 대해서는 동일 부호를 붙여 설명한다.
이 제어 회로(41)는 모드 전환 회로(42), 명령 검출기(12), 아비터(13), 타이밍 발생기(43)를 포함한다. 명령 검출기(12) 및 아비터(13)는 제1 실시예와 마찬가지로 구성되어 있고, 아비터(13)는 상기 동일하게 내부 명령 발생 회로(15), 제1 및 제2 리프레시 판정 회로(16, 17)를 구비한다.
모드 전환 회로(42)는 테스트 신호(test)에 기초하여 테스트 모드와 통상 모드(비테스트 모드)를 전환한다. 즉, 모드 전환 회로(42)는 테스트 신호(test)에 의해 스위치(SW1, SW2)를 상보로 온·오프하고, 통상 모드시는 내부 생성되는 리프레시 요구 신호(ref-req)를 출력(도면 중, ref-req1)하고, 테스트 모드시는 전용 시험 단자로서의 테스트 패드(44; 외부 단자)로부터 입력되는 펄스 신호를 출력(ref-req1)한다.
마찬가지로, 타이밍 발생기(43)는 상기 테스트 신호(test)에 의해 제어된다. 상세하게는, 타이밍 발생기(43)는 테스트 모드시에 리프레시 개시 신호(ref-start)를 입력하면, 명령 검출기(12)로부터 출력되는 판독 명령 검출 신호(rd-cmd)에 응답하여 워드선 활성 타이밍 신호(w1-timing)를 출력한다. 또한, 이 타이밍 발생기(43)의 그 밖의 동작은 제1 실시예와 동일하기 때문에, 여기서는 상세한 설명을 생략한다.
도 14는 도 13의 제어 회로(41)의 구체적인 일 구성예를 도시하는 회로도이다.
예컨대, 모드 전환 회로(42)는 H 레벨의 테스트 신호(test)에 응답하여 테스트 모드로 전환하고, 반대로, L 레벨의 테스트 신호(test)에 응답하여 통상 모드로 전환한다. 타이밍 발생기(43)는 H 레벨의 테스트 신호(test)가 입력될 때에 테스트 모드로서 동작하고, 리프레시 요구 신호(ref-req1)를 입력한 후, 판독 명령 검출 신호(rd-cmd)를 입력하면, 워드선 활성 타이밍 신호(w1-timing)를 생성한다.
도 15는 테스트 모드시에 있어서의 동작 파형도이다.
이 때, 테스트 패드(44)에 소정의 펄스 신호가 공급되고, 내부 생성되는 리프레시 요구 신호(ref-req)의 대체 신호로서 모드 전환 회로(42)의 출력 신호(ref-req1)가 제1 리프레시 판정 회로(16)에 입력된다.
제1 리프레시 판정 회로(16)는 그 출력 신호(ref-req1)의 상승에 응답하여 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)를 출력한다.
타이밍 발생기(43)는 그 리프레시 개시 신호(ref-start)의 상승에 응답하여 리프레시 판정 타이밍 신호(ref-judge)를 출력한다.
다음에, 판독 명령(rdb)이 외부로부터 입력되고, 명령 검출기(12)로부터 판독 명령 검출 신호(rd-cmd)가 출력되면, 그 판독 명령 검출 신호(rd-cmd)의 상승에 응답하여 타이밍 발생기(43)는 워드선 활성 타이밍 신호(w1-timing)를 출력한다. 이에 따라, 소정의 리프레시용 어드레스에 대응한 워드선이 활성화되고, 리프레시 동작이 행해진다.
그 후에는, 전술한 도 5와 마찬가지로, 리프레시 동작의 완료 후에 리프레시 상태 신호(ref-state)가 리셋되고, 그 하강에 응답하여 내부 명령 발생 회로(15)는 판독 개시 신호(rd-start)를 출력한다. 타이밍 발생기(43)는 그 판독 개시 신호(rd-start)의 상승에 응답하여 판독 상태 신호(rd-state) 및 워드선 활성 타이밍 신호(w1-timing)를 출력한다. 이에 따라, 소정의 어드레스에 대응한 워드선이 활성화되어 셀 데이터가 판독된다.
이와 같이, 판독 명령 검출 신호(rd-cmd)의 입력을 트리거로서 리프레시 동작을 개시하고, 그 동작 완료 후에 판독 동작을 행하도록 한 경우, 외부 액세스 시간 t6은 가장 커진다.
일반적으로, 리프레시 요구 신호(ref-req)가 입력되고 나서, 이것에 따라 워드선 활성 타이밍 신호(w1-timing)가 출력되기까지의 시간에는 프로세스 등의 영향에 따라 차이가 생긴다. 이 때문에, 타이밍 발생기(43)가 리프레시 개시 신호(ref-start)에 응답하여 워드선 활성 타이밍 신호(w1-timing)를 출력하기까지의 시간이 변동하는 경우가 있다.
제1 실시예에서 기술한 바와 같이, 리프레시 판정 타이밍 신호(ref-judge)의 하강 직후[구체적으로는 워드선 활성 타이밍 신호(w1-timing)의 상승 직후]에 판독 명령 검출 신호(rd-cmd)가 입력되는 경우에 판독 동작은 리프레시 동작 완료 후에 행해지며, 이 경우, 외부 액세스 시간은 최대가 된다.
그러나, 상기 프로세스 등의 영향에 따라 워드선 활성 타이밍 신호(w1-timing)의 출력 타이밍이 변동하면, 그것에 의해 외부 액세스 시간도 변동하기 때문에, 외부 액세스 시간이 최대가 되는 상태를 정밀도 좋게 재현할 수 없다. 따라서, 테스트 모드시에는 판독 명령 검출 신호(rd-cmd)의 입력(상승)을 트리거로서 워드선 활성 타이밍 신호(w1-timing)를 발생(활성)시키도록 함으로써, 외부 액세스 시간의 최대치를 정확히 측정하는 것이 가능해진다.
또한, 본 실시예에서는, 모드 전환 회로(42)와 접속되는 전용 시험 단자로서의 테스트 패드(44; 외부 단자)를 이용하여 시험을 행하지만, 도 16에 도시한 바와 같이, 모드 전환 회로(45)에 그 밖의 외부 단자로서의 패드(46)를 접속하고, 이 패드(46)를 이용하여 본 실시예의 시험을 행하도록 하여도 좋다. 이러한 구성에서는, 어셈블리 후에도 시험을 행하는 것이 가능하다.
(제5 실시예)
이하, 본 발명을 구체화한 제5 실시예를 도 17, 도 18에 따라 설명한다.
도 17은 본 실시예를 설명하기 위한 블록 회로도이다. 또한, 본 실시예는 리프레시 동작시의 어드레스(리프레시용 어드레스)를 설정하기 위한 구성에 대해서 설명하는 것으로, 제1 실시예와 동일한 구성 부분에 대해서는 동일 부호를 붙여 설명한다.
어드레스 발생 수단으로서의 카운트 클록 발생 회로(51)는 제1 리프레시 판정 회로(16) 및 타이밍 발생기(14)와 접속되어 있다. 이 카운트 클록 발생 회로(51)에는 어드레스 카운터(52)가 접속되어 있다.
리프레시 동작시, 카운트 클록 발생 회로(51)는 리프레시 상태 신호(ref-state)를 입력하는 상태로 워드선 활성 타이밍 신호(w1-timing)의 입력을 검출하면, 어드레스 발생 신호로서의 카운트 업 신호(count-up)를 생성한다. 어드레스 카운터(52)는 이 카운트 업 신호(count-up)에 응답하여 카운트 업을 행하고, 다음 리프레시 사이클로써 사용하는 어드레스(리프레시용 어드레스)를 생성한다. 또한, 도 18은 카운트 클록 발생 회로(51)의 일 구성예를 도시한다.
이러한 카운트 클록 발생 회로(51)는 워드선이 활성화되어 리프레시 동작이 실제로 행해진 경우에만 카운트 업 신호(count-up)를 생성하기 때문에, 리프레시 동작이 중지된 경우에 다음 어드레스가 생성되는 것이 방지된다. 즉, 일단 중지된 리프레시 동작을 다음 리프레시 사이클로써 확실하게 실행할 수 있다.
또한, 상기 각 실시예는 이하의 형태로 실시하여도 좋다.
·제1 실시예의 제2 리프레시 판정 회로(17)는 리프레시 판정 타이밍 신호(ref-judge)에 기초하여 판정 동작하는 구성으로 하였지만, 리프레시 동작을 도중에 정지할 수 있는 기간(제1 실시예 중에서 말하는 소정의 기간)을 설정하는 시간 설정 수단을 내부에 구비하도록 하여도 좋다. 즉, 이와 같이 구성된 제2 리프레시 판정 회로는 리프레시 판정 타이밍 신호(ref-judge)의 발생 시간에 해당하는 기간에 판독 명령 검출 신호(rd-cmd)를 접수하는 경우에 리프레시 동작을 정지한다. 또한, 제2 실시예의 제2 리프레시 판정 회로(23), 제3 실시예의 제2 리프레시 판정 회로(33)에 있어서도 동일한 형태로 실시하여도 좋다.
·제2 실시예에서는, 리프레시 재요구 신호(ref-req2)를 생성하는 제2 리프레시 판정 회로(23)를 제1 실시예에 적용하였지만, 이러한 제2 리프레시 판정 회로(23)를 제3 및 제4 실시예에 적용하는 것도 당연히 가능하다.
·제3 실시예에서는, 워드선 활성 타이밍 신호(w1-timing)에 기초하여 판정 동작하는 제2 리프레시 판정 회로(33)를 제1 실시예에 적용하였지만, 이러한 제2 리프레시 판정 회로(33)를 제2 및 제4 실시예에 적용하는 것도 당연히 가능하다.
·제5 실시예에서는, 워드선 활성 타이밍 신호(w1-timing)에 기초하여 카운트 업 신호(count-up)를 생성하는 카운트 클록 발생 회로(51)를 제1 실시예에 적용하였지만, 이러한 카운트 클록 발생 회로(51)를 제2, 제3 및 제4 실시예에 적용하는 것도 당연히 가능하다.
·제5 실시예에서는, 카운트 클록 발생 회로(51)는 워드선 활성 타이밍 신호(w1-timing)에 기초하여 카운트 업 신호(count-up)를 생성하는 구성으로 하였지만, 리프레시 개시 신호(ref-start) 혹은 리프레시 상태 신호(ref-state)에 기초하여 카운트 업 신호(count-up)를 생성하는 구성으로 하여도 좋다. 이 경우, 리프레시 취소 신호(ref-skip)가 출력되었을 때에는, 다음 리프레시 사이클에서는 카운트 업 신호(count-up)가 생성되지 않도록 한다. 이러한 구성을 갖는 카운트 클록 발생 회로를 구비하도록 하여도 좋다.
·각 실시예에서는, 외부 액세스가 판독 동작[판독 명령(rdb)]인 경우 에 대해서 설명하였지만, 기록 동작(즉 기록 명령)인 경우에 대해서도 각각 동일한 효과를 발휘한다.
·각 실시예를 구체화한 논리 구성(도 2, 도 7, 도 10, 도 14, 도 18)은 일례로서, 이들에 한정되지 않는다.
상기 각 실시예의 특징을 정리하면 이하와 같이 된다.
(부기 1) 제1 액세스 모드와 제2 액세스 모드를 처리하는 반도체 기억 장치로서,
상기 제1 액세스 모드를 요구하는 제1 엔트리 신호와 상기 제2 액세스 모드를 요구하는 제2 엔트리 신호를 접수하여, 상기 제1 및 제2 액세스 모드의 처리 우선도를 상기 제1 및 제2 엔트리 신호의 입력 순서에 기초하여 결정하고, 상기 제1 엔트리 신호에 대응한 제1 모드 트리거 신호와 상기 제2 엔트리 신호에 대응한 제2 모드 트리거 신호를 상기 처리 우선도에 따라 순차 출력하는 아비터와,
상기 제1 모드 트리거 신호와 상기 제2 모드 트리거 신호에 따른 각종 내부 동작 신호를 생성하는 신호 생성 회로를 구비하며,
상기 아비터는 상기 제2 액세스 모드의 처리를 우선한 후, 소정의 기간에 입력되는 상기 제1 엔트리 신호에 응답하여 상기 제1 액세스 모드의 처리를 우선하는 것을 특징으로 하는 반도체 기억 장치.
(부기 2) 상기 아비터는 상기 소정의 기간에 있어서 상기 제1 엔트리 신호가 입력되었는지 여부를 상기 신호 생성 회로로부터의 내부 동작 신호에 기초하여 판정하는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 3) 상기 내부 동작 신호는 상기 제2 액세스 모드에 대응하는 소정의 워드선이 활성화되었는지 여부를 나타내는 판정 신호인 것을 특징으로 하는 부기 2에 기재한 반도체 기억 장치.
(부기 4) 상기 내부 동작 신호는 상기 제2 액세스 모드에 대응하는 소정의 워드선을 활성화시키는 워드선 활성화 신호인 것을 특징으로 하는 부기 2에 기재한 반도체 기억 장치.
(부기 5) 상기 제2 액세스 모드로써 사용하는 어드레스 정보를 발생시키기 위한 어드레스 발생 수단을 구비하고,
상기 어드레스 발생 수단은 상기 워드선 활성화 신호의 입력에 기초하여 어드레스 발생 신호를 생성하는 것을 특징으로 하는 부기 4에 기재한 반도체 기억 장치.
(부기 6) 상기 어드레스 발생 수단에는 상기 제2 액세스 모드를 나타내는 상태 신호가 입력되는 것을 특징으로 하는 부기 5에 기재한 반도체 기억 장치.
(부기 7) 상기 제2 액세스 모드로써 사용하는 어드레스 정보를 발생시키기 위한 어드레스 발생 수단을 구비하고,
상기 어드레스 발생 수단은 상기 아비터가 상기 제2 액세스 모드의 처리를 우선한 후, 소정의 기간에 입력되는 상기 제1 엔트리 신호에 응답하여 상기 제1 액세스 모드의 처리를 우선했을 때, 어드레스 발생 신호를 생성하지 않는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 8) 상기 아비터는 상기 소정의 기간에 있어서 상기 제1 엔트리 신호가 입력되었는지 여부를 판정하기 위한 시간 설정 수단을 갖는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 9) 상기 아비터는,
상기 제1 엔트리 신호와 상기 제2 엔트리 신호를 접수하여, 상기 제1 및 제2 액세스 모드의 처리 우선도를 상기 제1 및 제2 엔트리 신호의 입력 순서에 기초하여 결정하는 제1 아비터와,
상기 제1 엔트리 신호가 상기 소정의 기간에 있어서 입력되었는지 여부를 판정하는 제2 아비터와,
상기 처리 우선도에 따라 상기 제1 모드 트리거 신호를 생성하는 모드 트리거 발생 회로를 포함하고,
상기 모드 트리거 발생 회로는 상기 제1 엔트리 신호가 상기 소정의 기간에 있어서 상기 제2 아비터에 입력될 때, 상기 제1 모드 트리거 신호를 생성하는 것을 특징으로 하는 부기 1 내지 8 중 어느 하나에 기재한 반도체 기억 장치.
(부기 10) 상기 제2 아비터는 상기 소정의 기간에 입력되는 상기 제1 엔트리 신호에 응답하여 상기 제2 액세스 모드의 처리를 정지시키기 위한 취소 신호를 출력하는 것을 특징으로 하는 부기 9에 기재한 반도체 기억 장치.
(부기 11) 상기 제2 아비터는 상기 정지시킨 제2 액세스 모드의 처리를 상기 제1 액세스 모드의 처리 후에 실행하기 위해 다시 제2 엔트리 신호를 출력하는 것을 특징으로 하는 부기 10에 기재한 반도체 기억 장치.
(부기 12) 상기 아비터에 입력되는 상기 제2 엔트리 신호는 전용 시험 단자로부터 입력되는 펄스 신호에 의해 공급되는 것을 특징으로 하는 부기 1 내지 11 중 어느 하나에 기재한 반도체 기억 장치.
(부기 13) 상기 아비터에 입력되는 상기 제2 엔트리 신호는 외부 단자로부터 입력되는 펄스 신호에 의해 공급되는 것을 특징으로 하는 부기 1 내지 11 중 어느 하나에 기재한 반도체 기억 장치.
(부기 14) 상기 신호 생성 회로에는 상기 워드선 활성화 신호의 활성을 억지하는 테스트 신호가 입력되는 것을 특징으로 하는 부기 12 또는 13에 기재한 반도체 기억 장치.
(부기 15) 상기 신호 생성 회로에는 상기 워드선 활성화 신호를 활성시키는 상기 제1 엔트리 신호가 입력되는 것을 특징으로 하는 부기 12 내지 14 중 어느 하나에 기재한 반도체 기억 장치.
(부기 16) 제1 액세스 모드와 제2 액세스 모드를 처리하는 반도체 기억 장치의 제어 방법으로서,
상기 제1 액세스 모드와 상기 제2 액세스 모드의 처리 우선도를 결정하는 제1 단계와,
상기 처리 우선도에 기초하여 상기 제2 액세스 모드의 처리를 개시시키는 제2 단계와,
상기 제2 액세스 모드의 처리가 개시된 후, 소정의 기간 내에 있어서 상기 제1 액세스 모드를 검출하는 제3 단계와,
상기 제3 단계에서 상기 제1 액세스 모드를 검출하는 경우에 그 제1 액세스 모드의 처리를 개시시키는 제4 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
(부기 17) 상기 제4 단계는,
상기 제1 액세스 모드를 검출하는 경우에 상기 제2 액세스 모드의 처리를 도중에 중지시키도록 한 제1 서브 단계를 포함하는 것을 특징으로 하는 부기 16에 기재한 반도체 기억 장치의 제어 방법.
(부기 18) 상기 제4 단계는,
상기 제1 서브 단계의 종료 후에 상기 중지시킨 제2 액세스 모드의 처리의 실행을 재요구하는 제2 서브 단계를 포함하는 것을 특징으로 하는 부기 17에 기재한 반도체 기억 장치의 제어 방법.
(부기 19) 상기 제4 단계의 종료 후에, 상기 제2 서브 단계에서의 재요구에 응답하여 상기 제2 액세스 모드의 처리를 개시시키는 제5 단계를 더 포함하는 것을 특징으로 하는 부기 18에 기재한 반도체 기억 장치의 제어 방법.
(부기 20) 상기 제1 액세스 모드는 상기 반도체 기억 장치의 외부로부터 데이터의 판독/기록을 행하는 모드이고, 상기 제2 액세스 모드는 상기 반도체 기억 장치의 내부에서 데이터를 보증하기 위한 모드이며,
상기 제1 액세스 모드와 상기 제2 액세스 모드는 서로 비동기로 발생하는 모드인 것을 특징으로 하는 부기 16 내지 19 중 어느 하나에 기재한 반도체 기억 장치의 제어 방법.
(부기 21) 상기 소정의 기간은 상기 제2 액세스 모드의 처리가 개시된 후, 그 제2 액세스 모드에 대응하는 소정의 워드선이 활성화되기까지의 시간인 것을 특징으로 하는 부기 16 내지 20 중 어느 하나에 기재한 반도체 기억 장치의 제어 방법.
(부기 22) 상기 제2 액세스 모드의 처리를 위한 어드레스 정보의 설정 동작을 상기 워드선이 활성화된 후에 행하도록 한 것을 특징으로 하는 부기 21에 기재한 반도체 기억 장치의 제어 방법.
(부기 23) 상기 제2 액세스 모드의 처리를 위한 어드레스 정보의 설정 동작을 상기 제2 액세스 모드의 처리를 도중에 중지시킨 경우는 행하지 않도록 한 것을 특징으로 하는 부기 17에 기재한 반도체 기억 장치의 제어 방법.
(부기 24) 제1 액세스 모드와 제2 액세스 모드를 처리하는 반도체 기억 장치의 시험 방법으로서,
외부 단자로부터 상기 제2 액세스 모드를 행하기 위한 엔트리 신호를 입력한 후, 상기 제1 액세스 모드를 행하기 위한 엔트리 신호를 입력하여 상기 제2 액세스 모드에 대응하는 소정의 워드선을 활성화시키도록 한 것을 특징으로 하는 반도체 기억 장치의 시험 방법.
(부기 25) 상기 제2 액세스 모드를 행하기 위한 엔트리 신호의 입력은 통상 모드에서 테스트 모드로 전환하여 행하는 것을 특징으로 하는 부기 24에 기재한 반도체 기억 장치의 시험 방법.
이상 상세히 설명한 바와 같이, 본 발명에 따르면, 외부 액세스와 내부 액세스가 경합할 때의 외부 액세스 시간을 단축할 수 있는 반도체 기억 장치, 반도체 기억 장치의 제어 방법 및 반도체 기억 장치의 시험 방법을 제공할 수 있다.
도 1은 제1 실시예의 제어 회로를 도시하는 블록 회로도.
도 2는 도 1의 일 구성예를 도시하는 회로도.
도 3은 제1 실시예의 동작 파형도.
도 4는 제1 실시예의 동작 파형도.
도 5는 제1 실시예의 동작 파형도.
도 6은 제2 실시예의 제어 회로를 도시하는 블록 회로도.
도 7은 도 6의 일 구성예를 도시하는 회로도.
도 8은 제2 실시예의 동작 파형도.
도 9는 제3 실시예의 제어 회로를 도시하는 블록 회로도.
도 10은 도 9의 일 구성예를 도시하는 회로도.
도 11은 제3 실시예의 동작 파형도.
도 12는 제3 실시예의 동작 파형도.
도 13은 제4 실시예를 도시하는 블록 회로도.
도 14는 도 13의 일 구성예를 도시하는 회로도.
도 15는 제4 실시예의 동작 파형도.
도 16은 별도의 모드 전환 회로를 도시하는 블록 회로도.
도 17은 제5 실시예를 설명하기 위한 블록 회로도.
도 18은 카운트 클록 발생 회로의 일 구성예를 도시하는 회로도.
도 19는 종래의 제어 회로를 도시하는 블록 회로도.
도 20은 종래의 동작 파형도.
도 21은 종래의 동작 파형도.
〈도면의 주요부분에 대한 부호의 설명〉
rd-cmd : 제1 엔트리 신호로서의 판독 명령 검출 신호
ref-req : 제2 엔트리 신호로서의 리프레시 요구 신호
rd-start : 제1 모드 트리거 신호로서의 판독 개시 신호
ref-start : 제2 모드 트리거 신호로서의 리프레시 개시 신호
ref-judge : 판정 신호로서의 리프레시 판정 타이밍 신호
w1-timing : 워드선 활성화 신호로서의 워드선 활성 타이밍 신호
ref-skip : 취소 신호로서의 리프레시 취소 신호
ref-req2 : 제2 엔트리 신호로서의 리프레시 재요구 신호
count-up : 어드레스 발생 신호로서의 카운트 업 신호
14, 32, 43 : 신호 생성 회로로서의 타이밍 발생기
15 : 모드 트리거 발생 회로로서의 내부 명령 발생 회로
16, 22 : 제1 아비터로서의 제1 리프레시 판정 회로
17, 23, 33 : 제2 아비터로서의 제2 리프레시 판정 회로
51 : 어드레스 발생 수단으로서의 카운트 클록 발생 회로

Claims (11)

  1. 외부 액세스와 내부 액세스를 처리하는 반도체 기억 장치로서,
    상기 외부 액세스를 요구하기 위한 외부 엔트리 신호와 상기 내부 액세스를 요구하기 위한 내부 엔트리 신호를 접수하고, 상기 외부 액세스 및 내부 액세스 처리의 우선도를 상기 외부 엔트리 신호 및 내부 엔트리 신호의 입력 순서에 기초하여 결정하며, 상기 외부 엔트리 신호에 대응한 외부 모드 트리거 신호와 상기 내부 엔트리 신호에 대응한 내부 모드 트리거 신호를 상기 처리의 우선도에 따라서 순차 출력하는 아비터와,
    상기 외부 모드 트리거 신호와 상기 내부 모드 트리거 신호에 따른 내부 동작 신호를 생성하는 신호 생성 회로
    를 포함하고,
    상기 아비터는, 상기 내부 액세스의 처리를 우선한 후, 소정 기간에 입력되는 상기 외부 엔트리 신호에 응답하여, 상기 내부 액세스의 처리를 정지하여 상기 외부 액세스의 처리를 우선하고, 상기 소정 기간에 있어서 상기 외부 엔트리 신호가 입력되었는지 여부를 상기 신호 생성 회로로부터의 내부 동작 신호에 기초하여 판정하며,
    상기 내부 동작 신호는, 상기 내부 액세스에 대응하는 소정의 워드선이 활성화되었는지 여부를 나타내는 판정 신호인 것을 특징으로 하는 반도체 기억 장치.
  2. 외부 액세스와 내부 액세스를 처리하는 반도체 기억 장치로서,
    상기 외부 액세스를 요구하기 위한 외부 엔트리 신호와 상기 내부 액세스를 요구하기 위한 내부 엔트리 신호를 접수하고, 상기 외부 액세스 및 상기 내부 액세스 처리의 우선도를 상기 외부 엔트리 신호 및 상기 내부 엔트리 신호의 입력 순서에 기초하여 결정하며, 상기 외부 엔트리 신호에 대응한 외부 모드 트리거 신호와 상기 내부 엔트리 신호에 대응한 내부 모드 트리거 신호를 상기 처리의 우선도에 따라서 순차 출력하는 아비터와,
    상기 외부 모드 트리거 신호와 상기 내부 모드 트리거 신호에 따른 내부 동작 신호를 생성하는 신호 생성 회로
    를 포함하고,
    상기 아비터는, 상기 내부 액세스의 처리를 우선한 후, 소정 기간에 입력되는 상기 외부 엔트리 신호에 응답하여, 상기 내부 액세스의 처리를 정지하여 상기 외부 액세스 처리를 우선하며, 상기 소정 기간에 있어서 상기 외부 엔트리 신호가 입력되었는지 여부를 상기 신호 생성 회로로부터의 내부 동작 신호에 기초하여 판정하고,
    상기 내부 동작 신호는, 상기 내부 액세스에 대응하는 소정의 워드선을 활성화시키는 워드선 활성화 신호인 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 내부 액세스의 처리시 사용하는 어드레스 정보를 발생시키기 위한 어드레스 발생 수단을 포함하고,
    상기 어드레스 발생 수단은, 상기 워드선 활성화 신호의 입력에 기초하여 어드레스 발생 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 외부 액세스를 디코드하여 상기 외부 엔트리 신호를 출력하는 커맨드 검출기와,
    상기 내부 액세스에 기초하는 상기 내부 엔트리 신호를 출력하는 타이머 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 외부 액세스는 리드 동작 또는 라이트 동작이고,
    상기 내부 액세스는 리프레시 동작인 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 아비터는,
    상기 외부 엔트리 신호와 상기 내부 엔트리 신호를 접수하고, 상기 외부 액세스 및 상기 내부 액세스 처리의 우선도를 상기 외부 엔트리 신호 및 상기 내부 엔트리 신호의 입력 순서에 기초하여 결정하는 제1 아비터와,
    상기 외부 엔트리 신호가 상기 소정 기간에 있어서 입력되었는지 여부를 판정하는 제2 아비터와,
    상기 처리의 우선도에 따라서 상기 외부 모드 트리거 신호를 생성하는 모드 트리거 발생 회로를 포함하며,
    상기 모드 트리거 발생 회로는, 상기 외부 엔트리 신호가 상기 소정 기간에 있어서, 상기 제2 아비터에 입력될 때, 상기 외부 모드 트리거 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 제2 아비터는, 상기 소정 기간에 입력되는 상기 외부 엔트리 신호에 응답하여 상기 내부 액세스의 처리를 정지시키기 위한 취소 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서, 상기 제2 아비터는, 상기 정지시킨 내부 액세스의 처리를 상기 외부 액세스의 처리 후에 실행하기 위해 다시 내부 엔트리 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  9. 외부 액세스와 내부 액세스를 처리하는 반도체 기억 장치의 제어 방법으로서,
    상기 외부 액세스와 상기 내부 액세스 처리의 우선도를 결정하는 제1 단계와,
    상기 처리의 우선도에 기초하여 상기 내부 액세스의 처리를 시작시키는 제2 단계와,
    상기 내부 액세스의 처리가 시작된 후, 소정 기간 내에 있어서 상기 외부 액세스를 검출하는 제3 단계와,
    상기 제3 단계로써 상기 외부 액세스를 검출하는 경우에 상기 내부 액세스의 처리를 정지하고 상기 외부 액세스의 처리를 시작시키는 제4 단계
    를 포함하고,
    상기 제3 단계에서는, 상기 소정 기간에 있어서 상기 외부 액세스가 검출되었는지 여부를, 상기 내부 액세스에 대응하는 소정의 워드선이 활성화되었는지 여부를 나타내는 판정 신호에 기초하여 판정하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  10. 외부 액세스와 내부 액세스를 처리하는 반도체 기억 장치의 제어 방법으로서,
    상기 외부 액세스와 상기 내부 액세스 처리의 우선도를 결정하는 제1 단계와,
    상기 처리의 우선도에 기초하여 상기 내부 액세스의 처리를 시작시키는 제2 단계와,
    상기 내부 액세스의 처리가 시작된 후, 소정 기간 내에 있어서 상기 외부 액세스를 검출하는 제3 단계와,
    상기 제3 단계로써 상기 외부 액세스를 검출하는 경우에 상기 내부 액세스의 처리를 정지하고 상기 외부 액세스의 처리를 시작시키는 제4 단계
    를 포함하고,
    상기 제3 단계에서는, 상기 소정 기간에 있어서 상기 외부 액세스가 검출되었는지 여부를, 상기 내부 액세스에 대응하는 소정의 워드선을 활성화시키는 워드선 활성화 신호에 기초하여 판정하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  11. 제1항 내지 제3항 중 어느 한 항에 기재한 반도체 기억 장치를 제조하기 위한 시험 방법으로서,
    외부 단자로부터 상기 내부 액세스를 행하기 위한 상기 내부 엔트리 신호를 입력한 후, 상기 외부 액세스를 행하기 위한 상기 외부 엔트리 신호의 입력을 트리거로 하여 상기 내부 액세스에 대응하는 소정의 워드선을 활성화시키도록 한 것을 특징으로 하는 반도체 기억 장치 제조를 위한 시험 방법.
KR1020030054009A 2002-08-08 2003-08-05 반도체 기억 장치, 반도체 기억 장치의 제어 방법 및반도체 기억 장치의 시험 방법 KR100919270B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00231644 2002-08-08
JP2002231644A JP4188640B2 (ja) 2002-08-08 2002-08-08 半導体記憶装置、半導体記憶装置の制御方法及び半導体記憶装置の試験方法

Publications (2)

Publication Number Publication Date
KR20040014274A KR20040014274A (ko) 2004-02-14
KR100919270B1 true KR100919270B1 (ko) 2009-09-30

Family

ID=30437773

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030054009A KR100919270B1 (ko) 2002-08-08 2003-08-05 반도체 기억 장치, 반도체 기억 장치의 제어 방법 및반도체 기억 장치의 시험 방법

Country Status (6)

Country Link
US (1) US7287142B2 (ko)
EP (1) EP1388865B1 (ko)
JP (1) JP4188640B2 (ko)
KR (1) KR100919270B1 (ko)
CN (4) CN100346422C (ko)
TW (1) TWI223279B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356485B1 (en) * 1999-02-13 2002-03-12 Integrated Device Technology, Inc. Merging write cycles by comparing at least a portion of the respective write cycle addresses
JP3998539B2 (ja) * 2002-08-28 2007-10-31 富士通株式会社 半導体記憶装置
US20050068829A1 (en) * 2003-09-25 2005-03-31 Infineon Technologies North America Corp. Refresh rate adjustment
US7257811B2 (en) 2004-05-11 2007-08-14 International Business Machines Corporation System, method and program to migrate a virtual machine
JP2006155841A (ja) * 2004-12-01 2006-06-15 Nec Electronics Corp 半導体記憶装置及びリフレッシュ制御方法
CN105656472B (zh) * 2015-12-30 2018-10-16 中国电力科学研究院 一种优先权判断电路
KR102350957B1 (ko) * 2017-10-26 2022-01-14 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 리프레시 제어 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5826394A (ja) * 1981-08-06 1983-02-16 Fujitsu Ltd 競合回路
JP2001167574A (ja) * 1999-12-08 2001-06-22 Mitsubishi Electric Corp 半導体記憶装置
US20010017811A1 (en) * 2000-02-29 2001-08-30 Fujitsu Limited Semiconductor memory device
US20020057607A1 (en) * 2000-11-08 2002-05-16 Seiko Epson Corporation Activation of word lines in semiconductor memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2265035B (en) * 1992-03-12 1995-11-22 Apple Computer Method and apparatus for improved dram refresh operations
US5343047A (en) * 1992-06-27 1994-08-30 Tokyo Electron Limited Ion implantation system
JPH09251783A (ja) * 1996-03-14 1997-09-22 Hitachi Ltd リフレッシュ制御方法、半導体記憶装置、データ処理装置
US5641969A (en) * 1996-03-28 1997-06-24 Applied Materials, Inc. Ion implantation apparatus
JP3204190B2 (ja) * 1997-12-26 2001-09-04 日本電気株式会社 半導体記憶装置
JP3313641B2 (ja) * 1998-02-27 2002-08-12 エヌイーシーマイクロシステム株式会社 半導体記憶装置
US6735679B1 (en) * 1998-07-08 2004-05-11 Broadcom Corporation Apparatus and method for optimizing access to memory
JP2001076500A (ja) * 1999-06-28 2001-03-23 Mitsubishi Electric Corp 半導体記憶装置
CN1152421C (zh) * 1999-07-14 2004-06-02 国际商业机器公司 测试电路的方法
JP4000242B2 (ja) * 2000-08-31 2007-10-31 富士通株式会社 半導体記憶装置
KR100367690B1 (ko) * 2000-12-04 2003-01-14 (주)실리콘세븐 디램 셀을 이용한 비동기식 에스램 호환 메모리 장치 및그 구동 방법
JP4743999B2 (ja) * 2001-05-28 2011-08-10 ルネサスエレクトロニクス株式会社 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5826394A (ja) * 1981-08-06 1983-02-16 Fujitsu Ltd 競合回路
JP2001167574A (ja) * 1999-12-08 2001-06-22 Mitsubishi Electric Corp 半導体記憶装置
US20010017811A1 (en) * 2000-02-29 2001-08-30 Fujitsu Limited Semiconductor memory device
US20020057607A1 (en) * 2000-11-08 2002-05-16 Seiko Epson Corporation Activation of word lines in semiconductor memory device

Also Published As

Publication number Publication date
CN101055761B (zh) 2012-06-20
CN101051525A (zh) 2007-10-10
TW200403685A (en) 2004-03-01
EP1388865A2 (en) 2004-02-11
KR20040014274A (ko) 2004-02-14
JP4188640B2 (ja) 2008-11-26
CN100346422C (zh) 2007-10-31
EP1388865B1 (en) 2013-08-28
CN100555447C (zh) 2009-10-28
US7287142B2 (en) 2007-10-23
JP2004071097A (ja) 2004-03-04
CN1480949A (zh) 2004-03-10
CN101055761A (zh) 2007-10-17
US20040027882A1 (en) 2004-02-12
CN101055762A (zh) 2007-10-17
EP1388865A3 (en) 2004-03-31
TWI223279B (en) 2004-11-01
CN101051525B (zh) 2012-07-04

Similar Documents

Publication Publication Date Title
KR100233973B1 (ko) 동기형 반도체 기억 장치
JP5063041B2 (ja) 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ
JP4641094B2 (ja) 半導体メモリ
JP5098391B2 (ja) 半導体メモリ、システムおよび半導体メモリの動作方法
US6667927B2 (en) Refresh initiated precharge technique for dynamic random access memory arrays using look-ahead refresh
KR19990022468A (ko) 동기식 다이나믹 랜덤 액세스 메모리의 자동 활성화
KR960008278B1 (ko) 셀프-리프레쉬 모드에서 동작가능한 다이나믹형 반도체기억장치 및 그의 동작방법
KR100968574B1 (ko) 반도체 메모리
KR100284477B1 (ko) 디램 탑재된 반도체 집적 회로
KR100919270B1 (ko) 반도체 기억 장치, 반도체 기억 장치의 제어 방법 및반도체 기억 장치의 시험 방법
KR100851398B1 (ko) 반도체기억장치
JP4275033B2 (ja) 半導体記憶装置とテスト回路及び方法
JP2005208730A (ja) メモリ制御装置およびメモリ制御方法
KR20040014237A (ko) 반도체 기억 장치 및 반도체 기억 장치의 시험 방법
KR100675578B1 (ko) 제어 회로 및 반도체 기억 장치
KR100305021B1 (ko) 라스 액세스 시간 제어 회로
KR100612950B1 (ko) 외부클럭을 사용한 디램의 라스타임 제어회로 및 라스타임제어방법
JP2005339624A (ja) 半導体記憶装置および該半導体記憶装置の制御方法
KR100634440B1 (ko) 오토-리프레쉬 명령에 선별적으로 동작하는 디램, 그것의오토-리프레쉬 동작을 제어하는 메모리, 디램 및 메모리를포함한 메모리 시스템, 그리고 그것의 동작 방법들
KR100676734B1 (ko) 기억 장치의 기억 연산을 실행하기 위한 방법 및 시스템
KR100286346B1 (ko) 에스디램의 리프레쉬 회로
JP3939858B2 (ja) 同期型ｄｒａｍのアクセス方法、インタフェース回路、及び、半導体集積回路装置
KR100800384B1 (ko) 반도체 메모리 장치 및 이에 따른 셀프 리프레쉬 방법
TWI773203B (zh) 半導體記憶體裝置
JP7373034B1 (ja) 擬似スタティックランダムアクセスメモリ

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120907

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130903

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150819

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160818

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180816

Year of fee payment: 10