TWI773203B - 半導體記憶體裝置 - Google Patents

Abstract

一種半導體記憶體裝置。半導體記憶體裝置包括溫度感測器、多個記憶體區塊以及刷新控制器。溫度感測器檢測半導體記憶體裝置內部的裝置溫度，以產生相對應的溫度信號。每一個記憶體區塊包括具有多個揮發性記憶體胞元的記憶體胞元陣列以及多個字線。刷新控制器監視對於多個字線的存取，對在規定期間內出現規定次數的存取進行檢測，並且將對應於刷新操作命令的刷新操作，分配成第一刷新操作或第二刷新操作。

Description

半導體記憶體裝置

本發明是有關於一種電子裝置，且特別是有關於一種具有需要刷新操作以保持資料的記憶體胞元的半導體記憶體裝置的刷新控制方法以及適用於此方法的半導體記憶體裝置。

半導體記憶體裝置的動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）隨著製程技術變得越來越精細，列干擾（Row hammer）現象已變得顯而易見，因字線的啟用/停用而到達產生錯誤為止的次數，即錘閾值（Hammer threshold），在20nm製程世代中已經變到10萬次以下。如果沒有DRAM內的電路對策或者記憶體系統側的某些對策的話，則難以維持正常操作。

作為DRAM中的電路對策，例如，捕獲被頻繁地進行存取的列位址（錘位址），並以適當的頻率對與其相鄰的列位址進行追加的刷新操作的列干擾刷新（Row hammer refresh，RHR）被廣泛地使用。捕獲錘位址的方法大致有兩種，一種方法著眼於增加的出現次數（存取次數），另一種方法著眼於自然上升的出現頻率（發生概率）。

然而，為了保持必要的資料保持特性縮短了刷新循環，並且也縮短了有效的刷新周期，可以容易地同時增加列干擾刷新的效果，但是這意味著一次刷新操作中被刷新的資料量（記憶體胞元的數量）和啟用的字線的數量進一步增加，也就是說刷新電流（idd5）會顯著地增加。

作為減少這種情況的對策，已知在最近的移動DRAM（例如，LPDDR4等）中採用了溫度補償刷新（Temperature Compensated Refresh，TCR），隨著溫度降低，顯著的胞元洩漏因子大幅地減小，因此著重在刷新周期可以延長，並且控制DRAM的控制裝置側將自動刷新命令的發送間隔延長為例如兩倍或四倍。藉此，在實際使用中減少刷新電流。

然而，在低溫下將自動刷新命令分配給列干擾刷新的比率增加了，變得難以平衡列干擾刷新和其他常規刷新（CBR（CAS before RAS）刷新），並且資料保留的風險增加。

在進入1αnm世代以來，由於錘閾值顯著降低，在低溫下大多數的刷新操作必須分配給列干擾刷新，在移動DRAM中所採用的溫度補償刷新上，未來將難以同時保持產品的資料保持能力與刷新電流的降低。

本發明提供一種半導體記憶體裝置，能夠在所有的溫度範圍內適當地調整CBR刷新及列干擾刷新的執行循環，以獲得必要和足夠的資料保持能力，並且降低功耗。

半導體記憶體裝置包括溫度感測器、多個記憶體區塊以及刷新控制器。溫度感測器檢測半導體記憶體裝置內部的裝置溫度，以產生相對應的溫度信號。每一個記憶體區塊包括具有多個揮發性記憶體胞元的記憶體胞元陣列以及多個字線。刷新控制器監視對於多個字線的存取，對在規定期間內出現規定次數的存取進行檢測，並且將對應於刷新操作命令的刷新操作，分配成第一刷新操作或第二刷新操作。

在本發明的一實施例中，上述的第一刷新操作基於裝置溫度的資訊而稀化並且被啟用，上述的第二刷新操作基於對字線的存取量的資訊而稀化並且被啟用。當第一刷新操作及第二刷新操作在同一個循環中，並且不能在同一循環中執行兩個內部刷新時，刷新控制器用以控制在循環中執行一個刷新操作，並且將未執行的刷新操作轉移到下一個循環來執行。

基於上述，本發明的半導體記憶體裝置可基於刷新動作信號分別產生用以執行CBR刷新操作的信號（第一刷新信號）以及用以執行列干擾刷新操作的信號（第二刷新信號）。並且，在本發明中，能夠以在所有溫度範圍內都給出了必要且充分的刷新機會為前提，適當地稀化調整CBR刷新（第一刷新）與列干擾刷新（第二刷新）的執行循環。藉此，既可以確保資料保存的能力，又可以降低功耗。

以下請參照圖1，圖1是依照本發明一實施例的一種半導體記憶體裝置100的示意圖。半導體記憶體裝置100包括溫度感測器110、模式暫存器及OTP區塊120、刷新控制器130、記憶體區塊140_1~140_N、以及命令解碼器150。其中N為大於1的正整數。在本實施例中，採用以一個刷新控制器130對全部記憶體區塊140_1~140_N的刷新操作進行控制的結構。

溫度感測器110例如是具有溫度偵測功能的任何類型感測元件/電路。溫度感測器110用以檢測半導體記憶體裝置110內部的裝置溫度，以產生相對應的溫度信號TS。

模式暫存器及OTP（一次性可編程記憶體，One Time Programmable memory）區塊120例如是由多個反熔絲（Anti-Fuse）及被稱為模式暫存器的暫存器組所組合而成電路。多個反熔絲儲存了有關讀取操作規格的叢發長度（BL）、CAS等待時間（CL），或者有關本發明的第一刷新設定資訊TMRS、第二刷新設定資訊TMRHR等各種操作設定資訊。當晶片啟動時，預先寫入反熔絲的各種操作設定資訊被載入到模式暫存器中，並且儲存在每個模式暫存器中的設定資訊被提供給晶片中的各個電路。此外，在晶片啟動後，通過MRS（Mode Register Set）命令，基於從命令解碼器150產生的MRS信號及從位址輸入緩衝器161的外部輸入的編碼資訊，可將儲存在模式暫存器中的操作設定資訊進行再設定。

刷新控制器130從模式暫存器及OTP區塊120接收第一刷新設定資訊TMRS及第二刷新設定資訊TMRHR，從溫度感測器110接收溫度信號TS，來決定與刷新控制有關的操作規格。並且，可基於刷新動作信號RFIP分別輸出第一刷新信號CBRSLOT以及第二刷新信號RHRSLOT。刷新動作信號RFIP是會在外部的命令信號COM指示刷新命令時，從命令解碼器150產生的脈衝信號。刷新控制器130可依據第一刷新設定資訊TMRS以及溫度信號TS調整第一刷新信號CBRSLOT的輸出間隔，依據第二刷新設定資訊TMRHR以及溫度信號TS調整第二刷新信號RHRSLOT的輸出間隔。並且，刷新控制器130可依據調整後的第一刷新信號CBRSLOT以及第二刷新信號RHRSLOT產生CBR刷新位址RFA。第一刷新設定資訊TMRS例如表示CBR刷新略過率的級別資訊，通過與溫度資訊TS的結合，決定第一刷新信號CBRSLOT的啟用率，並且實現刷新周期的溫度補償。第二刷新設定資訊TMRHR例如包括關於列干擾刷新的刷新中斷率及設定資訊。所謂刷新中斷率例如是表示中斷第二時脈RHRCLK而對應改變第二刷新信號RHRSLOT的邏輯準位的比例。記憶體區塊140_1~140_N耦接刷新控制器130。記憶體區塊140_1~140_N可反應於第一刷新信號CBRSLOT執行第一刷新操作，且可反應於第二刷新信號RHRSLOT執行第二刷新操作。其中，第一刷新操作例如是用於執行CBR（CAS before RAS）刷新的刷新操作，第二刷新操作例如是用於執行列干擾刷新（Row hammer refresh，RHR）的刷新操作。在本實施例中，第一刷新信號CBRSLOT可表示出執行CBR刷新的時段，第二刷新信號RHRSLOT可表示出執行列干擾刷新的時段。

如圖1所示，半導體記憶體裝置100更包括位址多工器152、行位址計數器及鎖存器154、記憶庫位址控制邏輯156、位址輸入緩衝器161、位址解碼器162、命令輸入緩衝器163、時脈輸入緩衝器164、內部時脈產生器165、內部電源電路166、DQ輸入/輸出緩衝器167、位址端子171、命令端子172、時脈端子173、資料端子174、資料遮罩端子175、電源供應端子176、電源供應端子177以及GIO及GIO閘控180。

位址端子171是自外部接收位址信號ADD的端子。位址信號ADD可經由位址輸入緩衝器161而提供至位址解碼器162。在進行解碼之後，位址解碼器162可依據位址信號ADD將位址資料XADD提供至位址多工器152，將行位址YADD提供至行位址計數器及鎖存器154，將區塊位址BA提供至記憶庫位址控制邏輯156。

命令端子172是自外部接收命令信號COM的端子。命令信號COM可經由命令輸入緩衝器163而提供至命令解碼器150。命令解碼器150是藉由對命令信號COM進行解碼來產生各種內部命令的電路。內部命令例如包含作用中信號ACT、預充電信號PREC、讀取信號RD、寫入信號WT及刷新動作信號RFIP。作用中信號ACT是在命令信號COM指示列存取時啟用的脈衝信號（作用中命令）。當啟用作用中信號ACT時，啟用指定的記憶體區塊位址的列解碼器。預充電信號PREC是在命令信號COM指示預充電時啟用的脈衝信號。當啟用預充電信號PREC時，停用指定的記憶體區塊的列解碼器及由此列解碼器控制的列位址指定的字線。此外，當命令信號COM指示進入自動刷新的命令時，命令解碼器150可啟用刷新動作信號RFIP。

位址多工器152耦接刷新控制器130、命令解碼器150以及位址解碼器162。位址多工器152接收CBR刷新位址RFA及位址資料XADD，並且依據刷新動作信號RFIP選擇CBR刷新位址RFA或位址資料XADD來作為第一列位址XADD1進行輸出。舉例來說，當刷新動作信號RFIP處於未被啟用的狀態時，表示此時為一般的讀取操作或寫入操作，位址多工器152就會提供位址資料XADD（外部輸入位址）作為第一列位址XADD1。當刷新動作信號RFIP處於被啟用的狀態時，表示此時為列干擾操作或CBR刷新操作，位址多工器152就會提供位址資料XADD（外部輸入位址）作為第一列位址XADD1。

行位址計數器及鎖存器154依據行位址YADD提供行位址YADD1。記憶庫位址控制邏輯156依據區塊位址BA提供區塊選擇信號BS_1~BS_N。

時脈端子173是用以輸入外部時脈信號CK及CKB的端子。外部時脈信號CK及外部時脈信號CKB是互補信號，且兩者被提供至時脈輸入緩衝器164。時脈輸入緩衝器164基於外部時脈信號CK及CKB並且受控於來自命令輸入緩衝器163的時脈致能信號CKE而產生內部時脈信號ICLK，並且將內部時脈信號ICLK提供至命令解碼器150及內部時脈產生器165。內部時脈產生器165可依據內部時脈信號ICLK產生控制DQ輸入/輸出緩衝器167的操作時序的內部時脈信號LCLK。

GIO及GIO閘控180耦接DQ輸入/輸出緩衝器167，並且透過多個主輸入輸出線MIO分別與記憶體區塊140_1~140_N連接。GIO及GIO閘控180用以在讀取操作時從指定的記憶體區塊中讀取資料至DQ輸入/輸出緩衝器167，在寫入操作時從DQ輸入/輸出緩衝器167將資料寫入至指定的記憶體區塊中。

資料端子174是用以傳送輸入/輸出資料DQ的端子。資料遮罩端子175是用以接收資料遮罩信號DM的端子。當啟用資料遮罩信號DM時，禁止對應資料的覆寫。電源供應端子176是接收電源供應電壓VDD及VSS端子，並且將電源供應電壓VDD及VSS提供至內部電源電路166。內部電源電路166基於電源供應電壓VDD及VSS來產生各種內部電位VPP、VBB、VBLH、VOD、VINT等。

電源供應端子177是用以接收電源供應電壓VDDQ及VSSQ的端子，並且將電源供應電壓VDDQ及VSSQ提供至輸入/輸出電路167。電源供應電壓VDDQ及VSSQ是分別相同於供應至電源供應端子176之電源供應電壓VDD及VSS的電位。然而，專用電源供應電位VDDQ及VSSQ用於輸入/輸出電路167，使得由輸入/輸出電路167產生之電源供應雜訊不會傳播至其他電路區塊。

命令解碼器150耦接刷新控制器130。在接收到指示刷新命令的命令信號COM時命令解碼器150可開始產生刷新動作信號RFIP。命令解碼器150也可依據命令信號COM傳送模式信號MRS至模式暫存器及OTP區塊120。其中，模式暫存器及OTP區塊120以及命令解碼器150皆可以是在積體電路領域中，本領域通常知識者所熟知的邏輯電路來實現。

以下對本實施例中記憶體區塊的詳細結構舉例進行說明。圖2是依照本發明一實施例的一種記憶體區塊140_i的示意圖。如圖2所示，記憶體區塊140_i包括或閘210、及閘220、及閘230、列干擾位址（Row hammer address，RHA）檢測電路240、位址多工器250、列解碼器及記憶體區塊控制260、行解碼器270、LIO閘控及DM控制邏輯272、感測放大器274、字驅動器280以及記憶體胞元陣列（memory cell array）290。在本實施例中，i為正整數，並且1≦i≦N。

或閘210的第一輸入端耦接第一刷新信號CBRSLOT，或閘210的第二輸入端耦接第二刷新信號RHRSLOT。及閘220的第一輸入端接收刷新動作信號RFIP，及閘220的第二輸入端耦接或閘210的輸出端，及閘220的輸出端產生有效刷新信號RFEXE。有效刷新信號RFEXE可指示實際上有執行的自動刷新的刷新操作，其包含了CBR刷新以及列干擾刷新。

及閘230的第一輸入端耦接刷新動作信號RFIP，及閘230的第二輸入端耦接第二刷新信號RHRSLOT。及閘230的輸出端並在當刷新動作信號RFIP以及第二刷新信號RHRSLOT均被致能（高邏輯準位）時產生被致能（高邏輯準位）的列干擾信號RHR。

RHA檢測電路240耦接及閘230的輸出端。RHA檢測電路240可反應於作用中信號ACT、預充電信號PREC以及列干擾信號RHR來分析第二列位址XADD2，以產生列干擾刷新位址RHA。具體來說，RHA檢測電路240可針對當前的第二列位址XADD2上的記憶體胞元存取動作進行監視，並針對在規定期間內出現大於或等於規定次數的存取進行檢測。若第二列位址XADD2出現大於或等於規定次數的存取次數時，計算出與第二列位址XADD2相鄰的位址，作為列干擾刷新位址RHA。

需說明的是，可藉由對作用中信號ACT發生被致能的次數進行計數而獲得對字線的存取次數。列干擾刷新位址RHA是用以進行列干擾刷新的位址。在RHA檢測電路240中，列干擾刷新位址RHA的計算方式可以是在積體電路領域中，本領域通常知識者所熟知的應用記憶體電路的架構來實現。

位址多工器250的第一輸入端接收來自位址多工器152的第一列位址XADD1，位址多工器250的第二輸入端接收列干擾刷新位址RHA，並且依據列干擾信號RHR來選擇第一列位址XADD1或列干擾刷新位址RHA作為第二列位址XADD2進行輸出。

列解碼器及記憶體區塊控制260耦接RHA檢測電路240以及位址多工器250。列解碼器及記憶體區塊控制260可依據作用中信號ACT、預充電信號PREC而被驅動，並且依據有效刷新信號RFEXE來鎖存第二列位址XADD2作為區塊存取位址BADD進行輸出。

請參照圖2，當列干擾信號RHR等於低邏輯準位時，表示此時並非列干擾刷新操作，位址多工器250就會提供來自圖1中位址多工器152的第一列位址XADD1作為第二列位址XADD2。當列干擾信號RHR等於高邏輯準位時，表示此時為列干擾刷新操作，位址多工器250就會將列干擾刷新位址RHA作為第二列位址XADD2。

如圖2所示的電路配置方式，當第一刷新信號CBRSLOT以及第二刷新信號RHRSLOT同時輸出時，記憶體區塊140_i可執行第一刷新操作以及第二刷新操作的其中之一，並且在下一個刷新循環執行未被進行的操作。舉例來說，當第二刷新信號RHRSLOT輸出時，不論第一刷新信號CBRSLOT是否也同時輸出，經由及閘230所輸出的列干擾信號RHR都會使位址多工器250選擇列干擾刷新位址RHA作為第二列位址XADD2進行輸出，以進行第二刷新操作。並且，於下一個刷新循環執行未被進行的第一刷新操作。

記憶體胞元陣列290具有多個字線WL及多個位元線BL，且具有其中記憶體胞元MC安置於字線WL與位元線BL之相交點處之一組態。在圖2的記憶體胞元陣列290中顯示其中一個由字線WL、位元線BL與記憶體胞元MC構成的結構。在本實施例中，由列解碼器及記憶體區塊控制260實施字線WL之選擇且由行解碼器270實施位元線BL之選擇。

字驅動器280用以對指定的字線WL進行驅動，並且由感測放大器274透過位元線BL從指定的記憶體胞元MC讀取資料或將資料寫入指定的記憶體胞元MC。

LIO閘控及DM控制邏輯272透過次輸入輸出線LIO與感測放大器274連接。LIO閘控及DM控制邏輯272可依據行解碼器270的解碼結果來透過感測放大器274對指定的記憶體胞元MC進行存取。其中，感測放大器274可接收記憶體胞元MC由位線BL傳出的儲存資料，依據感測啟動信號SAEn以感測儲存資料來獲得讀出資料，並將讀出資料傳送至主輸入輸出線MIO。感測放大器274也可接收主輸入輸出線MIO上的寫入資料，依據感測啟動信號SAEn來感測寫入資料，並將感測結果透過位線BL以寫入至記憶體胞元MC。在本實施例中，RHA檢測電路240也可針對備用列位址XRED進行分析，並計算出列干擾刷新位址RHA。

以下對本實施例中刷新控制器的詳細結構舉例進行說明。圖3是依照本發明一實施例的一種刷新控制器300的電路示意圖。如圖3所示，刷新控制器300包括CBR稀化電路310、RHR狀態控制電路320以及CBR計數器330。

CBR稀化（thinning）電路310可基於第一時脈CBRCLK輸出第一刷新信號CBRSLOT，並且依據溫度信號TS2、第一刷新設定資訊TMRS以及CBR刷新位址RFA，調整第一刷新信號CBRSLOT的輸出間隔。

RHR狀態控制電路320耦接CBR稀化電路310。RHR狀態控制電路320可基於第二時脈RHRCLK輸出第二刷新信號RHRSLOT，並且依據溫度信號TS2以及第二刷新設定資訊TMRHR，調整第二刷新信號RHRSLOT的輸出間隔。

CBR計數器330例如是具有計數功能的任何類型計數元件/電路。CBR計數器330耦接CBR稀化電路310以及RHR狀態控制電路320。CBR計數器330依據計數信號CBRCNT計數第一刷新操作的執行次數，以產生CBR刷新位址RFA。

在圖3中，CBR稀化電路310、RHR狀態控制電路320以及CBR計數器330分別通過緩衝閘340、及閘350、多工器360、反相器370以及及閘380進行連接。正反器390則用以反應於經反相的第一刷新信號CBRSLOT而依據溫度信號TS提供溫度信號TS2。

如圖3所示，緩衝閘340的輸入端耦接刷新動作信號RFIP，緩衝閘340的輸出端可產生第一時脈CBRCLK。及閘350的第一輸入端耦接緩衝閘340的輸出端，及閘350的第二輸入端接收第一刷新信號CBRSLOT，並且於及閘350的輸出端產生計數信號CBRCNTP。

多工器360的第一端耦接刷新動作信號RFIP，多工器360的第二端接收計數信號CBRCNTP，並且依據模式切換信號SW來選擇刷新動作信號RFIP或計數信號CBRCNTP作為第二時脈RHRCLK進行輸出。反相器370的輸入端耦接第二刷新信號RHRSLOT。及閘380的第一輸入端耦接反相器370的輸出端，及閘380的第二輸入端耦接計數信號CBRCNTP，並且於及閘380的輸出端輸出計數信號CBRCNT至CBR計數器330。以下對本案圖3所示的刷新控制器300的操作原理進行進一步地說明。

刷新控制器300可在指示刷新命令的命令信號COM產生時，接收到由命令解碼器150所提供的刷新動作信號RFIP。刷新動作信號RFIP經過緩衝閘340而作為第一時脈CBRCLK，並提供給CBR稀化電路310以及及閘350。

CBR稀化電路310可依據溫度信號TS2以及第一刷新設定資訊TMRS來基於第一時脈CBRCLK產生第一刷新信號CBRSLOT。

及閘350用以閘控第一時脈CBRCLK。在第一刷新信號CBRSLOT為1（高邏輯準位）時，輸出第一時脈CBRCLK以作為計數信號CBRCNTP，並傳送到及閘380。當第二刷新信號RHRSLOT信號為0（低邏輯準位）時，計數信號CBRCNT會等於第一時脈CBRCLK，並提供至下一級的CBR計數器330以作為執行計數動作的依據。

當第二刷新信號RHRSLOT為1（高邏輯準位）時，CBR刷新的刷新操作會被禁止，以執行列干擾刷新的刷新操作。同時，計數信號CBRCNT會保持在0（低邏輯準位），CBR計數器330就不會進行計數，以與CBR刷新的禁止相對應。換言之，CBR計數器330計數的是CBR刷新的次數，以產生CBR刷新位址RFA。

另一方面，刷新動作信號RFIP以及計數信號CBRCNTP被提供至多工器360。多工器360依據模式切換信號SW來選擇刷新動作信號RFIP或計數信號CBRCNTP作為第二時脈RHRCLK來驅動下一級的RHR狀態控制電路320。RHR狀態控制電路320是用以產生第二刷新信號RHRSLOT的電路。

RHR狀態控制電路320可依據溫度信號TS2以及第二刷新設定資訊TMRHR來基於第二時脈RHRCLK產生第二刷新信號RHRSLOT。

值得一提的是，在本實施例中儘管CBR刷新與列干擾刷新的目的不同，用於CBR刷新的第一刷新信號CBRSLOT與用於列干擾刷新的第二刷新信號RHRSLOT皆是依據刷新動作信號RFIP產生的。然而，如圖3所示，多工器360可依據模式切換信號SW來選擇刷新動作信號RFIP或計數信號CBRCNTP作為第二時脈RHRCLK。

模式切換信號SW例如可由命令解碼器150提供。當模式切換信號SW等於低邏輯準位（模式A）時，多工器360會將計數信號CBRCNTP作為第二時脈RHRCLK進行輸出。在模式A中，由於及閘350的作用，第二時脈RHRCLK也會伴隨著溫度信號TS2進行調整（與CBR稀化電路310依據溫度信號TS2對第一刷新信號CBRSLOT所進行調整相對應）。

由於CBR稀化電路310的刷新略過率會隨溫度降低而增加，若要使第二刷新信號RHRSLOT不要被溫度影響的話，RHR狀態控制電路320也要相應地依據溫度信號TS2將刷新中斷率調整為較高。

圖4A至圖4C是依照本發明一實施例的半導體記憶體裝置的刷新操作的波形示意圖。請同時參照圖3及圖4A至圖4C，對模式切換信號SW等於低邏輯準位（模式A）時的刷新操作進行說明。

圖4A說明了第一刷新操作（CBR刷新）的刷新間隔tREFI的倍數為1x的信號波形。刷新間隔tREFI的倍數是由CBR稀化電路310依據溫度信號TS2以及第一刷新設定資訊TMRS而定的。其中，x例如為一任意整數，只要可看出CBR刷新位址RFA的變化即可。

在圖4A的情況下，CBR稀化電路310不會略過任何第一時脈CBRCLK，第一刷新操作的刷新間隔tREFI會等於刷新動作信號RFIP的間隔。因此，有效刷新信號RFEXE的波形等於刷新動作信號RFIP。

在刷新動作信號RFIP的脈衝P40時，RHR狀態控制電路320會產生第一個第二刷新信號RHRSLOT。由於反相器370以及及閘380的作用，此時CBR計數器330會暫停計數，使CBR刷新位址RFA停留在X-7。同時，記憶體區塊會執行第二刷新操作。之後，在刷新動作信號RFIP的脈衝P41時，RHR狀態控制電路320再產生第二個第二刷新信號RHRSLOT。

圖4B說明了第一刷新操作（CBR刷新）的刷新間隔tREFI的倍數為2x的信號波形。

在圖4B的情況下，CBR稀化電路310可略過一半的第一時脈CBRCLK，第一刷新操作的刷新間隔tREFI會等於兩倍的刷新動作信號RFIP的間隔。

在刷新動作信號RFIP的脈衝P40時，第一刷新信號CBRSLOT及第二刷新信號RHRSLOT會產生衝突（同時產生）。當衝突產生時，刷新控制器300並沒有延長或調整第一刷新信號CBRSLOT或第二刷新信號RHRSLOT為高邏輯準位的時間，因此記憶體區塊會優先執行第二刷新操作而同時將第一刷新操作略過。由於反相器370以及及閘380的作用，此時CBR計數器330會暫停計數，使CBR刷新位址RFA停留在X-3。之後，在刷新動作信號RFIP的脈衝P42時，第一刷新信號CBRSLOT及第二個第二刷新信號RHRSLOT再度產生衝突，CBR計數器330再度暫停計數。

圖4C說明了第一刷新操作（CBR刷新）的刷新間隔tREFI的倍數為4x的信號波形。在圖4C的情況下，CBR稀化電路310可略過四分之三的第一時脈CBRCLK，第一刷新操作的刷新間隔tREFI會等於四倍的刷新動作信號RFIP的間隔。

在刷新動作信號RFIP的脈衝P40時，第一刷新信號CBRSLOT及第一個第二刷新信號RHRSLOT會產生衝突。當衝突產生時，刷新控制器300並沒有延長或調整第一刷新信號CBRSLOT或第二刷新信號RHRSLOT為高邏輯準位的時間，因此記憶體區塊會優先執行第二刷新操作而同時將第一刷新操作略過。由於反相器370以及及閘380的作用，此時CBR計數器330會暫停計數，使CBR刷新位址RFA停留在X-1。之後，在刷新動作信號RFIP的脈衝P43時，第一刷新信號CBRSLOT及第二個第二刷新信號RHRSLOT再度產生衝突，CBR計數器330再度暫停計數。

請回到圖3，當模式切換信號SW等於高邏輯準位（模式B）時，多工器360會將刷新動作信號RFIP直接作為第二時脈RHRCLK進行輸出。

圖5A至圖5C是依照本發明一實施例的半導體記憶體裝置的刷新操作的波形示意圖。請同時參照圖3及圖5A至圖5C，對模式切換信號SW等於高邏輯準位（模式B）時的刷新操作進行說明。

圖5A說明了第一刷新操作（CBR刷新）的刷新間隔tREFI的倍數為1x的信號波形。在圖5A的情況下，CBR稀化電路310不會略過任何第一時脈CBRCLK，第一刷新操作的刷新間隔tREFI會等於刷新動作信號RFIP的間隔。因此，有效刷新信號RFEXE的波形等於刷新動作信號RFIP。

在刷新動作信號RFIP的脈衝P50時，RHR狀態控制電路320會產生第一個第二刷新信號RHRSLOT。由於反相器370以及及閘380的作用，此時CBR計數器330會暫停計數，使CBR刷新位址RFA停留在X-7。同時，記憶體區塊會執行第二刷新操作。之後，在刷新動作信號RFIP的脈衝P51時，RHR狀態控制電路320會再產生第二個第二刷新信號RHRSLOT。

圖5B說明了第一刷新操作（CBR刷新）的刷新間隔tREFI的倍數為2x的信號波形。在圖5B的情況下，CBR稀化電路310可略過一半的第一時脈CBRCLK，第一刷新操作的刷新間隔tREFI會等於兩倍的刷新動作信號RFIP的間隔。

在刷新動作信號RFIP的脈衝P50時，第一刷新信號CBRSLOT及第二刷新信號RHRSLOT會產生衝突。當衝突產生時，刷新控制器300並沒有延長或調整第一刷新信號CBRSLOT或第二刷新信號RHRSLOT為高邏輯準位的時間，因此記憶體區塊會優先執行第二刷新操作而同時將第一刷新操作略過。由於反相器370以及及閘380的作用，此時CBR計數器330會暫停計數，使CBR刷新位址RFA停留在X-3。

與圖4B的情況不同的是，第二時脈RHRCLK不需要取決於第一刷新信號CBRSLOT，因此在刷新動作信號RFIP的脈衝P51時，第一刷新信號CBRSLOT及第二刷新信號RHRSLOT不會產生衝突。

圖5C說明了第一刷新操作（CBR刷新）的刷新間隔tREFI的倍數為4x的信號波形。在圖5C的情況下，CBR稀化電路310可略過四分之三的第一時脈CBRCLK，第一刷新操作的刷新間隔tREFI會等於四倍的刷新動作信號RFIP的間隔。

在刷新動作信號RFIP的脈衝P50時，第一刷新信號CBRSLOT及第二刷新信號RHRSLOT會產生衝突。如圖5C所示，當衝突產生時，刷新控制器300並沒有延長或調整第一刷新信號CBRSLOT或第二刷新信號RHRSLOT為高邏輯準位的時間，因此記憶體區塊會優先執行第二刷新操作而同時將第一刷新操作略過。由於反相器370以及及閘380的作用，此時CBR計數器330會暫停計數，使CBR刷新位址RFA停留在X-1。

與圖4C的情況不同的是，第二時脈RHRCLK不需要取決於第一刷新信號CBRSLOT，因此在刷新動作信號RFIP的脈衝P51時，第一刷新信號CBRSLOT及第二刷新信號RHRSLOT不會產生衝突。

請回到圖3，在圖3的實施例中，對於同時產生第一刷新信號CBRSLOT以及第二刷新信號RHRSLOT的情況，並無法進行適當的控制。當模式切換信號SW等於低邏輯準位（模式A）時，由於多工器360會將關聯於第一時脈CBRCLK的計數信號CBRCNTP作為第二時脈RHRCLK提供至RHR狀態控制電路320，第二刷新操作會受限在原本第一刷新操作的機會中，因此不可能在低溫時實現高頻率的第二刷新操作。當模式切換信號SW等於高邏輯準位（模式B）時，僅以優先執行第二刷新操作的方式解決競爭問題，但是就會減少第一刷新操作的機會，繼而產生資料遺失的問題。以下圖6繪示了對上述缺點進行改進的電路。

圖6是依照本發明一實施例的一種刷新控制器400的電路示意圖。關於CBR稀化電路410、RHR狀態控制電路420以及CBR計數器430的操作方式分別與前述CBR稀化電路310、RHR狀態控制電路320以及CBR計數器330相同或相似，故其操作方式在此不再贅述。

與前述實施例不同的是，在本實施例中，CBR稀化電路410、RHR狀態控制電路420以及CBR計數器430分別通過緩衝閘440、及閘450、及閘460以及反及閘470進行連接。緩衝閘440的輸入端耦接刷新動作信號RFIP，緩衝閘440的輸出端產生第二時脈RHRCLK。

及閘450的第一輸入端耦接刷新動作信號RFIP，並且於及閘450的輸出端產生第一時脈CBRCLK。及閘460的第一輸入端耦接第一時脈CBRCLK，及閘460的第二輸入端耦接第一刷新信號CBRSLOT，並且於及閘460的輸出端產生計數信號CBRCNT。反及閘470的第一輸入端耦接第二刷新信號RHRSLOT，反及閘470的第二輸入端耦接第一刷新信號CBRSLOT，反及閘470的輸出端耦接及閘450的第二輸入端。正反器480則用以反應於經反相的第一刷新信號CBRSLOT而依據溫度信號TS提供溫度信號TS2。

依據圖6所示的電路配置方式，不僅第二刷新操作不會受限在原本第一刷新操作的機會中，也不會減少第一刷新操作的機會，因此改進了上述實施例的缺點。

圖7A至圖7C是依照本發明一實施例的半導體記憶體裝置的刷新操作的波形示意圖。請同時參照圖6及圖7A至圖7C，對本實施例的刷新操作進行說明。

圖7A說明了第一刷新操作（CBR刷新）的刷新間隔tREFI的倍數為1x的信號波形。在圖7A的情況下，CBR稀化電路410不會略過任何第一時脈CBRCLK，第一刷新操作的刷新間隔tREFI會等於刷新動作信號RFIP的間隔。因此，有效刷新脈衝RFEXE的波形等於刷新動作信號RFIP。

在刷新動作信號RFIP的脈衝P70時，RHR狀態控制電路420會產生第一個第二刷新信號RHRSLOT。由於反及閘470、及閘450以及及閘460的作用，此時CBR計數器430會暫停計數，使CBR刷新位址RFA停留在X-7。之後，在刷新動作信號RFIP的脈衝P71時，RHR狀態控制電路420會再產生第二個第二刷新信號RHRSLOT。

圖7B說明了第一刷新操作（CBR刷新）的刷新間隔tREFI的倍數為2x的信號波形。在圖7B的情況下，CBR稀化電路410可略過一半的第一時脈CBRCLK，第一刷新操作的刷新間隔tREFI會等於兩倍的刷新動作信號RFIP的間隔。

在圖7B中，在刷新動作信號RFIP的脈衝P70時，第一刷新信號CBRSLOT及第一個第二刷新信號RHRSLOT會產生衝突。由於反及閘470、及閘450以及及閘460的作用，此時CBR計數器430會暫停計數，使CBR刷新位址RFA停留在X-3。同時，記憶體區塊會執行第二刷新操作。

然而，當衝突產生時，刷新控制器400延長了第一刷新信號CBRSLOT為高邏輯準位的時間，使其能夠在下一個刷新動作信號RFIP的時間點執行第一刷新操作。因此，第一刷新操作的機會沒有被減少。

同樣地，在刷新動作信號RFIP的脈衝P71時，刷新控制器400也延長了第一刷新信號CBRSLOT為高邏輯準位的時間，使其能夠在下一個刷新動作信號RFIP的時間點執行第一刷新操作。

圖7C說明了第一刷新操作（CBR刷新）的刷新間隔tREFI的倍數為4x的信號波形。在圖7C的情況下，CBR稀化電路410可略過四分之三的第一時脈CBRCLK，第一刷新操作的刷新間隔tREFI會等於四倍的刷新動作信號RFIP的間隔。

在刷新動作信號RFIP的脈衝P70時，第一刷新信號CBRSLOT及第一個第二刷新信號RHRSLOT會產生衝突。由於反及閘470、及閘450以及及閘460的作用，此時CBR計數器430會暫停計數，使CBR刷新位址RFA停留在X-1。同時，記憶體區塊會執行第二刷新操作。

然而，當衝突產生時，如圖7C所示，刷新控制器400延長了第一刷新信號CBRSLOT為高邏輯準位的時間，使其能夠在下一個刷新動作信號RFIP的時間點執行第一刷新操作。因此，第一刷新操作的機會沒有被減少。

同樣地，在刷新動作信號RFIP的脈衝P71時，刷新控制器400也延長了第一刷新信號CBRSLOT為高邏輯準位的時間，使其能夠在下一個刷新動作信號RFIP的時間點執行第一刷新操作。

需說明的是，在一實施例中，RHR狀態控制電路還可依據字線的存取次數的來調整第二刷新信號RHRSLOT的輸出間隔。舉例來說，圖8是依照本發明一實施例的一種RHR狀態控制電路500的電路示意圖。RHR稀化電路510可依據第二時脈RHRCLK、第二刷新信號RHRSLOT以及對應於各記憶體區塊140_1~140_N的作用中信號ACT，產生第三時脈RHRCLKD。其中，RHR稀化電路510可對各記憶體區塊140_1~140_N的作用中信號ACT進行計數，以得到字線的存取次數。

RHRSLOT產生電路520耦接RHR稀化電路510。RHRSLOT產生電路520可基於第三時脈RHRCLKD產生第二刷新信號RHRSLOT，並且依據溫度信號TS2以及第二刷新設定資訊TMRHR來調整第二刷新信號RHRSLOT的輸出間隔。

需說明的是，在一實施例中，還可以對每個記憶體區塊配置對應的刷新控制器。為使本領域技術人員能更加了解本發明，以下將再舉一實施例以詳加說明。

圖9是依照本發明一實施例的一種半導體記憶體600裝置的示意圖。半導體記憶體裝置600包括溫度感測器610、模式暫存器及OTP區塊620以及記憶體區塊640_1~640_N以及命令解碼器650。在本實施例中，採用了在每一個記憶體區塊640_1~640_N中皆具有一個刷新控制器來進行控制的結構。

關於溫度感測器610、模式暫存器及OTP區塊620、行位址計數器及鎖存器654、記憶庫位址控制邏輯656、位址輸入緩衝器661、位址解碼器662、命令輸入緩衝器663、時脈輸入緩衝器664、內部時脈產生器665、內部電源電路666、DQ輸入/輸出緩衝器667、位址端子671、命令端子672、時脈端子673、資料端子674、資料遮罩端子675、電源供應端子676、電源供應端子677以及GIO及GIO閘控680的操作方式分別與前述半導體記憶體裝置100中的對應構件相同或相似，故其操作方式在此不再贅述。

與前述實施例不同的是，在接收到指示刷新命令的命令信號COM時命令解碼器650可開始產生刷新動作信號RFIP_1~RFIP_N，並且分別提供至記憶體區塊640_1~640_N中。

以下對本實施例中記憶體區塊的詳細結構舉例進行說明。圖10是依照本發明一實施例的一種記憶體區塊640_i的示意圖。如圖10所示，記憶體區塊640_i包括刷新控制器710、或閘720、及閘722、及閘730、反相器732、及閘734、RHA檢測電路740、位址多工器750、列解碼器及記憶體區塊控制760、行解碼器770、LIO閘控及DM控制邏輯772、感測放大器774、字驅動器780以及記憶體胞元陣列790。

刷新控制器710可基於刷新動作信號RFIP_i分別輸出第一刷新信號CBRSLOT以及第二刷新信號RHRSLOT。刷新控制器710可依據第一刷新設定資訊TMRS以及溫度信號TS調整第一刷新信號CBRSLOT的輸出間隔，依據第二刷新設定資訊TMRHR以及溫度信號TS調整第二刷新信號RHRSLOT的輸出間隔。並且，刷新控制器710可依據調整後的第一刷新信號CBRSLOT以及第二刷新信號RHRSLOT產生CBR刷新位址RFA。

或閘720的第一輸入端耦接第一刷新信號CBRSLOT，或閘720的第二輸入端耦接第二刷新信號RHRSLOT。及閘722的第一輸入端耦接刷新動作信號RFIP_i，及閘722的第二輸入端耦接或閘720的輸出端，及閘722的輸出端產生有效刷新信號RFEXE。有效刷新信號RFEXE可指示實際上有執行的自動刷新的刷新操作，其包含了CBR刷新以及列干擾刷新。

及閘730的第一輸入端耦接刷新動作信號RFIP_i，及閘730的第二輸入端耦接第二刷新信號RHRSLOT，並且於及閘730的輸出端產生列干擾信號RHR。

反相器732的輸入端耦接第二刷新信號RHRSLOT。及閘734的第一輸入端耦接反相器732的輸出端。及閘734的第二輸入端耦接第二刷新信號CBRSLOT。及閘734的第三輸入端耦接刷新動作信號RFIP_i。及閘734的輸出端產生選擇信號CBR。

RHA檢測電路740耦接及閘730的輸出端。RHA檢測電路740可反應於作用中信號ACT、預充電信號PREC以及列干擾信號RHR來分析第二列位址XADD2，以產生列干擾刷新位址RHA。具體來說，RHA檢測電路740可依據當前的第二列位址XADD2來監視對於記憶體胞元陣列790內字線WL的存取，並對在規定期間內出現規定次數的存取進行檢測，以計算與出現規定次數的存取的位址相鄰的位址，作為列干擾刷新位址RHA。

記憶體區塊640_i內的刷新控制器710可基於刷新動作信號RFIP_i分別輸出第一刷新信號CBRSLOT以及第二刷新信號RHRSLOT。刷新控制器710可依據第一刷新設定資訊TMRS以及溫度信號TS調整第一刷新信號CBRSLOT的輸出間隔，依據第二刷新設定資訊TMRHR以及溫度信號TS調整第二刷新信號RHRSLOT的輸出間隔。並且，刷新控制器710可依據調整後的第一刷新信號CBRSLOT以及第二刷新信號RHRSLOT產生CBR刷新位址RFA。

位址多工器750的第一輸入端耦接來自位址解碼器662的位址資料XADD，位址多工器750的第二輸入端耦接來自刷新控制器710的CBR刷新位址RFA，位址多工器750的第三輸入端耦接列干擾刷新位址RHA。位址多工器750依據選擇信號CBR以及列干擾信號RHR來選擇位址資料XADD、CBR刷新位址RFA或列干擾刷新位址RHA作為第二列位址XADD2進行輸出。

參照圖10，當選擇信號CBR等於低邏輯準位以及列干擾信號RHR等於低邏輯準位時，表示此時為一般的讀取或寫入操作，位址多工器750就會提供資料位址XADD（外部輸入位址）作為區塊存取位址BADD。當選擇信號CBR等於高邏輯準位以及列干擾信號RHR等於低邏輯準位時，表示此時為CBR刷新的刷新操作，位址多工器750就會將刷新控制器710所計算出的CBR刷新位址RFA作為區塊存取位址BADD。當選擇信號CBR等於低邏輯準位以及列干擾信號RHR等於高邏輯準位時，表示此時為列干擾刷新的刷新操作，位址多工器750就會將列干擾刷新位址RHA作為區塊存取位址BADD。

如圖10所示的電路配置方式，當第一刷新信號CBRSLOT以及第二刷新信號RHRSLOT同時輸出時，記憶體區塊640_i可執行第一刷新操作以及第二刷新操作的其中之一。具體來說，當第二刷新信號RHRSLOT輸出時，不論第一刷新信號CBRSLOT是否同時輸出，經由及閘730、反相器732、及閘734的配置都會使位址多工器750選擇列干擾刷新位址RHA作為第二列位址XADD2進行輸出，以進行第二刷新操作。

關於列解碼器及記憶體區塊控制760、行解碼器770、LIO閘控及DM控制邏輯772、感測放大器774、字驅動器780以及記憶體胞元陣列790的操作方式分別與前述半導體記憶體裝置100中的對應構件相同或相似，故其操作方式在此不再贅述。

雖然在本實施例中，採用了在每一個記憶體區塊640_1~640_N中皆具有一個刷新控制器來進行控制的結構，但關於第一刷新信號CBRSLOT以及第二刷新信號RHRSLOT的操作方式並未與前述實施例有特別的差異。因此，本領域通常知識者亦可將圖3、圖6以及圖8所示的電路配置方式應用於半導體記憶體裝置600中。

我們再舉例說明CBR稀化電路的內部結構。圖11A是依照本發明一實施例的一種CBR稀化電路800的示意圖。如圖11A所示，CBR稀化電路800包括周期計數器810、設定信號產生器820、重置信號產生器830、反相器840、反及閘850、正反器860以及反相器870。CBR稀化電路800的結構可適用於圖3的CBR稀化電路310以及圖6的CBR稀化電路410。

周期計數器810對第一時脈CBRCLK進行計數以產生計數值CNT1。並且周期計數器810受控於重置信號RESET1而重新計數。設定信號產生器820耦接周期計數器810。設定信號產生器820可依據溫度信號TS2以及第一刷新設定資訊TMRS決定設定值D1。當計數值CNT1從設定值D1變化成另一值時，設定信號產生器820產生設定信號SET1。重置信號產生器830耦接周期計數器810。重置信號產生器830可依據溫度信號TS2以及第一刷新設定資訊TMRS決定D2設定值。當計數值CNT1從設定值D2變化成另一值時，重置信號產生器830產生重置信號RESET2。

反相器840的輸入端耦接重置信號RESET2。反及閘850的第一輸入端耦接反相器840的輸出端，反及閘850的第二輸入端耦接啟動信號PWR，並且於反及閘850的輸出端產生重置信號RESET1。正反器860耦接設定信號產生器820以及反及閘850。正反器860可依據設定信號SET1以及重置信號RESET1改變輸出端的邏輯準位。並且，反相器870的輸入端耦接正反器860的輸出端，反相器870的輸出端產生第一刷新信號CBRSLOT。

圖11B是依照本發明一實施例的CBR稀化電路的動作波形的範例。請同時參照圖11A及圖11B，對本實施例的刷新操作進行說明。

如圖11B所示，當電源啟動時（即時間點T1），電源電壓VDD上升。響應於此，與電源啟動相關的信號會被啟用。例如，當電源電壓VDD達到預定的穩定電位時，啟動信號PWR從0變為1（有效）。接著，當啟動信號PWR被啟用時，會進入初期動作，重置信號RESET1從1轉變為0。重置信號RESET1除了可提供給周期計數器810以及正反器860之外，還可提供給其他相關電路，以進行重置操作。在重置操作中，除了將第一刷新信號CBRSLOT設置為1（有效）之外，例如還會將CBR計數器的CBR刷新位址RFA重置為零（停止計數）。

接著，在時間點T1之後，命令解碼器開始根據本身設定而定期提供指示刷新命令的命令信號COM，因此會開始定期產生第一時脈CBRCLK。但是，當周期計數器810對於第一時脈CBRCLK的計數小於門檻值時（例如門檻值x=128），此電路（CBR稀化電路800）將根據重置狀態而保持停止。換句話說，在一段時間內（初期動作）不會執行刷新操作。在本實施例中，刷新操作不僅可用於保留資料，而且還可重置各種電路。

當繼續產生第一時脈CBRCLK並且周期計數器810對於第一時脈CBRCLK的計數達到門檻值時（即時間點T2），周期計數器810會解除停止狀態，所產生的計數值CNT1會開始遞增。響應於此，當計數值CNT1從0（即設定值D1）遞增為1時，設定信號產生器820會產生設定信號SET1的脈衝。正反器860的輸出端的邏輯準位會變為1，並使第一刷新信號CBRSLOT為0（無效）。藉此，開始能夠略過第一時脈CBRCLK而將第一刷新信號CBRSLOT保持在0。

但是，當計數值CNT1達到3（即設定值D2）而要變化時（即時間點T3），重置信號產生器830會產生重置信號RESET2。伴隨於此，經由反相器840以及反及閘850的配置，產生了重置信號RESET1。重置信號RESET1會重置正反器860。正反器860的輸出端的邏輯準位會變0，並使第一刷新信號CBRSLOT為1（有效）。同時，在計數值CNT1在變為4之前，由於周期計數器810也會被重置信號RESET1重置，計數值CNT1會重置成0。藉此，暫停刷新間隔調整而不會略過此時的第一時脈CBRCLK。

同樣地，繼續產生第一時脈CBRCLK，周期計數器810將計數值CNT1從0遞增到1。響應於此，設定信號產生器820會產生設定信號SET1的脈衝。正反器860的輸出端的邏輯準位會變為1，並使第一刷新信號CBRSLOT為0（無效）。藉此，再次啟動刷新間隔調整來略過第一時脈CBRCLK而將第一刷新信號CBRSLOT保持在0。

之後，上述操作可反覆執行。在此實施例中，刷新周期延長了四倍（刷新略過率=3/4）。

我們再舉例說明RHRSLOT產生電路的內部結構。圖12A是依照本發明一實施例的一種RHRSLOT產生電路900的示意圖。RHRSLOT產生電路900的結構可適用於圖8的RHRSLOT產生電路520。

周期計數器910對第三時脈RHRCLKD進行計數以產生計數值CNT2。並且周期計數器910受控於重置信號RESET3而重新計數。設定信號產生器920耦接周期計數器910。設定信號產生器920可依據溫度信號TS2以及第二刷新設定資訊TMRHR決定設定值D3。當計數值CNT2從設定值D3變化成另一值時，設定信號產生器920產生設定信號SET2。重置信號產生器930耦接周期計數器910。重置信號產生器930可依據溫度信號TS2以及第二刷新設定資訊TMRHR決定設定值D4。當計數值CNT2從設定值D4變化成另一值時，重置信號產生器930產生重置信號RESET4。

反相器940的輸入端耦接重置信號RESET4。反及閘950的第一輸入端耦接反相器940的輸出端，反及閘950的第二輸入端耦接啟動信號PWR，並且於反及閘950的輸出端產生重置信號RESET3。正反器960耦接設定信號產生器920以及反及閘950。正反器960可依據設定信號SET2以及重置信號RESET3改變輸出端的邏輯準位。並且，緩衝閘970的輸入端耦接正反器960的輸出端，緩衝閘970的輸出端產生第二刷新信號RHRSLOT。

圖12B是依照本發明一實施例的RHRSLOT產生電路的動作波形的範例。請同時參照圖12A及圖12B，對本實施例的刷新操作進行說明。

如圖12B所示，當電源啟動時（即時間點T4），電源電壓VDD上升。響應於此，與電源啟動相關的信號會被啟用。例如，當電源電壓VDD達到預定的穩定電位時，啟動信號PWR從0變為1（有效）。接著，當啟動信號PWR被啟用時，會進入初期動作，重置信號RESET3從1轉變為0，並成為用於重置的脈衝信號。重置信號RESET3除了可提供給周期計數器910以及正反器960之外，還可提供給其他相關電路，以在啟動時進行重置操作。

接著，在時間點T4之後，控制信號產生器開始根據本身設定而定期提供指示刷新命令的命令信號COM，因此會開始定期產生第三時脈RHRCLKD。

當初期動作結束時（即時間點T5），計數值CNT2從fe（設定值D3）遞增為ff時，設定信號產生器920會產生設定信號SET2的脈衝。正反器960的輸出端的邏輯準位會變為1，並使第二刷新信號RHRSLOT為1（有效）。

但是，當計數值CNT1達到ff（設定值D4）而要變化時，重置信號產生器930會產生重置信號RESET4。伴隨於此，經由反相器940以及反及閘950的配置，產生了重置信號RESET3。重置信號RESET3會重置正反器960。正反器960的輸出端的邏輯準位會變0，並使第二刷新信號RHRSLOT變為0（無效）。

同樣地，繼續產生第三時脈RHRCLKD，周期計數器910將計數值CNT2從f遞增到10。響應於此，設定信號產生器920會產生設定信號SET2的脈衝。正反器960的輸出端的邏輯準位會變為1，並使第二刷新信號RHRSLOT為1（有效）。藉此，再次中斷第三時脈RHRCLKD而產生第二刷新信號RHRSLOT。之後，上述操作可反覆執行。

我們再舉例說明RHR稀化電路的內部結構。圖13A是依照本發明一實施例的一種RHR稀化電路1000的示意圖。RHR稀化電路1000的結構可適用於圖8的RHR稀化電路510。

延遲電路1020的輸入端耦接第二時脈RHRCLK。反相器1030的輸入端耦接延遲電路1020的輸出端。反及閘1040的第一輸入端耦接反相器1030的輸出端，反及閘1040的第二輸入端耦接啟動信號PWR。正反器1050的第一控制端耦接作用中信號ACT，正反器1050的第二控制端耦接反及閘1040的輸出端。正反器1050的輸出端用以提供第一致能信號AEn。

反相器1060的輸入端耦接第二刷新信號RHRSLOT。延遲電路1070的輸入端耦接第二刷新信號RHRSLOT。及閘1080的第一輸入端耦接反相器1060的輸出端，及閘1080的第二輸入端耦接延遲電路1070的輸出端。反相器1090的輸入端耦接啟動信號PWR。正反器1100的第一控制端耦接及閘1080的輸出端，正反器1100的第二控制端耦接反相器1090的輸出端。正反器1100的輸出端用以提供第二致能信號PEn。

反相器1110的輸入端耦接正反器1050的輸出端，以接收第一致能信號AEn。反及閘1120的第一輸入端耦接反相器1110的輸出端，反及閘1120的第二輸入端耦接正反器1100的輸出端以接收第二致能信號PEn。反及閘1120的輸出端用以提供第三致能信號En。及閘1130的第一輸入端耦接反及閘1120的輸出端以接收第三致能信號En，及閘1130的第二輸入端耦接第二時脈RHRCLK，及閘1130的輸出端產生第三時脈RHRCLKD。依據圖13A所示的電路配置方式，可實現RHR稀化電路的功能。

圖13B是依照本發明一實施例的RHR稀化電路1000的動作波形的範例。請同時參照圖13A及圖13B，對本實施例的刷新操作進行說明。

如圖13B所示，當電源啟動時（即時間點T6），電源電壓VDD上升。響應於此，與電源啟動相關的信號會被啟用。例如，當電源電壓VDD達到預定的穩定電位時，啟動信號PWR從0變為1（有效）。接著，當啟動信號PWR被啟用時，會進入初期動作。在初期動作中，即使作用中信號ACT沒有被啟用，第三致能信號En也會被鎖定為1，此時尚未開始列干擾刷新（RHR）的稀化。

接著，在時間點T7之後，開始產生第二刷新信號RHRSLOT。在時間點T8時，正反器1100會將第二致能信號PEn拉高至1。響應於此，第三致能信號En就不會被鎖定在1而開始反應於第一致能信號AEn而動作。如此一來，作用中信號ACT停止啟用時，也會停止產生第三時脈RHRCLKD，從而改變RHR中斷率（在圖13B中例如將RHR中斷率從1/（16+1）下降至1/（18+1））。

需說明的是，在一實施例中，在RHR狀態控制電路中也可將RHRSLOT產生電路作為第一級。圖14是依照本發明一實施例的一種RHR狀態控制電路1200的示意圖。RHRSLOT產生電路1210基於第二時脈RHRCLK產生第三刷新信號RHRSLOTPre，並且依據溫度信號TS2以及第二刷新設定資訊TMRHR調整第三刷新信號RHRSLOTPre的輸出間隔。

RHR稀化電路1220耦接RHRSLOT產生電路1210。RHR稀化電路1220依據第三刷新信號RHRSLOTPre、對應的記憶體區塊的作用中信號ACT及預充電信號PREC產生第二刷新信號RHRSLOT。需說明的是，預充電信號PREC例如是當要開始對位元線預充電時所產生的脈衝信號。當控制信號產生器接收到預充電的命令時，可產生預充電信號PREC。

我們再舉例說明RHR稀化電路的內部結構。圖15A是依照本發明一實施例的一種RHR稀化電路1300的示意圖。RHR稀化電路1300的結構可適用於圖14的RHR稀化電路1220。

ACK時脈產生器1310可依據作用中信號ACT、預充電信號PREC、溫度信號TS2以及啟動信號PWR產生執行信號ACK。WL活性時間計數器1320耦接ACK時脈產生器1310。WL活性時間計數器1320對執行信號ACK進行計數以產生第一致能信號AEn，並且受控於重置信號RESET5而重新計數。

反相器1330的輸入端耦接第三刷新信號RHRSLOTPre。延遲電路1340的輸入端耦接第三刷新信號RHRSLOTPre。及閘1350的第一輸入端耦接反相器1330的輸出端，及閘1350的第二輸入端耦接延遲電路1340的輸出端，及閘1350的輸出端產生重置信號RESET5。

反相器1360的輸入端耦接啟動信號PWR。正反器1370的第一控制端耦接重置信號RESET5，正反器1370的第二控制端耦接反相器1360的輸出端。正反器1370的輸出端用以提供第二致能信號PEn。

反相器1380的輸入端耦接WL活性時間計數器1320的輸出端，以接收第一致能信號AEn。反及閘1390的第一輸入端耦接反相器1380的輸出端，反及閘1390的第二輸入端耦接正反器1370的輸出端以接收第二致能信號PEn。反及閘1390的輸出端用以提供第三致能信號En。及閘1400的第一輸入端耦接反及閘1390的輸出端以接收第三致能信號En，及閘1400的第二輸入端耦接第三刷新信號RHRSLOTPre，及閘1400的輸出端產生第二刷新信號RHRSLOT。依據圖15A所示的電路配置方式，可實現RHR稀化電路的功能。

圖15B是依照本發明一實施例的RHR稀化電路1300的動作波形的範例。請同時參照圖15A及圖15B，對本實施例的刷新操作進行說明。

如圖15B所示，當電源啟動時（即時間點T9），電源電壓VDD上升。響應於此，與電源啟動相關的信號會被啟用。例如，當電源電壓VDD達到預定的穩定電位時，啟動信號PWR從0變為1（有效）。接著，當啟動信號PWR被啟用時，會進入初期動作。在初期動作中，即使作用中信號ACT沒有被啟用，第三致能信號En也會被鎖定為1，此時尚未開始列干擾刷新（RHR）的稀化。

接著，在時間點T10之後，開始接收到第三刷新信號RHRSLOTPre。在時間點T11時，正反器1370會將第二致能信號PEn拉高至1。響應於此，第三致能信號En就不會被鎖定在1而開始反應於第一致能信號AEn而動作。如此一來，當WL活性時間計數器1320對執行信號ACK的計數尚未達到設定閾值時，即使接收到第三刷新信號RHRSLOTPre，也會停止產生第二刷新信號RHRSLOT。

我們再舉例說明ACK時脈產生器的內部結構。圖16A是依照本發明一實施例的一種ACK時脈產生器1500的示意圖。ACK時脈產生器1500的結構可適用於圖15的ACK時脈產生器1310。

反相器1510的輸入端耦接預充電信號PREC。反及閘1520的第一輸入端耦接反相器1510的輸出端，反及閘1520的第二輸入端耦接啟動信號PWR。正反器1530的第一控制端耦接作用中信號ACT，正反器1530的第二控制端耦接反及閘1520的輸出端。正反器1530的輸出端用以提供第四致能信號EnP。

反相器1540的輸入端耦接正反器1530的輸出端，以接收第四致能信號EnP。反及閘1550的第一輸入端耦接反相器1540的輸出端，反及閘1550的第二輸入端耦接反相器1552的輸出端。反及閘1550的輸出端用以提供第五致能信號EnS。振盪器1560的輸入端耦接反及閘1550的輸出端以接收第五致能信號EnS，振盪器1560的控制端耦接溫度信號TS2以及振盪資訊TMRHOSC，振盪器1560的輸出端產生振盪信號OSC，並且耦接反相器1552的輸入端以及延遲電路1562的輸入端。延遲電路1562的輸出端用以提供振盪信號OSCD。

延遲電路1570的輸入端耦接延遲電路1562的輸出端以接收振盪信號OSCD。反相器1580的輸入端耦接延遲電路1570的輸出端。反及閘1590的第一輸入端耦接振盪信號OSCD，反及閘1590的第二輸入端耦接反相器1580的輸出端，反及閘1590的輸出端可產生執行信號ACKF。

反相器1600的輸入端耦接作用中信號ACT。反及閘1610的第一輸入端耦接反相器1600的輸出端，反及閘1610的第二輸入端耦接反及閘1590的輸出端以接收執行信號ACKF，反及閘1610的輸出端可產生執行信號ACK。

圖16B是依照本發明一實施例的ACK時脈產生器1500的動作波形的範例。請同時參照圖16A及圖16B，對本實施例的操作進行說明。

如圖16B所示，當在時間點T12接收到指示啟用的命令信號COM，並且在在時間點T13接收到指示寫入操作的命令信號COM的情況下，正反器1530可接收到作用中信號ACT。經過如圖16A所示的電路配置，振盪器1560會產生振盪信號OSC，以使反及閘1610產生對應的執行信號ACK。

相對於此，如圖16B所示，當在時間點T14接收到指示自動刷新的命令信號COM的情況下，正反器1530不會接收到作用中信號ACT。如此一來，振盪器1560不會產生振盪信號OSC，反及閘1610也不會產生執行信號ACK。

此外，如圖16B所示，當在時間點T15接收到指示啟用的命令信號COM，並且在時間點T16接收到指示讀取操作的命令信號COM的情況下，正反器1530也可接收到作用中信號ACT。經過如圖16A所示的電路配置，振盪器1560會產生振盪信號OSC，以使反及閘1610產生對應的執行信號ACK。

綜上所述，本發明的半導體記憶體裝置可基於刷新動作信號分別產生用以執行CBR刷新操作的信號（第一刷新信號）以及用以執行列干擾刷新操作的信號（第二刷新信號）。並且，在本發明中，能夠以在所有溫度範圍內都給出了必要且充分的刷新機會為前提，適當地稀化調整CBR刷新（第一刷新）與列干擾刷新（第二刷新）的執行循環。藉此，既可以確保資料保存的能力，又可以降低功耗。

100、600:半導體記憶體裝置 110、610:溫度感測器 120、620:模式暫存器及OTP區塊 130、300、400、710:刷新控制器 140_i、140_1~140_N、640_i、640_1~640_N:記憶體區塊 150、650:命令解碼器 152、250、750:位址多工器 154、654:行位址計數器及鎖存器 156、656:記憶庫位址控制邏輯 161、661:位址輸入緩衝器 162、662:位址解碼器 163、663:命令輸入緩衝器 164、664:時脈輸入緩衝器 165、665:內部時脈產生器 166、666:內部電源電路 167、667:DQ輸入/輸出緩衝器 171、671:位址端子 172、672:命令端子 173、673:時脈端子 174、674:資料端子 175、675:資料遮罩端子 176、177、676、677:電源供應端子 180、680:GIO及GIO閘控 210、720:或閘 220、230、350、380、450、460、722、730、734、1080、1130、1350、1400:及閘 240、740:RHA檢測電路 260、760:列解碼器及記憶體區塊控制 270、770:行解碼器 272、772:LIO閘控及DM控制邏輯 274、774:感測放大器 280、780:字驅動器 290、790:記憶體胞元陣列 390、860、960、1050、1100、1370、1530:正反器 310、410、800:CBR稀化電路 320、420、500、1200:RHR狀態控制電路 330、430:CBR計數器 340、440、970:緩衝閘 370、840、870、940、1030、1060、1090、1110、1330、1360、1380、1510、1540、1552、1580、1600:反相器 470、850、950、1040、1120、1390、1520、1550、1590、1610:反及閘 510、1000、1220、1300:RHR稀化電路 520、900、1210:RHRSLOT產生電路 810、910:周期計數器 820、920:設定信號產生器 830、930:重置信號產生器 1020、1070、1340、1562、1570:延遲電路 1320:WL活性時間計數器 1310、1500:ACK時脈產生器 1560:振盪器 AEn:第一致能信號 ACK:執行信號 ACT:作用中信號 ADD:位址信號 BA:區塊位址 BS_i、BS_1~BS_N:區塊選擇信號 CK、CKB:外部時脈信號 COM:命令信號 RFA:CBR刷新位址 BADD:區塊存取位址 CBRCLK:第一時脈 CBRCNT、CBRCNTP:計數信號 CBRSLOT:第一刷新信號 CNT1、CNT2:計數值 DQ:輸入/輸出資料 DM:資料遮罩信號 En:第三致能信號 EnP:第四致能信號 EnS:第五致能信號 ICLK、LCLK:內部時脈信號 MIO:主輸入輸出線 MRS:模式信號 OSC、OSCD:振盪信號 P40~P43、P50、P51、P70、P71:脈衝 PEn:第二致能信號 RD:讀取信號 PREC:預充電信號 PWR:啟動信號 RESET1~RESET5:重置信號 RFEXE:有效刷新信號 RFIP、RFIP_i:刷新動作信號 RHA:列干擾刷新位址 SET1、SET2:設定信號 RHRCLK:第二時脈 RHRCLKD:第三時脈 RHRSLOT:第二刷新信號 RHRSLOTPre:第三刷新信號 SAEn:感測啟動信號 SW:模式切換信號 T1~T17:時間點 TS、TS2:溫度信號 TMRHR:第二刷新設定資訊 TMRS:第一刷新設定資訊 tREFI:刷新間隔 VDD、VSS、VDDQ、VSSQ:電源供應電壓 VPP、VBB、VBLH、VOD、VINT:內部電位 WT:寫入信號 XADD:位址資料 XADD1:第一列位址 XRED:備用列位址 YADD、YADD1:行位址

圖1是依照本發明一實施例的一種半導體記憶體裝置的示意圖。 圖2是依照本發明一實施例的一種記憶體區塊的示意圖。 圖3是依照本發明一實施例的一種刷新控制器的電路示意圖。 圖4A至圖4C是依照本發明一實施例的半導體記憶體裝置的刷新操作的波形示意圖。 圖5A至圖5C是依照本發明一實施例的半導體記憶體裝置的刷新操作的波形示意圖。 圖6是依照本發明一實施例的一種刷新控制器的電路示意圖。 圖7A至圖7C是依照本發明一實施例的半導體記憶體裝置的刷新操作的波形示意圖。 圖8是依照本發明一實施例的一種RHR狀態控制電路的電路示意圖。 圖9是依照本發明一實施例的一種半導體記憶體裝置的示意圖。 圖10是依照本發明一實施例的一種記憶體區塊的示意圖。 圖11A是依照本發明一實施例的一種CBR稀化（thinning）電路的示意圖。 圖11B是依照本發明一實施例的CBR稀化電路的動作波形的範例。 圖12A是依照本發明一實施例的一種RHRSLOT產生電路的示意圖。 圖12B是依照本發明一實施例的RHRSLOT產生電路的動作波形的範例。 圖13A是依照本發明一實施例的一種RHR稀化電路的示意圖。 圖13B是依照本發明一實施例的RHR稀化電路的動作波形的範例。 圖14是依照本發明一實施例的一種RHR狀態控制電路的示意圖。 圖15A是依照本發明一實施例的一種RHR稀化電路的示意圖。 圖15B是依照本發明一實施例的RHR稀化電路的動作波形的範例。 圖16A是依照本發明一實施例的一種ACK時脈產生器的示意圖。 圖16B是依照本發明一實施例的ACK時脈產生器的動作波形的範例。

100:半導體記憶體裝置

110:溫度感測器

120:模式暫存器及OTP區塊

130:刷新控制器

140_1~140_N:記憶體區塊

150:命令解碼器

152:位址多工器

154:行位址計數器及鎖存器

156:記憶庫位址控制邏輯

161:位址輸入緩衝器

162:位址解碼器

163:命令輸入緩衝器

164:時脈輸入緩衝器

165:內部時脈產生器

166:內部電源電路

167:DQ輸入/輸出緩衝器

171:位址端子

172:命令端子

173:時脈端子

174:資料端子

175:資料遮罩端子

176、177:電源供應端子

180:GIO及GIO閘控

ACT:作用中信號

ADD:位址信號

BA:區塊位址

BS_1~BS_N:區塊選擇信號

CK、CKB:外部時脈信號

COM:命令信號

CBRSLOT:第一刷新信號

CKE:時脈致能信號

DQ:輸入/輸出資料

DM:資料遮罩信號

ICLK、LCLK:內部時脈信號

MIO:主輸入輸出線

MRS:模式信號

RD:讀取信號

RFA:CBR刷新位址

PREC:預充電信號

RFIP:刷新動作信號

RHRSLOT:第二刷新信號

TMRHR:第二刷新設定資訊

TMRS:第一刷新設定資訊

TS:溫度信號

VDD、VSS、VDDQ、VSSQ:電源供應電壓

VPP、VBB、VBLH、VOD、VINT:內部電位

WT:寫入信號

XADD:位址資料

XADD1:第一列位址

YADD、YADD1:行位址

Claims (20)

1. 一種半導體記憶體裝置，該半導體記憶體裝置包括：一溫度感測器，用於檢測該半導體記憶體裝置內部的一裝置溫度，以產生相對應的一溫度信號；多個記憶體區塊，每一個記憶體區塊包括具有多個揮發性記憶體胞元的一記憶體胞元陣列以及多個字線，該些字線分別連接該些揮發性記憶體胞元；一刷新控制器，耦接該溫度感測器以及該些記憶體區塊，監視對於該些字線的存取，對在規定期間內出現規定次數的存取進行檢測，並且將對應於一刷新操作命令的刷新操作，分配成第一刷新操作或第二刷新操作；以及一模式暫存器及OTP區塊，耦接該刷新控制器，依據一模式信號產生一第一刷新設定資訊以及一第二刷新設定資訊，該刷新控制器基於一刷新動作信號分別輸出一第一刷新信號以及一第二刷新信號，並且依據該第一刷新設定資訊以及該溫度信號調整該第一刷新信號的輸出間隔，依據該第二刷新設定資訊以及該溫度信號調整該第二刷新信號的輸出間隔。
2. 如請求項1所述的半導體記憶體裝置，其中該第一刷新操作基於該裝置溫度的資訊而稀化並且被啟用，該第二刷新操作基於對該些字線的存取量的資訊而稀化並且被啟用，當該第一刷新操作及該第二刷新操作在同一個循環中，並且不能在同一循環中執行兩個內部刷新時，該刷新控制器用以控制在該循環中執 行一個刷新操作，並且將未執行的刷新操作轉移到下一個循環來執行。
3. 如請求項1所述的半導體記憶體裝置，其中該第一刷新操作是用於執行CBR刷新的刷新操作，該第二刷新操作是用於執行列干擾刷新的刷新操作。
4. 如請求項1所述的半導體記憶體裝置，其中該些記憶體區塊反應於該第一刷新信號執行該第一刷新操作，反應於該第二刷新信號執行該第二刷新操作，該刷新控制器依據該第一刷新信號以及該第二刷新信號產生一CBR刷新位址，並且當該第一刷新信號以及該第二刷新信號同時輸出時，各該些記憶體區塊執行該第一刷新操作以及該第二刷新操作的其中之一。
5. 如請求項4所述的半導體記憶體裝置，更包括：一第一位址多工器，耦接該刷新控制器以及該些記憶體區塊，接收一資料位址以及該CBR刷新位址，並且依據該刷新動作信號來選擇該資料位址或該CBR刷新位址作為一第一列位址。
6. 如請求項5所述的半導體記憶體裝置，其中各該些記憶體區塊包括：一及閘，其第一輸入端耦接該刷新動作信號，其第二輸入端耦接該第二刷新信號，並且於其輸出端產生一列干擾信號，一RHA檢測電路，耦接該及閘的輸出端，依據一作用中信號、該列干擾信號以及一第二列位址，產生一列干擾刷新位址； 一第二位址多工器，其第一輸入端耦接該第一列位址，其第二輸入端耦接該列干擾刷新位址，並且依據該列干擾信號來選擇該第一列位址或該列干擾刷新位址作為該第二列位址進行輸出；以及一列解碼器及記憶體區塊控制，耦接該RHA檢測電路以及該第二位址多工器，依據該作用中信號來鎖存該第二列位址作為一區塊存取位址進行輸出。
7. 如請求項4所述的半導體記憶體裝置，其中該刷新控制器包括：一CBR稀化電路，基於一第一時脈輸出該第一刷新信號，並且依據該溫度信號、該第一刷新設定資訊以及該CBR刷新位址，調整該第一刷新信號的輸出間隔；一RHR狀態控制電路，耦接該CBR稀化電路，基於一第二時脈輸出該第二刷新信號，並且依據該溫度信號以及該第二刷新設定資訊，調整該第二刷新信號的輸出間隔；以及一CBR計數器，耦接該CBR稀化電路以及該RHR狀態控制電路，依據一第一計數信號計數該第一刷新操作的執行次數，以產生該CBR刷新位址。
8. 如請求項7所述的半導體記憶體裝置，其中該刷新控制器更包括：一緩衝閘，其輸入端耦接該刷新動作信號，其輸出端產生該第一時脈； 一第一及閘，其第一輸入端耦接該緩衝閘的輸出端，其第二輸入端耦接該第一刷新信號，並且於其輸出端產生一第二計數信號；一多工器，其第一端耦接該刷新動作信號，其第二端耦接該第二計數信號，並且依據一模式切換信號來選擇該刷新動作信號或該第二計數信號作為該第二時脈進行輸出；一反相器，其輸入端耦接該第二刷新信號；以及一第二及閘，其第一輸入端耦接該反相器的輸出端，其第二輸入端耦接該第二計數信號，並且於其輸出端輸出該第一計數信號至該CBR計數器。
9. 如請求項7所述的半導體記憶體裝置，其中該刷新控制器更包括：一緩衝閘，其輸入端耦接該刷新動作信號，其輸出端產生該第二時脈；一第一及閘，其第一輸入端耦接該刷新動作信號，並且於其輸出端產生該第一時脈；一第二及閘，其第一輸入端耦接該第一時脈，其第二輸入端耦接該第一刷新信號，並且於其輸出端產生該第一計數信號；以及一反及閘，其第一輸入端耦接該第二刷新信號，其第二輸入端耦接該第一刷新信號，其輸出端耦接該第一及閘的第二輸入端。
10. 如請求項7所述的半導體記憶體裝置，其中該RHR狀態控制電路包括： 一RHR稀化電路，依據該第二時脈、該第二刷新信號以及一作用中信號，產生一第三時脈；以及一RHRSLOT產生電路，耦接該RHR稀化電路，基於該第三時脈產生該第二刷新信號，並且依據該溫度信號以及該第二刷新設定資訊調整該第二刷新信號的輸出間隔。
11. 如請求項7所述的半導體記憶體裝置，其中該CBR稀化電路包括：一周期計數器，對該第一時脈進行計數以產生一計數值，並且受控於一第一重置信號而重新計數；一設定信號產生器，耦接該周期計數器，依據該溫度信號及該第一刷新設定資訊決定一第一設定值，當該計數值從該第一設定值變化成另一值時產生一設定信號；一重置信號產生器，耦接該周期計數器，依據該溫度信號以及該第一刷新設定資訊決定一第二設定值，當該計數值從該第二設定值變化成另一值時產生一第二重置信號；一第一反相器，其輸入端耦接該第二重置信號；一第一反及閘，其第一輸入端耦接該第一反相器的輸出端，其第二輸入端耦接一啟動信號，並且於其輸出端產生該第一重置信號；一正反器，耦接該設定信號產生器以及該第一反及閘，依據該設定信號以及該第一重置信號改變輸出端的邏輯準位；以及一第二反相器，其輸入端耦接該正反器的輸出端，其輸出端 產生該第一刷新信號。
12. 如請求項10所述的半導體記憶體裝置，其中該RHRSLOT產生電路包括：一周期計數器，對該第三時脈進行計數以產生一計數值，並且受控於一第一重置信號而重新計數；一設定信號產生器，耦接該周期計數器，依據該溫度信號及該第二刷新設定資訊決定一第一設定值，當該計數值從該第一設定值變化成另一值時產生一設定信號；一重置信號產生器，耦接該周期計數器，依據該溫度信號以及該第二刷新設定資訊決定一第二設定值，當該計數值從該第二設定值變化成另一值時產生一第二重置信號；一第一反相器，其輸入端耦接該第二重置信號；一第二反及閘，其第一輸入端耦接該第一反相器的輸出端，其第二輸入端耦接一啟動信號，並且於其輸出端產生該第一重置信號；一正反器，耦接該設定信號產生器以及該第二反及閘，依據該設定信號以及該第一重置信號改變輸出端的邏輯準位；以及一第二緩衝閘，其輸入端耦接該正反器的輸出端，其輸出端產生該第二刷新信號。
13. 如請求項10所述的半導體記憶體裝置，其中該RHR稀化電路包括：一第一延遲電路，其輸入端耦接該第二時脈； 一第一反相器，其輸入端耦接該第一延遲電路的輸出端；一第二反及閘，其第一輸入端耦接該第一反相器的輸出端，其第二輸入端耦接一啟動信號；一第一正反器，其第一控制端耦接該作用中信號，其第二控制端耦接該第二反及閘的輸出端；一第二反相器，其輸入端耦接該第二刷新信號；一第二延遲電路，其輸入端耦接該第二刷新信號；一第三及閘，其第一輸入端耦接該第二反相器的輸出端，其第二輸入端耦接該第二延遲電路的輸出端；一第三反相器，其輸入端耦接該啟動信號；一第二正反器，其第一控制端耦接該第三及閘的輸出端，其第二控制端耦接該第三反相器的輸出端；一第四反相器，其輸入端耦接該第一正反器的輸出端；一第三反及閘，其第一輸入端耦接該第四反相器的輸出端，其第二輸入端耦接該第二正反器的輸出端；以及一第四及閘，其第一輸入端耦接該第三反及閘的輸出端，其第二輸入端耦接該第二時脈，其輸出端產生該第三時脈。
14. 如請求項1所述的半導體記憶體裝置，更包括：一命令解碼器，耦接該刷新控制器，在接收到該刷新操作命令時開始產生該刷新動作信號。
15. 一種半導體記憶體裝置，該半導體記憶體裝置包括：一溫度感測器，用於檢測該半導體記憶體裝置內部的一裝置 溫度，以產生相對應的一溫度信號；以及多個記憶體區塊，耦接該溫度感測器，每一個記憶體區塊包括一刷新控制器、具有多個揮發性記憶體胞元的一記憶體胞元陣列以及多個字線，該些字線分別連接該些揮發性記憶體胞元，其中該刷新控制器監視對於對應的該些字線的存取，對在規定期間內出現規定次數的存取進行檢測，並且將對應於一刷新操作命令的刷新操作，分配成第一刷新操作或第二刷新操作，該半導體記憶體裝置更包括：一模式暫存器及OTP區塊，耦接該些刷新控制器，依據一模式信號產生一第一刷新設定資訊以及一第二刷新設定資訊，每一個刷新控制器基於一刷新動作信號分別輸出一第一刷新信號以及一第二刷新信號，並且依據該第一刷新設定資訊以及該溫度信號調整該第一刷新信號的輸出間隔，依據該第二刷新設定資訊以及該溫度信號調整該第二刷新信號的輸出間隔。
16. 如請求項15所述的半導體記憶體裝置，其中每一個記憶體區塊反應於對應的該第一刷新信號執行一第一刷新操作，且反應於對應的該第二刷新信號執行一第二刷新操作，每一個刷新控制器依據對應的該第一刷新信號以及該第二刷新信號產生一CBR刷新位址，並且當該第一刷新信號以及該第二刷新信號同時輸出時，對應的該記憶體區塊執行該第一刷新操作以及該第二刷新操作的其中之一。
17. 如請求項16所述的半導體記憶體裝置，其中各該些記憶體區塊包括：一第一及閘，其第一輸入端耦接該刷新動作信號，其第二輸入端耦接該第二刷新信號，並且於其輸出端產生一列干擾信號，一RHA檢測電路，耦接該第一及閘的輸出端，依據一作用中信號、該列干擾信號以及一列位址，產生一列干擾刷新位址；一反相器，其輸入端耦接該第二刷新信號；一第二及閘，其第一輸入端耦接該刷新動作信號，其第二輸入端耦接該第一刷新信號，其第三輸入端耦接該反相器的輸出端，並且於其輸出端產生一選擇信號；一位址多工器，其第一輸入端耦接該CBR刷新位址，其第二輸入端耦接一資料位址，其第三輸入端耦接該列干擾刷新位址，並且依據該列干擾信號以及該選擇信號來選擇該CBR刷新位址、該資料位址及該列干擾刷新位址的其中之一作為該列位址進行輸出；以及一列解碼器及記憶體區塊控制，耦接該RHA檢測電路以及該位址多工器，依據該作用中信號來鎖存該列位址作為一區塊存取位址進行輸出。
18. 如請求項16所述的半導體記憶體裝置，其中每一個刷新控制器包括：一CBR稀化電路，基於一第一時脈輸出該第一刷新信號，並且依據該溫度信號、該第一刷新設定資訊以及該CBR刷新位址， 調整該第一刷新信號的輸出間隔；一RHR狀態控制電路，耦接該CBR稀化電路，基於一第二時脈輸出該第二刷新信號，並且依據該溫度信號以及該第二刷新設定資訊，調整該第二刷新信號的輸出間隔；以及一CBR計數器，耦接該CBR稀化電路以及該RHR狀態控制電路，依據一第一計數信號計數該第一刷新操作的執行次數，以產生該CBR刷新位址。
19. 如請求項18所述的半導體記憶體裝置，其中該RHR狀態控制電路包括：一RHRSLOT產生電路，基於該第二時脈產生一第三刷新信號，並且依據該溫度信號以及該第二刷新設定資訊調整該第三刷新信號的輸出間隔；以及一RHR稀化電路，耦接該RHRSLOT產生電路，依據該第三刷新信號、對應的一作用中信號及一預充電信號產生該第二刷新信號。
20. 如請求項19所述的半導體記憶體裝置，其中該RHR稀化電路包括：一ACK時脈產生器，依據該作用中信號、該預充電信號、該溫度信號以及一啟動信號產生一執行信號；一WL活性時間計數器，耦接該ACK時脈產生器，對該執行信號進行計數以產生一執行致能信號，並且受控於一重置信號而重新計數； 一第一反相器，其輸入端耦接該第三刷新信號；一延遲電路，其輸入端耦接該第三刷新信號；一第三及閘，其第一輸入端耦接該第一反相器的輸出端，其第二輸入端耦接該延遲電路的輸出端，其輸出端產生該重置信號；一第二反相器，其輸入端耦接該啟動信號；一正反器，其第一控制端耦接該重置信號，其第二控制端耦接該第二反相器的輸出端；一第三反相器，其輸入端耦接該執行致能信號；一第二反及閘，其第一輸入端耦接該第三反相器的輸出端，其第二輸入端耦接該正反器的輸出端；以及一第四及閘，其第一輸入端耦接該第二反及閘的輸出端，其第二輸入端耦接該第三刷新信號，其輸出端產生該第二刷新信號。

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