KR102524199B1 - 반도체 메모리 장치 - Google Patents
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Abstract
[목적] 전체의 온도 범위 내에서, CBR 리프레쉬, 및 로우해머 리프레쉬의 실행 사이클을 적절히 조정해, 필요 충분한 데이터 보관유지력을 얻을 수 있고, 소비 전력을 저감할 수 있는 반도체 메모리 장치를 제공한다.
[해결수단] 반도체 메모리 장치는, 온도 센서와, 복수의 메모리 블록과, 리프레쉬 컨트롤러를 포함한다. 온도 센서는, 반도체 메모리 장치 내부의 장치 온도를 검출하여, 대응하는 온도 신호를 생성한다. 각 메모리 블록은, 복수의 휘발성 메모리셀을 가지는 메모리셀 어레이와, 복수의 워드라인을 포함한다. 리프레쉬 컨트롤러는, 복수의 워드라인에 대한 액세스를 감시하여, 소정 기간 내에 소정 횟수 출현한 액세스를 검출하고, 또한 리프레쉬 조작 커맨드에 대응하는 리프레쉬 조작을, 제1 리프레쉬 조작 및 제2 리프레쉬 조작으로 분배한다.
[해결수단] 반도체 메모리 장치는, 온도 센서와, 복수의 메모리 블록과, 리프레쉬 컨트롤러를 포함한다. 온도 센서는, 반도체 메모리 장치 내부의 장치 온도를 검출하여, 대응하는 온도 신호를 생성한다. 각 메모리 블록은, 복수의 휘발성 메모리셀을 가지는 메모리셀 어레이와, 복수의 워드라인을 포함한다. 리프레쉬 컨트롤러는, 복수의 워드라인에 대한 액세스를 감시하여, 소정 기간 내에 소정 횟수 출현한 액세스를 검출하고, 또한 리프레쉬 조작 커맨드에 대응하는 리프레쉬 조작을, 제1 리프레쉬 조작 및 제2 리프레쉬 조작으로 분배한다.
Description
본 발명은, 전자 디바이스에 관한 것이며, 특히, 데이터 보관유지를 위해, 리프레쉬 동작이 필요한 메모리셀을 가지는 반도체 메모리 장치의 리프레쉬 제어 방법, 및 그 방법을 적용한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치인 DRAM(Dynamic Random Access Memory)은, 프로세스 기술의 미세화에 수반해, 로우해머(Row Hammer) 현상이 표면화되고 있다. 그 워드라인(word line)의 활성화·비활성화에 의해 에러에 이르기까지의 횟수, 해머 임계값(Hammer threshold)은, 20 nm 프로세스 세대에 이미 10만회 이하가 되어 있고, DRAM 내에서의 회로적 대책, 혹은, 메모리 시스템 측에서의 어떠한 대책이 없으면, 정상 동작을 유지하는 것은 곤란한 상황이 되고 있다.
DRAM 내에서의 회로적 대책으로는, 예를 들면, 빈번하게 액세스된 로우 주소(해머 주소)를 포획해, 그 인접 로우 주소에 대해서 추가 리프레쉬 조작을 적당한 빈도로 실시하는 로우해머 리프레쉬(Row-Hammer Refresh, RHR)가 넓게 채용되고 있다. 해머 주소를 포획하는 방법에는 대략적으로 2가지 있고, 하나는, 커지는 출현 횟수(액세스 카운트)에 착안한 방법, 또 하나는, 필연적으로 높아지는 출현 빈도(출현 확률)에 착안한 방법이다.
그렇지만, 필요한 데이터 보관유지 특성을 유지하기 위해, 리프레쉬 사이클도 단축하고, 실효적인 리프레쉬 주기도 짧게 해서, 로우해머 리프레쉬의 효과도 동시에 높이기 쉬워지지만, 이는, 1개의 리프레쉬 동작으로 리프레쉬 되는 데이터량(메모리셀 수) 및 활성화 되는 워드라인 개수가 보다 증가하는 것, 즉, 리프레쉬 전류(idd5)의 현저한 증가를 의미하고 있다.
그리고, 이 경감책으로서, 근래의 모바일 DRAM(예를 들면, LPDDR4 등)이 채용하는 온도 보상 리프레쉬(Temperature Compensated Refresh, TCR)가 알려져 있다. 온도 저하에 수반해, 지배적인 셀 리크(Cell leak) 요인이 큰 폭으로 감소하는 것으로부터, 리프레쉬 주기를 연장할 수 있는 것에 착안해, DRAM을 제어하는 컨트롤 디바이스 측이, 오토 리프레시 커맨드의 발행 간격을 예를 들어 2배, 4배로 길게 한다. 이에 따라, 실사용시의 리프레쉬 전류를 낮추는 방법이다.
그렇지만, 저온에서는, 오토 리프레시 커맨드를, 로우해머 리프레쉬에 할당하는 비율을 늘리게 된다. 저온에서는, 로우해머 리프레쉬와, 그 이외의 통상 리프레쉬(CBR 리프레쉬)의 밸런스가 어려워지고, 데이터 보관유지에 대한 리스크는 높아지게 된다.
1αnm 세대 이후에 들어가면, 해머 임계값의 대폭적인 저하에 수반해, 저온에서는, 대부분의 리프레쉬 조작을 로우해머 리프레쉬에 할당하지 않으면 안되게 된다. 모바일 DRAM가 채용하는 온도 보상 리프레쉬에서는, 장래에 걸쳐서, 제품을 위한 데이터 보관유지력과 리프레쉬 전류 저감의 양립을 유지하는 것은 곤란하다.
본 발명은, 전체의 온도 범위 내에서, CBR 리프레쉬, 및 로우해머 리프레쉬의 실행 사이클을 적절히 조정해, 필요 충분한 데이터 보관유지력을 얻을 수 있고, 소비 전력을 저감할 수 있는 반도체 메모리 장치를 제공한다.
반도체 메모리 장치는, 온도 센서와, 복수의 메모리 블록과, 리프레쉬 컨트롤러를 포함한다. 온도 센서는, 반도체 메모리 장치 내부의 디바이스 온도를 검출하여, 대응하는 온도 신호를 생성한다. 각 메모리 블록은, 복수의 휘발성 메모리셀을 가지는 메모리셀 어레이와, 복수의 워드라인을 포함한다. 리프레쉬 컨트롤러는, 복수의 워드라인에 대한 액세스를 감시하여, 소정 기간 내에 소정 횟수 출현한 액세스를 검출하고, 또한 리프레쉬 조작 커맨드에 대응하는 리프레쉬 조작을, 제1 리프레쉬 조작 및 제2 리프레쉬 조작으로 분배한다.
본 발명의 하나의 실시 형태에서, 상술한 제1 리프레쉬 조작은, 장치 온도의 정보에 근거해 솎아내기(thining)하여 활성화 되고, 상술한 제2 리프레쉬 조작은, 워드라인에 대한 액세스량의 정보에 근거해 솎아내기하여 활성화 된다. 제1 리프레쉬 조작 및 제2 리프레쉬 조작이 동일 사이클에 있고, 또한 동일 사이클에서 2개의 내부 리프레쉬를 실행할 수 없을 때, 리프레쉬 컨트롤러를 이용해 사이클 중에 1개의 리프레쉬 조작을 실행하고, 또한 실행하고 있지 않는 리프레쉬 조작을 다음 사이클로 시프트해 실행하도록 제어한다.
이상과 같이, 본 발명의 반도체 메모리 장치는, 리프레쉬 동작 신호에 근거하여, 각각 CBR 리프레쉬 조작을 실행하기 위한 신호(제1 리프레쉬 신호) 및 로우해머 리프레쉬 조작을 실행하기 위한 신호(제2 리프레쉬 신호)를 생성한다. 그리고, 본 발명에서는, 전체의 온도 범위 내에서, 필요 충분한 리프레쉬 기회가 제공되는 것을 전제로 하여, CBR 리프레쉬(제1 리프레쉬) 및 로우해머 리프레쉬(제2 리프레쉬)의 실행 사이클을 적절히 솎아내기해 조정할 수 있다. 그 때문에, 데이터 보존 능력을 확보할 수 있어, 소비 전력을 저감할 수 있다.
첨부 도면은, 본 발명의 원리가 한층 이해되도록 포함되어 있으며, 본 명세서에 편입되고 또한 그 일부를 구성하는 것이다. 도면은, 본 발명의 실시 형태를 예시하고 있고, 설명과 함께, 본 발명의 원리를 설명하는 역할을 이루고 있다.
[도 1] 도 1은, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치의 개략도이다.
[도 2] 도 2는, 본 발명의 하나의 실시 형태에 따른 메모리 블록의 개략도이다.
[도 3] 도 3은, 본 발명의 하나의 실시 형태에 따른 리프레쉬 컨트롤러의 회로 개략도이다.
[도 4] 도 4a~도 4c는, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치의 리프레쉬 조작의 파형 개략도이다.
[도 5] 도 5a~도 5c는, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치의 리프레쉬 조작의 파형 개략도이다.
[도 6] 도 6은, 본 발명의 하나의 실시 형태에 따른 리프레쉬 컨트롤러의 회로 개략도이다.
[도 7] 도 7a~도 7c는, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치의 리프레쉬 조작의 파형 개략도이다.
[도 8] 도 8은, 본 발명의 하나의 실시 형태에 따른 RHR 상태 제어 회로의 회로 개략도이다.
[도 9] 도 9는, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치의 개략도이다.
[도 10] 도 10은, 본 발명의 하나의 실시 형태에 따른 메모리 블록의 개략도이다.
[도 11] 도 11a는, 본 발명의 하나의 실시 형태에 따른 CBR 솎아내기(thinning) 회로의 개략도이다. 도 11b는, 본 발명의 하나의 실시 형태에 따른 CBR 솎아내기 회로의 동작 파형의 범례이다.
[도 12] 도 12a는, 본 발명의 하나의 실시 형태에 따른 RHRSLOT 발생 회로의 개략도이다. 도 12b는, 본 발명의 하나의 실시 형태에 따른 RHRSLOT 발생 회로의 동작 파형의 범례이다.
[도 13] 도 13a는, 본 발명의 하나의 실시 형태에 따른 RHR 솎아내기 회로의 개략도이다. 도 13b는, 본 발명의 하나의 실시 형태에 따른 RHR 솎아내기 회로의 동작 파형의 범례이다.
[도 14] 도 14는, 본 발명의 하나의 실시 형태에 따른 RHR 상태 제어 회로의 개략도이다.
[도 15] 도 15a는, 본 발명의 하나의 실시 형태에 따른 RHR 솎아내기 회로의 개략도이다. 도 15b는, 본 발명의 하나의 실시 형태에 따른 RHR 솎아내기 회로의 동작 파형의 범례이다.
[도 16] 도 16a는, 본 발명의 하나의 실시 형태에 따른 ACK 클록 발생기의 개략도이다. 도 16b는, 본 발명의 하나의 실시 형태에 따른 ACK 클록 발생기의 동작 파형의 범례이다.
[도 1] 도 1은, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치의 개략도이다.
[도 2] 도 2는, 본 발명의 하나의 실시 형태에 따른 메모리 블록의 개략도이다.
[도 3] 도 3은, 본 발명의 하나의 실시 형태에 따른 리프레쉬 컨트롤러의 회로 개략도이다.
[도 4] 도 4a~도 4c는, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치의 리프레쉬 조작의 파형 개략도이다.
[도 5] 도 5a~도 5c는, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치의 리프레쉬 조작의 파형 개략도이다.
[도 6] 도 6은, 본 발명의 하나의 실시 형태에 따른 리프레쉬 컨트롤러의 회로 개략도이다.
[도 7] 도 7a~도 7c는, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치의 리프레쉬 조작의 파형 개략도이다.
[도 8] 도 8은, 본 발명의 하나의 실시 형태에 따른 RHR 상태 제어 회로의 회로 개략도이다.
[도 9] 도 9는, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치의 개략도이다.
[도 10] 도 10은, 본 발명의 하나의 실시 형태에 따른 메모리 블록의 개략도이다.
[도 11] 도 11a는, 본 발명의 하나의 실시 형태에 따른 CBR 솎아내기(thinning) 회로의 개략도이다. 도 11b는, 본 발명의 하나의 실시 형태에 따른 CBR 솎아내기 회로의 동작 파형의 범례이다.
[도 12] 도 12a는, 본 발명의 하나의 실시 형태에 따른 RHRSLOT 발생 회로의 개략도이다. 도 12b는, 본 발명의 하나의 실시 형태에 따른 RHRSLOT 발생 회로의 동작 파형의 범례이다.
[도 13] 도 13a는, 본 발명의 하나의 실시 형태에 따른 RHR 솎아내기 회로의 개략도이다. 도 13b는, 본 발명의 하나의 실시 형태에 따른 RHR 솎아내기 회로의 동작 파형의 범례이다.
[도 14] 도 14는, 본 발명의 하나의 실시 형태에 따른 RHR 상태 제어 회로의 개략도이다.
[도 15] 도 15a는, 본 발명의 하나의 실시 형태에 따른 RHR 솎아내기 회로의 개략도이다. 도 15b는, 본 발명의 하나의 실시 형태에 따른 RHR 솎아내기 회로의 동작 파형의 범례이다.
[도 16] 도 16a는, 본 발명의 하나의 실시 형태에 따른 ACK 클록 발생기의 개략도이다. 도 16b는, 본 발명의 하나의 실시 형태에 따른 ACK 클록 발생기의 동작 파형의 범례이다.
이하, 도 1을 참조하면, 도 1은, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치(100)의 개략도이다. 반도체 메모리 장치(100)는, 온도 센서(110)와, 모드 레지스터 및 OTP 블록(120)과, 리프레쉬 컨트롤러(130)와, 메모리 블록(140＿1~140＿N)과, 커맨드 디코더(150)를 포함한다. N은, 1보다 큰 정(正)의 정수이다. 본 실시 형태에서는, 1개의 리프레쉬 컨트롤러(130)에 의해 모든 메모리 블록(140＿1~140＿N)의 리프레쉬 동작을 제어하는 구성을 채용한다.
온도 센서(110)는, 예를 들면, 온도 검출 기능을 가지는 임의의 종류의 감지 소자/회로이다. 온도 센서(110)는, 반도체 메모리 장치(100) 내부의 디바이스 온도를 검출하고, 대응하는 온도 신호(TS)를 생성하기 위해서 사용된다.
모드 레지스터 및 OTP(One Time Programmable memory) 블록(120)은, 예를 들면, READ 동작 사양과 관련되는, 버스트 길이(BL)나, CAS 레이턴시(CL), 혹은, 본 발명과 관련되는, 제1 리프레쉬 설정 정보(TMRS)나, 제2 리프레쉬 설정 정보(TMRHR) 등의, 다양한 동작 설정 정보를 저장한 복수의 안티 퓨즈(Anti-Fuse)와, 모드 레지스터라고 불리는 레지스터군을 조합한 회로이다. 안티 퓨즈에 사전에 기입된 다양한 동작 설정 정보는, 칩 기동 시에 모드 레지스터에 로드되어 각 모드 레지스터에 저장된 설정 정보가, 칩 내의 각 회로로 공급된다. 또, 칩 기동 후에는, MRS(Mode Register Set) 커맨드에 의해, 커맨드 디코더(150)로부터 발행된 MRS 신호, 주소 입력 버퍼(161)로부터 외부 입력된 코드 정보에 근거하여, 모드 레지스터에 저장된 동작 설정 정보를 재설정할 수도 있다.
리프레쉬 컨트롤러(130)는, 모드 레지스터 및 OTP 블록(120)으로부터 제1 리프레쉬 설정 정보(TMRS) 및 제2 리프레쉬 설정 정보(TMRHR)를, 온도 센서(110)로부터 온도 신호(TS)를 수취해, 리프레쉬 제어에 관련된 동작 사양을 결정한다. 그리고, 리프레쉬 동작 신호(RFIP)에 근거하여, 각각 제1 리프레쉬 신호(CBRSLOT) 및 제2 리프레쉬 신호(RHRSLOT)를 출력할 수 있다. 리프레쉬 동작 신호(RFIP)는, 외부 커맨드 신호(COM)가 리프레쉬 커맨드를 지시할 때, 커맨드 디코더(150)로부터 발행되는 펄스 신호이다. 리프레쉬 컨트롤러(130)는, 제1 리프레쉬 설정 정보(TMRS) 및 온도 신호(TS)에 근거하여, 제1 리프레쉬 신호(CBRSLOT)의 출력 간격을 조정하고, 제2 리프레쉬 설정 정보(TMRHR) 및 온도 신호(TS)에 근거하여, 제2 리프레쉬 신호(RHRSLOT)의 출력 간격을 조정할 수 있다. 나아가, 리프레쉬 컨트롤러(130)는, 조정 후의 제1 리프레쉬 신호(CBRSLOT) 및 제2 리프레쉬 신호(RHRSLOT)에 근거하여, CBR 리프레쉬 주소(RFA)를 생성할 수 있다. 제1 리프레쉬 설정 정보(TMRS)는, 예를 들면, CBR 리프레쉬 스킵율의 등급 정보를 의미하고, 온도 정보(TS)와 조합하여 제1 리프레쉬 신호(CBRSLOT)의 활성화율이 결정되어, 리프레쉬 주기의 온도 보상을 실현한다. 제2 리프레쉬 설정 정보(TMRHR)는, 예를 들면, 로우해머 리프레쉬에 관한 리프레쉬 인터럽트율 및 세트 정보를 포함한다. 이른바 '리프레쉬 인터럽트율'은, 예를 들면, 제2 클록(RHRCLK)을 인터럽트하여, 제2 리프레쉬 신호(RHRSLOT)의 논리 레벨의 비율을 대응해 변경하는 것을 나타낸다. 메모리 블록(140＿1~140＿N)은, 리프레쉬 컨트롤러(130)에 접속된다. 메모리 블록(140＿1~140＿N)은, 제1 리프레쉬 신호(CBRSLOT)에 반응하여, 제1 리프레쉬 조작을 실행하고, 또한 제2 리프레쉬 신호(RHRSLOT)에 반응하여, 제2 리프레쉬 조작을 실행할 수 있다. 그 중에서, 제1 리프레쉬 조작은, 예를 들면, CBR(CAS before RAS) 리프레쉬를 실행하기 위한 리프레쉬 조작이며, 제2 리프레쉬 조작은, 예를 들면, 로우해머 리프레쉬(Row hammer refresh, RHR)를 실행하기 위한 리프레쉬 조작이다. 본 실시 형태에서, 제1 리프레쉬 신호(CBRSLOT)는, CBR 리프레쉬를 실행하는 시간대를 표시할 수 있고, 제2 리프레쉬 신호(RHRSLOT)는, 로우해머 리프레쉬를 실행하는 시간대를 표시할 수 있다.
도 1에 도시한 바와 같이, 반도체 메모리 장치(100)는, 게다가, 주소 MUX(152)와, 컬럼 주소 카운터 및 래치(154)와, 뱅크 주소 제어 로직(Bank Address Control Logic)(156)과, 주소 입력 버퍼(161)와, 주소 디코더(162)와, 커맨드 입력 버퍼(163)와, 클록 입력 버퍼(164)와, 내부 클록 발생기(165)와, 내부 전원 회로(166)와, DQ 입출력 버퍼(167)와, 주소 단자(171)와, 커맨드 단자(172)와, 클록 단자(173)와, 데이터 단자(174)와, 데이터 마스크 단자(175)와, 전원 공급 단자(176)과, 전원 공급 단자(177)와, GIO 및 GIO 게이트 제어(180)를 포함한다.
주소 단자(171)는, 외부로부터 주소 신호(ADD)를 수신하는 단자이다. 주소 신호(ADD)는, 주소 입력 버퍼(161)를 통해 주소 디코더(162)에 제공된다. 복호한 후, 주소 디코더(162)는, 주소 신호(ADD)에 근거하여, 주소 데이터(XADD)를 주소 MUX(152)에 제공하고, 컬럼 주소(YADD)를 컬럼 주소 카운터 및 래치(154)에 제공하고, 블록 주소(BA)를 뱅크 주소 제어 로직(156)에 제공할 수 있다.
커맨드 단자(172)는, 외부로부터 커맨드 신호(COM)를 수신하는 단자이다. 커맨드 신호(COM)는, 커맨드 입력 버퍼(163)를 통해 커맨드 디코더(150)에 제공할 수 있다. 커맨드 디코더(150)는, 커맨드 신호(COM)를 복호함으로써, 각종 내부 커맨드의 회로를 생성한다. 내부 커맨드는, 예를 들면, 작용 중 신호(ACT), 프리차지 신호(PPEC), 독출 신호(Read-out signal)(RD), 기입 신호(Write-in signal)(WT), 및 리프레쉬 동작 신호(RFIP)를 포함한다. 작용 중 신호(ACT)는, 커맨드 신호(COM)가 로우 액세스를 지시했을 때에 활성화 되는 펄스 신호(작용 중 커맨드)이다. 작용 중 신호(ACT)를 활성화 할 때, 지정된 메모리 블록 주소의 로우 디코더를 활성화 한다. 프리차지 신호(PPEC)는, 커맨드 신호(COM)가 프리차지를 지시했을 때 활성화 되는 펄스 신호이다. 프리차지 신호(PPEC)를 활성화 할 때, 지정된 메모리 블록의 로우 디코더, 및 이 로우 디코더에 의해 제어된 로우 주소가 지정한 워드라인을 비활성화 한다. 또, 커맨드 신호(COM)가 오토 리프레시(Auto Refresh)의 커맨드를 지시했을 때, 커맨드 디코더(150)는, 리프레쉬 동작 신호(RFIP)를 활성화 할 수 있다.
주소 MUX(152)는, 리프레쉬 컨트롤러(130), 커맨드 디코더(150), 및 주소 디코더(162)에 접속된다. 주소 MUX(152)는, CBR 리프레쉬 주소(RFA) 및 주소 데이터(XADD)를 수신하고, 또한 리프레쉬 동작 신호(RFIP)에 근거하여, CBR 리프레쉬 주소(RFA) 또는 주소 데이터(XADD)를 제1 로우 주소(XADD1)로서 선택해 출력한다. 예를 들어 설명하면, 리프레쉬 동작 신호(RFIP)가 활성화 되어 있지 않은 상태에 있을 때는, 일반적인 독출 조작 또는 기입 조작인 것을 나타내기 때문에, 주소 MUX(152)는, 주소 데이터(XADD)(외부 입력 주소)를 제1 로우 주소(XADD1)로서 제공한다. 리프레쉬 동작 신호(RFIP)가 활성화 된 상태에 있을 때는, 로우해머 조작 또는 CBR 리프레쉬 조작인 것을 나타내기 때문에, 주소 MUX(152)는, 주소 데이터(XADD)(외부 입력 주소)를 제1 로우 주소(XADD1)로서 제공한다.
컬럼 주소 카운터 및 래치(154)는, 컬럼 주소(YADD)에 근거하여, 컬럼 주소(YADD1)를 제공한다. 뱅크 주소 제어 로직(156)은, 블록 주소(BA)에 근거하여, 블록 선택 신호(BS＿1~BS＿N)를 제공한다.
클록 단자(173)는, 외부 클록 신호(CK 및 CKB)를 입력하기 위한 단자이다. 외부 클록 신호(CK) 및 외부 클록 신호(CKB)는, 상보(相補) 신호이며, 또한 양자는, 클록 입력 버퍼(164)에 제공된다. 클록 입력 버퍼(164)는, 외부 클록 신호(CK 및 CKB)에 근거하여, 또한 커맨드 입력 버퍼(163)로부터의 클록 인에이블 신호(CKE)에 있어서 제어되어, 내부 클록 신호(ICLK)를 생성하고, 또한 내부 클록 신호(ICLK)를 커맨드 디코더(150) 및 내부 클록 발생기(165)에 제공한다. 내부 클록 발생기(165)는, 내부 클록 신호(ICLK)에 근거하여, DQ 입출력 버퍼(167)의 조작 순서를 제어하는 내부 클록 신호(LCLK)를 생성할 수 있다.
GIO 및 GIO 게이트 제어(180)는, DQ 입출력 버퍼(167)에 접속되고, 또한 복수의 메인 입출력라인(MIO)을 통해, 각각 메모리 블록(140＿1~140＿N)에 접속된다. GIO 및 GIO 게이트 제어(180)는, 독출 조작 시에 지정된 메모리 블록으로부터 데이터를 DQ 입출력 버퍼(167)에 독출하고, 기입 조작 시에 DQ 입출력 버퍼(167)로부터 지정된 메모리 블록에 데이터를 기입하기 위해서 사용된다.
데이터 단자(174)는, 입력/출력 데이터(DQ)를 전송하기 위한 단자이다. 데이터 마스크 단자(175)는, 데이터 마스크 신호(DM)를 수신하기 위한 단자이다. 데이터 마스크 신호(DM)를 활성화 했을 때, 대응하는 데이터의 덮어쓰기(overwrite)를 금지한다. 전원 공급 단자(176)는, 전원 공급 전압(VDD 및 VSS)을 수신하는 단자이며, 또한 전원 공급 전압(VDD 및 VSS)을 내부 전원 회로(166)에 제공한다. 내부 전원 회로(166)는, 전원 공급 전압(VDD 및 VSS)에 근거하여, 각종 내부 전위(VPP, VBB, VBLH, VOD, VINT) 등을 생성한다.
전원 공급 단자(177)는, 전원 공급 전압(VDDQ 및 VSSQ)을 수신하고, 또한 전원 공급 전압(VDDQ 및 VSSQ)을 DQ 입출력 버퍼(167)에 제공하기 위한 단자이다. 전원 공급 전압(VDDQ 및 VSSQ)은, 각각 전원 공급 단자(176)에 공급된 전원 공급 전압(VDD 및 VSS)과 동일한 전위이다. 그렇지만, 전용의 전원 공급 전압(VDDQ 및 VSSQ)은, DQ 입출력 버퍼(167)에 사용되어, DQ 입출력 버퍼(167)로부터 생긴 전원 공급 노이즈가 그 외의 회로 블록에 전달되지 않도록 한다.
커맨드 디코더(150)는, 리프레쉬 컨트롤러(130)에 접속된다. 리프레쉬 커맨드를 지시하는 커맨드 신호(COM)를 수신했을 때, 커맨드 디코더(150)는, 리프레쉬 동작 신호(RFIP)의 생성을 개시할 수 있다. 커맨드 디코더(150)는, 커맨드 신호(COM)에 근거하여, 모드 신호(MRS)를 모드 레지스터 및 OTP 블록(120)에 전송할 수도 있다. 그 중에서, 모드 레지스터 및 OTP 블록(120) 및 커맨드 디코더(150)는, 어느 것이나, 집적회로 분야에서, 본 분야에서 통상의 지식을 가지는 사람이 숙지하고 있는 논리 회로로 실현될 수 있다.
이하, 본 실시 형태에서의 메모리 블록의 자세한 구조에 대해서 예를 들어 설명한다. 도 2는, 본 발명의 하나의 실시 형태에 따른 메모리 블록(140＿i)의 개략도이다. 도 2에 도시한 바와 같이, 메모리 블록(140＿i)은, OR 게이트(210)와, AND 게이트(220)와, AND 게이트(230)와, 로우해머 주소(Row hammer address, RHA) 검출 회로(240)와, 주소 MUX(250)와, 로우 디코더 및 메모리 블록 제어(260)와, 컬럼 디코더(270)와, LIO 게이트 제어 및 DM 제어 로직(272)과, 센스 증폭기(274)와, 워드 드라이버(280)와, 메모리셀 어레이(memory cell array)(290)를 포함한다. 본 실시 형태에서, i는 정(正)의 정수이며, 1≤i≤N 이다.
OR 게이트(210)의 제1 입력 단자는, 제1 리프레쉬 신호(CBRSLOT)에 접속되고, OR 게이트(210)의 제2 입력 단자는, 제2 리프레쉬 신호(RHRSLOT)에 접속된다. AND 게이트(220)의 제1 입력 단자는, 리프레쉬 동작 신호(RFIP)에 접속되고, AND 게이트(220)의 제2 입력 단자는, OR 게이트(210)의 출력 단자에 접속되고, AND 게이트(220)의 출력 단자는, 유효 리프레쉬 신호(RFEXE)를 생성한다. 유효 리프레쉬 신호(RFEXE)는, 실제로 실행된 오토 리프레시의 리프레쉬 조작(CBR 리프레쉬 및 로우해머 리프레쉬를 포함한다)을 지시할 수 있다.
AND 게이트(230)의 제1 입력 단자는, 리프레쉬 동작 신호(RFIP)에 접속되고, AND 게이트(230)의 제2 입력 단자는, 제2 리프레쉬 신호(RHRSLOT)에 접속된다. AND 게이트(230)의 출력 단자는, 리프레쉬 동작 신호(RFIP) 및 제2 리프레쉬 신호(RHRSLOT)가 모두 인에이블(enable)이 되었을(고논리 레벨) 때에, 인에이블이 된(고논리 레벨) 로우해머 신호(RHR)를 생성한다.
RHA 검출 회로(240)는, AND 게이트(230)의 출력 단자에 접속된다. RHA 검출 회로(240)는, 작용 중 신호(ACT), 프리차지 신호(PREC), 및 로우해머 신호(RHR)에 반응하여, 제2 로우 주소(XADD2)를 분석해, 로우해머 리프레쉬 주소(RHA)를 생성할 수 있다. 구체적으로 설명하면, RHA 검출 회로(240)는, 이전의 제2 로우 주소(XADD2) 상의 메모리셀 액세스 동작을 감시하는 동시에, 소정 기간 내에 소정 횟수 이상 출현한 액세스를 검출할 수 있다. 제2 로우 주소(XADD2)에 소정 횟수 이상의 액세스 횟수가 출현했을 때, 제2 로우 주소(XADD2)에 인접하는 주소를 계산해, 로우해머 리프레쉬 주소(RHA)로 한다.
설명해야 할 것으로서, 작용 중 신호(ACT)가 인에이블이 된 횟수를 카운트 함으로써, 워드라인에 대한 액세스 횟수를 얻을 수 있다. 로우해머 리프레쉬 주소(RHA)는, 로우해머 리프레쉬를 실시하기 위한 주소이다. RHA 검출 회로(240)에 있어서, 로우해머 리프레쉬 주소(RHA)의 계산 방법은, 집적회로 분야에서, 본 분야에서 통상의 지식을 가지는 사람이 숙지하고 있는 메모리 회로를 응용한 구조로 실현될 수 있다.
주소 MUX(250)의 제1 입력 단자는, 주소 MUX(152)의 제1 로우 주소(XADD1)에 접속되고, 주소 MUX(250)의 제2 입력 단자는, 로우해머 리프레쉬 주소(RHA)에 접속되고, 또한 로우해머 신호(RHR)에 근거하여, 제1 로우 주소(XADD1) 또는 로우해머 리프레쉬 주소(RHA)를 제2 로우 주소(XADD2)로서 선택해 출력한다.
로우 디코더 및 메모리 블록 제어(260)는, RHA 검출 회로(240) 및 주소 MUX(250)에 접속된다. 로우 디코더 및 메모리 블록 제어(260)는, 작용 중 신호(ACT), 프리차지 신호(PREC)에 근거해 구동되고, 또한 유효 리프레쉬 신호(RFEXE)에 근거하여, 제2 로우 주소(XADD2)를 블록 액세스 주소(BADD)로서 래치해 출력할 수 있다.
도 2를 참조하면, 로우해머 신호(RHR)가 저논리 레벨과 동일할 때는, 로우해머 리프레쉬 조작이 아닌 것을 나타내기 때문에, 주소 MUX(250)는, 도 1의 주소 MUX(152)로부터의 제1 로우 주소(XADD1)를 제2 로우 주소(XADD2)로서 제공한다. 로우해머 신호(RHR)가 고논리 레벨과 동일할 때는, 로우해머 리프레쉬 조작인 것을 나타내기 때문에, 주소 MUX(250)는, 로우해머 리프레쉬 주소(RHA)를 제2 로우 주소(XADD2)로 한다.
도 2에 도시한 회로 배치 방식과 같이, 제1 리프레쉬 신호(CBRSLOT) 및 제2 리프레쉬 신호(RHRSLOT)를 동시에 출력했을 때, 메모리 블록(140＿i)은, 제1 리프레쉬 조작 및 제2 리프레쉬 조작 중 하나를 실행하고, 또한 다음의 리프레쉬 사이클에서 실행되고 있지 않은 조작을 실행할 수 있다. 예를 들어 설명하면, 제2 리프레쉬 신호(RHRSLOT)를 출력했을 때, 제1 리프레쉬 신호(CBRSLOT)도 동시에 출력할지 여부에 관계없이, AND 게이트(230)가 출력한 로우해머 신호(RHR)에 의해, 주소 MUX(250)는 모두, 로우해머 리프레쉬 주소(RHA)를 제2 로우 주소(XADD2)로서 선택해 출력하기 때문에, 제2 리프레쉬 조작을 실행할 수 있다. 나아가, 다음의 리프레쉬 사이클에서 실행되고 있지 않은 제1 리프레쉬 조작을 실행한다.
메모리셀 어레이(290)는, 복수의 워드라인(WL) 및 복수의 비트라인(BL)을 가지고, 또한 메모리셀(MC)이 워드라인(WL)과 비트라인(BL)의 교차 부분에 배치된 구성을 가진다. 도 2의 메모리셀 어레이(290)는, 그 중 하나의 워드라인(WL), 비트라인(BL), 및 메모리셀(MC)로 구성된 구조를 나타내고 있다. 본 실시 형태에서는, 로우 디코더 및 메모리 블록 제어(260)에 의해 워드라인(WL)의 선택을 실시하고, 또한 컬럼 디코더(270)에 의해 비트라인(BL)의 선택을 실시한다.
워드 드라이버(280)는, 지정된 워드라인을 구동하기 위해서 사용되고, 또한 센스 증폭기(274)는, 비트라인(BL)을 통해, 지정된 메모리셀(MC)로부터 데이터를 독출하거나, 혹은 지정된 메모리셀(MC)에 데이터를 기입한다.
LIO 게이트 제어 및 DM 제어 로직(272)은, 로컬 입출력라인(LIO)을 통해, 센스 증폭기(274)에 접속된다. LIO 게이트 제어 및 DM 제어 로직(272)은, 컬럼 디코더(270)의 복호 결과에 근거하여, 센스 증폭기(274)를 통해, 지정된 메모리셀(MC)에 액세스 한다. 그러다가, 센스 증폭기(274)는, 메모리셀(MC)이 비트라인(BL)으로부터 송신된 보존 데이터를 수신하고, 감지 기동 신호(SAEn)에 근거해 보존 데이터를 감지해, 독출 데이터를 취득하는 동시에, 독출 데이터를 메인 입출력라인(MIO)에 전송할 수 있다. 센스 증폭기(274)는, 메인 입출력라인(MIO) 상의 기입 데이터를 수신하여, 감지 기동 신호(SAEn)에 근거해 기입 데이터를 감지하는 동시에, 비트라인(BL)을 통해, 감지 결과를 메모리셀(MC)에 기입할 수도 있다. 본 실시 형태에서는, RHA 검출 회로(240)가 예비의 로우 주소(XRED)를 분석해, 로우해머 리프레쉬 주소(RHA)를 계산할 수도 있다.
이하, 본 실시 형태에서의 리프레쉬 컨트롤러의 자세한 구조에 대해서 예를 들어 설명한다. 도 3은, 본 발명의 하나의 실시 형태에 따른 리프레쉬 컨트롤러(300)의 회로 개략도이다. 도 3에 도시한 바와 같이, 리프레쉬 컨트롤러(300)는, CBR 솎아내기 회로(310)와, RHR 상태 제어 회로(320)와, CBR 카운터(330)를 포함한다.
CBR 솎아내기(thinning) 회로(310)는, 제1 클록(CBRCLK)에 근거하여, 제1 리프레쉬 신호(CBRSLOT)를 출력하고, 또한 온도 신호(TS2), 제1 리프레쉬 설정 정보(TMRS), 및 CBR 리프레쉬 주소(RFA)에 근거하여, 제1 리프레쉬 신호(CBRSLOT)의 출력 간격을 조정할 수 있다.
RHR 상태 제어 회로(320)는, CBR 솎아내기 회로(310)에 접속된다. RHR 상태 제어 회로(320)는, 제2 클록(RHRCLK)에 근거하여, 제2 리프레쉬 신호(RHRSLOT)를 출력하고, 또한 온도 신호(TS2) 및 제2 리프레쉬 설정 정보(TMRHR)에 근거하여, 제2 리프레쉬 신호(RHRSLOT)의 출력 간격을 조정할 수 있다.
CBR 카운터(330)는, 예를 들면, 카운트 기능을 가지는 임의의 종류의 계수(計數)소자/회로이다. CBR 카운터(330)는, CBR 솎아내기 회로(310) 및 RHR 상태 제어 회로(320)에 접속된다. CBR 카운터(330)는, 카운트 신호(CBRCNT)에 근거해 제1 리프레쉬 조작의 실행 횟수를 카운트하고, CBR 리프레쉬 주소(RFA)를 생성한다.
도 3에서, CBR 솎아내기 회로(310), RHR 상태 제어 회로(320), 및 CBR 카운터(330)는, 각각 버퍼 게이트(340), AND 게이트(350), 멀티플렉서(360), 인버터(370), 및 AND 게이트(380)를 통해 접속된다. 플립플롭(390)은, 반전(反轉)된 제1 리프레쉬 신호(CBRSLOT)에 반응하여, 온도 신호(TS)에 근거해, 온도 신호(TS2)를 제공하기 위해서 사용된다.
도 3에 도시한 바와 같이, 버퍼 게이트(340)의 입력 단자는, 리프레쉬 동작 신호(RFIP)에 접속되고, 버퍼 게이트(340)의 출력 단자는, 제1 클록(CBRCLK)을 생성할 수 있다. AND 게이트(350)의 제1 입력 단자는, 버퍼 게이트(340)의 출력 단자에 접속되고, AND 게이트(350)의 제2 입력 단자는, 제1 리프레쉬 신호(CBRSLOT)에 접속되고, 또한 AND 게이트(350)의 출력 단자에서 카운트 신호(CBRCNTP)를 생성한다.
멀티플렉서(360)의 제1 단자는, 리프레쉬 동작 신호(RFIP)에 접속되고, 멀티플렉서(360)의 제2 단자는, 카운트 신호(CBRCNTP)에 접속되고, 또한 모드 전환 신호(SW)에 근거하여, 리프레쉬 동작 신호(RFIP) 또는 카운트 신호(CBRCNTP)를 제2 클록(RHRCLK)으로서 선택해 출력한다. 인버터(370)의 입력 단자는, 제2 리프레쉬 신호(RHRSLOT)에 접속된다. AND 게이트(380)의 제1 입력 단자는, 인버터(370)의 출력 단자에 접속되고, AND 게이트(380)의 제2 입력 단자는, 카운트 신호(CBRCNTP)에 접속되고, 또한 AND 게이트(380)의 출력 단자는, 카운트 신호(CBRCNT)를 CBR 카운터(330)에 출력한다. 이하, 본원의 도 3에 도시한 리프레쉬 컨트롤러(300)의 조작 원리에 대해 더 설명한다.
리프레쉬 컨트롤러(300)는, 리프레쉬 커맨드를 지시하는 커맨드 신호(COM)를 생성할 때에, 커맨드 디코더(150)로부터 제공된 리프레쉬 동작 신호(RFIP)를 수신할 수 있다. 리프레쉬 동작 신호(RFIP)는, 버퍼 게이트(340)를 통과해, 제1 클록(CBRCLK)으로서, CBR 솎아내기 회로(310) 및 AND 게이트(350)에 제공된다.
CBR 솎아내기 회로(310)는, 온도 신호(TS2) 및 제1 리프레쉬 설정 정보(TMRS)에 근거하여, 제1 클록(CBRCLK)에 근거해 제1 리프레쉬 신호(CBRSLOT)를 생성할 수 있다.
AND 게이트(350)는, 제1 클록(CBRCLK)을 게이팅(Gating)하기 위해서 사용된다. 제1 리프레쉬 신호(CBRSLOT)가 1(고논리 레벨)일 때, 제1 클록(CBRCLK)을 카운트 신호(CBRCNTP)로서 출력해, AND 게이트(380)에 전송한다. 제2 리프레쉬 신호(RHRSLOT)가 0(저논리 레벨)일 때, 카운트 신호(CBRCNT)는, 제1 클록(CBRCLK)과 동일하고, 카운트 동작을 실시하는 의거(依據)로서, 다음 스테이지의 CBR 카운터(330)에 제공한다.
제2 리프레쉬 신호(RHRSLOT)가 1(고논리 레벨)일 때, CBR 리프레쉬의 리프레쉬 조작이 금지되고, 로우해머 리프레쉬의 리프레쉬 조작을 실행한다. 동시에, 카운트 신호(CBRCNT)는, 0(저논리 레벨)에 있어서 보관유지되기 때문에, CBR 카운터(330)는, 카운트를 실시하지 않고 CBR 리프레쉬의 금지에 대응한다. 즉, CBR 카운터(330)가 카운트 하는 것은, CBR 리프레쉬 주소(RFA)를 생성하기 위한 CBR 리프레쉬의 횟수이다.
한편, 리프레쉬 동작 신호(RFIP) 및 카운트 신호(CBRCNTP)가 멀티플렉서(360)에 제공된다. 멀티플렉서(360)는, 모드 전환 신호(SW)에 근거하여, 리프레쉬 동작 신호(RFIP) 또는 카운트 신호(CBRCNTP)를 제2 클록(RHRCLK)으로서 선택해, 다음 스테이지의 RHR 상태 제어 회로(320)를 구동한다. RHR 상태 제어 회로(320)는, 제2 리프레쉬 신호(RHRSLOT)를 생성하기 위한 회로이다.
RHR 상태 제어 회로(320)는, 온도 신호(TS2) 및 제2 리프레쉬 설정 정보(TMRHR)에 근거하여, 제2 클록(RHRCLK)에 근거해 제2 리프레쉬 신호(RHRSLOT)를 생성할 수 있다.
언급해야 할 것으로서, 본 실시 형태에서, CBR 리프레쉬와 로우해머 리프레쉬의 목적은 차이가 있지만, CBR 리프레쉬에 이용하는 제1 리프레쉬 신호(CBRSLOT)와, 로우해머 리프레쉬에 이용하는 제2 리프레쉬 신호(RHRSLOT)는, 모두 리프레쉬 동작 신호(RFIP)에 근거해 생성된 것이다. 그렇지만, 도 3에 도시한 바와 같이, 멀티플렉서(360)는, 모드 전환 신호(SW)에 근거하여, 리프레쉬 동작 신호(RFIP) 또는 카운트 신호(CBRCNTP)를 제2 클록(RHRCLK)으로서 선택할 수 있다.
모드 전환 신호(SW)는, 예를 들면, 커맨드 디코더(150)로부터 제공된다. 모드 전환 신호(SW)가 저논리 레벨(모드 A)과 동일할 때, 멀티플렉서(360)는, 카운트 신호(CBRCNTP)를 제2 클록(RHRCLK)으로서 출력한다. 모드 A에서, AND 게이트(350)의 작용에 의해, 제2 클록(RHRCLK)도 온도 신호(TS2)에 수반해 조정을 실시한다(CBR 솎아내기 회로(310)가 온도 신호(TS2)에 근거해 제1 리프레쉬 신호(CBRSLOT)에 대하여 실시하는 조정에 대응한다).
CBR 솎아내기 회로(310)의 리프레쉬 스킵율은, 온도 저하와 함께 증가하기 때문에, 제2 리프레쉬 신호(RHRSLOT)가 온도에 영향을 받지 않도록 하려면, RHR 상태 제어 회로(320)도 그에 대응해, 온도 신호(TS2)에 근거해 리프레쉬 인터럽트율을 보다 높게 조정해야 한다.
도 4a~도 4c는, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치의 리프레쉬 조작의 파형 개략도이다. 도 3 및 도 4a~도 4c를 동시에 참조하여, 모드 전환 신호(SW)가 저논리 레벨(모드 A)과 동일할 때의 리프레쉬 조작에 대해 설명한다.
도 4a는, 제1 리프레쉬 조작(CBR 리프레쉬)의 리프레쉬 간격(tREFI)의 배수가 1x인 신호 파형을 설명한 것이다. 리프레쉬 간격(tREFI)의 배수는, CBR 솎아내기 회로(310)에 의해, 온도 신호(TS2) 및 제1 리프레쉬 설정 정보(TMRS)에 근거해 결정된다. 그 중에서, X는, 예를 들면, 임의의 정수이지만, CBR 리프레쉬 주소(RFA)의 변화를 알 수만 있으면 된다.
도 4a의 상황에서, CBR 솎아내기 회로(310)는, 어느 제1 클록(CBRCLK)도 스킵하지 않으며, 제1 리프레쉬 조작의 리프레쉬 간격(tREFI)은, 리프레쉬 동작 신호(RFIP)의 간격과 동일하다. 따라서, 유효 리프레쉬 신호(RFEXE)의 파형은, 리프레쉬 동작 신호(RFIP)와 동일하다.
리프레쉬 동작 신호(RFIP)의 펄스가 P40일 때, RHR 상태 제어 회로(320)는, 첫번째의 제2 리프레쉬 신호(RHRSLOT)를 생성한다. 인버터(370) 및 AND 게이트(380)의 작용에 따라, 이때, CBR 카운터(330)는, 카운트를 일시정지 하고, CBR 리프레쉬 주소(RFA)를 X-7에서 보류한다. 동시에, 메모리 블록은, 제2 리프레쉬 조작을 실행한다. 그 후, 리프레쉬 동작 신호(RFIP)의 펄스가 P41일 때, RHR 상태 제어 회로(320)는, 다시 두번째의 제2 리프레쉬 신호(RHRSLOT)를 생성한다.
도 4b는, 제1 리프레쉬 조작(CBR 리프레쉬)의 리프레쉬 간격(tREFI)의 배수가 2x인 신호 파형을 설명한 것이다.
도 4b의 상황에서, CBR 솎아내기 회로(310)는, 절반(半分)의 제1 클록(CBRCLK)을 스킵할 수 있고, 제1 리프레쉬 조작의 리프레쉬 간격(tREFI)은, 2배의 리프레쉬 동작 신호(RFIP)의 간격과 동일하다.
리프레쉬 동작 신호(RFIP)의 펄스가 P40일 때, 제1 리프레쉬 신호(CBRSLOT)와 제2 리프레쉬 신호(RHRSLOT)가 경합(競合)한다(동시에 생성된다). 경합이 생겼을 때, 리프레쉬 컨트롤러(300)는, 제1 리프레쉬 신호(CBRSLOT) 또는 제2 리프레쉬 신호(RHRSLOT)를 고논리 레벨의 시간으로 연장 또는 조정하지 않기 때문에, 메모리 블록은, 제2 리프레쉬 조작을 우선해 실행하고, 동시에, 제1 리프레쉬 조작을 스킵한다. 인버터(370) 및 AND 게이트(380)의 작용에 따라, 이때, CBR 카운터(330)는, 카운트를 일시정지 하고, CBR 리프레쉬 주소(RFA)를 X-3에서 보류한다. 그 후, 리프레쉬 동작 신호(RFIP)의 펄스가 P42일 때, 제1 리프레쉬 신호(CBRSLOT)와 두번째의 제2 리프레쉬 신호(RHRSLOT)가 다시 경합하기 때문에, CBR 카운터(330)는, 다시 카운트를 일시정지 한다.
도 4c는, 제1 리프레쉬 조작(CBR 리프레쉬)의 리프레쉬 간격(tREFI)의 배수가 4x인 신호 파형을 설명한 것이다. 도 4c의 상황에서, CBR 솎아내기 회로(310)는, 4분의 3의 제1 클록(CBRCLK)를 스킵할 수 있고, 제1 리프레쉬 조작의 리프레쉬 간격(tREFI)은, 4배의 리프레쉬 동작 신호(RFIP)의 간격과 동일하다.
리프레쉬 동작 신호(RFIP)의 펄스가 P40일 때, 제1 리프레쉬 신호(CBRSLOT)와 첫번째의 제2 리프레쉬 신호(RHRSLOT)가 경합한다. 경합이 생겼을 때, 리프레쉬 컨트롤러(300)는, 제1 리프레쉬 신호(CBRSLOT) 또는 제2 리프레쉬 신호(RHRSLOT)를 고논리 레벨의 시간으로 연장 또는 조정하지 않기 때문에, 메모리 블록은, 제2 리프레쉬 조작을 우선해 실행하고, 동시에, 제1 리프레쉬 조작을 스킵한다. 인버터(370) 및 AND 게이트(380)의 작용에 따라, 이때, CBR 카운터(330)는, 카운트를 일시정지 하고, CBR 리프레쉬 주소(RFA)를 X-1에서 보류한다. 그 후, 리프레쉬 동작 신호(RFIP)의 펄스가 P43일 때, 제1 리프레쉬 신호(CBRSLOT)와 두번째의 제2 리프레쉬 신호(RHRSLOT)가 다시 경합하기 때문에, CBR 카운터(330)는, 다시 카운트를 일시정지 한다.
도 3으로 돌아오면, 모드 전환 신호(SW)가 고논리 레벨(모드 B)과 동일할 때, 멀티플렉서(360)는, 리프레쉬 동작 신호(RFIP)를 직접 제2 클록(RHRCLK)으로서 출력한다.
도 5a~도 5c는, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치의 리프레쉬 조작의 파형 개략도이다. 도 3 및 도 5a~도 5c를 동시에 참조하여, 모드 전환 신호(SW)가 고논리 레벨(모드 B)과 동일할 때의 리프레쉬 조작에 대해 설명한다.
도 5a는, 제1 리프레쉬 조작(CBR 리프레쉬)의 리프레쉬 간격(tREFI)의 배수가 1x인 신호 파형을 설명한 것이다. 도 5a의 상황에서, CBR 솎아내기 회로(310)는, 어느 제1 클록(CBRCLK)도 스킵하지 않고, 제1 리프레쉬 조작의 리프레쉬 간격(tREFI)은, 리프레쉬 동작 신호(RFIP)의 간격과 동일하다. 따라서, 유효 리프레쉬 신호(RFEXE)의 파형은, 리프레쉬 동작 신호(RFIP)와 동일하다.
리프레쉬 동작 신호(RFIP)의 펄스가 P50일 때, RHR 상태 제어 회로(320)는, 첫번째의 제2 리프레쉬 신호(RHRSLOT)를 생성한다. 인버터(370) 및 AND 게이트(380)의 작용에 따라, 이때, CBR 카운터(330)는, 카운트를 일시정지 하고, CBR 리프레쉬 주소(RFA)를 X-7에서 보류한다. 동시에, 메모리 블록은, 제2 리프레쉬 조작을 실행한다. 그 후, 리프레쉬 동작 신호(RFIP)의 펄스가 P51일 때, RHR 상태 제어 회로(320)는, 다시 두번째의 제2 리프레쉬 신호(RHRSLOT)를 생성한다.
도 5b는, 제1 리프레쉬 조작(CBR 리프레쉬)의 리프레쉬 간격(tREFI)의 배수가 2x인 신호 파형을 설명한 것이다. 도 5b의 상황에서, CBR 솎아내기 회로(310)는, 절반의 제1 클록(CBRCLK)을 스킵할 수 있고, 제1 리프레쉬 조작의 리프레쉬 간격(tREFI)은, 2배의 리프레쉬 동작 신호(RFIP)의 간격과 동일하다.
리프레쉬 동작 신호(RFIP)의 펄스가 P50일 때, 제1 리프레쉬 신호(CBRSLOT)와 제2 리프레쉬 신호(RHRSLOT)가 경합한다. 경합이 생겼을 때, 리프레쉬 컨트롤러(300)는, 제1 리프레쉬 신호(CBRSLOT) 또는 제2 리프레쉬 신호(RHRSLOT)를 고논리 레벨의 시간으로 연장 또는 조정하지 않기 때문에, 메모리 블록은, 제2 리프레쉬 조작을 우선해 실행하고, 동시에, 제1 리프레쉬 조작을 스킵한다. 인버터(370) 및 AND 게이트(380)의 작용에 따라, 이때, CBR 카운터(330)는, 카운트를 일시정지 하고, CBR 리프레쉬 주소(RFA)를 X-3에서 보류한다.
도 4b의 상황과 다른 것은, 제2 클록(RHRCLK)를 제1 리프레쉬 신호(CBRSLOT)에 있어서 결정할 필요가 없기 때문에, 리프레쉬 동작 신호(RFIP)의 펄스가 P51일 때에, 제1 리프레쉬 신호(CBRSLOT)와 제2 리프레쉬 신호(RHRSLOT)가 경합하지 않는다는 점이다.
도 5c는, 제1 리프레쉬 조작(CBR 리프레쉬)의 리프레쉬 간격(tREFI)의 배수가 4x인 신호 파형을 설명한 것이다. 도 5c의 상황에서, CBR 솎아내기 회로(310)는, 4분의 3의 제1 클록(CBRCLK)을 스킵할 수 있고, 제1 리프레쉬 조작의 리프레쉬 간격(tREFI)은, 4배의 리프레쉬 동작 신호(RFIP)의 간격과 동일하다.
리프레쉬 동작 신호(RFIP)의 펄스가 P50일 때, 제1 리프레쉬 신호(CBRSLOT)와 제2 리프레쉬 신호(RHRSLOT)가 경합한다. 도 5c에 도시한 바와 같이, 경합이 생겼을 때, 리프레쉬 컨트롤러(300)는, 제1 리프레쉬 신호(CBRSLOT) 또는 제2 리프레쉬 신호(RHRSLOT)를 고논리 레벨의 시간으로 연장 또는 조정하지 않기 때문에, 메모리 블록은, 제2 리프레쉬 조작을 우선해 실행하고, 동시에, 제1 리프레쉬 조작을 스킵한다. 인버터(370) 및 AND 게이트(380)의 작용에 따라, 이때, CBR 카운터(330)는, 카운트를 일시정지 하고, CBR 리프레쉬 주소(RFA)를 X-1에서 보류한다.
도 4c의 상황과 다른 것은, 제2 클록(RHRCLK)을 제1 리프레쉬 신호(CBRSLOT)에 있어서 결정할 필요가 없기 때문에, 리프레쉬 동작 신호(RFIP)의 펄스가 P51일 때에, 제1 리프레쉬 신호(CBRSLOT)와 제2 리프레쉬 신호(RHRSLOT)가 경합하지 않는다는 점이다.
도 3으로 돌아오면, 도 3의 실시 형태에서는, 제1 리프레쉬 신호(CBRSLOT) 및 제2 리프레쉬 신호(RHRSLOT)를 동시에 생성하는 상황에 대해서 적절한 제어를 실시할 수 없다. 모드 전환 신호(SW)가 저논리 레벨(모드 A)과 동일할 때, 멀티플렉서(360)는, 제1 클록(CBRCLK)에 관한 카운트 신호(CBRCNTP)를 제2 클록(RHRCLK)으로서 RHR 상태 제어 회로(320)에 제공하고, 제2 리프레쉬 조작이 본래의 제1 리프레쉬 조작의 기회로 한정되기 때문에, 저온 시에 높은 빈도의 제2 리프레쉬 조작을 실현하는 것은 불가능하다. 모드 전환 신호(SW)가 고논리 레벨(모드 B)과 동일할 때, 단지 제2 리프레쉬 조작을 우선적으로 실행하는 방법으로 경쟁의 문제를 해결하지만, 제1 리프레쉬 조작의 기회가 감소함에 따라, 데이터가 소실되는 문제가 발생한다. 이하, 도 6은, 상기의 결점을 개선한 회로를 나타낸 것이다.
도 6은, 본 발명의 하나의 실시 형태에 따른 리프레쉬 컨트롤러(400)의 회로 개략도이다. CBR 솎아내기 회로(410), RHR 상태 제어 회로(420), 및 CBR 카운터(430)에 관한 조작 방법은, 각각 상술한 CBR 솎아내기 회로(310), RHR 상태 제어 회로(320), 및 CBR 카운터(330)와 같거나 또는 유사하기 때문에, 조작 방법에 대해서는 설명을 생략한다.
상술한 실시 형태와 다른 것은, 본 실시 형태에서, CBR 솎아내기 회로(410), RHR 상태 제어 회로(420), 및 CBR 카운터(430)가, 각각 버퍼 게이트(440), AND 게이트(450), AND 게이트(460), 및 NAND 게이트(470)를 통해 접속된다는 점이다. 버퍼 게이트(440)의 입력 단자는, 리프레쉬 동작 신호(RFIP)에 접속되고, 버퍼 게이트(440)의 출력 단자는, 제2 클록(RHRCLK)을 생성한다.
AND 게이트(450)의 제1 입력 단자는, 리프레쉬 동작 신호(RFIP)에 접속되고, 또한 AND 게이트(450)의 출력 단자에서 제1 클록(CBRCLK)을 생성한다. AND 게이트(460)의 제1 입력 단자는, 제1 클록(CBRCLK)에 접속되고, AND 게이트(460)의 제2 입력 단자는, 제1 리프레쉬 신호(CBRSLOT)에 접속되고, 또한 AND 게이트(460)의 출력 단자에서 카운트 신호(CBRCNT)를 생성한다. NAND 게이트(470)의 제1 입력 단자는, 제2 리프레쉬 신호(RHRSLOT)에 접속되고, NAND 게이트(470)의 제2 입력 단자는, 제1 리프레쉬 신호(CBRSLOT)에 접속되고, NAND 게이트(470)의 출력 단자는, AND 게이트(450)의 제2 입력 단자에 접속된다. 플립플롭(480)은, 반전된 제1 리프레쉬 신호(CBRSLOT)에 반응하여, 온도 신호(TS)에 근거해 온도 신호(TS2)를 제공하기 위해서 사용된다.
도 6에 도시한 회로 배치 방식에 근거하면, 제2 리프레쉬 조작이 본래의 제1 리프레쉬 조작의 기회로 한정되지 않을 뿐만 아니라, 제2 리프레쉬 조작의 기회도 감소하지 않기 때문에, 상술한 실시 형태의 결점을 개선할 수 있다.
도 7a~도 7c는, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치의 리프레쉬 조작의 파형 개략도이다. 도 6 및 도 7a~도 7c를 동시에 참조하여, 본 실시 형태의 리프레쉬 조작에 대해 설명한다.
도 7a는, 제1 리프레쉬 조작(CBR 리프레쉬)의 리프레쉬 간격(tREFI)의 배수가 1x인 신호 파형을 설명한 것이다. 도 7a의 상황에서, CBR 솎아내기 회로(410)는, 어느 제1 클록(CBRCLK)도 스킵하지 않고, 제1 리프레쉬 조작의 리프레쉬 간격(tREFI)은, 리프레쉬 동작 신호(RFIP)의 간격과 동일하다. 따라서, 유효 리프레쉬 신호(RFEXE)의 파형은, 리프레쉬 동작 신호(RFIP)와 동일하다.
리프레쉬 동작 신호(RFIP)의 펄스가 P70일 때, RHR 상태 제어 회로(420)는, 첫번째의 제2 리프레쉬 신호(RHRSLOT)를 생성한다. NAND 게이트(470), AND 게이트(450), 및 AND 게이트(460)의 작용에 따라, 이때, CBR 카운터(430)는, 카운트를 일시정지 하고, CBR 리프레쉬 주소(RFA)를 X-7에서 보류한다. 그 후, 리프레쉬 동작 신호(RFIP)의 펄스가 P71일 때, RHR 상태 제어 회로(420)는, 두번째의 제2 리프레쉬 신호(RHRSLOT)를 생성한다.
도 7b는, 제1 리프레쉬 조작(CBR 리프레쉬)의 리프레쉬 간격(tREFI)의 배수가 2x인 신호 파형을 설명한 것이다. 도 7b의 상황에서, CBR 솎아내기 회로(410)는, 절반의 제1 클록(CBRCLK)을 스킵할 수 있고, 제1 리프레쉬 조작의 리프레쉬 간격(tREFI)은, 2배의 리프레쉬 동작 신호(RFIP)의 간격과 동일하다.
도 7b에서, 리프레쉬 동작 신호(RFIP)의 펄스가 P70일 때, 제1 리프레쉬 신호(CBRSLOT)와 제2 리프레쉬 신호(RHRSLOT)가 경합한다. NAND 게이트(470), AND 게이트(450), 및 AND 게이트(460)의 작용에 따라, 이때, CBR 카운터(430)는, 카운트를 일시정지 하고, CBR 리프레쉬 주소(RFA)를 X-3에서 보류한다. 동시에, 메모리 블록은, 제2 리프레쉬 조작을 실행한다.
그렇지만, 경합이 생겼을 때, 리프레쉬 컨트롤러(400)는, 제1 리프레쉬 신호(CBRSLOT)를 고논리 레벨의 시간으로 연장하여, 다음 리프레쉬 동작 신호(RFIP)의 시간점에서 제1 리프레쉬 조작을 실행할 수 있도록 한다. 따라서, 제1 리프레쉬 조작의 기회는 감소하지 않는다.
마찬가지로, 리프레쉬 동작 신호(RFIP)의 펄스가 P71일 때, 리프레쉬 컨트롤러(400)는 또 제1 리프레쉬 신호(CBRSLOT)를 고논리 레벨의 시간으로 연장하고, 다음의 리프레쉬 동작 신호(RFIP)의 시간점에서 제1 리프레쉬 조작을 실행할 수 있도록 한다.
도 7c는, 제1 리프레쉬 조작(CBR 리프레쉬)의 리프레쉬 간격(tREFI)의 배수가 4x인 신호 파형을 설명한 것이다. 도 7c의 상황에서, CBR 솎아내기 회로(410)는, 4분의 3의 제1 클록(CBRCLK)을 스킵할 수 있고, 제1 리프레쉬 조작의 리프레쉬 간격(tREFI)은, 4배의 리프레쉬 동작 신호(RFIP)의 간격과 동일하다.
리프레쉬 동작 신호(RFIP)의 펄스가 P70일 때, 제1 리프레쉬 신호(CBRSLOT)와 제2 리프레쉬 신호(RHRSLOT)가 경합한다. NAND 게이트(470), AND 게이트(450), 및 AND 게이트(460)의 작용에 따라, 이때, CBR 카운터(430)는, 카운트를 일시정지 하고, CBR 리프레쉬 주소(RFA)를 X-1에서 보류한다. 동시에, 메모리 블록은, 제2 리프레쉬 조작을 실행한다.
그렇지만, 경합이 생겼을 때, 도 7c에 도시한 바와 같이, 리프레쉬 컨트롤러(400)는, 제1 리프레쉬 신호(CBRSLOT)를 고논리 레벨의 시간으로 연장하여, 다음 리프레쉬 동작 신호(RFIP)의 시간점에서 제1 리프레쉬 조작을 실행할 수 있도록 한다. 따라서, 제1 리프레쉬 조작의 기회는 감소하지 않는다.
마찬가지로, 리프레쉬 동작 신호(RFIP)의 펄스가 P71일 때도, 리프레쉬 컨트롤러(400)는, 제1 리프레쉬 신호(CBRSLOT)를 고논리 레벨의 시간으로 연장하여, 다음 리프레쉬 동작 신호(RFIP)의 시간점에서 제1 리프레쉬 조작을 실행할 수 있도록 한다.
설명해야 할 것으로서, 하나의 실시 형태에서, RHR 상태 제어 회로는 게다가 워드라인의 액세스 횟수에 근거해서, 제2 리프레쉬 신호(RHRSLOT)를 조정할 수 있다. 예를 들어 설명하면, 도 8은, 본 발명의 하나의 실시 형태에 따른 RHR 상태 제어 회로(500)의 회로 개략도이다. RHR 솎아내기 회로(510)는, 제2 클록(RHRCLK), 제2 리프레쉬 신호(RHRSLOT), 및 각 메모리 블록(140＿1~140＿N)에 대응하는 작용 중 신호(ACT)에 근거하여, 제3 클록(RHRCLKD)을 생성할 수 있다. 그 중에서, RHR 솎아내기 회로(510)는, 각 메모리 블록(140＿1~140＿N)의 작용 중 신호(ACT)를 카운트 하여, 워드라인의 액세스 횟수를 얻을 수 있다.
RHRSLOT 발생 회로(520)는, RHR 솎아내기 회로(510)에 접속된다. RHRSLOT 발생 회로(520)는, 제3 클록(RHRCLKD)에 근거하여, 제2 리프레쉬 신호(RHRSLOT)를 생성하고, 또한 온도 신호(TS2) 및 제2 리프레쉬 설정 정보(TMRHR)에 근거하여, 제2 리프레쉬 신호(RHRSLOT)의 출력 간격을 조정할 수 있다.
설명해야 할 것으로서, 하나의 실시 형태에서, 각 메모리 블록에 대해, 대응하는 리프레쉬 컨트롤러를 더 배치해도 무방하다. 본 분야의 기술자가 본 발명을 한층 이해할 수 있도록, 이하에 하나의 실시예를 들어 자세히 설명한다.
도 9는, 본 발명의 하나의 실시 형태에 따른 반도체 메모리 장치(600)의 개략도이다. 반도체 메모리 장치(600)는, 온도 센서(610)와, 모드 레지스터 및 OTP 블록(620)과, 메모리 블록(640＿1~640＿N)과, 커맨드 디코더(650)를 포함한다. 본 실시 형태에서는, 각 메모리 블록(640＿1~640＿N)에서 모두 1개의 리프레쉬 컨트롤러가 있어, 제어를 실시하는 구조를 채용한다.
온도 센서(610), 모드 레지스터 및 OTP 블록(620), 컬럼 주소 카운터 및 래치(654), 뱅크 주소 제어 로직(656), 주소 입력 버퍼(661), 주소 디코더(662), 커맨드 입력 버퍼(663), 클록 입력 버퍼(664), 내부 클록 발생기(665), 내부 전원 회로(666), DQ 입출력 버퍼(667)와, 주소 단자(671)와, 커맨드 단자(672)와, 클록 단자(673)와, 데이터 단자(674)와, 데이터 마스크 단자(675)와, 전원 공급 단자(676)와, 전원 공급 단자(677)와, GIO 및 GIO 게이트 제어(680)의 조작 방법은, 각각 상술한 반도체 메모리 장치(100) 중의 대응하는 부재와 같거나 또는 유사하기 때문에, 조작 방법에 대해서는 설명을 생략한다.
상술한 실시 형태와 다른 것은, 리프레쉬 커맨드를 지시하는 커맨드 신호(COM)를 수신했을 때 커맨드 디코더(650)가 리프레쉬 동작 신호(RFIP＿1~RFIP＿N)의 생성을 개시하고, 각각 메모리 블록(640＿1~640＿N) 중에 제공할 수 있다는 점이다.
이하, 본 실시 형태에서의 메모리 블록의 자세한 구조에 대해서 예를 들어 설명한다. 도 10은, 본 발명의 하나의 실시 형태에 따른 메모리 블록(640＿i)의 개략도이다. 도 10에 도시한 바와 같이, 메모리 블록(640＿i)은, 리프레쉬 컨트롤러(710)와, OR 게이트(720)와, AND 게이트(722)와, AND 게이트(730)와, 인버터(732)와, AND 게이트(734)와, RHA 검출 회로(740)와, 주소 MUX(750)와, 로우 디코더 및 메모리 블록 제어(760)와, 컬럼 디코더(770)와, LIO 게이트 제어 및 DM 제어 로직(772)과, 센스 증폭기(774)와, 워드 드라이버(780)와, 메모리셀 어레이(790)를 포함한다.
리프레쉬 컨트롤러(710)는, 리프레쉬 동작 신호(RFIP＿i)에 근거하여, 각각 제1 리프레쉬 신호(CBRSLOT) 및 제2 리프레쉬 신호(RHRSLOT)를 출력할 수 있다. 리프레쉬 컨트롤러(710)는, 제1 리프레쉬 설정 정보(TMRS) 및 온도 신호(TS)에 근거하여, 제1 리프레쉬 신호(CBRSLOT)의 출력 간격을 조정하고, 제2 리프레쉬 설정 정보(TMRHR) 및 온도 신호(TS)에 근거하여, 제2 리프레쉬 신호(RHRSLOT)를 조정할 수 있다. 나아가, 리프레쉬 컨트롤러(710)는, 조정 후의 제1 리프레쉬 신호(CBRSLOT) 및 제2 리프레쉬 신호(RHRSLOT)에 근거하여, CBR 리프레쉬 주소(RFA)를 생성할 수 있다.
OR 게이트(720)의 제1 입력 단자는, 제1 리프레쉬 신호(CBRSLOT)에 접속되고, OR 게이트(720)의 제2 입력 단자는, 제2 리프레쉬 신호(RHRSLOT)에 접속된다. AND 게이트(722)의 제1 입력 단자는, 리프레쉬 동작 신호(RFIP＿i)에 접속되고, AND 게이트(722)의 제2 입력 단자는, OR 게이트(720)의 출력 단자에 접속되고, AND 게이트(722)의 출력 단자는, 유효 리프레쉬 신호(RFEXE)를 생성한다. 유효 리프레쉬 신호(RFEXE)는, 실제로 실행된 오토 리프레시의 리프레쉬 조작(CBR 리프레쉬 및 로우해머 리프레쉬를 포함한다)을 지시할 수 있다.
AND 게이트(730)의 제1 입력 단자는, 리프레쉬 동작 신호(RFIP＿i)에 접속되고, AND 게이트(730)의 제2 입력 단자는, 제2 리프레쉬 신호(RHRSLOT)에 접속되고, 또한 AND 게이트(730)의 출력 단자에서 로우해머 신호(RHR)를 생성한다.
인버터(732)의 입력 단자는, 제2 리프레쉬 신호(RHRSLOT)에 접속된다. AND 게이트(734)의 제1 입력 단자는, 인버터(732)의 출력 단자에 접속된다. AND 게이트(734)의 제2 입력 단자는, 제1 리프레쉬 신호(CBRSLOT)에 접속된다. AND 게이트(734)의 제3 입력 단자는, 리프레쉬 동작 신호(RFIP＿i)에 접속된다. AND 게이트(734)의 출력 단자는, 선택 신호(CBR)를 생성한다.
RHA 검출 회로(740)는, AND 게이트(730)의 출력 단자에 접속된다. RHA 검출 회로(740)는, 작용 중 신호(ACT), 프리차지 신호(PREC), 및 로우해머 신호(RHR)에 반응하여, 제2 로우 주소(XADD2)를 분석해, 로우해머 리프레쉬 주소(RHA)를 생성할 수 있다. 구체적으로 설명하면, RHA 검출 회로(740)는, 이전의 제2 로우 주소(XADD2)에 근거하여, 메모리셀 어레이(790) 내의 워드라인(WL)에 대한 액세스를 감시하는 동시에, 소정 기간 내에 소정 횟수 출현한 액세스를 검출하여, 소정 횟수 출현한 액세스의 주소와 인접하는 주소를 계산해, 로우해머 리프레쉬 주소(RHA)로 할 수 있다.
메모리 블록(640＿i) 내의 리프레쉬 컨트롤러(710)는, 리프레쉬 동작 신호(RFIP＿i)에 근거하여, 각각 제1 리프레쉬 신호(CBRSLOT) 및 제2 리프레쉬 신호(RHRSLOT)를 출력할 수 있다. 리프레쉬 컨트롤러(710)는, 제1 리프레쉬 설정 정보(TMRS) 및 온도 신호(TS)에 근거하여, 제1 리프레쉬 신호(CBRSLOT)의 출력 간격을 조정하고, 제2 리프레쉬 설정 정보(TMRHR) 및 온도 신호(TS)에 근거하여, 제2 리프레쉬 신호(RHRSLOT)를 조정할 수 있다. 나아가, 리프레쉬 컨트롤러(710)는, 조정 후의 제1 리프레쉬 신호(CBRSLOT) 및 제2 리프레쉬 신호(RHRSLOT)에 근거하여, CBR 리프레쉬 주소(RFA)를 생성할 수 있다.
주소 MUX(750)의 제1 입력 단자는, 주소 디코더(662)로부터의 주소 데이터(XADD)에 접속되고, 주소 MUX(750)의 제2 입력 단자는, 리프레쉬 컨트롤러(710)로부터의 CBR 리프레쉬 주소(RFA)에 접속되고, 주소 MUX(750)의 제3 입력 단자는, 로우해머 리프레쉬 주소(RHA)에 접속된다. 주소 MUX(750)는, 선택 신호(CBR) 및 로우해머 신호(RHR)에 근거하여, 주소 데이터(XADD), CBR 리프레쉬 주소(RFA), 또는 로우해머 리프레쉬 주소(RHA)를 제2 로우 주소(XADD2)로서 선택해 출력한다.
도 10을 참조하면, 선택 신호(CBR)가 저논리 레벨과 동일하고, 또한 로우해머 신호(RHR)가 저논리 레벨과 동일할 때는, 일반적인 독출 또는 기입 조작을 나타내기 때문에, 주소 MUX(750)는, 주소 데이터(XADD)(외부 입력 주소)를 블록 액세스 주소(BADD)로서 제공한다. 선택 신호(CBR)가 고논리 레벨과 동일하고, 또한 로우해머 신호(RHR)가 저논리 레벨과 동일할 때는, CBR 리프레쉬의 리프레쉬 조작을 나타내기 때문에, 주소 MUX(750)는, 리프레쉬 컨트롤러(710)가 계산한 CBR 리프레쉬 주소(RFA)를 블록 액세스 주소(BADD)로 한다. 선택 신호(CBR)가 저논리 레벨과 동일하고, 또한 로우해머 신호(RHR)가 고논리 레벨과 동일할 때는, 로우해머 리프레쉬의 리프레쉬 조작을 나타내기 때문에, 주소 MUX(750)는, 로우해머 리프레쉬 주소(RHA)를 블록 액세스 주소(BADD)로 한다.
도 10에 도시한 회로 배치 방식과 같이, 제1 리프레쉬 신호(CBRSLOT) 및 제2 리프레쉬 신호(RHRSLOT)를 동시에 출력했을 때, 메모리 블록(640＿i)은, 제1 리프레쉬 조작 및 제2 리프레쉬 조작 중 하나를 실행할 수 있다. 구체적으로 설명하면, 제2 리프레쉬 신호(RHRSLOT)를 출력했을 때, 제1 리프레쉬 신호(CBRSLOT)도 동시에 출력할지 여부에 관계없이, AND 게이트(730), 인버터(732), AND 게이트(734)의 배치에 의해, 주소 MUX(750)는 모두, 로우해머 리프레쉬 주소(RHA)를 제2 로우 주소(XADD2)로서 선택해 출력하여, 제2 리프레쉬 조작을 실행할 수 있다.
로우 디코더 및 메모리 블록 제어(760), 컬럼 디코더(770), LIO 게이트 제어 및 DM 제어 로직(772), 센스 증폭기(774), 워드 드라이버(780), 및 메모리셀 어레이(790)의 조작 방법에 대해서는, 각각 상술한 반도체 메모리 장치(100)에 있어서의 대응하는 부재와 같거나 또는 유사하기 때문에, 조작 방법에 대해서는 설명을 생략한다.
본 실시 형태에서는, 각 메모리 블록(640＿1~640＿N)에서 모두 1개의 리프레쉬 컨트롤러가 있어, 제어를 실시하는 구조를 채용하지만, 제1 리프레쉬 신호(CBRSLOT) 및 제2 리프레쉬 신호(RHRSLOT)의 조작 방법은, 상술한 실시 형태와 특별히 차이가 없다. 따라서, 본 분야에서 통상의 지식을 가지는 사람이라면, 도 3, 도 6, 및 도 8에 도시한 회로 배치 방식을 반도체 메모리 장치(600)에 응용하는 것이 가능하다.
우리는, 재차 예를 들어, CBR 솎아내기 회로의 내부 구조에 대해 설명한다. 도 11a는, 본 발명의 하나의 실시 형태에 따른 CBR 솎아내기 회로(800)의 개략도이다. 도 11a에 도시한 바와 같이, CBR 솎아내기 회로(800)는, 주기 카운터(810)와, 세트 신호 발생기(820)와, 리셋 신호 발생기(830)와, 인버터(840)와, NAND 게이트(850)와, 플립플롭(860)과, 인버터(870)를 포함한다. CBR 솎아내기 회로(800)의 구조는, 도 3의 CBR 솎아내기 회로(310) 및 도 6의 CBR 솎아내기 회로(410)를 적용할 수 있다.
주기 카운터(810)는, 제1 클록(CBRCLK)을 카운트 하여, 카운트값(CNT1)을 생성한다. 나아가, 주기 카운터(810)는, 리셋 신호(RESET1)에 있어서 제어되어, 한 번 더 카운트를 실시한다. 세트 신호 발생기(820)는, 주기 카운터(810)에 접속된다. 세트 신호 발생기(820)는, 온도 신호(TS2) 및 제1 리프레쉬 설정 정보(TMRS)에 근거하여, 세트값(D1)을 결정할 수 있다. 카운트값(CNT1)이 세트값(D1)에서 다른 값으로 바뀌었을 때, 세트 신호 발생기(820)는, 세트 신호(SET1)를 생성한다. 리셋 신호 발생기(830)는, 주기 카운터(810)에 접속된다. 리셋 신호 발생기(830)는, 온도 신호(TS2) 및 제1 리프레쉬 설정 정보(TMRS)에 근거하여, 세트값(D2)을 결정할 수 있다. 카운트값(CNT1)이 세트값(D2)에서 다른 값으로 바뀌었을 때, 리셋 신호 발생기(830)는, 리셋 신호(RESET2)를 생성한다.
인버터(840)의 입력 단자는, 리셋 신호(RESET2)에 접속된다. NAND 게이트(850)의 제1 입력 단자는, 인버터(840)의 출력 단자에 접속되고, NAND 게이트(850)의 제2 입력 단자는, 기동 신호(PWR)에 접속되고, 또한 NAND 게이트(850)의 출력 단자에서 리셋 신호(RESET1)를 생성한다. 플립플롭(860)은, 세트 신호 발생기(820) 및 NAND 게이트(850)에 접속된다. 플립플롭(860)은, 세트 신호(SET1) 및 리셋 신호(RESET1)에 근거하여, 출력 단자의 논리 레벨을 변경할 수 있다. 게다가, 인버터(870)의 출력 단자는, 플립플롭(860)의 출력 단자에 접속되고, 인버터(870)의 출력 단자는, 제1 리프레쉬 신호(CBRSLOT)를 생성한다.
도 11b는, 본 발명의 하나의 실시 형태에 따른 CBR 솎아내기 회로의 동작 파형의 범례이다. 도 11a 및 도 11b를 동시에 참조하여, 본 실시 형태의 리프레쉬 조작에 대해 설명한다.
도 11b에 도시한 바와 같이, 전원을 투입했을 때(즉, 시간점(T1)), 전원 공급 전압(VDD)이 상승한다. 이에 반응하여, 전원 투입에 관련된 신호가 활성화 된다. 예를 들면, 전원 공급 전압(VDD)이 소정의 안정 전위에 이르렀을 때, 기동 신호(PWR)가 0에서 1(유효)이 된다. 계속해서, 기동 신호(PWR)가 활성화 되었을 때, 초기화 기간에 들어가고, 리셋 신호(RESET1)가 1에서 0으로 바뀐다. 리셋 신호(RESET1)는, 주기 카운터(810) 및 플립플롭(860)에 제공 가능할 뿐만 아니라, 다른 관련 회로에도 제공하여, 리셋 조작을 실시할 수 있다. 리셋 조작 중, 제1 리프레쉬 신호(CBRSLOT)를 1(유효)로 세트할 뿐만 아니라, 게다가 예를 들면, CBR 카운터의 CBR 리프레쉬 주소(RFA)도 0(카운트 정지)으로 리셋한다.
계속해서, 시간점(T1) 뒤에, 커맨드 디코더는, 자신의 설정대로, 리프레쉬 커맨드를 지시하는 커맨드 신호(COM)를 정기적으로 제공하기 시작하기 때문에, 제1 클록(CBRCLK)을 정기적으로 생성하기 시작한다. 그러나, 주기 카운터(810)의 제1 클록(CBRCLK)에 대한 카운트가 임계값(예를 들면, 임계값 x=128)보다 작을 때, 이 회로(CBR 솎아내기 회로(800))는, 리셋 상태로부터 정지한 상태가 된다. 즉, 한동안(초기 동작), 리프레쉬 조작을 실행하지 않는다. 본 실시 형태에서, 리프레쉬 조작은, 데이터 보관유지 뿐만 아니라, 각 회로를 리셋하기 위해서도 사용된다.
제1 클록(CBRCLK)을 계속 생성하여, 주기 카운터(810)의 제1 클록(CBRCLK)에 대한 카운트가 임계값에 이르렀을 때(즉, 시간점(T2)), 주기 카운터(810)는, 정지 상태가 해제되고, 생성되는 카운트값(CNT1)이 증가하기 시작한다. 이에 반응하여, 카운트값(CNT1)이 0(즉, 세트값(D1))에서 1로 증가했을 때, 세트 신호 발생기(820)는, 세트 신호(SET1)의 펄스를 생성한다. 플립플롭(860)의 출력 단자의 논리 레벨이 1이 되고, 제1 리프레쉬 신호(CBRSLOT)를 0(무효)으로 한다. 이에 따라, 제1 클록(CBRCLK)을 스킵할 수 있게 되어, 제1 리프레쉬 신호(CBRSLOT)를 0으로 보관유지 한다.
그러나, 카운트값(CNT1)이 3에 이르러(즉, 세트값(D2)) 마침 변화하려고 할 때(즉, 시간점(T3)), 리셋 신호 발생기(830)는, 리셋 신호(RESET2)를 생성한다. 이에 수반해, 인버터(840) 및 NAND 게이트(850)의 배치에 의해, 리셋 신호(RESET1)를 생성한다. 리셋 신호(RESET1)는, 플립플롭(860)을 리셋한다. 플립플롭(860)의 출력 단자의 논리 레벨이 0이 되어, 제1 리프레쉬 신호(CBRSLOT)를 1(유효)로 한다. 동시에, 카운트값(CNT1)이 4가 되기 전에, 주기 카운터(810)가 리셋 신호(RESET1)에 의해 리셋되기 때문에, 카운트값(CNT1)이 0으로 리셋된다. 이에 따라, 리프레쉬 간격 조정을 일시정지 하기 때문에, 이때의 제1 클록(CBRCLK)을 스킵하지 않는다.
마찬가지로 해서, 제1 클록(CBRCLK)을 계속 생성하면, 주기 카운터(810)는, 카운트값(CNT1)을 0에서 1로 증가시킨다. 이에 반응하여, 세트 신호 발생기(820)는, 세트 신호(SET1)의 펄스를 생성한다. 플립플롭(860)의 출력 단자의 논리 레벨이 1이 되어, 제1 리프레쉬 신호(CBRSLOT)를 0(무효)으로 한다. 이에 따라, 리프레쉬 간격 조정을 다시 기동하여, 제1 클록(CBRCLK)을 스킵하고, 제1 리프레쉬 신호(CBRSLOT)를 0으로 보관유지 한다.
그 후, 상기의 조작을 반복해 실행한다. 본 실시 형태에서, 리프레쉬 주기가 4배로 연장된다(리프레쉬 스킵율 = 3/4).
우리는, 재차 예를 들어, RHRSLOT 발생 회로의 내부 구조에 대해 설명한다. 도 12a는, 본 발명의 하나의 실시 형태에 따른 RHRSLOT 발생 회로(900)의 개략도이다. RHRSLOT 발생 회로(900)의 구조는, 도 8의 RHRSLOT 발생 회로(520)를 적용할 수 있다.
주기 카운터(910)는, 제3 클록(RHRCLKD)을 카운트하여 카운트값(CNT2)을 생성한다. 게다가, 주기 카운터(910)는, 리셋 신호(RESET3)에 있어서 제어되어, 한 번 더 카운트를 실시한다. 세트 신호 발생기(920)는, 주기 카운터(910)에 접속된다. 세트 신호 발생기(920)는, 온도 신호(TS2) 및 제2 리프레쉬 설정 정보(TMRHR)에 근거하여, 세트값(D3)을 결정할 수 있다. 카운트값(CNT2)이 세트값(D3)에서 다른 값으로 바뀌었을 때, 세트 신호 발생기(920)는, 세트 신호(SET2)를 생성한다. 리셋 신호 발생기(930)는, 주기 카운터(910)에 접속된다. 리셋 신호 발생기(930)는, 온도 신호(TS2) 및 제2 리프레쉬 설정 정보(TMRHR)에 근거하여, 세트값(D4)을 결정할 수 있다. 카운트값(CNT2)이 세트값(D4)에서 다른 값으로 바뀌었을 때, 리셋 신호 발생기(930)는, 리셋 신호(RESET4)를 생성한다.
인버터(940)의 입력 단자는, 리셋 신호(RESET4)에 접속된다. NAND 게이트(950)의 제1 입력 단자는, 인버터(940)의 출력 단자에 접속되고, NAND 게이트(950)의 제2 입력 단자는, 기동 신호(PWR)에 접속되고, 또한 NAND 게이트(950)의 출력 단자에서 리셋 신호(RESET3)를 생성한다. 플립플롭(960)은, 세트 신호 발생기(920) 및 NAND 게이트(950)에 접속된다. 플립플롭(960)은, 세트 신호(SET2) 및 리셋 신호(RESET3)에 근거하여, 출력 단자의 논리 레벨을 변경할 수 있다. 게다가, 버퍼 게이트(970)의 입력 단자는, 플립플롭(960)의 출력 단자에 접속되고, 버퍼 게이트(970)의 출력 단자는, 제2 리프레쉬 신호(RHRSLOT)를 생성한다.
도 12b는, 본 발명의 하나의 실시 형태에 따른 RHRSLOT 발생 회로의 동작 파형의 범례이다. 도 12a 및 도 12b를 동시에 참조하여, 본 실시 형태의 리프레쉬 조작에 대해 설명한다.
도 12b에 도시한 바와 같이, 전원을 투입했을 때(즉, 시간점(T4)), 전원 공급 전압(VDD)이 상승한다. 이에 반응하여, 전원 투입에 관련된 신호가 활성화 된다. 예를 들면, 전원 공급 전압(VDD)이 소정의 안정 전위에 이르렀을 때, 기동 신호(PWR)는, 0에서 1(유효)이 된다. 계속해서, 기동 신호(PWR)가 활성화 되었을 때, 초기화 기간에 들어가고, 리셋 신호(RESET3)가 1에서 0으로 바뀌어, 리셋하기 위한 펄스 신호가 된다. 리셋 신호(RESET3)는, 주기 카운터(910) 및 플립플롭(960)에 제공 가능할 뿐만 아니라, 다른 관련 회로에도 제공하여, 기동 시에 리셋 조작을 실시할 수 있다.
계속해서, 시간점(T4) 뒤에, 커맨드 디코더는, 자신의 설정대로, 리프레쉬 커맨드를 지시하는 커맨드 신호(COM)를 정기적으로 제공하기 시작하기 때문에, 제3 클록(RHRCLKD)을 정기적으로 생성하기 시작한다.
초기화 기간이 종료하고(즉, 시간점(T5)), 카운트값(CNT2)이 fe(세트값(D3))로부터 ff로 증가했을 때, 세트 신호 발생기(920)는, 세트 신호(SET2)의 펄스를 생성한다. 플립플롭(960)의 출력 단자의 논리 레벨이 1이 되어, 제2 리프레쉬 신호(RHRSLOT)를 1(유효)로 한다.
그러나, 카운트값(CNT2)이 ff에 이르러(즉, 세트값(D4)) 마침 변화하려고 할 때, 리셋 신호 발생기(930)는, 리셋 신호(RESET4)를 생성한다. 이에 수반해, 인버터(940) 및 NAND 게이트(950)의 배치에 의해, 리셋 신호(RESET3)를 생성한다. 리셋 신호(RESET3)는, 플립플롭(960)을 리셋한다. 플립플롭(960)의 출력 단자의 논리 레벨이 0이 되어, 제2 리프레쉬 신호(RHRSLOT)를 0(무효)으로 한다.
마찬가지로 해서 제3 클록(RHRCLKD)을 계속 생성하면, 주기 카운터(910)는, 카운트값(CNT2)을 f에서 10으로 증가시킨다. 이에 반응하여, 세트 신호 발생기(920)는, 세트 신호(SET2)의 펄스를 생성한다. 플립플롭(960)의 출력 단자의 논리 레벨이 1이 되어, 제2 리프레쉬 신호(RHRSLOT)를 1(유효)로 한다. 이에 따라, 다시 제3 클록(RHRCLKD)을 인터럽트해, 제2 리프레쉬 신호(RHRSLOT)를 생성한다. 그 후, 상기의 조작을 반복해 실행할 수 있다.
우리는, 재차 예를 들어, RHR 솎아내기 회로의 내부 구조에 대해 설명한다. 도 13a는, 본 발명의 하나의 실시 형태에 따른 RHR 솎아내기 회로(1000)의 개략도이다. RHR 솎아내기 회로(1000)의 구조는, 도 8의 RHR 솎아내기 회로(510)를 적용할 수 있다.
지연 회로(Delay)(1020)의 입력 단자는, 제2 클록(RHRCLK)에 접속된다. 인버터(1030)의 입력 단자는, 지연 회로(1020)의 출력 단자에 접속된다. NAND 게이트(1040)의 제1 입력 단자는, 인버터(1030)의 출력 단자에 접속되고, NAND 게이트(1040)의 제2 입력 단자는, 기동 신호(PWR)에 접속된다. 플립플롭(1050)의 제1 제어 단자는, 작용 중 신호(ACT)에 접속되고, 플립플롭(1050)의 제2 제어 단자는, NAND 게이트(1040)의 출력 단자에 접속된다. 플립플롭(1050)의 출력 단자는, 제1 인에이블 신호(AEn)를 제공하기 위해서 사용된다.
인버터(1060)의 입력 단자는, 제2 리프레쉬 신호(RHRSLOT)에 접속된다. 지연 회로(1070)의 입력 단자는, 제2 리프레쉬 신호(RHRSLOT)에 접속된다. AND 게이트(1080)의 제1 입력 단자는, 인버터(1060)의 출력 단자에 접속되고, AND 게이트(1080)의 제2 입력 단자는, 지연 회로(1070)의 출력 단자에 접속된다. 인버터(1090)의 입력 단자는, 기동 신호(PWR)에 접속된다. 플립플롭(1100)의 제1 제어 단자는, AND 게이트(1080)의 출력 단자에 접속되고, 플립플롭(1100)의 제2 제어 단자는, 인버터(1090)의 출력 단자에 접속된다. 플립플롭(1100)의 출력 단자는, 제2 인에이블 신호(PEn)를 제공하기 위해서 사용된다.
인버터(1110)의 입력 단자는, 플립플롭(1050)의 출력 단자에 접속되어, 제1 인에이블 신호(AEn)를 수신한다. NAND 게이트(1120)의 제1 입력 단자는, 인버터(1110)의 출력 단자에 접속되고, NAND 게이트(1120)의 제2 입력 단자는, 플립플롭(1100)의 출력 단자에 접속되어, 제2 인에이블 신호(PEn)를 수신한다. NAND 게이트(1120)의 출력 단자는, 제3 인에이블 신호(En)를 제공하기 위해서 사용된다. AND 게이트(1130)의 제1 입력 단자는, NAND 게이트(1120)의 출력 단자에 접속되어, 제3 인에이블 신호(En)를 수신하고, AND 게이트(1130)의 제2 입력 단자는, 제2 클록(RHRCLK)에 접속되고, AND 게이트(1130)의 출력 단자는, 제3 클록(RHRCLKD)을 생성한다. 도 13에 도시한 회로 배치 방식에 근거해, RHR 솎아내기 회로의 기능을 실현할 수 있다.
도 13b는, 본 발명의 하나의 실시 형태에 따른 RHR 솎아내기 회로(1000)의 동작 파형의 범례이다. 도 13a 및 도 13b를 동시에 참조하여, 본 실시 형태의 리프레쉬 조작에 대해 설명한다.
도 13b에 도시한 바와 같이, 전원을 투입했을 때(즉, 시간점(T6)), 전원 공급 전압(VDD)이 상승한다. 이에 반응하여, 전원 투입에 관련된 신호가 활성화 된다. 예를 들면, 전원 공급 전압(VDD)이 소정의 안정 전위에 이르렀을 때, 기동 신호(PWR)는, 0에서 1(유효)이 된다. 계속해서, 기동 신호(PWR)가 활성화 되었을 때, 초기화 기간에 들어간다. 초기 동작에서, 작용 중 신호(ACT)가 활성화 되지 않아도, 제3 인에이블 신호(En)도 1로 고정되기 때문에, 이때, 로우해머 리프레쉬(RHR)의 솎아내기는 아직 개시되지 않는다.
계속해서, 시간점(T7) 뒤에, 제2 리프레쉬 신호(RHRSLOT)를 생성하기 시작한다. 시간점(T8)에서, 플립플롭(1100)은, 제2 인에이블 신호(PEn)를 1로 인상(引上)한다. 이에 반응하여, 제3 인에이블 신호(En)는, 1로 고정되지 않고, 제1 인에이블 신호(AEn)에 반응해 동작을 개시한다. 이와 같이, 작용 중 신호(ACT)가 활성화를 정지했을 때, 제3 클록(RHRCLKD)의 생성도 정지하기 때문에, 이에 따라, RHR 인터럽트율이 변화한다(도 13b에서, 예를 들면, RHR 인터럽트율 1/(16+1)에서 1/(18+1)로 저하한다).
설명해야 할 것으로서, 하나의 실시 형태에서, RHR 상태 제어 회로에서도 RHRSLOT 발생 회로를 제1 스테이지로 할 수 있다. 도 14는, 본 발명의 하나의 실시 형태에 따른 RHR 상태 제어 회로(1200)의 개략도이다. RHRSLOT 발생 회로(1210)는, 제2 클록(RHRCLK)에 근거하여, 제3 리프레쉬 신호(RHRSLOTPre)를 생성하고, 또한 온도 신호(TS2) 및 제2 리프레쉬 설정 정보(TMRHR)에 근거하여, 제3 리프레쉬 신호(RHRSLOTPre)의 출력 간격을 조정한다.
RHR 솎아내기 회로(1220)는, RHRSLOT 발생 회로(1210)에 접속된다. RHR 솎아내기 회로(1220)는, 제3 리프레쉬 신호(RHRSLOTPre), 대응하는 메모리 블록의 작용 중 신호(ACT), 및 프리차지 신호(PREC)에 근거하여, 제2 리프레쉬 신호(RHRSLOT)를 생성한다. 설명해야 할 것으로서, 프리차지 신호(PREC)는, 예를 들면, 비트라인의 프리차지를 개시하려고 했을 때에 생성되는 펄스 신호이다. 커맨드 디코더가 프리차지의 커맨드를 수신했을 때, 프리차지 신호(PREC)를 생성할 수 있다.
우리는, 재차 예를 들어, RHR 솎아내기 회로의 내부 구조에 대해 설명한다. 도 15a는, 본 발명의 하나의 실시 형태에 따른 RHR 솎아내기 회로(1300)의 회로 개략도이다. RHR 솎아내기 회로(1300)의 구조는, 도 14의 RHR 솎아내기 회로(1220)를 적용할 수 있다.
ACK 클록 발생기(1310)는, 작용 중 신호(ACT), 프리차지 신호(PREC), 온도 신호(TS2), 및 기동 신호(PWR)에 근거하여, 실행 신호(ACK)를 생성할 수 있다. WL 활성 시간 카운터(1320)는, ACK 클록 발생기(1310)에 접속된다. WL 활성 시간 카운터(1320)는, 실행 신호(ACK)를 카운트 하여, 제1 인에이블 신호(AEn)를 생성하고, 또한 리셋 신호(RESET5)에 있어서 제어되어, 한 번 더 카운트를 실시한다.
인버터(1330)의 입력 단자는, 제3 리프레쉬 신호(RHRSLOTPre)에 접속된다. 지연 회로(1340)의 입력 단자는, 제3 리프레쉬 신호(RHRSLOTPre)에 접속된다. AND 게이트(1350)의 제1 입력 단자는, 인버터(1330)의 출력 단자에 접속되고, AND 게이트(1350)의 제2 입력 단자는, 지연 회로(1340)의 출력 단자에 접속되고, AND 게이트(1350)의 출력 단자는, 리셋 신호(RESET5)를 생성한다.
인버터(1360)의 입력 단자는, 기동 신호(PWR)에 접속된다. 플립플롭(1370)의 제1 제어 단자는, 리셋 신호(RESET5)에 접속되고, 플립플롭(1370)의 제2 제어 단자는, 인버터(1360)의 출력 단자에 접속된다. 플립플롭(1370)의 출력 단자는, 제2 인에이블 신호(PEn)를 제공하기 위해서 사용된다.
인버터(1380)의 입력 단자는, WL 활성 시간 카운터(1320)의 출력 단자에 접속되어, 제1 인에이블 신호(AEn)를 수신한다. NAND 게이트(1390)의 제1 입력 단자는, 인버터(1380)의 출력 단자에 접속되고, NAND 게이트(1390)의 제2 입력 단자는, 플립플롭(1370)의 출력 단자에 접속되어, 제2 인에이블 신호(PEn)를 수신한다. NAND 게이트(1390)의 출력 단자는, 제3 인에이블 신호(En)를 제공하기 위해서 사용된다. AND 게이트(1400)의 제1 입력 단자는, NAND 게이트(1390)의 출력 단자에 접속되고, AND 게이트(1400)의 제2 입력 단자는, 제3 리프레쉬 신호(RHRSLOTPre)에 접속되고, AND 게이트(1400)의 출력 단자는, 제2 리프레쉬 신호(RHRSLOT)를 생성한다. 도 15a에 도시한 회로 배치 방식에 근거해, RHR 솎아내기 회로의 기능을 실현할 수 있다.
도 15b는, 본 발명의 하나의 실시 형태에 따른 RHR 솎아내기 회로(1300)의 동작 파형의 범례이다. 도 15a 및 도 15b를 동시에 참조하여, 본 실시 형태의 리프레쉬 조작에 대해 설명한다.
도 15b에 도시한 바와 같이, 전원을 투입했을 때(즉, 시간점(T9)), 전원 공급 전압(VDD)이 상승한다. 이에 반응하여, 전원 투입에 관련된 신호가 활성화 된다. 예를 들면, 전원 공급 전압(VDD)이 소정의 안정 전위에 이르렀을 때, 기동 신호(PWR)는, 0에서 1(유효)이 된다. 계속해서, 기동 신호(PWR)가 활성화 되었을 때, 초기화 기간에 들어간다. 초기 동작에서, 작용 중 신호(ACT)가 활성화 되지 않아도, 제3 인에이블 신호(En)도 1로 고정되기 때문에, 이때, 로우해머 리프레쉬(RHR)의 솎아내기는 아직 개시되지 않는다.
계속해서, 시간점(T10) 뒤에, 제3 리프레쉬 신호(RHRSLOTPre)를 생성하기 시작한다. 시간점(T11)에서, 플립플롭(1370)은, 제2 인에이블 신호(PEn)를 1로 인상한다. 이에 반응하여, 제3 인에이블 신호(En)는, 1로 고정되지 않기 때문에, 제1 인에이블 신호(AEn)에 반응해 동작을 개시한다. 이와 같이, WL 활성 시간 카운터(1320)의 작용 중 신호(ACT)에 대한 카운트가 설정한 임계값에 이르지 않을 때, 제3 리프레쉬 신호(RHRSLOTPre)를 수신해도, 제2 리프레쉬 신호(RHRSLOT)의 생성을 정지한다.
우리는, 재차 예를 들어, ACK 클록 발생기의 내부 구조에 대해 설명한다. 도 16a는, 본 발명의 하나의 실시 형태에 따른 ACK 클록 발생기(1500)의 개략도이다. ACK 클록 발생기(1500)의 구조는, 도 15a의 ACK 클록 발생기(1310)를 적용할 수 있다.
인버터(1510)의 입력 단자는, 프리차지 신호(PREC)에 접속된다. NAND 게이트(1520)의 제1 입력 단자는, 인버터(1510)의 출력 단자에 접속되고, NAND 게이트(1520)의 제2 입력 단자는, 기동 신호(PWR)에 접속된다. 플립플롭(1530)의 제1 제어 단자는, 작용 중 신호(ACT)에 접속되고, 플립플롭(1530)의 제2 제어 단자는, NAND 게이트(1520)의 출력 단자에 접속된다. 플립플롭(1530)의 출력 단자는, 제4 인에이블 신호(EnP)를 제공하기 위해서 사용된다.
인버터(1540)의 입력 단자는, 플립플롭(1530)의 출력 단자에 접속되어, 제4 인에이블 신호(EnP)를 수신한다. NAND 게이트(1550)의 제1 입력 단자는, 인버터(1540)의 출력 단자에 접속되고, NAND 게이트(1550)의 제2 입력 단자는, 인버터(1552)의 출력 단자에 접속된다. NAND 게이트(1550)의 출력 단자는, 제5 인에이블 신호(EnS)를 제공하기 위해서 사용된다. 발진기(1560)의 입력 단자는, NAND 게이트(1550)의 출력 단자에 접속되어, 제5 인에이블 신호(EnS)를 수신하고, 발진기(1560)의 제어 단자는, 온도 신호(TS2) 및 발진 정보(TMRHOSC)에 접속되고, 발진기(1560)의 출력 단자는, 발진 신호(OSC)를 생성하고, 또한 인버터(1552)의 입력 단자 및 지연 회로(1562)의 입력 단자에 접속된다. 지연 회로(1562)의 출력 단자는, 발진 신호(OSCD)를 제공하기 위해서 사용된다.
지연 회로(1570)의 입력 단자는, 지연 회로(1562)의 출력 단자에 접속되어, 발진 신호(OSCD)를 수신한다. 인버터(1580)의 입력 단자는, 지연 회로(1570)의 출력 단자에 접속된다. NAND 게이트(1590)의 제1 입력 단자는, 발진 신호(OSCD)에 접속되고, NAND 게이트(1590)의 제2 입력 단자는, 인버터(1580)의 출력 단자에 접속되고, NAND 게이트(1590)의 출력 단자는, 실행 신호(ACKF)를 생성할 수 있다.
인버터(1600)의 입력 단자는, 작용 중 신호(ACT)에 접속된다. NAND 게이트(1610)의 제1 입력 단자는, 인버터(1600)의 출력 단자에 접속되고, NAND 게이트(1610)의 제2 입력 단자는, NAND 게이트(1590)의 출력 단자에 접속되어, 실행 신호(ACKF)를 수신하고, NAND 게이트(1610)의 출력 단자는, 실행 신호(ACK)를 생성할 수 있다.
도 16b는, 본 발명의 하나의 실시 형태에 따른 ACK 클록 발생기(1500)의 동작 파형의 범례이다. 도 16a 및 도 16b를 동시에 참조하여, 본 실시 형태의 리프레쉬 조작에 대해 설명한다.
도 16b에 도시한 바와 같이, 시간점(T12)에서 활성화를 지시하는 커맨드 신호(COM)를 수신하고, 또한 시간점(T13)에서 기입 조작을 지시하는 커맨드 신호(COM)를 수신하는 상황에서, 플립플롭(1530)은, 작용 중 신호(ACT)를 수신할 수 있다. 도 16a에 도시한 회로 배치에 의해, 발진기(1560)는, 발진 신호(OSC)를 생성하여, NAND 게이트(1610)가 대응하는 실행 신호(ACK)를 생성할 수 있도록 한다.
이에 대해, 도 16b에 도시한 바와 같이, 시간점(T14)에서 오토 리프레시를 지시하는 커맨드 신호(COM)를 수신하는 상황에서, 플립플롭(1530)은, 작용 중 신호(ACT)를 수신하지 않는다. 이와 같이 하여, 발진기(1560)는, 발진 신호(OSC)를 생성하지 않고, NAND 게이트(1610)도 실행 신호(ACK)를 생성하지 않는다.
또, 도 16b에 도시한 바와 같이, 시간점(T15)에서 활성화를 지시하는 커맨드 신호(COM)를 수신하고, 또한 시간점(T16)에서 독출 조작을 지시하는 커맨드 신호(COM)를 수신하는 상황에서도, 플립플롭(1530)은, 작용 중 신호(ACT)를 수신할 수 있다. 도 16a에 도시한 회로 배치에 의해, 발진기(1560)는, 발진 신호(OSC)를 생성하여, NAND 게이트(1610)가 대응하는 실행 신호(ACK)를 생성할 수 있도록 한다.
이상과 같이, 본 발명의 반도체 메모리 장치는, 리프레쉬 동작 신호에 근거하여, 각각 CBR 리프레쉬 조작을 실행하기 위한 신호(제1 리프레쉬 신호) 및 로우해머 리프레쉬 조작을 실행하기 위한 신호(제2 리프레쉬 신호)를 생성할 수 있다. 나아가, 본 발명에서는, 전체의 온도 범위 내에서, 필요 충분한 리프레쉬의 기회를 제공하는 것을 전제로 하여, CBR 리프레쉬(제1 리프레쉬) 및 로우해머 리프레쉬(제2 리프레쉬)의 실행 사이클을 적절히 솎아내기 할 수 있다. 이에 따라, 데이터 보관유지력을 확보할 수 있고, 소비 전력을 저감할 수도 있다.
100, 600: 반도체 메모리 장치
110, 610: 온도 센서
120, 620: 모드 레지스터 및 OTP 블록
130, 300, 400, 710: 리프레쉬 컨트롤러
140＿i, 140＿1~140＿N, 640＿i, 640＿1~640＿N: 메모리 블록
150, 650: 커맨드 디코더
152, 250, 750: 주소 MUX
154, 654: 컬럼 주소 카운터 및 래치
156, 656: 뱅크 주소 제어 로직
161, 661: 주소 입력 버퍼
162, 662: 주소 디코더
163, 663: 커맨드 입력 버퍼
164, 664: 클록 입력 버퍼
165, 665: 내부 클록 발생기
166, 666: 내부 전원 회로
167, 667: DQ 입출력 버퍼
171, 671: 주소 단자
172, 672: 커맨드 단자
173, 673: 클록 단자
174, 674: 데이터 단자
175, 675: 데이터 마스크 단자
176, 177, 676, 677: 전원 공급 단자
180, 680: GIO 및 GIO 게이트 제어
210, 720: OR 게이트
220, 230, 350, 380, 450, 460, 722, 730, 734, 1080, 1130, 1350, 1400: AND 게이트
240, 740: RHA 검출 회로
260, 760: 로우 디코더 및 메모리 블록 제어
270, 770: 컬럼 디코더
272, 772: LIO 게이트 제어 및 DM 제어 로직
274, 774: 센스 증폭기
280, 780: 워드 드라이버
290, 790: 메모리셀 어레이
390, 860, 960, 1050, 1100, 1370, 1530: 플립플롭
310, 410, 800: CBR 솎아내기 회로
320, 420, 500, 1200: RHR 상태 제어 회로
330, 430: CBR 카운터
340, 440, 970: 버퍼 게이트
370, 840, 870, 940, 1030, 1060, 1090, 1110, 1330, 1360, 1380, 1510, 1540, 1552, 1580, 1600: 인버터
470, 850, 950, 1040, 1120, 1390, 1520, 1550, 1590, 1610: NAND 게이트
510, 1000, 1220, 1300: RHR 솎아내기 회로
520, 900, 1210: RHRSLOT 발생 회로
810, 910: 주기 카운터
820, 920: 세트 신호 발생기
830, 930: 리셋 신호 발생기
1020, 1070, 1340, 1562, 1570: 지연 회로
1320: WL 활성 시간 카운터
1310, 1500: ACK 클록 발생기
1560: 발진기
AEn: 제1 인에이블 신호
ACK: 실행 신호
ACT: 작용 중 신호
ADD: 주소 신호
BA: 블록 주소
BS＿i, BS＿1~BS＿N: 블록 선택 신호
CK, CKB: 외부 클록 신호
COM: 커맨드 신호
RFA: CBR 리프레쉬 주소
BADD: 블록 액세스 주소
CBR: 선택 신호
CBRCLK: 제1 클록
CBRCNT, CBRCNTP: 카운트 신호
CBRSLOT: 제1 리프레쉬 신호
CNT1, CNT2: 카운트값
DQ: 입력/출력 데이터
DM: 데이터 마스크 신호
En: 제3 인에이블 신호
EnP: 제4 인에이블 신호
EnS: 제5 인에이블 신호
ICLK, LCLK: 내부 클록 신호
MIO: 메인 입출력라인
MRS: 모드 신호
OSC, OSCD: 발진 신호
P40~P43, P50, P51, P70, P71: 펄스
PEn: 제2 인에이블 신호
RD: 독출 신호
PREC: 프리차지 신호
PWR: 기동 신호
RESET1~RESET5: 리셋 신호
RFEXE: 유효 리프레쉬 신호
RFIP, RFIP＿i: 리프레쉬 동작 신호
RHA: 로우해머 리프레쉬 주소
SET1, SET2: 세트 신호
RHRCLK: 제2 클록
EHECLKD: 제3 클록
RHRSLOT: 제2 리프레쉬 신호
RHRSLOTPre: 제3 리프레쉬 신호
SAEn: 감지 기동 신호
SW: 모드 전환 신호
T1~T17: 시간점
TS, TS2: 온도 신호
TMRHR: 제2 리프레쉬 설정 정보
TMRS: 제1 리프레쉬 설정 정보
tREFI: 리프레쉬 간격
VDD, VSS, VDDQ, VSSQ: 전원 공급 전압
VPP, VBB, VBLH, VOD, VINT: 내부 전위
WT: 기입 신호
XADD: 주소 데이터
XADD1: 제1 로우 주소
XRED: 예비의 로우 주소
YADD, YADD1: 컬럼 주소
110, 610: 온도 센서
120, 620: 모드 레지스터 및 OTP 블록
130, 300, 400, 710: 리프레쉬 컨트롤러
140＿i, 140＿1~140＿N, 640＿i, 640＿1~640＿N: 메모리 블록
150, 650: 커맨드 디코더
152, 250, 750: 주소 MUX
154, 654: 컬럼 주소 카운터 및 래치
156, 656: 뱅크 주소 제어 로직
161, 661: 주소 입력 버퍼
162, 662: 주소 디코더
163, 663: 커맨드 입력 버퍼
164, 664: 클록 입력 버퍼
165, 665: 내부 클록 발생기
166, 666: 내부 전원 회로
167, 667: DQ 입출력 버퍼
171, 671: 주소 단자
172, 672: 커맨드 단자
173, 673: 클록 단자
174, 674: 데이터 단자
175, 675: 데이터 마스크 단자
176, 177, 676, 677: 전원 공급 단자
180, 680: GIO 및 GIO 게이트 제어
210, 720: OR 게이트
220, 230, 350, 380, 450, 460, 722, 730, 734, 1080, 1130, 1350, 1400: AND 게이트
240, 740: RHA 검출 회로
260, 760: 로우 디코더 및 메모리 블록 제어
270, 770: 컬럼 디코더
272, 772: LIO 게이트 제어 및 DM 제어 로직
274, 774: 센스 증폭기
280, 780: 워드 드라이버
290, 790: 메모리셀 어레이
390, 860, 960, 1050, 1100, 1370, 1530: 플립플롭
310, 410, 800: CBR 솎아내기 회로
320, 420, 500, 1200: RHR 상태 제어 회로
330, 430: CBR 카운터
340, 440, 970: 버퍼 게이트
370, 840, 870, 940, 1030, 1060, 1090, 1110, 1330, 1360, 1380, 1510, 1540, 1552, 1580, 1600: 인버터
470, 850, 950, 1040, 1120, 1390, 1520, 1550, 1590, 1610: NAND 게이트
510, 1000, 1220, 1300: RHR 솎아내기 회로
520, 900, 1210: RHRSLOT 발생 회로
810, 910: 주기 카운터
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830, 930: 리셋 신호 발생기
1020, 1070, 1340, 1562, 1570: 지연 회로
1320: WL 활성 시간 카운터
1310, 1500: ACK 클록 발생기
1560: 발진기
AEn: 제1 인에이블 신호
ACK: 실행 신호
ACT: 작용 중 신호
ADD: 주소 신호
BA: 블록 주소
BS＿i, BS＿1~BS＿N: 블록 선택 신호
CK, CKB: 외부 클록 신호
COM: 커맨드 신호
RFA: CBR 리프레쉬 주소
BADD: 블록 액세스 주소
CBR: 선택 신호
CBRCLK: 제1 클록
CBRCNT, CBRCNTP: 카운트 신호
CBRSLOT: 제1 리프레쉬 신호
CNT1, CNT2: 카운트값
DQ: 입력/출력 데이터
DM: 데이터 마스크 신호
En: 제3 인에이블 신호
EnP: 제4 인에이블 신호
EnS: 제5 인에이블 신호
ICLK, LCLK: 내부 클록 신호
MIO: 메인 입출력라인
MRS: 모드 신호
OSC, OSCD: 발진 신호
P40~P43, P50, P51, P70, P71: 펄스
PEn: 제2 인에이블 신호
RD: 독출 신호
PREC: 프리차지 신호
PWR: 기동 신호
RESET1~RESET5: 리셋 신호
RFEXE: 유효 리프레쉬 신호
RFIP, RFIP＿i: 리프레쉬 동작 신호
RHA: 로우해머 리프레쉬 주소
SET1, SET2: 세트 신호
RHRCLK: 제2 클록
EHECLKD: 제3 클록
RHRSLOT: 제2 리프레쉬 신호
RHRSLOTPre: 제3 리프레쉬 신호
SAEn: 감지 기동 신호
SW: 모드 전환 신호
T1~T17: 시간점
TS, TS2: 온도 신호
TMRHR: 제2 리프레쉬 설정 정보
TMRS: 제1 리프레쉬 설정 정보
tREFI: 리프레쉬 간격
VDD, VSS, VDDQ, VSSQ: 전원 공급 전압
VPP, VBB, VBLH, VOD, VINT: 내부 전위
WT: 기입 신호
XADD: 주소 데이터
XADD1: 제1 로우 주소
XRED: 예비의 로우 주소
YADD, YADD1: 컬럼 주소
Claims (14)
- 반도체 메모리 장치에 있어서,
반도체 메모리 장치 내부의 장치 온도를 검출하여, 대응하는 온도 신호를 생성하기 위한 온도 센서,
복수의 휘발성 메모리셀을 가지는 메모리셀 어레이 및 복수의 워드라인을 각각 포함하고, 상기 워드라인이, 각각 상기 휘발성 메모리셀에 접속된 복수의 메모리 블록,
상기 온도 센서 및 상기 메모리 블록에 접속되고, 상기 워드라인에 대한 액세스를 감시하여, 소정 기간 내에 소정 횟수 출현한 액세스를 검출하는 동시에, 리프레쉬 조작 커맨드에 대응하는 리프레쉬 조작을, 제1 리프레쉬 조작 및 제2 리프레쉬 조작으로 분배하는 리프레쉬 컨트롤러, 및
상기 리프레쉬 컨트롤러에 접속되고, 모드 신호에 근거하여, 제1 리프레쉬 설정 정보 및 제2 리프레쉬 설정 정보를 생성하는 모드 레지스터 및 OTP 블록
을 포함하고,
상기 제1 리프레쉬 조작이,
상기 장치 온도의 정보에 근거하여, 간격을 조정하고 활성화되고,
상기 리프레쉬 컨트롤러가,
리프레쉬 동작 신호에 근거하여, 각각 제1 리프레쉬 신호 및 제2 리프레쉬 신호를 출력하는 동시에, 상기 제1 리프레쉬 설정 정보 및 상기 온도 신호에 근거하여, 상기 제1 리프레쉬 신호의 출력 간격을 조정하고, 상기 제2 리프레쉬 설정 정보 및 상기 온도 신호에 근거하여, 상기 제2 리프레쉬 신호의 출력 간격을 조정하고,
상기 메모리 블록이,
상기 제1 리프레쉬 신호에 반응하여, 상기 제1 리프레쉬 조작을 실행하고, 상기 제2 리프레쉬 신호에 반응하여, 상기 제2 리프레쉬 조작을 실행하고,
상기 리프레쉬 컨트롤러가, 상기 제1 리프레쉬 신호 및 상기 제2 리프레쉬 신호에 근거하여, CBR 리프레쉬 주소를 생성하는 동시에, 상기 제1 리프레쉬 신호 및 대응하는 상기 제2 리프레쉬 신호를 동시에 출력했을 때,
각 상기 메모리 블록이, 상기 제1 리프레쉬 조작 및 상기 제2 리프레쉬 조작 중 하나를 실행하는
반도체 메모리 장치. - 제1항에 있어서,
상기 제2 리프레쉬 조작이, 상기 워드라인에 대한 액세스량의 정보에 근거하여 간격을 조정하고 활성화되고,
상기 제1 리프레쉬 조작 및 상기 제2 리프레쉬 조작이 동일 사이클에 있고, 또한 동일 사이클에서 2개의 내부 리프레쉬를 실행할 수 없을 때,
상기 리프레쉬 컨트롤러를 이용해 상기 사이클 중에 1개의 리프레쉬 조작을 실행하고, 또한 실행하고 있지 않는 리프레쉬 조작을 다음 사이클로 이동해 실행하도록 제어하는
반도체 메모리 장치. - 제1항에 있어서,
상기 제1 리프레쉬 조작이, CBR 리프레쉬를 실행하기 위한 리프레쉬 조작이고,
상기 제2 리프레쉬 조작이, 로우해머 리프레쉬를 실행하기 위한 리프레쉬 조작인
반도체 메모리 장치. - 삭제
- 제1항에 있어서,
상기 리프레쉬 컨트롤러 및 상기 메모리 블록에 접속되어, 주소 데이터 및 상기 CBR 리프레쉬 주소를 수신하고, 또한 상기 리프레쉬 동작 신호에 근거하여, 상기 주소 데이터 또는 상기 CBR 리프레쉬 주소를 제1 로우 주소로서 선택하는 제1 주소 MUX
를 더 포함하는 반도체 메모리 장치. - 제5항에 있어서,
각 상기 메모리 블록이,
제1 입력 단자가 상기 리프레쉬 동작 신호에 접속되고, 제2 입력 단자가 상기 제2 리프레쉬 신호에 접속되고, 또한 출력 단자에서 로우해머 신호를 생성하는 AND 게이트와,
상기 AND 게이트의 출력 단자에 접속되고, 작용 중 신호, 상기 로우해머 신호, 및 제2 로우 주소에 근거하여, 로우해머 리프레쉬 주소를 생성하는 RHA 검출 회로와,
제1 입력 단자가 상기 제1 로우 주소에 접속되고, 제2 입력 단자가 상기 로우해머 리프레쉬 주소에 접속되고, 또한 상기 로우해머 신호에 근거하여, 상기 제1 로우 주소 또는 상기 로우해머 리프레쉬 주소를 제2 로우 주소로서 선택해 출력하는 제2 주소 MUX와,
상기 RHA 검출 회로 및 상기 제2 주소 MUX에 접속되고, 상기 작용 중 신호에 근거하여, 상기 제2 로우 주소를 블록 액세스 주소로서 래치해 출력하는 로우 디코더 및 메모리 블록 제어
를 포함하는 반도체 메모리 장치. - 제1항에 있어서,
상기 리프레쉬 컨트롤러가,
제1 클록에 근거하여, 상기 제1 리프레쉬 신호를 출력하고, 또한 상기 온도 신호, 상기 제1 리프레쉬 설정 정보, 및 상기 CBR 리프레쉬 주소에 근거하여, 상기 제1 리프레쉬 신호의 출력 간격을 조정하는 CBR 솎아내기 회로와,
상기 CBR 솎아내기 회로에 접속되고, 제2 클록에 근거하여, 상기 제2 리프레쉬 신호를 출력하고, 또한 상기 온도 신호 및 상기 제2 리프레쉬 설정 정보에 근거하여, 상기 제2 리프레쉬 신호의 출력 간격을 조정하는 RHR 상태 제어 회로와,
상기 CBR 솎아내기 회로 및 상기 RHR 상태 제어 회로에 접속되고, 제1 카운트 신호에 근거하여, 상기 제1 리프레쉬 조작의 실행 횟수를 카운트해, 상기 CBR 리프레쉬 주소를 생성하는 CBR 카운터
를 포함하는 반도체 메모리 장치. - 제7항에 있어서,
상기 RHR 상태 제어 회로가,
상기 제2 클록, 상기 제2 리프레쉬 신호, 및 작용 중 신호에 근거하여, 제3 클록을 생성하는 RHR 솎아내기 회로와,
상기 RHR 솎아내기 회로에 접속되고, 상기 제3 클록에 근거하여, 상기 제2 리프레쉬 신호를 생성하고, 또한 상기 온도 신호 및 상기 제2 리프레쉬 설정 정보에 근거하여, 상기 제2 리프레쉬 신호의 출력 간격을 조정하는 RHRSLOT 발생 회로
를 포함하는 반도체 메모리 장치. - 제1항에 있어서,
상기 리프레쉬 컨트롤러에 접속되고, 상기 리프레쉬 조작 커맨드를 수신했을 때에, 리프레쉬 동작 신호를 생성하기 시작하는 커맨드 디코더
를 더 포함하는 반도체 메모리 장치. - 반도체 메모리 장치에 있어서,
반도체 메모리 장치 내부의 장치 온도를 검출하여, 대응하는 온도 신호를 생성하기 위한 온도 센서,
상기 온도 센서에 접속되고, 리프레쉬 컨트롤러, 복수의 휘발성 메모리셀을 가지는 메모리셀 어레이, 및 복수의 워드라인을 각각 포함하고, 상기 워드라인이, 각각 상기 휘발성 메모리셀에 접속된 복수의 메모리 블록, 및
상기 리프레쉬 컨트롤러에 접속되고, 모드 신호에 근거하여, 제1 리프레쉬 설정 정보(TMRS) 및 제2 리프레쉬 설정 정보(TMRHR)를 생성하는 모드 레지스터 및 OTP 블록
을 포함하고,
상기 리프레쉬 컨트롤러가,
대응하는 상기 워드라인에 대한 액세스를 감시하여, 소정 기간 내에 소정 횟수 출현한 액세스를 검출하는 동시에, 리프레쉬 조작 커맨드에 대응하는 리프레쉬 조작을, 제1 리프레쉬 조작 및 제2 리프레쉬 조작으로 분배하고,
상기 제1 리프레쉬 조작이,
상기 장치 온도의 정보에 근거하여, 간격을 조정하고 활성화되고,
각 리프레쉬 컨트롤러가,
리프레쉬 동작 신호에 근거하여, 각각 제1 리프레쉬 신호 및 제2 리프레쉬 신호를 출력하는 동시에, 상기 제1 리프레쉬 설정 정보 및 상기 온도 신호에 근거하여, 상기 제1 리프레쉬 신호의 출력 간격을 조정하고, 상기 제2 리프레쉬 설정 정보 및 상기 온도 신호에 근거하여, 상기 제2 리프레쉬 신호의 출력 간격을 조정하고,
각 메모리 블록이,
대응하는 상기 제1 리프레쉬 신호에 반응하여, 제1 리프레쉬 조작을 실행하고, 또한 대응하는 상기 제2 리프레쉬 신호에 반응하여, 제2 리프레쉬 조작을 실행하고,
상기 리프레쉬 컨트롤러가, 대응하는 상기 제1 리프레쉬 신호 및 상기 제2 리프레쉬 신호에 근거하여, CBR 리프레쉬 주소를 생성하는 동시에, 상기 제1 리프레쉬 신호 및 대응하는 상기 제2 리프레쉬 신호를 동시에 출력했을 때,
대응하는 상기 메모리 블록이, 상기 제1 리프레쉬 조작 및 상기 제2 리프레쉬 조작 중 하나를 실행하는
반도체 메모리 장치. - 삭제
- 제10항에 있어서,
각 상기 메모리 블록이,
제1 입력 단자가 상기 리프레쉬 동작 신호에 접속되고, 제2 입력 단자가 상기 제2 리프레쉬 신호에 접속되고, 또한 출력 단자에서 로우해머 신호를 생성하는 제1 AND 게이트와,
상기 제1 AND 게이트의 출력 단자에 접속되고, 작용 중 신호, 상기 로우해머 신호, 및 로우 주소에 근거하여, 로우해머 리프레쉬 주소를 생성하는 RHA 검출 회로와,
입력 단자가 상기 제2 리프레쉬 신호에 접속된 인버터와,
제1 입력 단자가 상기 리프레쉬 동작 신호에 접속되고, 제2 입력 단자가 상기 제1 리프레쉬 신호에 접속되고, 제3 입력 단자가 상기 인버터의 출력 단자에 접속되고, 또한 출력 단자에서 선택 신호를 생성하는 제2 AND 게이트와,
제1 입력 단자가 상기 CBR 리프레쉬 주소에 접속되고, 제2 입력 단자가 주소 데이터에 접속되고, 제3 입력 단자가 상기 로우해머 리프레쉬 주소에 접속되고, 또한 상기 로우해머 신호 및 상기 선택 신호에 근거하여, 상기 CBR 리프레쉬 주소, 상기 주소 데이터, 및 상기 로우해머 리프레쉬 주소 중 하나를 상기 로우 주소로서 선택해 출력하는 주소 MUX와,
상기 RHA 검출 회로 및 상기 주소 MUX에 접속되고, 상기 작용 중 신호에 근거하여, 상기 로우 주소를 블록 액세스 주소로서 래치해 출력하는 플립플롭
을 포함하는 반도체 메모리 장치. - 제10항에 있어서,
각 리프레쉬 컨트롤러가,
제1 클록에 근거하여, 상기 제1 리프레쉬 신호를 출력하고, 또한 상기 온도 신호, 상기 제1 리프레쉬 설정 정보, 및 상기 CBR 리프레쉬 주소에 근거하여, 상기 제1 리프레쉬 신호의 출력 간격을 조정하는 CBR 솎아내기 회로와,
상기 CBR 솎아내기 회로에 접속되고, 제2 클록에 근거하여, 상기 제2 리프레쉬 신호를 출력하고, 또한 상기 온도 신호 및 상기 제2 리프레쉬 설정 정보에 근거하여, 상기 제2 리프레쉬 신호의 출력 간격을 조정하는 RHR 상태 제어 회로와,
상기 CBR 솎아내기 회로 및 상기 RHR 상태 제어 회로에 접속되고, 제1 카운트 신호에 근거하여, 상기 제1 리프레쉬 조작의 실행 횟수를 카운트해, 상기 CBR 리프레쉬 주소를 생성하는 CBR 카운터
를 포함하는 반도체 메모리 장치. - 제13항에 있어서,
상기 RHR 상태 제어 회로가,
상기 제2 클록에 근거하여, 제3 리프레쉬 신호를 생성하고, 또한 상기 온도 신호 및 상기 제2 리프레쉬 설정 정보에 근거하여, 상기 제3 리프레쉬 신호의 출력 간격을 조정하는 RHRSLOT 발생 회로와,
상기 RHRSLOT 발생 회로에 접속되고, 상기 제3 리프레쉬 신호, 대응하는 작용 중 신호, 및 프리차지 신호에 근거하여, 상기 제2 리프레쉬 신호를 생성하는 RHR 솎아내기 회로
를 포함하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210041587A KR102524199B1 (ko) | 2021-03-31 | 2021-03-31 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210041587A KR102524199B1 (ko) | 2021-03-31 | 2021-03-31 | 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20220135634A KR20220135634A (ko) | 2022-10-07 |
| KR102524199B1 true KR102524199B1 (ko) | 2023-04-21 |
Family
ID=83595372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210041587A KR102524199B1 (ko) | 2021-03-31 | 2021-03-31 | 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102524199B1 (ko) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102285772B1 (ko) * | 2015-02-02 | 2021-08-05 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
| KR102358563B1 (ko) * | 2018-05-09 | 2022-02-04 | 삼성전자주식회사 | 로우 해머 핸들링과 함께 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템 |
-
2021
- 2021-03-31 KR KR1020210041587A patent/KR102524199B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20220135634A (ko) | 2022-10-07 |
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