JP2004206855A - 半導体メモリ - Google Patents
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Abstract
【課題】チップ内部で自動的にリフレッシュ動作を実行する半導体メモリにおいて、チップの内部状態を評価する。
【解決手段】半導体メモリは、リフレッシュ動作を内部で自動的に実行するために、リフレッシュタイマと、アクセス動作およびリフレッシュ動作の優先順を決める裁定回路を有している。検出回路は、試験モード中に動作し、リフレッシュ動作が実行される前に新たな内部リフレッシュ要求が発生したときに、リフレッシュ動作の未実行を示す検出信号を出力する。例えば、アクセス要求間隔が短く、アクセス動作の間にリフレッシュ動作を挿入できないときに、検出信号が出力される。すなわち、リフレッシュ動作が内部で自動的に実行される半導体メモリにおいて、アクセス要求の最小供給間隔を評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。
【選択図】 図１
【解決手段】半導体メモリは、リフレッシュ動作を内部で自動的に実行するために、リフレッシュタイマと、アクセス動作およびリフレッシュ動作の優先順を決める裁定回路を有している。検出回路は、試験モード中に動作し、リフレッシュ動作が実行される前に新たな内部リフレッシュ要求が発生したときに、リフレッシュ動作の未実行を示す検出信号を出力する。例えば、アクセス要求間隔が短く、アクセス動作の間にリフレッシュ動作を挿入できないときに、検出信号が出力される。すなわち、リフレッシュ動作が内部で自動的に実行される半導体メモリにおいて、アクセス要求の最小供給間隔を評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルに書き込まれたデータを保持するために定期的にリフレッシュ動作が必要な半導体メモリの試験技術に関する。特に、本発明は、外部からのリフレッシュコマンドを必要とせず、リフレッシュ動作を内部で自動的に実行する半導体メモリの試験技術に関する。
【０００２】
【従来の技術】
近年、携帯電話等のモバイル機器では、サービス機能が高度になってきており、扱われるデータ量は、増加の一途をたどっている。これに伴い、モバイル機器に搭載されるワークメモリの大容量化が要求されている。
従来、モバイル機器のワークメモリとして、システムの構成が容易なＳＲＡＭが使用されていた。しかし、ＳＲＡＭは、１ビットのセルを構成する素子数がＤＲＡＭに比べて多いため、大容量化には不利である。このため、ＤＲＡＭのメモリセルを有し、メモリセルのリフレッシュ動作を内部で自動的に実行することで、ＳＲＡＭとして動作させる半導体メモリ（擬似ＳＲＡＭ）が開発されている。
【０００３】
この種の半導体メモリでは、１回のリフレッシュ動作を実行するためのリフレッシュ動作時間を、読み出しサイクル時間または書き込みサイクル時間に含めている。具体的には、リフレッシュ動作時間は、サイクル時間の前半に確保されている。実際の読み出し動作または書き込み動作は、サイクル時間の後半に実行される。このため、半導体メモリを搭載するシステム（ユーザ）は、半導体メモリのリフレッシュ動作を意識する必要がない。すなわち、ユーザは、この半導体メモリをＳＲＡＭとして使用できる。
【０００４】
また、この種の半導体メモリでは、サイクル時間を短くするために、リフレッシュ動作時間を読み出し動作時間より短くしている。具体的には、リフレッシュ動作時のワード線の選択時間は、読み出し動作時のワード線の選択時間より短い（例えば、特許文献１参照）。
【特許文献１】
特公平７−５８５８９号公報（２〜３ページ、第４図）
【０００５】
【発明が解決しようとする課題】
擬似ＳＲＡＭは、上述したようにリフレッシュ動作を外部から認識されることなく自動的に実行する。一方、リフレッシュ動作が正しく実行されないと、メモリセルに保持されているデータは、破壊されてしまう。このため、リフレッシュ動作が正しく実行されることを評価する必要がある。特に、外部から供給される読み出し動作または書き込み動作の要求と、チップ内部で発生するリフレッシュ動作の要求とが競合するときの回路動作は、詳細に評価する必要がある。
【０００６】
本発明の目的は、リフレッシュ動作を確実に実行するために、チップの内部状態を評価することにある。
本発明の別の目的は、チップ内部で自動的にリフレッシュ動作を実行する半導体メモリにおいて、リフレッシュ動作を確実に実行することにある。
本発明の別の目的は、アクセス動作とリフレッシュ動作とが競合するときのアクセスサイクルの実力値を簡易に試験し、その試験コストを削減することにある。
【０００７】
【課題を解決するための手段】
請求項１の半導体メモリでは、メモリコアは、複数のメモリセル、メモリセルに接続されたビット線、およびビット線に接続されたセンスアンプを有している。コマンド制御回路は、コマンド端子を介して供給されるアクセス要求に応答してメモリセルをアクセスするためのアクセス制御信号を出力する。動作制御回路は、アクセス制御信号に応答してメモリコアにアクセス動作を実行させる。
リフレッシュタイマは、所定の周期で内部リフレッシュ要求を生成する。裁定回路は、アクセス要求を内部リフレッシュ要求より優先させるときに、アクセス制御信号を出力した後に、リフレッシュ制御信号を出力する。また、裁定回路は、内部リフレッシュ要求をアクセス要求より優先させるときに、リフレッシュ制御信号を出力した後に、アクセス制御信号を出力する。このように、半導体メモリは、自身が発生するリフレッシュ要求に応じて、外部に認識されることなくリフレッシュ動作を自動的に実行する。
【０００８】
検出回路は、試験モード中に動作し、内部リフレッシュ要求に対応するリフレッシュ動作が実行される前に新たな内部リフレッシュ要求が発生したときに、リフレッシュ動作の未実行を示す検出信号を出力する。例えば、アクセス要求間隔が短く、アクセス動作の間にリフレッシュ動作を挿入できないときに、検出信号が出力される。すなわち、アクセス要求の最小供給間隔を評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。すなわち、開発コストを削減できる。あるいは、量産している半導体メモリにおいて、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
【０００９】
請求項２の半導体メモリでは、リフレッシュタイマは、試験モード中に、リフレッシュ要求の生成周期を変更するためのリフレッシュ調整信号を受ける。このため、通常の動作時に動作する回路を用いて、半導体メモリチップの内部で所望のタイミングを有するリフレッシュ要求を発生させることができる。したがって、半導体メモリの実際の回路動作と同じ状態で、リフレッシュ特性を評価できる。
【００１０】
請求項３の半導体メモリでは、メモリコアは、複数のメモリセル、メモリセルに接続されたビット線、およびビット線に接続されたセンスアンプを有している。コマンド制御回路は、コマンド端子を介して供給されるアクセス要求に応答してメモリセルをアクセスするためのアクセス制御信号を出力する。リフレッシュタイマは、所定の周期で内部リフレッシュ要求を生成する。
【００１１】
裁定回路は、アクセス要求と内部リフレッシュ要求とが競合するときに、アクセス要求に応答するアクセス動作およびリフレッシュ要求に応答するリフレッシュ動作の優先順を決める。中断回路は、リフレッシュ動作より優先して実行されるアクセス動作の完了から所定期間内に次のアクセス要求を受けたときに、リフレッシュ中断信号を出力する。
【００１２】
動作制御回路は、裁定回路がリフレッシュ要求の優先を決めたときにメモリコアのリフレッシュ動作を開始する。このように、半導体メモリは、自身が発生するリフレッシュ要求に応じて、外部に認識されることなくリフレッシュ動作を自動的に実行する。動作制御回路は、リフレッシュ中断信号を受けたときに実行中のリフレッシュ動作を中断する。例えば、アクセス要求間隔が短く、アクセス動作の間にリフレッシュ動作を完了できないときに、リフレッシュ動作は中断される。動作制御回路は、裁定回路がアクセス要求の優先を決めたときにメモリコアにアクセス動作を実行させる。
【００１３】
中断検出回路は、試験モード中に動作し、リフレッシュ中断信号に応答してリフレッシュ動作が中断したときに、検出信号を出力する。中検出信号の出力により、アクセス動作の間に開始したリフレッシュ動作が完了できないことを検出することで。アクセス要求の最小供給間隔を評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。すなわち、開発コストを削減できる。あるいは、量産している半導体メモリにおいて、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
【００１４】
請求項４の半導体メモリでは、半導体メモリは、メモリセルに接続されるワード線を有している。中断回路が設定する所定期間は、動作制御回路がリフレッシュ制御信号を受けてから、リフレッシュ動作のためにワード線の活性化が開始されるまでの期間である。リフレッシュ動作の中断を、ワード線が活性化される前に判定することで、リフレッシュされるメモリセル内のデータが破壊されることを防止できる。
【００１５】
請求項５の半導体メモリでは、検出回路により検出される検出信号は、外部端子を介して半導体メモリの外部に出力される。このため、例えば、半導体メモリを評価するための評価装置により検出信号を検出することで、アクセス要求の最小供給間隔を正確に評価できる。
請求項６の半導体メモリでは、トライステート出力バッファは、メモリセルからの読み出しデータをデータ端子に出力する。出力マスク回路は、試験モード中に、トライステート出力バッファを制御することで、検出信号に応答して読み出しデータのデータ端子への出力を禁止し、データ端子をハイインピーダンス状態に設定する。このため、半導体メモリに接続される評価装置は、データ端子のハイインピーダンス状態を測定することで検出信号を検出できる。例えば、評価装置としてＬＳＩテスタを使用し、アクセス時間の評価用プログラムを利用してパス／フェイル判定をすることで、容易に検出信号の発生を検出できる。すなわち、アクセス要求の最小供給間隔を容易に評価できる。また、データ端子を外部端子として使用することで、データ端子を試験端子として兼用できる。このため、新たな端子を形成することが不要になり、チップサイズの増加を防止できる。
【００１６】
請求項７の半導体メモリでは、リフレッシュ選択回路は、試験モード中に、外部試験端子を介して供給される試験リフレッシュ要求を内部リフレッシュ要求の代わりにリフレッシュ制御回路に出力する。このとき、リフレッシュタイマから出力される内部リフレッシュ要求はマスクされる。このため、所望のタイミングを有するリフレッシュ要求を、半導体メモリの外部から供給できる。したがって、半導体メモリの通常動作では起こらないタイミングの信号を生成でき、試験を詳細かつ効率よく実施できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数ビットで構成されている。図中の二重丸は、外部端子を示している。図中の二重の四角は、試験パッドを示している。試験パッドは、出荷する製品の外部端子（リードフレーム等）には接続されない。試験パッドは、例えば、プローブ試験においてプローバに接続され、試験パターンを受信する。先頭に”／”の付いている信号および末尾に”Ｘ”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。
【００１８】
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似ＳＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。
【００１９】
擬似ＳＲＡＭは、アクセスタイミング生成回路１０、コマンドデコーダ１２、リフレッシュ選択回路１４、リフレッシュタイマ１６、リフレッシュカウンタ１８、アドレス入力回路２０、スイッチ回路２２、データ出力回路２４、データ入力回路２６、裁定回路２８、リフレッシュ判定回路３０、ロウ動作制御回路３２、コア制御回路３４、およびメモリコア３６を有している。
【００２０】
アクセスタイミング生成回路１０は、コマンド端子ＣＭＤを介して外部からコマンド信号ＣＭＤ（チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥ等）を受け、読み出し動作または書き込み動作を実行するためのアクセスタイミング信号ＡＴＤＰＺ等を出力する。
コマンドデコーダ１２は、コマンド信号ＣＭＤを解読し、読み出し動作を実行するための読み出し制御信号ＲＤＺまたは書き込み動作を実行するための書き込み制御信号ＷＲＺを出力する。
【００２１】
リフレッシュ選択回路１４は、通常動作モード中に、リフレッシュタイマ１６から出力される内部リフレッシュ要求信号ＩＲＥＦＺをリフレッシュタイミング信号ＳＲＴＰＺとして出力する。リフレッシュ選択回路１４は、試験モード中に、外部試験端子ＳＲＣを介して擬似ＳＲＡＭの外部から供給される試験リフレッシュ要求信号ＥＲＥＦＺをリフレッシュタイミング信号ＳＲＴＰＺとして出力する。すなわち、試験モード中、リフレッシュタイマ１６から出力される内部リフレッシュ要求信号ＩＲＥＦＺはマスクされ、内部リフレッシュ要求信号ＩＲＥＦＺの代わりに試験リフレッシュ要求信号ＥＲＥＦＺが、リフレッシュタイミング信号ＳＲＴＰＺとして出力される。
【００２２】
なお、擬似ＳＲＡＭは、通常動作では使用しない組み合わせの複数のコマンド信号ＣＭＤを受信することで、通常動作モードから試験モードに移行する。擬似ＳＲＡＭは、試験モード中、試験信号ＴＥＳＴＺを高レベルに保持する。
リフレッシュタイマ１６は、内部リフレッシュ要求信号ＩＲＥＦＺを所定の周期で出力する。内部リフレッシュ要求信号ＩＲＥＦＺは、メモリセルＭＣに保持されたデータを失うことなく、メモリセルＭＣを順次リフレッシュできる周期で生成される。例えば、全てのメモリセルＭＣが、３００ｍｓ以内に１回リフレッシュされるように、内部リフレッシュ要求信号ＩＲＥＦＺの生成周期が設定されている。より詳細には、リフレッシュ要求毎に順次選択される８ｋ本のワード線ＷＬが配線されている場合、内部リフレッシュ要求信号ＩＲＥＦＺは、３６〜３７μｓ毎に生成される。リフレッシュタイマ１６は、例えば、発振周期が１μｓのリングオシレータと、リングオシレータの出力から内部リフレッシュ要求信号ＩＲＥＦＺを生成するための分周回路とで構成されている。
【００２３】
リフレッシュカウンタ１８は、内部リフレッシュ要求信号ＩＲＥＦＺに応答してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤを順次生成する。
アドレス入力回路２０は、アドレス端子ＡＤＤを介してアドレス信号ＡＤＤを受信し、受信した信号をロウアドレス信号ＲＡＤ（上位アドレス）およびコラムアドレス信号ＣＡＤ（下位アドレス）として出力する。なお、擬似ＳＲＡＭは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。
【００２４】
スイッチ回路２２は、リフレッシュ動作が実行されるときにリフレッシュアドレス信号ＲＥＦＡＤを内部ロウアドレス信号ＩＲＡＤとして出力し、読み出し動作または書き込み動作が実行されるときに、ロウアドレス信号ＲＡＤを内部ロウアドレス信号ＩＲＡＤとして出力する。
データ出力回路２４は、メモリセルＭＣからの読み出しデータをコモンデータバスＣＤＢを介して受信し、受信したデータをデータ端子ＤＱ（ＤＱ０−７）に出力する。また、データ出力回路２４は、試験モード中に、リフレッシュ判定回路３０から出力されるスキップ信号ＳＫＩＰＺ（検出信号）を受けたときに、データ端子ＤＱ０−７をハイインピーダンス状態に設定する。
【００２５】
データ入力回路２６は、書き込みデータをデータ端子ＤＱ（ＤＱ０−７）を介して受信し、受信したデータをコモンデータバスＣＤＢに出力する。
裁定回路２８は、アクセスタイミング信号ＡＴＤＰＺ（アクセス要求）とリフレッシュタイミング信号ＳＲＴＰＺ（リフレッシュ要求）の遷移エッジを比較することで、これ等要求の競合を判断し、アクセス動作およびリフレッシュ動作のいずれを優先させるかを決める。裁定回路２８は、アクセス動作が優先される場合、リフレッシュタイミング信号ＳＲＴＰＺを一時保持し、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺに応答して読み出しタイミング信号ＲＤＰＺまたは書き込みタイミング信号ＷＲＰＺを出力する。この後、裁定回路２８は、コアサイクル状態信号ＩＣＳＸの非活性化（高レベルへの変化）によりアクセス動作の完了を検出し、保持しているリフレッシュタイミング信号ＳＲＴＰＺに応じてリフレッシュ開始信号ＲＥＦＰＺを出力し、リフレッシュ状態信号ＲＥＦＺ（リフレッシュ制御信号）を出力する。リフレッシュ状態信号ＲＥＦＺは、リフレッシュ動作が実行中であることを示す信号である。
【００２６】
また、裁定回路２８は、リフレッシュ動作が優先される場合、アクセスタイミング信号ＡＴＤＰＺを一時保持し、リフレッシュタイミング信号ＳＲＴＰＺに応答してリフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦＺを出力する。この後、裁定回路２８は、コアサイクル状態信号ＩＣＳＸの非活性化（高レベルへの変化）によりリフレッシュ動作の完了を検出し、保持しているアクセスタイミング信号ＡＴＤＰＺに応じて、読み出しタイミング信号ＲＤＰＺまたは書き込みタイミング信号ＷＲＰＺを出力する。
【００２７】
リフレッシュ判定回路（検出回路）３０は、試験モード中（ＴＥＳＴＺ＝高レベル）に、リフレッシュタイミング信号ＳＲＴＰＺに対応するリフレッシュ状態信号ＲＥＦＺを受信する前に、次のリフレッシュタイミング信号ＳＲＴＰＺを受信したときに、スキップ信号ＳＫＩＰＺ（検出信号）を出力する。換言すれば、スキップ信号ＳＫＩＰＺは、リフレッシュ要求（ＩＲＥＦＺまたはＥＲＥＦＺ）に対応するリフレッシュ動作が実行される前に、次のリフレッシュ要求が発生したときに出力される。
【００２８】
アクセスタイミング生成回路１０、コマンドデコーダ１２、および裁定回路２８は、コマンド端子ＣＭＤを介して供給されるアクセス要求信号（読み出しコマンドまたは書き込みコマンド）に応答して、後述するメモリセルＭＣをアクセスするためのアクセス制御信号（読み出しタイミング信号ＲＤＰＺまたは書き込みタイミング信号ＷＲＰＺ）を出力するコマンド制御回路として動作する。
【００２９】
ロウ動作制御回路３２は、読み出しタイミング信号ＲＤＰＺ、書き込みタイミング信号ＷＲＰＺ、またはリフレッシュタイミング信号ＳＲＴＰＺを受けたときに、メモリコア３６を動作させる基本タイミング信号であるロウ制御信号ＲＡＳＺを出力する。ロウ動作制御回路３２は、メモリコア３６の動作中に、コアサイクル状態信号ＩＣＳＸを低レベルに保持する。
【００３０】
コア制御回路３４は、図示しないワード線制御回路、センスアンプ制御回路およびプリチャージ制御回路を有している。ワード線制御回路は、後述するワード線ＷＬを選択するワード線制御信号ＴＷＺを、ロウ制御信号ＲＡＳＺに応答して出力する。センスアンプ制御回路は、後述するセンスアンプ部ＳＡのセンスアンプを活性化するためのセンスアンプ活性化信号ＬＥＺを、ロウ制御信号ＲＡＳＺに応答して出力する。プリチャージ制御回路は、ビット線ＢＬ、／ＢＬが使用されないときに、ビット線リセット信号ＢＲＳを出力する。
【００３１】
ロウ動作制御回路３２およびコア制御回路３４は、読み出しタイミング信号ＲＤＰＺ（アクセス制御信号）または書き込みタイミング信号ＷＲＰＺ（アクセス制御信号）に応答してメモリコア３６にアクセス動作を実行させ、第１および第２リフレッシュ制御信号ＲＥＦＺに応答して、メモリコア３６に第１および第２リフレッシュ動作を実行させる動作制御回路として動作する。
【００３２】
メモリコア３６は、メモリセルアレイＡＲＹ、ワードデコーダ部ＷＤＥＣ、センスアンプ部ＳＡ、コラムデコーダ部ＣＤＥＣ、センスバッファ部ＳＢ、およびライトアンプ部ＷＡを有している。メモリセルアレイＡＲＹは、複数の揮発性のメモリセルＭＣ（ダイナミックメモリセル）と、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線ＢＬ、／ＢＬ（相補のビット線）とを有している。各メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。メモリセルアレイＡＲＹは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、ビット線リセット信号ＢＲＳに応答してビット線ＢＬ、／ＢＬを所定の電圧にプリチャージするプリチャージ動作を実行する。
【００３３】
ワードデコーダ部ＷＤＥＣは、高レベルのワード線制御信号ＴＷＺを受けたとき、内部ロウアドレス信号ＩＲＡＤに応じてワード線ＷＬのいずれかを選択し、選択したワード線ＷＬを高レベルに変化させる。コラムデコーダ部ＣＤＥＣはコラムアドレス信号ＣＡＤに応じて、ビット線ＢＬ、／ＢＬとデータバスＤＢとをそれぞれ接続するコラムスイッチをオンさせるコラム線信号を出力する。
【００３４】
センスアンプ部ＳＡは、複数のセンスアンプを有している。各センスアンプは、センスアンプ活性化信号ＬＥＺに応答して動作し、ビット線ＢＬ、／ＢＬ上のデータの信号量を増幅する。センスアンプで増幅されたデータは、読み出し動作時にコラムスイッチを介してデータバスＤＢに伝達され、書き込み動作時にビット線を介してメモリセルＭＣに書き込まれる。
【００３５】
センスバッファ部ＳＢは、データバスＤＢ上の読み出しデータの信号量を増幅し、コモンデータバスＣＤＢに出力する。ライトアンプ部ＷＡは、コモンデータバスＣＤＢ上の書き込みデータの信号量を増幅し、データバスＤＢに出力する。
図２は、図１に示したリフレッシュ判定回路３０の詳細を示している。
リフレッシュ判定回路３０は、リフレッシュラッチ回路３８およびスキップ検出回路４０を有している。
【００３６】
リフレッシュラッチ回路３８は、試験モード中（ＴＥＳＴＺ＝高レベル）に、リフレッシュタイミング信号ＳＲＴＰＺに応答して遅延回路ＤＬＹの遅延時間後にウエイト信号ＷＡＩＴＺを高レベルに変化させ、リフレッシュ状態信号ＲＥＦＺに応答してウエイト信号ＷＡＩＴＺを低レベルに変化させる。スキップ検出回路４０は、ウエイト信号ＷＡＩＴＺが高レベルの期間にリフレッシュタイミング信号ＳＲＴＰＺを受けたときに、スキップ信号ＳＫＩＰＺを出力する。すなわち、スキップ信号ＳＫＩＰＺは、リフレッシュ要求（ＳＲＴＰＺ）に対応するリフレッシュ動作（ＲＥＦＺ）の実行前（開始前）に新たなリフレッシュ要求が発生したときに、高レベルに変化する。
【００３７】
図３は、図１に示したデータ出力回路２４の詳細を示している。
データ出力回路２４は、出力マスク回路４２および出力バッファ回路４４を有している。なお、図３では、データ端子ＤＱ０に対応する出力バッファ回路４４を示す。他のデータ端子ＤＱ１−７に対応する出力バッファ回路は、出力バッファ回路４４と同じである。出力マスク回路４２は、データ端子ＤＱ０−７に対応する出力バッファ回路４４に共通の回路である。
【００３８】
出力マスク回路４２は、高レベルのリセット信号ＲＥＳＥＴＺによりリセットされ、読み出しタイミング信号ＲＥＡＤＺを反転して出力イネーブル信号ＯＤＥＸとして出力する。出力マスク回路４２は、高レベルのスキップ信号ＳＫＩＰＺを受けたときに、読み出しタイミング信号ＲＥＡＤＺの出力を禁止する。すなわち、出力イネーブル信号ＯＤＥＸは、高レベルのスキップ信号ＳＫＩＰＺにより高レベルに保持される。
【００３９】
出力バッファ回路４４は、出力イネーブル信号ＯＤＥＸが低レベルのときに、読み出しデータＤＡＴＡ０Ｘの論理レベルに応じて、トライステート出力バッファ４４ａを動作させ、データ端子ＤＱ０に高レベルまたは低レベルを出力する。出力バッファ回路４４は、出力イネーブル信号ＯＤＥＸが高レベルのとき、トライステート出力バッファ４４ａの出力をハイインピーダンス状態にする。すなわち、出力マスク回路４２は、試験モード中に、スキップ信号ＳＫＩＰＺに応答して読み出しデータＤＡＴＡ０Ｘのデータ端子ＤＱ０への出力を禁止するとともにデータ端子ＤＱ０をハイインピーダンス状態に設定するために、トライステート出力バッファ４４ａを制御する。
【００４０】
図４は、第１の実施形態におけるメモリセルアレイＡＲＹの基本動作を示している。
この実施形態では、書き込み動作ＷＲおよび読み出し動作ＲＤは、同じサイクル時間ｔＲＣで実行される。リフレッシュ動作ＲＥＦは、サイクル時間ｔＲＣより短いサイクル時間ｔＲＣｒで実行される（ショートリフレッシュ動作）。書き込み動作ＷＲ、読み出し動作ＲＤ、およびリフレッシュ動作ＲＥＦは、いずれも読み出し工程ＲＰ、増幅工程ＡＰ、およびプリチャージ工程ＰＰから構成される。
【００４１】
読み出し工程ＲＰは、ワード線ＷＬの活性化（選択）に応答して選択されるメモリセルＭＣからビット線ＢＬ（または／ＢＬ）にデータを読み出す期間である。増幅工程ＡＰは、ビット線ＢＬ（または／ＢＬ）にデータが読み出された後に、センスアンプ活性化信号ＬＥＺに応答してセンスアンプが活性化されてビット線ＢＬ、／ＢＬの電圧差（データ）が増幅され、増幅されたビット線ＢＬ、／ＢＬの電圧がデータを読み出したメモリセルＭＣに再書き込みされる期間である。プリチャージ工程ＰＰは、ワード線ＷＬを非活性化（非選択）し、ビット線ＢＬ、／ＢＬを所定の電圧にプリチャージする期間である。
【００４２】
書き込み動作ＷＲでは、メモリセルＭＣから読み出されビット線ＢＬ、／ＢＬ上で増幅されたデータを、書き込みデータで反転する必要がある。このため、書き込み動作ＷＲのサイクル時間は、他の動作に比べて長くなる。このため、読み出し動作ＲＤは、書き込み動作ＷＲに比べサイクル時間を短くできる。しかし、ユーザの使い勝手を考慮して、読み出し動作ＲＤおよび書き込み動作ＷＲのサイクル時間ｔＲＣは同じ値に設定されている。
【００４３】
一方、リフレッシュ動作ＲＥＦでは、ビット線ＢＬ、／ＢＬをデータバスＤＢに接続する必要がなく、ビット線ＢＬ、／ＢＬ上でデータを反転する必要もない。このため、リフレッシュ動作ＲＥＦのサイクル時間ｔＲＣｒがサイクル時間ｔＲＣより短くても、メモリセルＭＣに保持されていたデータは、再びメモリセルＭＣにフル書き込み可能である。フル書き込みにより、各メモリセルＭＣのデータ保持時間（ポーズ時間）は、３００ｍｓ以上になる。
【００４４】
擬似ＳＲＡＭにおいて、リフレッシュ動作ＲＥＦは、ユーザに認識されることなく実行される。このため、リフレッシュ動作ＲＥＦのサイクル時間ｔＲＣｒが読み出し動作ＲＤおよび書き込み動作ＷＲのサイクル時間ｔＲＣと異なっていても、ユーザの使い勝手が低下することはない。擬似ＳＲＡＭの内部で自動的に実行されるリフレッシュ動作ＲＥＦのサイクル時間ｔＲＣｒを短くすることで、アクセス時間を短縮できる。
【００４５】
図５は、第１の実施形態における通常動作モードでの動作例を示している。
この例では、２回の読み出し動作ＲＤが連続して実行され、最初の読み出しコマンドＲＤと内部リフレッシュ要求信号ＩＲＥＦＺとが、ほぼ同時に発生する。
まず、図１に示したアクセスタイミング生成回路１０は、低レベルのチップイネーブル信号／ＣＥ および図示しない低レベルのアウトプットイネーブル信号／ＯＥを受け、アクセスタイミング信号ＡＴＤＰＺを出力する（図５（ａ））。コマンドデコーダ１２は、低レベルのチップイネーブル信号／ＣＥ および図示しない低レベルのアウトプットイネーブル信号／ＯＥ、高レベルのライトイネーブル信号／ＷＥを受け、読み出しコマンドＲＤ（読み出しアクセス要求）が供給されたことを検出し、読み出し制御信号ＲＤＺを出力する（図５（ｂ））。
【００４６】
図２に示したリフレッシュタイマ１６は、読み出しコマンドＲＤの供給とほぼ同時に内部リフレッシュ要求信号ＩＲＥＦＺを出力する。リフレッシュ選択回路１４は、内部リフレッシュ要求信号ＩＲＥＦＺに応答してリフレッシュタイミング信号ＳＲＴＰＺを出力する（図５（ｃ））。
裁定回路２８は、リフレッシュ動作を読み出し動作より優先して実行することを判定し、リフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦＺ（第１リフレッシュ制御信号）を順次出力する（図５（ｄ））。スイッチ回路２２は、ショートリフレッシュ動作を実行するために、リフレッシュアドレス信号ＲＥＦＡＤ（ＲＡ１）をロウアドレス信号ＩＲＡＤとして出力する（図５（ｅ））。
【００４７】
なお、裁定回路２８は、リフレッシュ要求と読み出し要求の裁定結果に応じて、リフレッシュマスク信号ＲＥＦＭＳＫＺを出力する（図５（ｆ））。リフレッシュマスク信号ＲＥＦＭＳＫＺは、裁定回路２８内で使用される制御信号である。リフレッシュマスク信号ＲＥＦＭＳＫＺの高レベル期間は、読み出し動作または書き込み動作の実行により、リフレッシュ動作が実行できない期間を示す。裁定回路２８は、リフレッシュマスク信号ＲＥＦＭＳＫＺの高レベル中、リフレッシュ状態信号ＲＥＦＺの出力開始を禁止し、リフレッシュ動作の実行をマスクする。
【００４８】
ロウ動作制御回路３２は、リフレッシュ開始信号ＲＥＦＰＺに同期してロウ制御信号ＲＡＳＺを出力する（図５（ｇ））。コア制御回路３４は、ロウ制御信号ＲＡＳＺに応答してワード線制御信号ＴＷＺ等を出力する。そして、図４に示したリフレッシュ動作ＲＥＦが、読み出し動作ＲＤの前に実行される（図５（ｈ））。ロウ動作制御回路３２は、リフレッシュ動作ＲＥＦの実行中にコアサイクル状態信号ＩＣＳＸを低レベルに変化させる（図５（ｉ））。
【００４９】
裁定回路２８は、リフレッシュ動作ＲＥＦの実行後、リフレッシュ状態信号ＲＥＦＺを低レベルに変化させる（図５（ｊ））。スイッチ回路２２は、読み出し動作を実行するために、アドレス信号ＡＤＤ（ＡＤ１）をロウアドレス信号ＩＲＡＤとして出力する（図５（ｋ））。
裁定回路２８は、コアサイクル状態信号ＩＣＳＸの立ち上がりエッジに応答して読み出しタイミング信号ＲＤＰＺを出力する（図５（ｌ））。ロウ動作制御回路３２は、読み出しタイミング信号ＲＤＰＺに同期してロウ制御信号ＲＡＳＺを出力する（図５（ｍ））。コア制御回路３４は、ロウ制御信号ＲＡＳＺに応答してワード線制御信号ＴＷＺ等を出力する。そして、図４に示した読み出し動作ＲＤが実行される（図５（ｎ））。読み出し動作ＲＤによりビット線ＢＬ、／ＢＬ上で増幅された読み出しデータＤ０は、コモンデータバスＣＤＢを介してデータ端子ＤＱに出力される（図５（ｏ））。
【００５０】
リフレッシュ動作ＲＥＦは、図４に示したように読み出し動作ＲＤおよび書き込み動作ＷＲに比べ短期間で終了する。このため、リフレッシュ要求がアクセス要求と競合し、リフレッシュ要求が優先される場合にもアクセス要求に対応するアクセス動作を早く開始できる。すなわち、チップイネーブル信号／ＣＥの立ち下がりエッジからデータ端子ＤＱにデータが出力されるまでのチップイネーブルアクセス時間を短縮できる。
【００５１】
次に、擬似ＳＲＡＭは、読み出しコマンド（低レベルのチップイネーブル信号／ＣＥ および図示しない低レベルのアウトプットイネーブル信号／ＯＥ、高レベルのライトイネーブル信号／ＷＥ）を受信する（図５（ｐ））。アクセスタイミング生成回路１０は、読み出しコマンドに応答して、アクセスタイミング信号ＡＴＤＰＺを出力する（図５（ｑ））。コマンドデコーダ１２は、低レベルのチップイネーブル信号／ＣＥ および図示しない低レベルのアウトプットイネーブル信号／ＯＥ、高レベルのライトイネーブル信号／ＷＥを受け、読み出しコマンドＲＤ（読み出しアクセス要求）が供給されたことを検出し、読み出し制御信号ＲＤＺを出力する（図５（ｒ））。
【００５２】
裁定回路２８は、コアサイクル状態信号ＩＣＳＸが高レベルに応じて所定時間後に読み出しタイミング信号ＲＤＰＺを出力する（図５（ｓ））。ロウ動作制御回路３２は、読み出しタイミング信号ＲＤＰＺに同期してロウ制御信号ＲＡＳＺを出力する（図５（ｔ））。コア制御回路３４は、ロウ制御信号ＲＡＳＺに応答してワード線制御信号ＴＷＺ等を出力する。そして、アドレス信号ＡＤ２に対応する読み出し動作ＲＤが実行される（図５（ｕ））。読み出し動作ＲＤによりビット線ＢＬ、／ＢＬ上で増幅された読み出しデータＤ１は、コモンデータバスＣＤＢを介してデータ端子ＤＱに出力される（図５（ｖ））。
【００５３】
なお、この擬似ＳＲＡＭは、リフレッシュ動作ＲＥＦの実行時間、および１回のアクセス動作（読み出し動作ＲＤまたは書き込み動作ＷＲ）の実行時間の和が、アクセス要求の最小供給間隔である外部アクセスサイクル時間の１回分より小さくなるように設計されている。このため、１回の外部アクセスサイクル時間の間に、リフレッシュ動作ＲＥＦと、１回の読み出し動作ＲＤ（または書き込み動作ＷＲ）とを実行できる。すなわち、擬似ＳＲＡＭは、リフレッシュ動作を外部から認識されることなく実行できる。
【００５４】
図６は、第１の実施形態における通常動作モードでの別の動作例を示している。図５と同じ動作については、詳細な説明を省略する。
この例では、書き込み動作ＷＲおよび読み出し動作ＲＤが連続して実行され、書き込みコマンドと内部リフレッシュ要求信号ＩＲＥＦＺとが、ほぼ同時に発生する。
リフレッシュタイマ１６は、書き込みコマンドＷＲの供給とほぼ同時に内部リフレッシュ要求信号ＩＲＥＦＺを出力する（図６（ａ））。裁定回路２８は、リフレッシュ動作を書き込み動作より優先して実行することを判定し、リフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦＺを順次出力する（図６（ｂ）、（ｃ））。
【００５５】
そして、図５と同様に、リフレッシュ動作ＲＥＦ、書き込み動作ＷＲ（アクセス動作）、および読み出し動作ＲＤ（アクセス動作）が順次実行される（図６（ｄ）、（ｅ）、（ｆ））。
図７は、第１の実施形態における通常動作モードでの別の動作例を示している。図５と同じ動作については、詳細な説明を省略する。
【００５６】
この例では、２回の読み出し動作ＲＤが連続して実行され、最初の読み出しコマンドＲＤの供給後に内部リフレッシュ要求信号ＩＲＥＦＺが発生する（図７（ａ））。裁定回路２８は、リフレッシュタイミング信号ＳＲＴＰＺを受信する前にアクセスタイミング信号ＡＴＤＰＺを受信する。このため、裁定回路２８は、読み出し動作をリフレッシュ動作より優先して実行することを判定する（ＲＥＦＭＳＫＺ信号＝高レベル）。そして、裁定回路２８は、リフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦＺを出力することなく、読み出しタイミング信号ＲＤＰＺを出力する（図７（ｂ））。アドレスＡＤ１に対応する読み出し動作ＲＤが、リフレッシュ動作に優先して実行される（図７（ｃ））。
【００５７】
裁定回路２８は、読み出し動作ＲＤの完了に伴うコアサイクル状態信号ＩＣＳＸの立ち上がりエッジに同期して、リフレッシュ開始信号ＲＥＦＰＺを出力する（図７（ｄ））。裁定回路２８は、リフレッシュマスク信号ＲＥＦＭＳＫＺが低レベルのため、リフレッシュ状態信号ＲＥＦＺを出力する（図７（ｅ））。そして、図５と同様に、リフレッシュ動作ＲＥＦおよびアドレスＡＤ２に対応する読み出し動作ＲＤが順次実行される（図７（ｆ）、（ｇ））。このように、裁定回路２８は、読み出しコマンドＲＤ（アクセス要求）を内部リフレッシュ要求信号ＩＲＥＦＺより優先させるときに、読み出しタイミング信号ＲＤＰＺを出力した後に、リフレッシュ状態信号ＲＥＦＺ（第２リフレッシュ制御信号）を出力する。
【００５８】
図８は、第１の実施形態における試験モードでの動作例を示している。図５および図７と同じ動作については、詳細な説明を省略する。この例では、擬似ＳＲＡＭは、予め通常動作モードから試験モードに移行している。試験モードは、例えば、擬似ＳＲＡＭの開発時の特性評価において使用される。特性評価は、ウエハ状態の擬似ＳＲＡＭをプローバに接続し、ＬＳＩテスタから擬似ＳＲＡＭに試験パターンを入力することで実施される。
【００５９】
試験モードでは、アクセス要求が連続して供給され、アクセス動作が実行される場合に、リフレッシュ動作をアクセス動作の間に挿入可能なアクセス要求の最小供給間隔が求められる。図８の基本的なタイミングは、上述した図７と同じである。すなわち、この例では、リフレッシュ動作は、アクセス動作の間に挿入できる。
【００６０】
試験モードでは、図１に示したリフレッシュ選択回路１４は、リフレッシュタイマ１６から出力される内部リフレッシュ要求信号ＩＲＥＦＺをマスクし、試験端子ＳＲＣを介してＬＳＩテスタから供給される試験リフレッシュ要求信号ＥＲＥＦＺを内部リフレッシュ要求信号ＩＲＥＦＺの代わりに受信し、リフレッシュタイミング信号ＳＲＴＰＺとして出力する（図８（ａ））。試験リフレッシュ要求信号ＥＲＥＦＺは、読み出しコマンドＲＤの供給後に供給される。
【００６１】
図２に示したリフレッシュ判定回路３０のリフレッシュラッチ回路３８は、高レベルのリフレッシュタイミング信号ＳＲＴＰＺおよび試験信号ＴＥＳＴＺに応答して、遅延回路ＤＬＹの遅延時間後にウエイト信号ＷＡＩＴＺを高レベルに変化させる（図８（ｂ））。
試験リフレッシュ要求信号ＥＲＥＦＺが読み出しコマンドＲＤの供給後に供給されるため、リフレッシュ動作ＲＥＦの前に読み出し動作が実行される（図８（ｃ））。裁定回路２８は、読み出し動作ＲＤの完了に伴うコアサイクル状態信号ＩＣＳＸの立ち上がりエッジに同期して、リフレッシュ開始信号ＲＥＦＰＺを出力する（図８（ｄ））。裁定回路２８は、読み出し動作ＲＤの完了に応答してリフレッシュマスク信号ＲＥＦＭＳＫＺを低レベルに変化させる（図８（ｅ））。リフレッシュマスク信号ＲＥＦＭＳＫＺが低レベルのため、リフレッシュ状態信号ＲＥＦＺが出力される（図８（ｆ））。そして、図５と同様に、リフレッシュ動作ＲＥＦが、実行される（図８（ｇ））。リフレッシュラッチ回路３８は、リフレッシュ状態信号ＲＥＦＺに応答して、ウエイト信号ＷＡＩＴＺを低レベルに変化させる（図８（ｈ））
次に、擬似ＳＲＡＭは、読み出しコマンドを受信する。アクセスタイミング生成回路１０およびコマンドデコーダ１２は、読み出しコマンドに応答して、アクセスタイミング信号ＡＴＤＰＺおよび読み出し制御信号ＲＤＺを出力する（図８（ｉ））。判定回路３０は、リフレッシュ動作の完了に同期して読み出しタイミング信号ＲＤＰＺを出力する（図８（ｊ））。そして、読み出し動作が開始される（図８（ｋ））。
【００６２】
擬似ＳＲＡＭは、読み出しタイミング信号ＲＤＰＺの生成直後に、ＬＳＩテスタからの試験リフレッシュ要求信号ＥＲＥＦＺを受信する。試験リフレッシュ要求信号ＥＲＥＦＺに同期してリフレッシュタイミング信号ＳＲＴＰＺが出力される（図８（ｌ））。試験モードでは、所望のタイミングを有するリフレッシュ要求（試験リフレッシュ要求信号ＥＲＥＦＺ）を、擬似ＳＲＡＭの外部から供給できる。この結果、擬似ＳＲＡＭの通常動作では起こらないタイミングの信号を生成でき、試験を詳細かつ効率よく実施できる。
【００６３】
リフレッシュラッチ回路３８は、高レベルのリフレッシュタイミング信号ＳＲＴＰＺおよび試験信号ＴＥＳＴＺに応答して、遅延回路ＤＬＹの遅延時間後にウエイト信号ＷＡＩＴＺを高レベルに変化させる（図８（ｍ））。ウエイト信号ＷＡＩＴＺは、リフレッシュタイミング信号ＳＲＴＰＺが出力されるときに低レベルのため、図２に示したリフレッシュ判定回路３０のスキップ検出回路４０は、スキップ信号ＳＫＩＰＺを出力しない。
【００６４】
このため、読み出し動作において、メモリセルＭＣから読み出されるデータＤ１がデータ端子ＤＱに出力される（図８（ｎ））。ＬＳＩテスタは、擬似ＳＲＡＭからの正常な読み出しデータＤ１を受け、読み出し動作ＲＤの間にリフレッシュ動作ＲＥＦが挿入されることを認識する。
図９は、第１の実施形態における試験モードでの別の動作例を示している。図５、図７および図８と同じ動作については、詳細な説明を省略する。この例では、読み出しコマンドＲＤの供給間隔は、図８より短くされ、リフレッシュ動作は、アクセス動作の間に挿入できない。
【００６５】
読み出しコマンドＲＤの供給間隔が短いため、裁定回路２８は、最初の読み出し動作ＲＤに伴うコアサイクル状態信号ＩＣＳＸの受信直後に、リフレッシュマスク信号ＲＥＦＭＳＫＺを高レベルに変化させる（図９（ａ））。このため、リフレッシュ状態信号ＲＥＦＺの出力は、マスクされる（図９（ｂ））。ロウ動作制御回路３２は、リフレッシュ状態信号ＲＥＦＺが供給されないため、リフレッシュ開始信号ＲＥＦＰＺの受信をキャンセルし、ロウ制御信号ＲＡＳＺを出力しない。このため、リフレッシュ動作ＲＥＦは実行されない。リフレッシュラッチ回路３８は、リフレッシュ状態信号ＲＥＦＺを受信しないため、ウエイト信号ＷＡＩＴＺの高レベル”Ｈ”を保持する（図９（ｃ））。
【００６６】
擬似ＳＲＡＭは、読み出しコマンドを受信する。アクセスタイミング生成回路１０およびコマンドデコーダ１２は、読み出しコマンドに応答して、アクセスタイミング信号ＡＴＤＰＺおよび読み出し制御信号ＲＤＺを出力する（図９（ｄ））。判定回路３０は、コアサイクル状態信号ＩＣＳＸが高レベルのため、アクセスタイミング信号ＡＴＤＰＺの受信から所定時間後に読み出しタイミング信号ＲＤＰＺを出力する（図９（ｅ））。そして、読み出し動作が開始される（図９（ｆ））。
【００６７】
擬似ＳＲＡＭは、読み出しタイミング信号ＲＤＰＺの生成直後に、ＬＳＩテスタからの試験リフレッシュ要求信号ＥＲＥＦＺを受信する。試験リフレッシュ要求信号ＥＲＥＦＺに同期してリフレッシュタイミング信号ＳＲＴＰＺが出力される（図９（ｇ））。ウエイト信号ＷＡＩＴＺは、リフレッシュタイミング信号ＳＲＴＰＺが出力されるときに高レベルを保持している。このため、スキップ検出回路４０は、リフレッシュタイミング信号ＳＲＴＰＺに同期してスキップ信号ＳＫＩＰＺを出力する（図９（ｈ））。
【００６８】
図３に示したデータ出力回路２４の出力マスク回路４２は、スキップ信号ＳＫＩＰＺに応答して、読み出しタイミング信号ＲＥＡＤＺをマスクし、出力イネーブル信号ＯＤＥＸを高レベルに固定する。このため、図３に示したデータ出力回路２４の出力バッファ回路４４は、非活性化され、トライステート出力バッファ４４ａは、読み出し動作ＲＤに伴う読み出しデータＤ１のデータ端子ＤＱへの出力を禁止するとともに、データ端子ＤＱをハイインピーダンス状態Ｈｉ−Ｚに設定する（図９（ｉ））。
【００６９】
すなわち、試験モードでは、リフレッシュ動作ＲＥＦが実行されることなく次のリフレッシュ要求が発生するときに、データ端子ＤＱがハイインピーダンス状態Ｈｉ−Ｚになる。この際、リフレッシュ要求をリフレッシュタイマ１６に依存することなく所望のタイミングで発生できるため、試験を短時間で実施できる。試験を実施する際に専用の試験端子を形成しなくてよいため、擬似ＳＲＡＭのチップサイズが増加することを防止できる。
【００７０】
実際の評価では、データ端子ＤＱがプルアップされた（論理”１”）評価基板またはプローブカードが、ＬＳＩテスタに装着され、メモリセルＭＣに予め論理”０”が書き込まれる。そして、上記試験において、論理”０”が読み出せず、エラーになったとき、リフレッシュ動作ＲＥＦが実行されることなく次のリフレッシュ要求が発生したと判断される。
【００７１】
図８および図９において、最初に供給されるアクセスコマンドは、読み出しコマンドＲＤでなく、書き込みコマンドＷＲでもよい。２番目に供給されるアクセスコマンドは、ＬＳＩテスタによりパス／フェイル判定をするために読み出しコマンドＲＤでなくてはならない。
なお、ショートリフレッシュ機能を有する擬似ＳＲＡＭにおいてリフレッシュ動作が正常に実行されるか否かは、メモリセルＭＣに書き込まれたデータが実際に消失することを確認することで評価可能である。具体的には、アクセスコマンドの供給間隔を徐々に短くしながら、メモリセルのデータ保持特性を評価する試験（一般にポーズ試験と称される）を実施すればよい。しかし、ＤＲＡＭのメモリセルＭＣに書き込まれたデータは、数百ミリ秒〜数秒保持される。このため、リフレッシュ動作が正しく実行されることをポーズ試験により確認する場合、膨大な試験時間が必要になる。
【００７２】
以上、第１の実施形態では、試験モードにおいて、リフレッシュ動作ＲＥＦが実行されることなく次のリフレッシュ要求が発生するときに、データ端子ＤＱをハイインピーダンス状態に設定した。このため、擬似ＳＲＡＭを評価するＬＳＩテスタ等の評価装置は、リフレッシュ動作ＲＥＦが挿入できなくなるアクセスコマンド間隔を容易かつ正確に評価できる。すなわち、アクセスコマンドの最小供給間隔を容易に評価できる。この結果、擬似ＳＲＡＭの開発期間を短縮でき、開発コストを削減できる。擬似ＳＲＡＭの量産においては、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
【００７３】
トライステート出力バッファ４４ａに接続されるデータ端子ＤＱを試験モード中に、外部試験端子として使用した。このため、評価用の新たな端子を形成することが不要になり、擬似ＳＲＡＭのチップサイズの増加を防止できる。
図１０は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７４】
この実施形態では、第１の実施形態のコマンドデコーダ１２およびリフレッシュタイマ１６の代わりにコマンドデコーダ１２Ａおよびリフレッシュタイマ１６Ａが形成されている。また、この実施形態では、リフレッシュ選択回路１４および外部試験端子ＳＲＣは形成されていない。その他の構成は、第１の実施形態とほぼ同じである。
【００７５】
コマンドデコーダ１２Ａは、コマンド信号ＣＭＤを解読し、読み出し動作を実行するための読み出し制御信号ＲＤＺまたは書き込み動作を実行するための書き込み制御信号ＷＲＺを出力する。また、コマンドデコーダ１２Ａは、試験モード時に、コマンド端子ＣＭＤに供給されるコマンド信号ＣＭＤ（試験コマンド）に応じて、リフレッシュタイマ１６Ａの周期を変更するためのリフレッシュ調整信号ＲＥＦＡＤＪを出力する。
【００７６】
リフレッシュタイマ１６Ａは、内部リフレッシュ要求信号ＩＲＥＦＺを所定の周期で出力する。内部リフレッシュ要求信号ＩＲＥＦＺは、通常動作モード時に、メモリセルＭＣに保持されたデータを失うことなく、メモリセルＭＣを順次リフレッシュできる周期で生成される。また、内部リフレッシュ要求信号ＩＲＥＦＺは、試験モード時に、リフレッシュ調整信号ＲＥＦＡＤＪの論理値に対応する周期で生成される。
【００７７】
この実施形態では、試験モード時に、コマンド端子ＣＭＤを介して供給される試験コマンドにより、リフレッシュタイマ１６Ａの周期を変えながら、第１の実施形態と同様の評価が実施される。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュタイマ１６Ａは、試験モード中に、リフレッシュ要求の生成周期を変更するためのリフレッシュ調整信号ＲＥＦＡＤＪを受ける。このため、通常の動作時に動作する回路を用いて、擬似ＳＲＡＭの内部で所望のタイミングを有するリフレッシュ要求を発生させることができる。したがって、擬似ＳＲＡＭの実際の回路動作と同じ状態で、リフレッシュ特性を評価できる。
【００７８】
図１１は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のアクセスタイミング生成回路１０およびコマンドデコーダ１２が、コマンド制御回路１１として形成されている。また、第１の実施形態のデータ出力回路２４、裁定回路２８、リフレッシュ判定回路３０、ロウ動作制御回路３２およびコア制御回路３４の代わりにデータ出力回路２４Ｂ、裁定回路２８Ｂ、中断検出回路３１、ロウ動作制御回路３２Ｂおよびコア制御回路３４Ｂが形成されている。その他の構成は、第１の実施形態とほぼ同じである。すなわち、半導体メモリは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。この擬似ＳＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。
【００７９】
コマンド制御回路１１は、コマンド端子ＣＭＤを介して供給されるコマンド信号ＣＭＤ（チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥ等）を解読し、コマンド信号ＣＭＤがアクセス要求を示すことを認識したときに、読み出し動作または書き込み動作を実行するためのアクセスタイミング信号ＡＴＤＰＺ（アクセス制御信号）を出力する。コマンド制御回路１１は、読み出し動作を実行するための読み出しコマンド信号および書き込み動作を実行するための書き込みコマンド信号等も出力する。
【００８０】
データ出力回路２４Ｂは、メモリセルＭＣからの読み出しデータをコモンデータバスＣＤＢを介して受信し、受信したデータをデータ端子ＤＱ（ＤＱ０−７）に出力する。また、データ出力回路２４Ｂは、試験モード中に、リフレッシュ判定回路３０Ｂから高レベルの中断検出信号ＩＮＴＤＺを受けたときに、データ端子ＤＱ０−７をハイインピーダンス状態に設定する。データ出力回路２４Ｂの詳細は、図１３で説明する。
【００８１】
裁定回路２８Ｂは、アクセスタイミング信号ＡＴＤＰＺ（アクセス要求）とリフレッシュタイミング信号ＳＲＴＰＺ（リフレッシュ要求）の遷移エッジを比較することで、これ等要求の競合を判断し、アクセス動作およびリフレッシュ動作のいずれを優先させるかを決める。裁定回路２８Ｂは、アクセスタイミング信号ＡＴＤＰＺをリフレッシュタイミング信号ＳＲＴＰＺより早く受けたとき、アクセス動作を優先するためにリフレッシュタイミング信号ＳＲＴＰＺを一時保持し、リフレッシュ開始信号ＲＥＦＰＸ（リフレッシュ制御信号）を高レベルに保持する。この後、裁定回路２８Ｂは、コアサイクル状態信号ＩＣＳＸの非活性化（高レベルへの変化）によりアクセス動作の完了を検出し、保持しているリフレッシュタイミング信号ＳＲＴＰＺに応じてリフレッシュ動作を実行するためにリフレッシュ開始信号ＲＥＦＰＸを所定期間低レベルに変化させる。
【００８２】
また、裁定回路２８Ｂは、リフレッシュタイミング信号ＳＲＴＰＺをアクセスタイミング信号ＡＴＤＰＺより早く受けたとき、リフレッシュ動作を優先するためにリフレッシュタイミング信号ＳＲＴＰＺに応答してリフレッシュ開始信号ＲＥＦＰＸを所定の期間低レベルに変化させる。
さらに、裁定回路２８Ｂは、リフレッシュ中断判定信号ＲＥＦＪＺが高レベルの期間中に次のアクセスコマンドに対応するアクセスタイミング信号ＡＴＤＰＺを受けたときに、リフレッシュ中断信号ＲＥＦＩＺを出力する。リフレッシュ中断判定信号ＲＥＦＪＺは、リフレッシュ動作に優先して実行される読み出し動作または書き込み動作の完了からリフレッシュ動作のためにワード線ＷＬが活性化される直前まで高レベルを保持する。リフレッシュ動作は、ワード線ＷＬが活性化する前であれば、ロウ動作制御回路３４Ｂがリフレッシュ動作を開始してもメモリセルＭＣ内のデータを破壊することなく中断できる。このように、裁定回路２８Ｂは、アクセス動作の完了から所定期間内に次のアクセス要求を受けたときに、リフレッシュ動作を中断するためのリフレッシュ中断信号ＲＥＦＩＺを出力する中断回路としても動作する。なお、裁定回路２８Ｂは、リフレッシュ中断信号ＲＥＦＩＺを出力する場合、リフレッシュ要求を保持し続ける。
【００８３】
中断検出回路３１は、試験モード中（ＴＥＳＴＺ＝高レベル）に動作し、アクティブ信号ＡＣＴＰＸ、リフレッシュ状態信号ＲＥＦＺ、ワード線制御信号ＴＷＺおよびリフレッシュタイミング信号ＳＲＴＰＺを受け、リフレッシュ中断判定信号ＲＥＦＪＺに応答してリフレッシュ動作の中断を検出したときに、中断検出信号ＩＮＴＤＺを出力する。アクティブ信号ＡＣＴＰＸは、読み出し動作または書き込み動作の開始を示す信号である。リフレッシュ状態信号ＲＥＦＺは、リフレッシュ動作が実行されていることを示す信号である。中断検出回路３１の詳細は、図１２で説明する。
【００８４】
ロウ動作制御回路３２Ｂは、リフレッシュ開始信号ＲＥＦＰＸを受けることなくアクセスタイミング信号ＡＴＤＰＺを受けたときに、ロウ制御信号ＲＡＳＺおよびアクティブ信号ＡＣＴＰＸと、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺとを出力する。ロウ動作制御回路３２Ｂは、リフレッシュ開始信号ＲＥＦＰＸを受けたときに、アクセスタイミング信号ＡＴＤＰＺにかかわらずロウ制御信号ＲＡＳＺおよびリフレッシュ状態信号ＲＥＦＺを出力する。また、ロウ動作制御回路３２Ｂは、メモリコア３６の動作中に、コアサイクル状態信号ＩＣＳＸを低レベルに保持する。ロウ制御信号ＲＡＳＺは、メモリコア３６を動作させる基本タイミング信号である。読み出し制御信号ＲＤＺおよび書き込み制御信号ＷＲＺは、読み出し動作および書き込み動作をそれぞれ実行するための信号である。
【００８５】
コア制御回路３４Ｂは、図示しないワード線制御回路、センスアンプ制御回路およびプリチャージ制御回路を有している。ワード線制御回路は、ワード線ＷＬを選択するワード線制御信号ＴＷＺを、ロウ制御信号ＲＡＳＺに応答して出力する。センスアンプ制御回路は、センスアンプ部ＳＡのセンスアンプを活性化するためのセンスアンプ活性化信号ＬＥＺを、ロウ制御信号ＲＡＳＺに応答して出力する。プリチャージ制御回路は、ビット線ＢＬ、／ＢＬが使用されないときに、ビット線リセット信号ＢＲＳを出力する。
【００８６】
また、コア制御回路３４Ｂは、上述したように、リフレッシュ動作に優先して実行される読み出し動作または書き込み動作の完了から所定期間、リフレッシュ中断判定信号ＲＥＦＪＺを低レベルから高レベルに変化させる。
ロウ動作制御回路３２Ｂおよびコア制御回路３４Ｂは、リフレッシュ開始信号ＲＥＦＰＸに応答してメモリコア３６にリフレッシュ動作を実行させるとともに、リフレッシュ中断信号ＲＥＦＩＺを受けたときに実行中のリフレッシュ動作を中断させ、リフレッシュ開始信号ＲＥＦＰＸが出力されないときにアクセスタイミング信号ＡＴＤＰＺに応答してメモリコア３６にアクセス動作を実行させる動作制御回路として動作する。
【００８７】
図１２は、図１１に示した中断検出回路３１の詳細を示している。
中断検出回路３１は、フリップフロップＦＦ１、ＦＦ２およびこれらフリップフロップＦＦ１、ＦＦ２を制御する論理ゲートを有している。
フリップフロップＦＦ１は、試験モード中（ＴＥＳＴＺ＝高レベル）に動作し、リフレッシュタイミング信号ＳＲＴＰＺの立ち上がりエッジに同期してリフレッシュウインドウ信号ＲＥＦＷＺを高レベルにセットする。フリップフロップＦＦ１は、開始信号ＳＴＴＸまたはアクティブ信号ＡＣＴＰＸの立ち下がりエッジに同期してリフレッシュウインドウ信号ＲＥＦＷを低レベルにリセットする。開始信号ＳＴＴＸは、パワーオンリセット中に低レベルに変化し、その後高レベルに保持される信号である。
【００８８】
フリップフロップＦＦ２は、リフレッシュウインドウ信号ＲＥＦＷＺが高レベルの期間に、高レベルのリフレッシュ状態信号ＲＥＦＺおよびワード制御信号ＷＴＺを受けたとき、または開始信号ＳＴＴＸを受けたときにセットされ、中断検出信号ＩＮＴＤＺを低レベルに変化させる。フリップフロップＦＦ２は、リフレッシュタイミング信号ＳＲＴＰＺの立ち上がりエッジに同期してリセットされ、中断検出信号ＩＮＴＤＺを高レベルに変化させる。
【００８９】
中断検出回路３１は、システムにより擬似ＳＲＡＭがアクセスされる通常動作モード中に（ＴＥＳＴＺ＝低レベル）、中断検出信号ＩＮＴＤＺを低レベルに保持する。中断検出回路３１は、試験モード中、リフレッシュ要求に応答して中断検出信号ＩＮＴＤＺを高レベルに変化させ、リフレッシュ要求から次のアクセス要求までの期間（ＲＥＦＷＺ＝高レベル）に、このリフレッシュ要求に対応してワード線ＷＬが活性化されたときに、中断検出信号ＩＮＴＤＺを低レベルに戻す。換言すれば、中断検出回路３１は、リフレッシュ要求に対応するワード線ＷＬが次のアクセス要求までに活性化されないとき、高レベルの中断検出信号ＩＮＴＤＺを出力し続ける。
【００９０】
図１３は、図１１に示したデータ出力回路２４Ｂの詳細を示している。
データ出力回路２４Ｂは、第１の実施形態（図３）のデータ出力回路２４の出力マスク回路４２の代わりに出力マスク回路４２Ｂを形成して構成されている。その他の構成は、データ出力回路２４と同じである。なお、図１３では、図３と同様に、データ端子ＤＱ０に対応する出力バッファ回路４４を示している。出力マスク回路４２Ｂは、データ端子ＤＱ０−７に対応する出力バッファ回路４４に共通の回路である。
【００９１】
出力マスク回路４２Ｂは、中断検出信号ＩＮＴＤＺが高レベルのときに、読み出しタイミング信号ＲＥＡＤＺをマスクして、高レベルの出力イネーブル信号ＯＤＥＸを高レベルに保持する。すなわち、トライステートバッファ４４ａは、中断検出信号ＩＮＴＤＺが高レベルのときにハイインピーダンス状態に設定される。出力マスク回路４２Ｂは、中断検出信号ＩＮＴＤＺが低レベルのときに、読み出しタイミング信号ＲＥＡＤＺを反転して出力イネーブル信号ＯＤＥＸとして出力する。
【００９２】
図１４および図１５は、第３の実施形態における通常動作モードでの動作例を示している。第１の実施形態（図５、図７）と同じ動作については、詳細な説明を省略する。なお、第１の実施形態（図４）と同様に、書き込み動作ＷＲおよび読み出し動作ＲＤは、同じサイクル時間ｔＲＣで実行される。
図１４は、連続するアクセス動作（読み出し動作）の間にリフレッシュ動作を挿入できる例を示している。
【００９３】
この例では、２回の読み出しコマンドＲＤが連続して供給され、最初の読み出しコマンドＲＤの供給後に内部リフレッシュ要求信号ＩＲＥＦＺが発生する。
まず、図１１に示したコマンド制御回路１１は、低レベルのチップイネーブル信号／ＣＥ および図示しない低レベルのアウトプットイネーブル信号／ＯＥを受け、アクセスタイミング信号ＡＴＤＰＺを出力する（図１４（ａ））。ロウ動作制御回路３２Ｂは、リフレッシュ開始信号ＲＥＦＰＸを受ける前にアクセスタイミング信号ＡＴＤＰＺを受け、読み出し制御信号ＲＤＺおよびアクティブ信号ＡＣＴＰＸを出力する（図１４（ｂ））。また、ロウ動作制御回路３２Ｂは、アクセスタイミング信号ＡＴＤＰＺに応答してロウ制御信号ＲＡＳＺを出力する（図１４（ｃ））。コア制御回路３４Ｂは、読み出し制御信号ＲＤＺおよびロウ制御信号ＲＡＳＺを受け、ワード線制御信号ＴＷＺを所定期間活性化する（図１４（ｄ））。そして、アドレスＡＤ１に対応する読み出し動作が実行され、読み出しデータＤ０が出力される（図１４（ｅ））。
【００９４】
一方、アクセスタイミング信号ＡＴＤＰＺの出力直後に、リフレッシュタイマ１６から内部リフレッシュ要求ＩＲＥＦＺが出力される（図１４（ｆ））。リフレッシュ選択回路１４は、内部リフレッシュ要求ＩＲＥＦＺに応答してリフレッシュタイミング信号ＳＲＴＰＺを出力する（図１４（ｇ））。
コア制御回路３４Ｂは、読み出し動作ＲＤの完了から所定期間、リフレッシュ中断判定信号ＲＥＦＪＺを出力する（図１４（ｈ））。裁定回路２８Ｂは、読み出し動作ＲＤの完了に伴うコアサイクル状態信号ＩＣＳＸの立ち上がりエッジに同期して、リフレッシュ開始信号ＲＥＦＰＸを出力する（図１４（ｉ））。
【００９５】
ロウ動作制御回路３２Ｂは、リフレッシュ開始信号ＲＥＦＰＸに応答してリフレッシュ状態信号ＲＥＦＺおよびロウ制御信号ＲＡＳＺを出力する（図１４（ｊ、ｋ））。そして、内部リフレッシュ要求ＩＲＥＦＺに対応するリフレッシュ動作ＲＥＦが実行される（図１４（ｌ））。この後、次の読み出しコマンドＲＤに応答して、アドレスＡＤ２に対応する読み出し動作ＲＤが実行される（図１４（ｍ））。
【００９６】
図１５は、連続するアクセス動作（読み出し動作）の間にリフレッシュ動作を実行できない例を示している。図１４と同じ動作については、詳細な説明を省略する。
この例では、読み出しコマンドＲＤは、上述した図１４より短い間隔で供給される。最初の読み出しコマンドＲＤとリフレッシュ要求の発生タイミングは、図１４と同じである。また、アドレスＡＤ１に対応する読み出し動作が実行され、リフレッシュ動作のためのリフレッシュ状態信号ＲＥＦＺおよびロウ制御信号ＲＡＳＺが出力されるまでは、図１４と同じである。
【００９７】
裁定回路２８Ｂは、リフレッシュ中断判定信号ＲＥＦＪＺが高レベルの期間に、次の読み出しコマンドＲＤに対応するアクセス制御信号ＡＴＤＰＺを受ける（図１５（ａ））。このため、裁定回路２８Ｂは、リフレッシュ中断信号ＲＥＦＩＺを出力する（図１５（ｂ））。ロウ動作制御回路３２Ｂは、リフレッシュ中断信号ＲＥＦＩＺに応答して、リフレッシュ状態信号ＲＥＦＺおよびロウ制御信号ＲＡＳＺの出力を停止する（図１５（ｃ、ｄ））。コア制御回路３４Ｂは、ロウ制御信号ＲＡＳＺの非活性化を受けて、リフレッシュ動作を中断する。
【００９８】
リフレッシュ中断判定信号ＲＥＦＪＺは、リフレッシュ動作のためにワード線ＷＬが活性化される前に出力される。このため、リフレッシュ動作が中断されたとき、ワード線ＷＬは活性化されていない。従って、メモリセルＭＣに保持されているデータが、リフレッシュ動作の中断により破壊することはない。
リフレッシュ動作が中断するため、リフレッシュ動作のためのワード線制御信号ＴＷＺは、出力されない（図１５（ｅ））。裁定回路２８Ｂは、コアサイクル状態信号ＩＣＳＸの低レベル期間が短いため、リフレッシュ動作が中断したと判断し、リフレッシュ要求（ＳＲＴＰＺ）を保持し続ける。この後、２番目の読み出しコマンドＲＤに応答して読み出し動作が実行され、読み出しデータＤ１が出力される（図１５（ｆ））。
【００９９】
コア制御回路３４Ｂは、２番目の読み出し動作ＲＤの完了に応答してリフレッシュ中断判定信号ＲＥＦＪＺを出力する（図１５（ｇ））。裁定回路２８Ｂは、２番目の読み出し動作ＲＤの完了に伴うコアサイクル状態信号ＩＣＳＸの立ち上がりエッジに同期して、リフレッシュ開始信号ＲＥＦＰＸを出力する（図１５（ｈ））。そして、実行されていないリフレッシュ動作は、再度開始される（図１５（ｉ））。
【０１００】
裁定回路２８Ｂは、リフレッシュ中断判定信号ＲＥＦＪＺが高レベルの期間に、３番目の読み出しコマンドＲＤに対応するアクセス制御信号ＡＴＤＰＺを受け（図１５（ｊ））、リフレッシュ中断信号ＲＥＦＩＺを出力する（図１５（ｋ））。ロウ動作制御回路３２Ｂは、リフレッシュ中断信号ＲＥＦＩＺに応答して、リフレッシュ状態信号ＲＥＦＺおよびロウ制御信号ＲＡＳＺの出力を停止する（図１５（ｌ、ｍ））。コア制御回路３４Ｂは、ロウ制御信号ＲＡＳＺの非活性化を受けて、リフレッシュ動作を中断する。
【０１０１】
この後、リフレッシュ動作は、読み出しコマンドＲＤが供給される毎に中断する。このため、リフレッシュ動作は、永遠に実行されない。すなわち、メモリセルＭＣに保持されているデータは、消失する。
図１６〜図１９は、第３の実施形態における試験モードでの動作例を示している。図１４および図１５と同じ動作については、詳細な説明を省略する。
【０１０２】
この例では、擬似ＳＲＡＭは、予め通常動作モードから試験モードに移行している。試験モードは、例えば、擬似ＳＲＡＭの開発時の特性評価において使用される。特性評価は、ウエハ状態の擬似ＳＲＡＭをプローバに接続し、ＬＳＩテスタから擬似ＳＲＡＭに試験パターンを入力することで実施される。
試験モードでは、アクセス要求が２回または３回連続して供給され、リフレッシュ動作をアクセス動作の間に挿入可能なアクセス要求の最小供給間隔が求められる。書き込み動作ＷＲおよび読み出し動作ＲＤは、同じサイクル時間ｔＲＣで実行される。
【０１０３】
図１６は、連続するアクセス動作（読み出し動作）の間にリフレッシュ動作を実行できる例を示している。
読み出しコマンドとリフレッシュ要求の発生タイミングは、図１４と同じである。但し、試験モード中、図１１に示したリフレッシュ選択回路１４は、リフレッシュタイマ１６から出力される内部リフレッシュ要求信号ＩＲＥＦＺをマスクし、試験端子ＳＲＣを介してＬＳＩテスタから供給される試験リフレッシュ要求信号ＥＲＥＦＺを内部リフレッシュ要求信号ＩＲＥＦＺの代わりに受信し、リフレッシュタイミング信号ＳＲＴＰＺとして出力する（図１６（ａ））。図１２に示した中断検出回路３１は、リフレッシュタイミング信号ＳＲＴＰＺの出力から次のアクティブ信号ＡＣＴＰＸの出力までの期間、リフレッシュウインドウ信号ＲＥＦＷを高レベルに保持する（図１６（ｂ））。
【０１０４】
試験モード中、中断検出回路３１は、リフレッシュタイミング信号ＳＲＴＰＺに応答して中断検出信号ＩＮＴＤＺを高レベルに変化させる（図１６（ｃ））。データ出力回路２４Ｂは、高レベルの中断検出信号ＩＮＴＤＺを受けているとき、データ端子ＤＱ０−７をハイインピーダンス状態にする（図１６（ｄ））。このため、アドレスＡＤ１に対応する読み出しデータは、データ端子ＤＱに出力されない。
【０１０５】
読み出し動作が完了してからリフレッシュ動作のためにワード線ＷＬが活性化されるまでの期間に（リフレッシュ中断判定信号ＲＥＦＪＺの高レベル期間中）、アドレスＡＤ２に対応する次の読み出し要求は発生しない。このため、リフレッシュ中断信号ＲＥＦＩＺは出力されず、低レベルを保持する（図１６（ｅ））。
この後、上述した図１４と同様に、コア制御回路３４Ｂは、ロウ制御信号ＲＡＳＺに応答してワード線制御信号ＴＷＺを出力し（図１６（ｆ））、リフレッシュ動作が実行される（図１６（ｇ））。次に、アドレスＡＤ２に対応する読み出し動作ＲＤが実行される（図１６（ｈ））。
【０１０６】
中断検出信号ＩＮＴＤＺは、リフレッシュ動作の実行により低レベルに変化している。このため、図１３に示したデータ出力回路２４Ｂのトライステート出力バッファ４４ａは、活性化されており、アドレスＡＤ２に対応する読み出しデータＤ１は、データ端子ＤＱに出力される（図１６（ｉ））。
擬似ＳＲＡＭを試験するＬＳＩテスタは、２番目の読み出し動作により読み出しデータＤ１が正しく読めるため、リフレッシュ動作が読み出し動作の間に挿入されたと判断する。すなわち、このときの読み出しコマンドＲＤの供給間隔（＝読み出しサイクル）は、リフレッシュ動作が挿入可能と判断される。
【０１０７】
図１７は、連続するアクセス動作（読み出し動作）の間にリフレッシュ動作を実行できない例を示している。図１６と同じ動作については、詳細な説明を省略する。
この例では、読み出しコマンドＲＤの供給間隔は、上述した図１５より短く設定される。最初の読み出しコマンドＲＤとリフレッシュ要求の発生タイミングは、図１６と同じである。
【０１０８】
まず、図１６と同様に、中断検出回路３１は、リフレッシュタイミング信号ＳＲＴＰＺに応答して中断検出信号ＩＮＴＤＺを高レベルに変化させる（図１７（ａ））。この後、アドレスＡＤ１に対応する読み出し動作の実行から、リフレッシュ動作のためのリフレッシュ状態信号ＲＥＦＺおよびロウ制御信号ＲＡＳＺが出力されるまでは、図１６と同じである。
【０１０９】
裁定回路２８Ｂは、リフレッシュ中断判定信号ＲＥＦＪＺが高レベルの期間に、次の読み出しコマンドＲＤに対応するアクセス制御信号ＡＴＤＰＺを受ける（図１７（ｂ））。このため、裁定回路２８Ｂは、リフレッシュ中断信号ＲＥＦＩＺを出力する（図１７（ｃ））。ロウ動作制御回路３２Ｂは、リフレッシュ中断信号ＲＥＦＩＺに応答して、リフレッシュ状態信号ＲＥＦＺおよびロウ制御信号ＲＡＳＺの出力を停止する（図１７（ｄ、ｅ））。コア制御回路３４Ｂは、ロウ制御信号ＲＡＳＺの非活性化を受けて、リフレッシュ動作を中断する。
【０１１０】
リフレッシュ動作が中断するため、リフレッシュ動作のためのワード線制御信号ＴＷＺは、出力されない（図１７（ｆ））。このため、中断検出回路３１は、高レベルの中断検出信号ＩＮＴＤＺを出力し続ける（図１７（ｇ））。データ出力回路２４Ｂは、高レベルの中断検出信号ＩＮＴＤＺを受けているとき、データ端子ＤＱ０−７をハイインピーダンス状態にする（図１７（ｈ））。このため、アドレスＡＤ２に対応する読み出しデータは、データ端子ＤＱに出力されない（図１７（ｉ））。
【０１１１】
ＬＳＩテスタは、２番目の読み出し動作により読み出しデータＤ１が読み出せないため、リフレッシュ動作が読み出し動作の間に挿入できない判断する。すなわち、このときの読み出しコマンドＲＤの供給間隔（＝読み出しサイクル）は、リフレッシュ動作が挿入不可能と判断される。
従来は、リフレッシュ動作が挿入できるか否かは、アクセス要求とリフレッシュ要求とを競合させた後、アクセス要求を長時間連続して供給し、実際にデータが消失することを確認している。本発明では、アクセス要求に競合するリフレッシュ動作が実行されるか否かを、２つのアクセスサイクルだけで評価できる。
【０１１２】
なお、ＬＳＩテスタを使用する実際の評価では、試験モードにおいて、読み出しコマンドＲＤの供給間隔を徐々に短くしていく。すなわち、試験タイミングが、図１６から図１７に徐々に変えられ、２サイクル目の読み出しデータを正しく読み出せる最小の供給間隔が、最小の読み出しサイクルと判定される。
図１８は、連続するアクセス動作（書き込み動作）の間にリフレッシュ動作を実行できる例を示している。
【０１１３】
書き込みコマンドとリフレッシュ要求の発生タイミングは、図１６の読み出しコマンドとリフレッシュ要求の発生タイミングと同じである。書き込み動作の間にリフレッシュ動作が挿入できるか否かは、２番目の書き込みサイクルの後に、例えば、読み出しサイクルを実行することで確認する。このため、アドレスＡＤ３に対応するメモリセルＭＣには、予め期待値データを書き込んでおく。
【０１１４】
この例では、リフレッシュ動作は、書き込み動作の間に挿入される（図１８（ａ））。このため、中断検出信号ＩＮＴＤＺは、低レベルに変化し（図１８（ｂ））、データ出力回路２４Ｂは、通常動作モードと同様に動作する。したがって、その後の読み出し動作によるメモリセルＭＣからのデータＤ２は、正しく読み出せる（図１８（ｃ））。
【０１１５】
図１９は、連続するアクセス動作（書き込み動作）の間にリフレッシュ動作を実行できない例を示している。図１７および図１８と同じ動作については、詳細な説明を省略する。
書き込みコマンドとリフレッシュ要求の発生タイミングは、図１６の読み出しコマンドとリフレッシュ要求の発生タイミングと同じである。この例では、書き込みコマンドＷＲの供給間隔は、上述した図１７より短く設定されている。
【０１１６】
このため、リフレッシュ動作は、中断され（図１９（ａ））、中断検出回路３１は、高レベルの中断検出信号ＩＮＴＤＺを出力し続ける（図１９（ｂ））。この結果、データ出力回路２４Ｂは、読み出しデータを出力せず、データ端子ＤＱをハイインピーダンス状態にする（図１９（ｃ））。ＬＳＩテスタは、アドレスＡＤ３に対応する期待値データが読み出せないため、書き込みサイクルの間にリフレッシュ動作が挿入できないと判断する。
【０１１７】
なお、ＬＳＩテスタを使用する実際の評価では、試験モードにおいて、書き込みコマンドＷＲの供給間隔を徐々に短くしていく。すなわち、試験タイミングが、図１８から図１９に徐々に変えられ、３サイクル目の読み出しデータを正しく読み出せる最小の供給間隔が、最小の書き込みサイクルと判定される。
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュ動作がその後のアクセス要求により中断される擬似ＳＲＡＭにおいて、リフレッシュ動作を完了できなくなるアクセスコマンドの最小供給間隔（最小アクセスサイクル）を容易かつ正確に評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。すなわち、開発コストを削減できる。あるいは、量産している半導体メモリにおいて、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
【０１１８】
また、リフレッシュ動作の中断は、ワード線ＷＬが活性化される前に判定されるため、リフレッシュされるメモリセルＭＣ内のデータが破壊されることを防止できる。
上述した第１および第２の実施形態では、リフレッシュサイクルを読み出しサイクルおよび書き込みサイクルより短く設定する例について述べた。本発明はかかる実施形態に限定されるものではない。リフレッシュサイクルを読み出しサイクルおよび書き込みサイクルと同じ時間に設定してもよい。
【０１１９】
また、上述した第３の実施形態では、連続する読み出しサイクルおよび連続する書き込みサイクルの間にリフレッシュサイクルが挿入できるか否かを評価する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図１５および図１６に示した最初の読み出しサイクルを書き込みサイクルに換えることで、連続する書き込みサイクルと読み出しサイクルとの間にリフレッシュサイクルが挿入できるか否かを評価できる。あるいは、図１７および図１８に示した最初の書き込みサイクルを読み出しサイクルに換えることで、連続する読み出しサイクルと書き込みサイクルとの間にリフレッシュサイクルが挿入できるか否かを評価できる。
【０１２０】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１２１】
【発明の効果】
請求項１の半導体メモリでは、内部リフレッシュ要求に対応するリフレッシュ動作が実行される前に新たな内部リフレッシュ要求が発生したときに、検出信号を出力する。例えば、アクセス要求間隔が短く、アクセス動作の間にリフレッシュ動作を挿入できないときに、検出信号が出力される。このため、アクセス要求の最小供給間隔を評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。すなわち、開発コストを削減できる。
【０１２２】
請求項２の半導体メモリでは、通常の動作時に動作する回路を用いて、半導体メモリチップの内部で所望のタイミングを有するリフレッシュ要求を発生させることができる。したがって、半導体メモリの実際の回路動作と同じ状態で、リフレッシュ特性を評価できる。
請求項３の半導体メモリでは、中検出信号の出力により、アクセス動作の間に開始したリフレッシュ動作が完了できないことを検出することで。アクセス要求の最小供給間隔を評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。すなわち、開発コストを削減できる。あるいは、量産している半導体メモリにおいて、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
【０１２３】
請求項４の半導体メモリでは、リフレッシュされるメモリセル内のデータが破壊されることを防止できる。
請求項５の半導体メモリでは、検出信号が外部端子を介して半導体メモリの外部に出力される。このため、例えば、半導体メモリを評価するための評価装置により検出信号を検出することで、アクセス要求の最小供給間隔を正確に評価できる。
【０１２４】
請求項６の半導体メモリでは、半導体メモリに接続される評価装置は、データ端子のハイインピーダンス状態を測定することで検出信号を検出することで、アクセス要求の最小供給間隔を容易に評価できる。また、データ端子を外部端子として使用することで、チップサイズの増加を防止できる。
請求項７の半導体メモリでは、所望のタイミングを有するリフレッシュ要求を、半導体メモリの外部から供給できる。したがって、半導体メモリの通常動作では起こらないタイミングの信号を生成でき、試験を詳細かつ効率よく実施できる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したリフレッシュ判定回路の詳細を示す回路図である。
【図３】図１に示したデータ出力回路の詳細を示す回路図である。
【図４】第１の実施形態におけるメモリセルアレイの基本動作を示すタイミング図である。
【図５】第１の実施形態における通常動作モードでの動作例を示すタイミング図である。
【図６】第１の実施形態における通常動作モードでの別の動作例を示すタイミング図である。
【図７】第１の実施形態における通常動作モードでの別の動作例を示すタイミング図である。
【図８】第１の実施形態における試験モードでの動作例を示すタイミング図である。
【図９】第１の実施形態における試験モードでの別の動作例を示すタイミング図である。
【図１０】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図１１】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図１２】図１１に示した中断検出回路の詳細を示す回路図である。
【図１３】図１１に示したデータ出力回路の詳細を示す回路図である。
【図１４】第３の実施形態における通常動作モードでの動作例を示すタイミング図である。
【図１５】第３の実施形態における通常動作モードでの別の動作例を示すタイミング図である。
【図１６】第３の実施形態における試験モードでの動作例を示すタイミング図である。
【図１７】第３１の実施形態における試験モードでの別の動作例を示すタイミング図である。
【図１８】第３の実施形態における試験モードでの別の動作例を示すタイミング図である。
【図１９】第３の実施形態における試験モードでの別の動作例を示すタイミング図である。
【符号の説明】
１０ アクセスタイミング生成回路
１１ コマンド制御回路
１２、１２Ａ コマンドデコーダ
１４ リフレッシュ選択回路
１６、１６Ａ リフレッシュタイマ
１８ リフレッシュカウンタ
２０ アドレス入力回路
２２ スイッチ回路
２４、２４Ｂ データ出力回路
２６ データ入力回路
２８、２８Ｂ 裁定回路
３０ リフレッシュ判定回路
３１ 中断検出回路
３２、３２Ｂ ロウ動作制御回路
３４、３４Ｂ コア制御回路
３６ メモリコア
３８ リフレッシュラッチ回路
４０ スキップ検出回路
４２、４２Ｂ 出力マスク回路
４４ 出力バッファ回路
４４ａ トライステート出力バッファ
ＡＣＴＰＸ アクティブ信号
ＡＤＤ アドレス端子、アドレス信号
ＡＲＹ メモリセルアレイ
ＡＴＤＰＺ アクセスタイミング信号
ＢＬ、／ＢＬ ビット線
ＢＲＳ ビット線リセット信号
ＣＡＤ コラムアドレス信号
ＣＤＢ コモンデータバス
ＣＤＥＣ コラムデコーダ部
ＣＭＤ コマンド端子、コマンド信号
ＤＡＴＡ０Ｘ 読み出しデータ
ＤＢ データバス
ＤＱ０−７ データ端子
ＥＲＥＦＺ 試験リフレッシュ要求信号
ＩＣＳＸ コアサイクル状態信号
ＩＮＴＤＺ 中断検出信号
ＩＲＡＤ 内部ロウアドレス信号
ＩＲＥＦＺ 内部リフレッシュ要求
ＬＥＺ センスアンプ活性化信号
ＭＣ メモリセル
ＯＤＥＸ 出力イネーブル信号
ＲＡ ロウアドレス信号
ＲＡＳＺ ロウ制御信号
ＲＤＰＺ 読み出しタイミング信号
ＲＤＺ 読み出し制御信号
ＲＥＡＤＺ 読み出しタイミング信号
ＲＥＦＡＤ リフレッシュアドレス信号
ＲＥＦＡＤＪ リフレッシュ調整信号
ＲＥＦＩＺ リフレッシュ中断信号
ＲＥＦＪＺ リフレッシュ中断判定信号
ＲＥＦＰＺ、ＲＥＦＰＸ リフレッシュ開始信号
ＲＥＦＷＺ リフレッシュウインドウ信号
ＲＥＦＺ リフレッシュ状態信号
ＳＡ センスアンプ部
ＳＢ センスバッファ部
ＳＲＴＰＺ リフレッシュタイミング信号
ＴＥＳＴＺ 試験信号
ＴＷＺ ワード線制御信号
ＷＡ ライトアンプ部
ＷＡＩＴＺ ウエイト信号
ＷＬ ワード線
ＷＤＥＣ ワードデコーダ部
ＷＲＰＺ 書き込みタイミング信号
ＷＲＺ 書き込み制御信号
【発明の属する技術分野】
本発明は、メモリセルに書き込まれたデータを保持するために定期的にリフレッシュ動作が必要な半導体メモリの試験技術に関する。特に、本発明は、外部からのリフレッシュコマンドを必要とせず、リフレッシュ動作を内部で自動的に実行する半導体メモリの試験技術に関する。
【０００２】
【従来の技術】
近年、携帯電話等のモバイル機器では、サービス機能が高度になってきており、扱われるデータ量は、増加の一途をたどっている。これに伴い、モバイル機器に搭載されるワークメモリの大容量化が要求されている。
従来、モバイル機器のワークメモリとして、システムの構成が容易なＳＲＡＭが使用されていた。しかし、ＳＲＡＭは、１ビットのセルを構成する素子数がＤＲＡＭに比べて多いため、大容量化には不利である。このため、ＤＲＡＭのメモリセルを有し、メモリセルのリフレッシュ動作を内部で自動的に実行することで、ＳＲＡＭとして動作させる半導体メモリ（擬似ＳＲＡＭ）が開発されている。
【０００３】
この種の半導体メモリでは、１回のリフレッシュ動作を実行するためのリフレッシュ動作時間を、読み出しサイクル時間または書き込みサイクル時間に含めている。具体的には、リフレッシュ動作時間は、サイクル時間の前半に確保されている。実際の読み出し動作または書き込み動作は、サイクル時間の後半に実行される。このため、半導体メモリを搭載するシステム（ユーザ）は、半導体メモリのリフレッシュ動作を意識する必要がない。すなわち、ユーザは、この半導体メモリをＳＲＡＭとして使用できる。
【０００４】
また、この種の半導体メモリでは、サイクル時間を短くするために、リフレッシュ動作時間を読み出し動作時間より短くしている。具体的には、リフレッシュ動作時のワード線の選択時間は、読み出し動作時のワード線の選択時間より短い（例えば、特許文献１参照）。
【特許文献１】
特公平７−５８５８９号公報（２〜３ページ、第４図）
【０００５】
【発明が解決しようとする課題】
擬似ＳＲＡＭは、上述したようにリフレッシュ動作を外部から認識されることなく自動的に実行する。一方、リフレッシュ動作が正しく実行されないと、メモリセルに保持されているデータは、破壊されてしまう。このため、リフレッシュ動作が正しく実行されることを評価する必要がある。特に、外部から供給される読み出し動作または書き込み動作の要求と、チップ内部で発生するリフレッシュ動作の要求とが競合するときの回路動作は、詳細に評価する必要がある。
【０００６】
本発明の目的は、リフレッシュ動作を確実に実行するために、チップの内部状態を評価することにある。
本発明の別の目的は、チップ内部で自動的にリフレッシュ動作を実行する半導体メモリにおいて、リフレッシュ動作を確実に実行することにある。
本発明の別の目的は、アクセス動作とリフレッシュ動作とが競合するときのアクセスサイクルの実力値を簡易に試験し、その試験コストを削減することにある。
【０００７】
【課題を解決するための手段】
請求項１の半導体メモリでは、メモリコアは、複数のメモリセル、メモリセルに接続されたビット線、およびビット線に接続されたセンスアンプを有している。コマンド制御回路は、コマンド端子を介して供給されるアクセス要求に応答してメモリセルをアクセスするためのアクセス制御信号を出力する。動作制御回路は、アクセス制御信号に応答してメモリコアにアクセス動作を実行させる。
リフレッシュタイマは、所定の周期で内部リフレッシュ要求を生成する。裁定回路は、アクセス要求を内部リフレッシュ要求より優先させるときに、アクセス制御信号を出力した後に、リフレッシュ制御信号を出力する。また、裁定回路は、内部リフレッシュ要求をアクセス要求より優先させるときに、リフレッシュ制御信号を出力した後に、アクセス制御信号を出力する。このように、半導体メモリは、自身が発生するリフレッシュ要求に応じて、外部に認識されることなくリフレッシュ動作を自動的に実行する。
【０００８】
検出回路は、試験モード中に動作し、内部リフレッシュ要求に対応するリフレッシュ動作が実行される前に新たな内部リフレッシュ要求が発生したときに、リフレッシュ動作の未実行を示す検出信号を出力する。例えば、アクセス要求間隔が短く、アクセス動作の間にリフレッシュ動作を挿入できないときに、検出信号が出力される。すなわち、アクセス要求の最小供給間隔を評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。すなわち、開発コストを削減できる。あるいは、量産している半導体メモリにおいて、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
【０００９】
請求項２の半導体メモリでは、リフレッシュタイマは、試験モード中に、リフレッシュ要求の生成周期を変更するためのリフレッシュ調整信号を受ける。このため、通常の動作時に動作する回路を用いて、半導体メモリチップの内部で所望のタイミングを有するリフレッシュ要求を発生させることができる。したがって、半導体メモリの実際の回路動作と同じ状態で、リフレッシュ特性を評価できる。
【００１０】
請求項３の半導体メモリでは、メモリコアは、複数のメモリセル、メモリセルに接続されたビット線、およびビット線に接続されたセンスアンプを有している。コマンド制御回路は、コマンド端子を介して供給されるアクセス要求に応答してメモリセルをアクセスするためのアクセス制御信号を出力する。リフレッシュタイマは、所定の周期で内部リフレッシュ要求を生成する。
【００１１】
裁定回路は、アクセス要求と内部リフレッシュ要求とが競合するときに、アクセス要求に応答するアクセス動作およびリフレッシュ要求に応答するリフレッシュ動作の優先順を決める。中断回路は、リフレッシュ動作より優先して実行されるアクセス動作の完了から所定期間内に次のアクセス要求を受けたときに、リフレッシュ中断信号を出力する。
【００１２】
動作制御回路は、裁定回路がリフレッシュ要求の優先を決めたときにメモリコアのリフレッシュ動作を開始する。このように、半導体メモリは、自身が発生するリフレッシュ要求に応じて、外部に認識されることなくリフレッシュ動作を自動的に実行する。動作制御回路は、リフレッシュ中断信号を受けたときに実行中のリフレッシュ動作を中断する。例えば、アクセス要求間隔が短く、アクセス動作の間にリフレッシュ動作を完了できないときに、リフレッシュ動作は中断される。動作制御回路は、裁定回路がアクセス要求の優先を決めたときにメモリコアにアクセス動作を実行させる。
【００１３】
中断検出回路は、試験モード中に動作し、リフレッシュ中断信号に応答してリフレッシュ動作が中断したときに、検出信号を出力する。中検出信号の出力により、アクセス動作の間に開始したリフレッシュ動作が完了できないことを検出することで。アクセス要求の最小供給間隔を評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。すなわち、開発コストを削減できる。あるいは、量産している半導体メモリにおいて、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
【００１４】
請求項４の半導体メモリでは、半導体メモリは、メモリセルに接続されるワード線を有している。中断回路が設定する所定期間は、動作制御回路がリフレッシュ制御信号を受けてから、リフレッシュ動作のためにワード線の活性化が開始されるまでの期間である。リフレッシュ動作の中断を、ワード線が活性化される前に判定することで、リフレッシュされるメモリセル内のデータが破壊されることを防止できる。
【００１５】
請求項５の半導体メモリでは、検出回路により検出される検出信号は、外部端子を介して半導体メモリの外部に出力される。このため、例えば、半導体メモリを評価するための評価装置により検出信号を検出することで、アクセス要求の最小供給間隔を正確に評価できる。
請求項６の半導体メモリでは、トライステート出力バッファは、メモリセルからの読み出しデータをデータ端子に出力する。出力マスク回路は、試験モード中に、トライステート出力バッファを制御することで、検出信号に応答して読み出しデータのデータ端子への出力を禁止し、データ端子をハイインピーダンス状態に設定する。このため、半導体メモリに接続される評価装置は、データ端子のハイインピーダンス状態を測定することで検出信号を検出できる。例えば、評価装置としてＬＳＩテスタを使用し、アクセス時間の評価用プログラムを利用してパス／フェイル判定をすることで、容易に検出信号の発生を検出できる。すなわち、アクセス要求の最小供給間隔を容易に評価できる。また、データ端子を外部端子として使用することで、データ端子を試験端子として兼用できる。このため、新たな端子を形成することが不要になり、チップサイズの増加を防止できる。
【００１６】
請求項７の半導体メモリでは、リフレッシュ選択回路は、試験モード中に、外部試験端子を介して供給される試験リフレッシュ要求を内部リフレッシュ要求の代わりにリフレッシュ制御回路に出力する。このとき、リフレッシュタイマから出力される内部リフレッシュ要求はマスクされる。このため、所望のタイミングを有するリフレッシュ要求を、半導体メモリの外部から供給できる。したがって、半導体メモリの通常動作では起こらないタイミングの信号を生成でき、試験を詳細かつ効率よく実施できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数ビットで構成されている。図中の二重丸は、外部端子を示している。図中の二重の四角は、試験パッドを示している。試験パッドは、出荷する製品の外部端子（リードフレーム等）には接続されない。試験パッドは、例えば、プローブ試験においてプローバに接続され、試験パターンを受信する。先頭に”／”の付いている信号および末尾に”Ｘ”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。
【００１８】
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似ＳＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。
【００１９】
擬似ＳＲＡＭは、アクセスタイミング生成回路１０、コマンドデコーダ１２、リフレッシュ選択回路１４、リフレッシュタイマ１６、リフレッシュカウンタ１８、アドレス入力回路２０、スイッチ回路２２、データ出力回路２４、データ入力回路２６、裁定回路２８、リフレッシュ判定回路３０、ロウ動作制御回路３２、コア制御回路３４、およびメモリコア３６を有している。
【００２０】
アクセスタイミング生成回路１０は、コマンド端子ＣＭＤを介して外部からコマンド信号ＣＭＤ（チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥ等）を受け、読み出し動作または書き込み動作を実行するためのアクセスタイミング信号ＡＴＤＰＺ等を出力する。
コマンドデコーダ１２は、コマンド信号ＣＭＤを解読し、読み出し動作を実行するための読み出し制御信号ＲＤＺまたは書き込み動作を実行するための書き込み制御信号ＷＲＺを出力する。
【００２１】
リフレッシュ選択回路１４は、通常動作モード中に、リフレッシュタイマ１６から出力される内部リフレッシュ要求信号ＩＲＥＦＺをリフレッシュタイミング信号ＳＲＴＰＺとして出力する。リフレッシュ選択回路１４は、試験モード中に、外部試験端子ＳＲＣを介して擬似ＳＲＡＭの外部から供給される試験リフレッシュ要求信号ＥＲＥＦＺをリフレッシュタイミング信号ＳＲＴＰＺとして出力する。すなわち、試験モード中、リフレッシュタイマ１６から出力される内部リフレッシュ要求信号ＩＲＥＦＺはマスクされ、内部リフレッシュ要求信号ＩＲＥＦＺの代わりに試験リフレッシュ要求信号ＥＲＥＦＺが、リフレッシュタイミング信号ＳＲＴＰＺとして出力される。
【００２２】
なお、擬似ＳＲＡＭは、通常動作では使用しない組み合わせの複数のコマンド信号ＣＭＤを受信することで、通常動作モードから試験モードに移行する。擬似ＳＲＡＭは、試験モード中、試験信号ＴＥＳＴＺを高レベルに保持する。
リフレッシュタイマ１６は、内部リフレッシュ要求信号ＩＲＥＦＺを所定の周期で出力する。内部リフレッシュ要求信号ＩＲＥＦＺは、メモリセルＭＣに保持されたデータを失うことなく、メモリセルＭＣを順次リフレッシュできる周期で生成される。例えば、全てのメモリセルＭＣが、３００ｍｓ以内に１回リフレッシュされるように、内部リフレッシュ要求信号ＩＲＥＦＺの生成周期が設定されている。より詳細には、リフレッシュ要求毎に順次選択される８ｋ本のワード線ＷＬが配線されている場合、内部リフレッシュ要求信号ＩＲＥＦＺは、３６〜３７μｓ毎に生成される。リフレッシュタイマ１６は、例えば、発振周期が１μｓのリングオシレータと、リングオシレータの出力から内部リフレッシュ要求信号ＩＲＥＦＺを生成するための分周回路とで構成されている。
【００２３】
リフレッシュカウンタ１８は、内部リフレッシュ要求信号ＩＲＥＦＺに応答してカウント動作し、リフレッシュアドレス信号ＲＥＦＡＤを順次生成する。
アドレス入力回路２０は、アドレス端子ＡＤＤを介してアドレス信号ＡＤＤを受信し、受信した信号をロウアドレス信号ＲＡＤ（上位アドレス）およびコラムアドレス信号ＣＡＤ（下位アドレス）として出力する。なお、擬似ＳＲＡＭは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。
【００２４】
スイッチ回路２２は、リフレッシュ動作が実行されるときにリフレッシュアドレス信号ＲＥＦＡＤを内部ロウアドレス信号ＩＲＡＤとして出力し、読み出し動作または書き込み動作が実行されるときに、ロウアドレス信号ＲＡＤを内部ロウアドレス信号ＩＲＡＤとして出力する。
データ出力回路２４は、メモリセルＭＣからの読み出しデータをコモンデータバスＣＤＢを介して受信し、受信したデータをデータ端子ＤＱ（ＤＱ０−７）に出力する。また、データ出力回路２４は、試験モード中に、リフレッシュ判定回路３０から出力されるスキップ信号ＳＫＩＰＺ（検出信号）を受けたときに、データ端子ＤＱ０−７をハイインピーダンス状態に設定する。
【００２５】
データ入力回路２６は、書き込みデータをデータ端子ＤＱ（ＤＱ０−７）を介して受信し、受信したデータをコモンデータバスＣＤＢに出力する。
裁定回路２８は、アクセスタイミング信号ＡＴＤＰＺ（アクセス要求）とリフレッシュタイミング信号ＳＲＴＰＺ（リフレッシュ要求）の遷移エッジを比較することで、これ等要求の競合を判断し、アクセス動作およびリフレッシュ動作のいずれを優先させるかを決める。裁定回路２８は、アクセス動作が優先される場合、リフレッシュタイミング信号ＳＲＴＰＺを一時保持し、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺに応答して読み出しタイミング信号ＲＤＰＺまたは書き込みタイミング信号ＷＲＰＺを出力する。この後、裁定回路２８は、コアサイクル状態信号ＩＣＳＸの非活性化（高レベルへの変化）によりアクセス動作の完了を検出し、保持しているリフレッシュタイミング信号ＳＲＴＰＺに応じてリフレッシュ開始信号ＲＥＦＰＺを出力し、リフレッシュ状態信号ＲＥＦＺ（リフレッシュ制御信号）を出力する。リフレッシュ状態信号ＲＥＦＺは、リフレッシュ動作が実行中であることを示す信号である。
【００２６】
また、裁定回路２８は、リフレッシュ動作が優先される場合、アクセスタイミング信号ＡＴＤＰＺを一時保持し、リフレッシュタイミング信号ＳＲＴＰＺに応答してリフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦＺを出力する。この後、裁定回路２８は、コアサイクル状態信号ＩＣＳＸの非活性化（高レベルへの変化）によりリフレッシュ動作の完了を検出し、保持しているアクセスタイミング信号ＡＴＤＰＺに応じて、読み出しタイミング信号ＲＤＰＺまたは書き込みタイミング信号ＷＲＰＺを出力する。
【００２７】
リフレッシュ判定回路（検出回路）３０は、試験モード中（ＴＥＳＴＺ＝高レベル）に、リフレッシュタイミング信号ＳＲＴＰＺに対応するリフレッシュ状態信号ＲＥＦＺを受信する前に、次のリフレッシュタイミング信号ＳＲＴＰＺを受信したときに、スキップ信号ＳＫＩＰＺ（検出信号）を出力する。換言すれば、スキップ信号ＳＫＩＰＺは、リフレッシュ要求（ＩＲＥＦＺまたはＥＲＥＦＺ）に対応するリフレッシュ動作が実行される前に、次のリフレッシュ要求が発生したときに出力される。
【００２８】
アクセスタイミング生成回路１０、コマンドデコーダ１２、および裁定回路２８は、コマンド端子ＣＭＤを介して供給されるアクセス要求信号（読み出しコマンドまたは書き込みコマンド）に応答して、後述するメモリセルＭＣをアクセスするためのアクセス制御信号（読み出しタイミング信号ＲＤＰＺまたは書き込みタイミング信号ＷＲＰＺ）を出力するコマンド制御回路として動作する。
【００２９】
ロウ動作制御回路３２は、読み出しタイミング信号ＲＤＰＺ、書き込みタイミング信号ＷＲＰＺ、またはリフレッシュタイミング信号ＳＲＴＰＺを受けたときに、メモリコア３６を動作させる基本タイミング信号であるロウ制御信号ＲＡＳＺを出力する。ロウ動作制御回路３２は、メモリコア３６の動作中に、コアサイクル状態信号ＩＣＳＸを低レベルに保持する。
【００３０】
コア制御回路３４は、図示しないワード線制御回路、センスアンプ制御回路およびプリチャージ制御回路を有している。ワード線制御回路は、後述するワード線ＷＬを選択するワード線制御信号ＴＷＺを、ロウ制御信号ＲＡＳＺに応答して出力する。センスアンプ制御回路は、後述するセンスアンプ部ＳＡのセンスアンプを活性化するためのセンスアンプ活性化信号ＬＥＺを、ロウ制御信号ＲＡＳＺに応答して出力する。プリチャージ制御回路は、ビット線ＢＬ、／ＢＬが使用されないときに、ビット線リセット信号ＢＲＳを出力する。
【００３１】
ロウ動作制御回路３２およびコア制御回路３４は、読み出しタイミング信号ＲＤＰＺ（アクセス制御信号）または書き込みタイミング信号ＷＲＰＺ（アクセス制御信号）に応答してメモリコア３６にアクセス動作を実行させ、第１および第２リフレッシュ制御信号ＲＥＦＺに応答して、メモリコア３６に第１および第２リフレッシュ動作を実行させる動作制御回路として動作する。
【００３２】
メモリコア３６は、メモリセルアレイＡＲＹ、ワードデコーダ部ＷＤＥＣ、センスアンプ部ＳＡ、コラムデコーダ部ＣＤＥＣ、センスバッファ部ＳＢ、およびライトアンプ部ＷＡを有している。メモリセルアレイＡＲＹは、複数の揮発性のメモリセルＭＣ（ダイナミックメモリセル）と、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線ＢＬ、／ＢＬ（相補のビット線）とを有している。各メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。メモリセルアレイＡＲＹは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、ビット線リセット信号ＢＲＳに応答してビット線ＢＬ、／ＢＬを所定の電圧にプリチャージするプリチャージ動作を実行する。
【００３３】
ワードデコーダ部ＷＤＥＣは、高レベルのワード線制御信号ＴＷＺを受けたとき、内部ロウアドレス信号ＩＲＡＤに応じてワード線ＷＬのいずれかを選択し、選択したワード線ＷＬを高レベルに変化させる。コラムデコーダ部ＣＤＥＣはコラムアドレス信号ＣＡＤに応じて、ビット線ＢＬ、／ＢＬとデータバスＤＢとをそれぞれ接続するコラムスイッチをオンさせるコラム線信号を出力する。
【００３４】
センスアンプ部ＳＡは、複数のセンスアンプを有している。各センスアンプは、センスアンプ活性化信号ＬＥＺに応答して動作し、ビット線ＢＬ、／ＢＬ上のデータの信号量を増幅する。センスアンプで増幅されたデータは、読み出し動作時にコラムスイッチを介してデータバスＤＢに伝達され、書き込み動作時にビット線を介してメモリセルＭＣに書き込まれる。
【００３５】
センスバッファ部ＳＢは、データバスＤＢ上の読み出しデータの信号量を増幅し、コモンデータバスＣＤＢに出力する。ライトアンプ部ＷＡは、コモンデータバスＣＤＢ上の書き込みデータの信号量を増幅し、データバスＤＢに出力する。
図２は、図１に示したリフレッシュ判定回路３０の詳細を示している。
リフレッシュ判定回路３０は、リフレッシュラッチ回路３８およびスキップ検出回路４０を有している。
【００３６】
リフレッシュラッチ回路３８は、試験モード中（ＴＥＳＴＺ＝高レベル）に、リフレッシュタイミング信号ＳＲＴＰＺに応答して遅延回路ＤＬＹの遅延時間後にウエイト信号ＷＡＩＴＺを高レベルに変化させ、リフレッシュ状態信号ＲＥＦＺに応答してウエイト信号ＷＡＩＴＺを低レベルに変化させる。スキップ検出回路４０は、ウエイト信号ＷＡＩＴＺが高レベルの期間にリフレッシュタイミング信号ＳＲＴＰＺを受けたときに、スキップ信号ＳＫＩＰＺを出力する。すなわち、スキップ信号ＳＫＩＰＺは、リフレッシュ要求（ＳＲＴＰＺ）に対応するリフレッシュ動作（ＲＥＦＺ）の実行前（開始前）に新たなリフレッシュ要求が発生したときに、高レベルに変化する。
【００３７】
図３は、図１に示したデータ出力回路２４の詳細を示している。
データ出力回路２４は、出力マスク回路４２および出力バッファ回路４４を有している。なお、図３では、データ端子ＤＱ０に対応する出力バッファ回路４４を示す。他のデータ端子ＤＱ１−７に対応する出力バッファ回路は、出力バッファ回路４４と同じである。出力マスク回路４２は、データ端子ＤＱ０−７に対応する出力バッファ回路４４に共通の回路である。
【００３８】
出力マスク回路４２は、高レベルのリセット信号ＲＥＳＥＴＺによりリセットされ、読み出しタイミング信号ＲＥＡＤＺを反転して出力イネーブル信号ＯＤＥＸとして出力する。出力マスク回路４２は、高レベルのスキップ信号ＳＫＩＰＺを受けたときに、読み出しタイミング信号ＲＥＡＤＺの出力を禁止する。すなわち、出力イネーブル信号ＯＤＥＸは、高レベルのスキップ信号ＳＫＩＰＺにより高レベルに保持される。
【００３９】
出力バッファ回路４４は、出力イネーブル信号ＯＤＥＸが低レベルのときに、読み出しデータＤＡＴＡ０Ｘの論理レベルに応じて、トライステート出力バッファ４４ａを動作させ、データ端子ＤＱ０に高レベルまたは低レベルを出力する。出力バッファ回路４４は、出力イネーブル信号ＯＤＥＸが高レベルのとき、トライステート出力バッファ４４ａの出力をハイインピーダンス状態にする。すなわち、出力マスク回路４２は、試験モード中に、スキップ信号ＳＫＩＰＺに応答して読み出しデータＤＡＴＡ０Ｘのデータ端子ＤＱ０への出力を禁止するとともにデータ端子ＤＱ０をハイインピーダンス状態に設定するために、トライステート出力バッファ４４ａを制御する。
【００４０】
図４は、第１の実施形態におけるメモリセルアレイＡＲＹの基本動作を示している。
この実施形態では、書き込み動作ＷＲおよび読み出し動作ＲＤは、同じサイクル時間ｔＲＣで実行される。リフレッシュ動作ＲＥＦは、サイクル時間ｔＲＣより短いサイクル時間ｔＲＣｒで実行される（ショートリフレッシュ動作）。書き込み動作ＷＲ、読み出し動作ＲＤ、およびリフレッシュ動作ＲＥＦは、いずれも読み出し工程ＲＰ、増幅工程ＡＰ、およびプリチャージ工程ＰＰから構成される。
【００４１】
読み出し工程ＲＰは、ワード線ＷＬの活性化（選択）に応答して選択されるメモリセルＭＣからビット線ＢＬ（または／ＢＬ）にデータを読み出す期間である。増幅工程ＡＰは、ビット線ＢＬ（または／ＢＬ）にデータが読み出された後に、センスアンプ活性化信号ＬＥＺに応答してセンスアンプが活性化されてビット線ＢＬ、／ＢＬの電圧差（データ）が増幅され、増幅されたビット線ＢＬ、／ＢＬの電圧がデータを読み出したメモリセルＭＣに再書き込みされる期間である。プリチャージ工程ＰＰは、ワード線ＷＬを非活性化（非選択）し、ビット線ＢＬ、／ＢＬを所定の電圧にプリチャージする期間である。
【００４２】
書き込み動作ＷＲでは、メモリセルＭＣから読み出されビット線ＢＬ、／ＢＬ上で増幅されたデータを、書き込みデータで反転する必要がある。このため、書き込み動作ＷＲのサイクル時間は、他の動作に比べて長くなる。このため、読み出し動作ＲＤは、書き込み動作ＷＲに比べサイクル時間を短くできる。しかし、ユーザの使い勝手を考慮して、読み出し動作ＲＤおよび書き込み動作ＷＲのサイクル時間ｔＲＣは同じ値に設定されている。
【００４３】
一方、リフレッシュ動作ＲＥＦでは、ビット線ＢＬ、／ＢＬをデータバスＤＢに接続する必要がなく、ビット線ＢＬ、／ＢＬ上でデータを反転する必要もない。このため、リフレッシュ動作ＲＥＦのサイクル時間ｔＲＣｒがサイクル時間ｔＲＣより短くても、メモリセルＭＣに保持されていたデータは、再びメモリセルＭＣにフル書き込み可能である。フル書き込みにより、各メモリセルＭＣのデータ保持時間（ポーズ時間）は、３００ｍｓ以上になる。
【００４４】
擬似ＳＲＡＭにおいて、リフレッシュ動作ＲＥＦは、ユーザに認識されることなく実行される。このため、リフレッシュ動作ＲＥＦのサイクル時間ｔＲＣｒが読み出し動作ＲＤおよび書き込み動作ＷＲのサイクル時間ｔＲＣと異なっていても、ユーザの使い勝手が低下することはない。擬似ＳＲＡＭの内部で自動的に実行されるリフレッシュ動作ＲＥＦのサイクル時間ｔＲＣｒを短くすることで、アクセス時間を短縮できる。
【００４５】
図５は、第１の実施形態における通常動作モードでの動作例を示している。
この例では、２回の読み出し動作ＲＤが連続して実行され、最初の読み出しコマンドＲＤと内部リフレッシュ要求信号ＩＲＥＦＺとが、ほぼ同時に発生する。
まず、図１に示したアクセスタイミング生成回路１０は、低レベルのチップイネーブル信号／ＣＥ および図示しない低レベルのアウトプットイネーブル信号／ＯＥを受け、アクセスタイミング信号ＡＴＤＰＺを出力する（図５（ａ））。コマンドデコーダ１２は、低レベルのチップイネーブル信号／ＣＥ および図示しない低レベルのアウトプットイネーブル信号／ＯＥ、高レベルのライトイネーブル信号／ＷＥを受け、読み出しコマンドＲＤ（読み出しアクセス要求）が供給されたことを検出し、読み出し制御信号ＲＤＺを出力する（図５（ｂ））。
【００４６】
図２に示したリフレッシュタイマ１６は、読み出しコマンドＲＤの供給とほぼ同時に内部リフレッシュ要求信号ＩＲＥＦＺを出力する。リフレッシュ選択回路１４は、内部リフレッシュ要求信号ＩＲＥＦＺに応答してリフレッシュタイミング信号ＳＲＴＰＺを出力する（図５（ｃ））。
裁定回路２８は、リフレッシュ動作を読み出し動作より優先して実行することを判定し、リフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦＺ（第１リフレッシュ制御信号）を順次出力する（図５（ｄ））。スイッチ回路２２は、ショートリフレッシュ動作を実行するために、リフレッシュアドレス信号ＲＥＦＡＤ（ＲＡ１）をロウアドレス信号ＩＲＡＤとして出力する（図５（ｅ））。
【００４７】
なお、裁定回路２８は、リフレッシュ要求と読み出し要求の裁定結果に応じて、リフレッシュマスク信号ＲＥＦＭＳＫＺを出力する（図５（ｆ））。リフレッシュマスク信号ＲＥＦＭＳＫＺは、裁定回路２８内で使用される制御信号である。リフレッシュマスク信号ＲＥＦＭＳＫＺの高レベル期間は、読み出し動作または書き込み動作の実行により、リフレッシュ動作が実行できない期間を示す。裁定回路２８は、リフレッシュマスク信号ＲＥＦＭＳＫＺの高レベル中、リフレッシュ状態信号ＲＥＦＺの出力開始を禁止し、リフレッシュ動作の実行をマスクする。
【００４８】
ロウ動作制御回路３２は、リフレッシュ開始信号ＲＥＦＰＺに同期してロウ制御信号ＲＡＳＺを出力する（図５（ｇ））。コア制御回路３４は、ロウ制御信号ＲＡＳＺに応答してワード線制御信号ＴＷＺ等を出力する。そして、図４に示したリフレッシュ動作ＲＥＦが、読み出し動作ＲＤの前に実行される（図５（ｈ））。ロウ動作制御回路３２は、リフレッシュ動作ＲＥＦの実行中にコアサイクル状態信号ＩＣＳＸを低レベルに変化させる（図５（ｉ））。
【００４９】
裁定回路２８は、リフレッシュ動作ＲＥＦの実行後、リフレッシュ状態信号ＲＥＦＺを低レベルに変化させる（図５（ｊ））。スイッチ回路２２は、読み出し動作を実行するために、アドレス信号ＡＤＤ（ＡＤ１）をロウアドレス信号ＩＲＡＤとして出力する（図５（ｋ））。
裁定回路２８は、コアサイクル状態信号ＩＣＳＸの立ち上がりエッジに応答して読み出しタイミング信号ＲＤＰＺを出力する（図５（ｌ））。ロウ動作制御回路３２は、読み出しタイミング信号ＲＤＰＺに同期してロウ制御信号ＲＡＳＺを出力する（図５（ｍ））。コア制御回路３４は、ロウ制御信号ＲＡＳＺに応答してワード線制御信号ＴＷＺ等を出力する。そして、図４に示した読み出し動作ＲＤが実行される（図５（ｎ））。読み出し動作ＲＤによりビット線ＢＬ、／ＢＬ上で増幅された読み出しデータＤ０は、コモンデータバスＣＤＢを介してデータ端子ＤＱに出力される（図５（ｏ））。
【００５０】
リフレッシュ動作ＲＥＦは、図４に示したように読み出し動作ＲＤおよび書き込み動作ＷＲに比べ短期間で終了する。このため、リフレッシュ要求がアクセス要求と競合し、リフレッシュ要求が優先される場合にもアクセス要求に対応するアクセス動作を早く開始できる。すなわち、チップイネーブル信号／ＣＥの立ち下がりエッジからデータ端子ＤＱにデータが出力されるまでのチップイネーブルアクセス時間を短縮できる。
【００５１】
次に、擬似ＳＲＡＭは、読み出しコマンド（低レベルのチップイネーブル信号／ＣＥ および図示しない低レベルのアウトプットイネーブル信号／ＯＥ、高レベルのライトイネーブル信号／ＷＥ）を受信する（図５（ｐ））。アクセスタイミング生成回路１０は、読み出しコマンドに応答して、アクセスタイミング信号ＡＴＤＰＺを出力する（図５（ｑ））。コマンドデコーダ１２は、低レベルのチップイネーブル信号／ＣＥ および図示しない低レベルのアウトプットイネーブル信号／ＯＥ、高レベルのライトイネーブル信号／ＷＥを受け、読み出しコマンドＲＤ（読み出しアクセス要求）が供給されたことを検出し、読み出し制御信号ＲＤＺを出力する（図５（ｒ））。
【００５２】
裁定回路２８は、コアサイクル状態信号ＩＣＳＸが高レベルに応じて所定時間後に読み出しタイミング信号ＲＤＰＺを出力する（図５（ｓ））。ロウ動作制御回路３２は、読み出しタイミング信号ＲＤＰＺに同期してロウ制御信号ＲＡＳＺを出力する（図５（ｔ））。コア制御回路３４は、ロウ制御信号ＲＡＳＺに応答してワード線制御信号ＴＷＺ等を出力する。そして、アドレス信号ＡＤ２に対応する読み出し動作ＲＤが実行される（図５（ｕ））。読み出し動作ＲＤによりビット線ＢＬ、／ＢＬ上で増幅された読み出しデータＤ１は、コモンデータバスＣＤＢを介してデータ端子ＤＱに出力される（図５（ｖ））。
【００５３】
なお、この擬似ＳＲＡＭは、リフレッシュ動作ＲＥＦの実行時間、および１回のアクセス動作（読み出し動作ＲＤまたは書き込み動作ＷＲ）の実行時間の和が、アクセス要求の最小供給間隔である外部アクセスサイクル時間の１回分より小さくなるように設計されている。このため、１回の外部アクセスサイクル時間の間に、リフレッシュ動作ＲＥＦと、１回の読み出し動作ＲＤ（または書き込み動作ＷＲ）とを実行できる。すなわち、擬似ＳＲＡＭは、リフレッシュ動作を外部から認識されることなく実行できる。
【００５４】
図６は、第１の実施形態における通常動作モードでの別の動作例を示している。図５と同じ動作については、詳細な説明を省略する。
この例では、書き込み動作ＷＲおよび読み出し動作ＲＤが連続して実行され、書き込みコマンドと内部リフレッシュ要求信号ＩＲＥＦＺとが、ほぼ同時に発生する。
リフレッシュタイマ１６は、書き込みコマンドＷＲの供給とほぼ同時に内部リフレッシュ要求信号ＩＲＥＦＺを出力する（図６（ａ））。裁定回路２８は、リフレッシュ動作を書き込み動作より優先して実行することを判定し、リフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦＺを順次出力する（図６（ｂ）、（ｃ））。
【００５５】
そして、図５と同様に、リフレッシュ動作ＲＥＦ、書き込み動作ＷＲ（アクセス動作）、および読み出し動作ＲＤ（アクセス動作）が順次実行される（図６（ｄ）、（ｅ）、（ｆ））。
図７は、第１の実施形態における通常動作モードでの別の動作例を示している。図５と同じ動作については、詳細な説明を省略する。
【００５６】
この例では、２回の読み出し動作ＲＤが連続して実行され、最初の読み出しコマンドＲＤの供給後に内部リフレッシュ要求信号ＩＲＥＦＺが発生する（図７（ａ））。裁定回路２８は、リフレッシュタイミング信号ＳＲＴＰＺを受信する前にアクセスタイミング信号ＡＴＤＰＺを受信する。このため、裁定回路２８は、読み出し動作をリフレッシュ動作より優先して実行することを判定する（ＲＥＦＭＳＫＺ信号＝高レベル）。そして、裁定回路２８は、リフレッシュ開始信号ＲＥＦＰＺおよびリフレッシュ状態信号ＲＥＦＺを出力することなく、読み出しタイミング信号ＲＤＰＺを出力する（図７（ｂ））。アドレスＡＤ１に対応する読み出し動作ＲＤが、リフレッシュ動作に優先して実行される（図７（ｃ））。
【００５７】
裁定回路２８は、読み出し動作ＲＤの完了に伴うコアサイクル状態信号ＩＣＳＸの立ち上がりエッジに同期して、リフレッシュ開始信号ＲＥＦＰＺを出力する（図７（ｄ））。裁定回路２８は、リフレッシュマスク信号ＲＥＦＭＳＫＺが低レベルのため、リフレッシュ状態信号ＲＥＦＺを出力する（図７（ｅ））。そして、図５と同様に、リフレッシュ動作ＲＥＦおよびアドレスＡＤ２に対応する読み出し動作ＲＤが順次実行される（図７（ｆ）、（ｇ））。このように、裁定回路２８は、読み出しコマンドＲＤ（アクセス要求）を内部リフレッシュ要求信号ＩＲＥＦＺより優先させるときに、読み出しタイミング信号ＲＤＰＺを出力した後に、リフレッシュ状態信号ＲＥＦＺ（第２リフレッシュ制御信号）を出力する。
【００５８】
図８は、第１の実施形態における試験モードでの動作例を示している。図５および図７と同じ動作については、詳細な説明を省略する。この例では、擬似ＳＲＡＭは、予め通常動作モードから試験モードに移行している。試験モードは、例えば、擬似ＳＲＡＭの開発時の特性評価において使用される。特性評価は、ウエハ状態の擬似ＳＲＡＭをプローバに接続し、ＬＳＩテスタから擬似ＳＲＡＭに試験パターンを入力することで実施される。
【００５９】
試験モードでは、アクセス要求が連続して供給され、アクセス動作が実行される場合に、リフレッシュ動作をアクセス動作の間に挿入可能なアクセス要求の最小供給間隔が求められる。図８の基本的なタイミングは、上述した図７と同じである。すなわち、この例では、リフレッシュ動作は、アクセス動作の間に挿入できる。
【００６０】
試験モードでは、図１に示したリフレッシュ選択回路１４は、リフレッシュタイマ１６から出力される内部リフレッシュ要求信号ＩＲＥＦＺをマスクし、試験端子ＳＲＣを介してＬＳＩテスタから供給される試験リフレッシュ要求信号ＥＲＥＦＺを内部リフレッシュ要求信号ＩＲＥＦＺの代わりに受信し、リフレッシュタイミング信号ＳＲＴＰＺとして出力する（図８（ａ））。試験リフレッシュ要求信号ＥＲＥＦＺは、読み出しコマンドＲＤの供給後に供給される。
【００６１】
図２に示したリフレッシュ判定回路３０のリフレッシュラッチ回路３８は、高レベルのリフレッシュタイミング信号ＳＲＴＰＺおよび試験信号ＴＥＳＴＺに応答して、遅延回路ＤＬＹの遅延時間後にウエイト信号ＷＡＩＴＺを高レベルに変化させる（図８（ｂ））。
試験リフレッシュ要求信号ＥＲＥＦＺが読み出しコマンドＲＤの供給後に供給されるため、リフレッシュ動作ＲＥＦの前に読み出し動作が実行される（図８（ｃ））。裁定回路２８は、読み出し動作ＲＤの完了に伴うコアサイクル状態信号ＩＣＳＸの立ち上がりエッジに同期して、リフレッシュ開始信号ＲＥＦＰＺを出力する（図８（ｄ））。裁定回路２８は、読み出し動作ＲＤの完了に応答してリフレッシュマスク信号ＲＥＦＭＳＫＺを低レベルに変化させる（図８（ｅ））。リフレッシュマスク信号ＲＥＦＭＳＫＺが低レベルのため、リフレッシュ状態信号ＲＥＦＺが出力される（図８（ｆ））。そして、図５と同様に、リフレッシュ動作ＲＥＦが、実行される（図８（ｇ））。リフレッシュラッチ回路３８は、リフレッシュ状態信号ＲＥＦＺに応答して、ウエイト信号ＷＡＩＴＺを低レベルに変化させる（図８（ｈ））
次に、擬似ＳＲＡＭは、読み出しコマンドを受信する。アクセスタイミング生成回路１０およびコマンドデコーダ１２は、読み出しコマンドに応答して、アクセスタイミング信号ＡＴＤＰＺおよび読み出し制御信号ＲＤＺを出力する（図８（ｉ））。判定回路３０は、リフレッシュ動作の完了に同期して読み出しタイミング信号ＲＤＰＺを出力する（図８（ｊ））。そして、読み出し動作が開始される（図８（ｋ））。
【００６２】
擬似ＳＲＡＭは、読み出しタイミング信号ＲＤＰＺの生成直後に、ＬＳＩテスタからの試験リフレッシュ要求信号ＥＲＥＦＺを受信する。試験リフレッシュ要求信号ＥＲＥＦＺに同期してリフレッシュタイミング信号ＳＲＴＰＺが出力される（図８（ｌ））。試験モードでは、所望のタイミングを有するリフレッシュ要求（試験リフレッシュ要求信号ＥＲＥＦＺ）を、擬似ＳＲＡＭの外部から供給できる。この結果、擬似ＳＲＡＭの通常動作では起こらないタイミングの信号を生成でき、試験を詳細かつ効率よく実施できる。
【００６３】
リフレッシュラッチ回路３８は、高レベルのリフレッシュタイミング信号ＳＲＴＰＺおよび試験信号ＴＥＳＴＺに応答して、遅延回路ＤＬＹの遅延時間後にウエイト信号ＷＡＩＴＺを高レベルに変化させる（図８（ｍ））。ウエイト信号ＷＡＩＴＺは、リフレッシュタイミング信号ＳＲＴＰＺが出力されるときに低レベルのため、図２に示したリフレッシュ判定回路３０のスキップ検出回路４０は、スキップ信号ＳＫＩＰＺを出力しない。
【００６４】
このため、読み出し動作において、メモリセルＭＣから読み出されるデータＤ１がデータ端子ＤＱに出力される（図８（ｎ））。ＬＳＩテスタは、擬似ＳＲＡＭからの正常な読み出しデータＤ１を受け、読み出し動作ＲＤの間にリフレッシュ動作ＲＥＦが挿入されることを認識する。
図９は、第１の実施形態における試験モードでの別の動作例を示している。図５、図７および図８と同じ動作については、詳細な説明を省略する。この例では、読み出しコマンドＲＤの供給間隔は、図８より短くされ、リフレッシュ動作は、アクセス動作の間に挿入できない。
【００６５】
読み出しコマンドＲＤの供給間隔が短いため、裁定回路２８は、最初の読み出し動作ＲＤに伴うコアサイクル状態信号ＩＣＳＸの受信直後に、リフレッシュマスク信号ＲＥＦＭＳＫＺを高レベルに変化させる（図９（ａ））。このため、リフレッシュ状態信号ＲＥＦＺの出力は、マスクされる（図９（ｂ））。ロウ動作制御回路３２は、リフレッシュ状態信号ＲＥＦＺが供給されないため、リフレッシュ開始信号ＲＥＦＰＺの受信をキャンセルし、ロウ制御信号ＲＡＳＺを出力しない。このため、リフレッシュ動作ＲＥＦは実行されない。リフレッシュラッチ回路３８は、リフレッシュ状態信号ＲＥＦＺを受信しないため、ウエイト信号ＷＡＩＴＺの高レベル”Ｈ”を保持する（図９（ｃ））。
【００６６】
擬似ＳＲＡＭは、読み出しコマンドを受信する。アクセスタイミング生成回路１０およびコマンドデコーダ１２は、読み出しコマンドに応答して、アクセスタイミング信号ＡＴＤＰＺおよび読み出し制御信号ＲＤＺを出力する（図９（ｄ））。判定回路３０は、コアサイクル状態信号ＩＣＳＸが高レベルのため、アクセスタイミング信号ＡＴＤＰＺの受信から所定時間後に読み出しタイミング信号ＲＤＰＺを出力する（図９（ｅ））。そして、読み出し動作が開始される（図９（ｆ））。
【００６７】
擬似ＳＲＡＭは、読み出しタイミング信号ＲＤＰＺの生成直後に、ＬＳＩテスタからの試験リフレッシュ要求信号ＥＲＥＦＺを受信する。試験リフレッシュ要求信号ＥＲＥＦＺに同期してリフレッシュタイミング信号ＳＲＴＰＺが出力される（図９（ｇ））。ウエイト信号ＷＡＩＴＺは、リフレッシュタイミング信号ＳＲＴＰＺが出力されるときに高レベルを保持している。このため、スキップ検出回路４０は、リフレッシュタイミング信号ＳＲＴＰＺに同期してスキップ信号ＳＫＩＰＺを出力する（図９（ｈ））。
【００６８】
図３に示したデータ出力回路２４の出力マスク回路４２は、スキップ信号ＳＫＩＰＺに応答して、読み出しタイミング信号ＲＥＡＤＺをマスクし、出力イネーブル信号ＯＤＥＸを高レベルに固定する。このため、図３に示したデータ出力回路２４の出力バッファ回路４４は、非活性化され、トライステート出力バッファ４４ａは、読み出し動作ＲＤに伴う読み出しデータＤ１のデータ端子ＤＱへの出力を禁止するとともに、データ端子ＤＱをハイインピーダンス状態Ｈｉ−Ｚに設定する（図９（ｉ））。
【００６９】
すなわち、試験モードでは、リフレッシュ動作ＲＥＦが実行されることなく次のリフレッシュ要求が発生するときに、データ端子ＤＱがハイインピーダンス状態Ｈｉ−Ｚになる。この際、リフレッシュ要求をリフレッシュタイマ１６に依存することなく所望のタイミングで発生できるため、試験を短時間で実施できる。試験を実施する際に専用の試験端子を形成しなくてよいため、擬似ＳＲＡＭのチップサイズが増加することを防止できる。
【００７０】
実際の評価では、データ端子ＤＱがプルアップされた（論理”１”）評価基板またはプローブカードが、ＬＳＩテスタに装着され、メモリセルＭＣに予め論理”０”が書き込まれる。そして、上記試験において、論理”０”が読み出せず、エラーになったとき、リフレッシュ動作ＲＥＦが実行されることなく次のリフレッシュ要求が発生したと判断される。
【００７１】
図８および図９において、最初に供給されるアクセスコマンドは、読み出しコマンドＲＤでなく、書き込みコマンドＷＲでもよい。２番目に供給されるアクセスコマンドは、ＬＳＩテスタによりパス／フェイル判定をするために読み出しコマンドＲＤでなくてはならない。
なお、ショートリフレッシュ機能を有する擬似ＳＲＡＭにおいてリフレッシュ動作が正常に実行されるか否かは、メモリセルＭＣに書き込まれたデータが実際に消失することを確認することで評価可能である。具体的には、アクセスコマンドの供給間隔を徐々に短くしながら、メモリセルのデータ保持特性を評価する試験（一般にポーズ試験と称される）を実施すればよい。しかし、ＤＲＡＭのメモリセルＭＣに書き込まれたデータは、数百ミリ秒〜数秒保持される。このため、リフレッシュ動作が正しく実行されることをポーズ試験により確認する場合、膨大な試験時間が必要になる。
【００７２】
以上、第１の実施形態では、試験モードにおいて、リフレッシュ動作ＲＥＦが実行されることなく次のリフレッシュ要求が発生するときに、データ端子ＤＱをハイインピーダンス状態に設定した。このため、擬似ＳＲＡＭを評価するＬＳＩテスタ等の評価装置は、リフレッシュ動作ＲＥＦが挿入できなくなるアクセスコマンド間隔を容易かつ正確に評価できる。すなわち、アクセスコマンドの最小供給間隔を容易に評価できる。この結果、擬似ＳＲＡＭの開発期間を短縮でき、開発コストを削減できる。擬似ＳＲＡＭの量産においては、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
【００７３】
トライステート出力バッファ４４ａに接続されるデータ端子ＤＱを試験モード中に、外部試験端子として使用した。このため、評価用の新たな端子を形成することが不要になり、擬似ＳＲＡＭのチップサイズの増加を防止できる。
図１０は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７４】
この実施形態では、第１の実施形態のコマンドデコーダ１２およびリフレッシュタイマ１６の代わりにコマンドデコーダ１２Ａおよびリフレッシュタイマ１６Ａが形成されている。また、この実施形態では、リフレッシュ選択回路１４および外部試験端子ＳＲＣは形成されていない。その他の構成は、第１の実施形態とほぼ同じである。
【００７５】
コマンドデコーダ１２Ａは、コマンド信号ＣＭＤを解読し、読み出し動作を実行するための読み出し制御信号ＲＤＺまたは書き込み動作を実行するための書き込み制御信号ＷＲＺを出力する。また、コマンドデコーダ１２Ａは、試験モード時に、コマンド端子ＣＭＤに供給されるコマンド信号ＣＭＤ（試験コマンド）に応じて、リフレッシュタイマ１６Ａの周期を変更するためのリフレッシュ調整信号ＲＥＦＡＤＪを出力する。
【００７６】
リフレッシュタイマ１６Ａは、内部リフレッシュ要求信号ＩＲＥＦＺを所定の周期で出力する。内部リフレッシュ要求信号ＩＲＥＦＺは、通常動作モード時に、メモリセルＭＣに保持されたデータを失うことなく、メモリセルＭＣを順次リフレッシュできる周期で生成される。また、内部リフレッシュ要求信号ＩＲＥＦＺは、試験モード時に、リフレッシュ調整信号ＲＥＦＡＤＪの論理値に対応する周期で生成される。
【００７７】
この実施形態では、試験モード時に、コマンド端子ＣＭＤを介して供給される試験コマンドにより、リフレッシュタイマ１６Ａの周期を変えながら、第１の実施形態と同様の評価が実施される。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュタイマ１６Ａは、試験モード中に、リフレッシュ要求の生成周期を変更するためのリフレッシュ調整信号ＲＥＦＡＤＪを受ける。このため、通常の動作時に動作する回路を用いて、擬似ＳＲＡＭの内部で所望のタイミングを有するリフレッシュ要求を発生させることができる。したがって、擬似ＳＲＡＭの実際の回路動作と同じ状態で、リフレッシュ特性を評価できる。
【００７８】
図１１は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のアクセスタイミング生成回路１０およびコマンドデコーダ１２が、コマンド制御回路１１として形成されている。また、第１の実施形態のデータ出力回路２４、裁定回路２８、リフレッシュ判定回路３０、ロウ動作制御回路３２およびコア制御回路３４の代わりにデータ出力回路２４Ｂ、裁定回路２８Ｂ、中断検出回路３１、ロウ動作制御回路３２Ｂおよびコア制御回路３４Ｂが形成されている。その他の構成は、第１の実施形態とほぼ同じである。すなわち、半導体メモリは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。この擬似ＳＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。
【００７９】
コマンド制御回路１１は、コマンド端子ＣＭＤを介して供給されるコマンド信号ＣＭＤ（チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥ等）を解読し、コマンド信号ＣＭＤがアクセス要求を示すことを認識したときに、読み出し動作または書き込み動作を実行するためのアクセスタイミング信号ＡＴＤＰＺ（アクセス制御信号）を出力する。コマンド制御回路１１は、読み出し動作を実行するための読み出しコマンド信号および書き込み動作を実行するための書き込みコマンド信号等も出力する。
【００８０】
データ出力回路２４Ｂは、メモリセルＭＣからの読み出しデータをコモンデータバスＣＤＢを介して受信し、受信したデータをデータ端子ＤＱ（ＤＱ０−７）に出力する。また、データ出力回路２４Ｂは、試験モード中に、リフレッシュ判定回路３０Ｂから高レベルの中断検出信号ＩＮＴＤＺを受けたときに、データ端子ＤＱ０−７をハイインピーダンス状態に設定する。データ出力回路２４Ｂの詳細は、図１３で説明する。
【００８１】
裁定回路２８Ｂは、アクセスタイミング信号ＡＴＤＰＺ（アクセス要求）とリフレッシュタイミング信号ＳＲＴＰＺ（リフレッシュ要求）の遷移エッジを比較することで、これ等要求の競合を判断し、アクセス動作およびリフレッシュ動作のいずれを優先させるかを決める。裁定回路２８Ｂは、アクセスタイミング信号ＡＴＤＰＺをリフレッシュタイミング信号ＳＲＴＰＺより早く受けたとき、アクセス動作を優先するためにリフレッシュタイミング信号ＳＲＴＰＺを一時保持し、リフレッシュ開始信号ＲＥＦＰＸ（リフレッシュ制御信号）を高レベルに保持する。この後、裁定回路２８Ｂは、コアサイクル状態信号ＩＣＳＸの非活性化（高レベルへの変化）によりアクセス動作の完了を検出し、保持しているリフレッシュタイミング信号ＳＲＴＰＺに応じてリフレッシュ動作を実行するためにリフレッシュ開始信号ＲＥＦＰＸを所定期間低レベルに変化させる。
【００８２】
また、裁定回路２８Ｂは、リフレッシュタイミング信号ＳＲＴＰＺをアクセスタイミング信号ＡＴＤＰＺより早く受けたとき、リフレッシュ動作を優先するためにリフレッシュタイミング信号ＳＲＴＰＺに応答してリフレッシュ開始信号ＲＥＦＰＸを所定の期間低レベルに変化させる。
さらに、裁定回路２８Ｂは、リフレッシュ中断判定信号ＲＥＦＪＺが高レベルの期間中に次のアクセスコマンドに対応するアクセスタイミング信号ＡＴＤＰＺを受けたときに、リフレッシュ中断信号ＲＥＦＩＺを出力する。リフレッシュ中断判定信号ＲＥＦＪＺは、リフレッシュ動作に優先して実行される読み出し動作または書き込み動作の完了からリフレッシュ動作のためにワード線ＷＬが活性化される直前まで高レベルを保持する。リフレッシュ動作は、ワード線ＷＬが活性化する前であれば、ロウ動作制御回路３４Ｂがリフレッシュ動作を開始してもメモリセルＭＣ内のデータを破壊することなく中断できる。このように、裁定回路２８Ｂは、アクセス動作の完了から所定期間内に次のアクセス要求を受けたときに、リフレッシュ動作を中断するためのリフレッシュ中断信号ＲＥＦＩＺを出力する中断回路としても動作する。なお、裁定回路２８Ｂは、リフレッシュ中断信号ＲＥＦＩＺを出力する場合、リフレッシュ要求を保持し続ける。
【００８３】
中断検出回路３１は、試験モード中（ＴＥＳＴＺ＝高レベル）に動作し、アクティブ信号ＡＣＴＰＸ、リフレッシュ状態信号ＲＥＦＺ、ワード線制御信号ＴＷＺおよびリフレッシュタイミング信号ＳＲＴＰＺを受け、リフレッシュ中断判定信号ＲＥＦＪＺに応答してリフレッシュ動作の中断を検出したときに、中断検出信号ＩＮＴＤＺを出力する。アクティブ信号ＡＣＴＰＸは、読み出し動作または書き込み動作の開始を示す信号である。リフレッシュ状態信号ＲＥＦＺは、リフレッシュ動作が実行されていることを示す信号である。中断検出回路３１の詳細は、図１２で説明する。
【００８４】
ロウ動作制御回路３２Ｂは、リフレッシュ開始信号ＲＥＦＰＸを受けることなくアクセスタイミング信号ＡＴＤＰＺを受けたときに、ロウ制御信号ＲＡＳＺおよびアクティブ信号ＡＣＴＰＸと、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺとを出力する。ロウ動作制御回路３２Ｂは、リフレッシュ開始信号ＲＥＦＰＸを受けたときに、アクセスタイミング信号ＡＴＤＰＺにかかわらずロウ制御信号ＲＡＳＺおよびリフレッシュ状態信号ＲＥＦＺを出力する。また、ロウ動作制御回路３２Ｂは、メモリコア３６の動作中に、コアサイクル状態信号ＩＣＳＸを低レベルに保持する。ロウ制御信号ＲＡＳＺは、メモリコア３６を動作させる基本タイミング信号である。読み出し制御信号ＲＤＺおよび書き込み制御信号ＷＲＺは、読み出し動作および書き込み動作をそれぞれ実行するための信号である。
【００８５】
コア制御回路３４Ｂは、図示しないワード線制御回路、センスアンプ制御回路およびプリチャージ制御回路を有している。ワード線制御回路は、ワード線ＷＬを選択するワード線制御信号ＴＷＺを、ロウ制御信号ＲＡＳＺに応答して出力する。センスアンプ制御回路は、センスアンプ部ＳＡのセンスアンプを活性化するためのセンスアンプ活性化信号ＬＥＺを、ロウ制御信号ＲＡＳＺに応答して出力する。プリチャージ制御回路は、ビット線ＢＬ、／ＢＬが使用されないときに、ビット線リセット信号ＢＲＳを出力する。
【００８６】
また、コア制御回路３４Ｂは、上述したように、リフレッシュ動作に優先して実行される読み出し動作または書き込み動作の完了から所定期間、リフレッシュ中断判定信号ＲＥＦＪＺを低レベルから高レベルに変化させる。
ロウ動作制御回路３２Ｂおよびコア制御回路３４Ｂは、リフレッシュ開始信号ＲＥＦＰＸに応答してメモリコア３６にリフレッシュ動作を実行させるとともに、リフレッシュ中断信号ＲＥＦＩＺを受けたときに実行中のリフレッシュ動作を中断させ、リフレッシュ開始信号ＲＥＦＰＸが出力されないときにアクセスタイミング信号ＡＴＤＰＺに応答してメモリコア３６にアクセス動作を実行させる動作制御回路として動作する。
【００８７】
図１２は、図１１に示した中断検出回路３１の詳細を示している。
中断検出回路３１は、フリップフロップＦＦ１、ＦＦ２およびこれらフリップフロップＦＦ１、ＦＦ２を制御する論理ゲートを有している。
フリップフロップＦＦ１は、試験モード中（ＴＥＳＴＺ＝高レベル）に動作し、リフレッシュタイミング信号ＳＲＴＰＺの立ち上がりエッジに同期してリフレッシュウインドウ信号ＲＥＦＷＺを高レベルにセットする。フリップフロップＦＦ１は、開始信号ＳＴＴＸまたはアクティブ信号ＡＣＴＰＸの立ち下がりエッジに同期してリフレッシュウインドウ信号ＲＥＦＷを低レベルにリセットする。開始信号ＳＴＴＸは、パワーオンリセット中に低レベルに変化し、その後高レベルに保持される信号である。
【００８８】
フリップフロップＦＦ２は、リフレッシュウインドウ信号ＲＥＦＷＺが高レベルの期間に、高レベルのリフレッシュ状態信号ＲＥＦＺおよびワード制御信号ＷＴＺを受けたとき、または開始信号ＳＴＴＸを受けたときにセットされ、中断検出信号ＩＮＴＤＺを低レベルに変化させる。フリップフロップＦＦ２は、リフレッシュタイミング信号ＳＲＴＰＺの立ち上がりエッジに同期してリセットされ、中断検出信号ＩＮＴＤＺを高レベルに変化させる。
【００８９】
中断検出回路３１は、システムにより擬似ＳＲＡＭがアクセスされる通常動作モード中に（ＴＥＳＴＺ＝低レベル）、中断検出信号ＩＮＴＤＺを低レベルに保持する。中断検出回路３１は、試験モード中、リフレッシュ要求に応答して中断検出信号ＩＮＴＤＺを高レベルに変化させ、リフレッシュ要求から次のアクセス要求までの期間（ＲＥＦＷＺ＝高レベル）に、このリフレッシュ要求に対応してワード線ＷＬが活性化されたときに、中断検出信号ＩＮＴＤＺを低レベルに戻す。換言すれば、中断検出回路３１は、リフレッシュ要求に対応するワード線ＷＬが次のアクセス要求までに活性化されないとき、高レベルの中断検出信号ＩＮＴＤＺを出力し続ける。
【００９０】
図１３は、図１１に示したデータ出力回路２４Ｂの詳細を示している。
データ出力回路２４Ｂは、第１の実施形態（図３）のデータ出力回路２４の出力マスク回路４２の代わりに出力マスク回路４２Ｂを形成して構成されている。その他の構成は、データ出力回路２４と同じである。なお、図１３では、図３と同様に、データ端子ＤＱ０に対応する出力バッファ回路４４を示している。出力マスク回路４２Ｂは、データ端子ＤＱ０−７に対応する出力バッファ回路４４に共通の回路である。
【００９１】
出力マスク回路４２Ｂは、中断検出信号ＩＮＴＤＺが高レベルのときに、読み出しタイミング信号ＲＥＡＤＺをマスクして、高レベルの出力イネーブル信号ＯＤＥＸを高レベルに保持する。すなわち、トライステートバッファ４４ａは、中断検出信号ＩＮＴＤＺが高レベルのときにハイインピーダンス状態に設定される。出力マスク回路４２Ｂは、中断検出信号ＩＮＴＤＺが低レベルのときに、読み出しタイミング信号ＲＥＡＤＺを反転して出力イネーブル信号ＯＤＥＸとして出力する。
【００９２】
図１４および図１５は、第３の実施形態における通常動作モードでの動作例を示している。第１の実施形態（図５、図７）と同じ動作については、詳細な説明を省略する。なお、第１の実施形態（図４）と同様に、書き込み動作ＷＲおよび読み出し動作ＲＤは、同じサイクル時間ｔＲＣで実行される。
図１４は、連続するアクセス動作（読み出し動作）の間にリフレッシュ動作を挿入できる例を示している。
【００９３】
この例では、２回の読み出しコマンドＲＤが連続して供給され、最初の読み出しコマンドＲＤの供給後に内部リフレッシュ要求信号ＩＲＥＦＺが発生する。
まず、図１１に示したコマンド制御回路１１は、低レベルのチップイネーブル信号／ＣＥ および図示しない低レベルのアウトプットイネーブル信号／ＯＥを受け、アクセスタイミング信号ＡＴＤＰＺを出力する（図１４（ａ））。ロウ動作制御回路３２Ｂは、リフレッシュ開始信号ＲＥＦＰＸを受ける前にアクセスタイミング信号ＡＴＤＰＺを受け、読み出し制御信号ＲＤＺおよびアクティブ信号ＡＣＴＰＸを出力する（図１４（ｂ））。また、ロウ動作制御回路３２Ｂは、アクセスタイミング信号ＡＴＤＰＺに応答してロウ制御信号ＲＡＳＺを出力する（図１４（ｃ））。コア制御回路３４Ｂは、読み出し制御信号ＲＤＺおよびロウ制御信号ＲＡＳＺを受け、ワード線制御信号ＴＷＺを所定期間活性化する（図１４（ｄ））。そして、アドレスＡＤ１に対応する読み出し動作が実行され、読み出しデータＤ０が出力される（図１４（ｅ））。
【００９４】
一方、アクセスタイミング信号ＡＴＤＰＺの出力直後に、リフレッシュタイマ１６から内部リフレッシュ要求ＩＲＥＦＺが出力される（図１４（ｆ））。リフレッシュ選択回路１４は、内部リフレッシュ要求ＩＲＥＦＺに応答してリフレッシュタイミング信号ＳＲＴＰＺを出力する（図１４（ｇ））。
コア制御回路３４Ｂは、読み出し動作ＲＤの完了から所定期間、リフレッシュ中断判定信号ＲＥＦＪＺを出力する（図１４（ｈ））。裁定回路２８Ｂは、読み出し動作ＲＤの完了に伴うコアサイクル状態信号ＩＣＳＸの立ち上がりエッジに同期して、リフレッシュ開始信号ＲＥＦＰＸを出力する（図１４（ｉ））。
【００９５】
ロウ動作制御回路３２Ｂは、リフレッシュ開始信号ＲＥＦＰＸに応答してリフレッシュ状態信号ＲＥＦＺおよびロウ制御信号ＲＡＳＺを出力する（図１４（ｊ、ｋ））。そして、内部リフレッシュ要求ＩＲＥＦＺに対応するリフレッシュ動作ＲＥＦが実行される（図１４（ｌ））。この後、次の読み出しコマンドＲＤに応答して、アドレスＡＤ２に対応する読み出し動作ＲＤが実行される（図１４（ｍ））。
【００９６】
図１５は、連続するアクセス動作（読み出し動作）の間にリフレッシュ動作を実行できない例を示している。図１４と同じ動作については、詳細な説明を省略する。
この例では、読み出しコマンドＲＤは、上述した図１４より短い間隔で供給される。最初の読み出しコマンドＲＤとリフレッシュ要求の発生タイミングは、図１４と同じである。また、アドレスＡＤ１に対応する読み出し動作が実行され、リフレッシュ動作のためのリフレッシュ状態信号ＲＥＦＺおよびロウ制御信号ＲＡＳＺが出力されるまでは、図１４と同じである。
【００９７】
裁定回路２８Ｂは、リフレッシュ中断判定信号ＲＥＦＪＺが高レベルの期間に、次の読み出しコマンドＲＤに対応するアクセス制御信号ＡＴＤＰＺを受ける（図１５（ａ））。このため、裁定回路２８Ｂは、リフレッシュ中断信号ＲＥＦＩＺを出力する（図１５（ｂ））。ロウ動作制御回路３２Ｂは、リフレッシュ中断信号ＲＥＦＩＺに応答して、リフレッシュ状態信号ＲＥＦＺおよびロウ制御信号ＲＡＳＺの出力を停止する（図１５（ｃ、ｄ））。コア制御回路３４Ｂは、ロウ制御信号ＲＡＳＺの非活性化を受けて、リフレッシュ動作を中断する。
【００９８】
リフレッシュ中断判定信号ＲＥＦＪＺは、リフレッシュ動作のためにワード線ＷＬが活性化される前に出力される。このため、リフレッシュ動作が中断されたとき、ワード線ＷＬは活性化されていない。従って、メモリセルＭＣに保持されているデータが、リフレッシュ動作の中断により破壊することはない。
リフレッシュ動作が中断するため、リフレッシュ動作のためのワード線制御信号ＴＷＺは、出力されない（図１５（ｅ））。裁定回路２８Ｂは、コアサイクル状態信号ＩＣＳＸの低レベル期間が短いため、リフレッシュ動作が中断したと判断し、リフレッシュ要求（ＳＲＴＰＺ）を保持し続ける。この後、２番目の読み出しコマンドＲＤに応答して読み出し動作が実行され、読み出しデータＤ１が出力される（図１５（ｆ））。
【００９９】
コア制御回路３４Ｂは、２番目の読み出し動作ＲＤの完了に応答してリフレッシュ中断判定信号ＲＥＦＪＺを出力する（図１５（ｇ））。裁定回路２８Ｂは、２番目の読み出し動作ＲＤの完了に伴うコアサイクル状態信号ＩＣＳＸの立ち上がりエッジに同期して、リフレッシュ開始信号ＲＥＦＰＸを出力する（図１５（ｈ））。そして、実行されていないリフレッシュ動作は、再度開始される（図１５（ｉ））。
【０１００】
裁定回路２８Ｂは、リフレッシュ中断判定信号ＲＥＦＪＺが高レベルの期間に、３番目の読み出しコマンドＲＤに対応するアクセス制御信号ＡＴＤＰＺを受け（図１５（ｊ））、リフレッシュ中断信号ＲＥＦＩＺを出力する（図１５（ｋ））。ロウ動作制御回路３２Ｂは、リフレッシュ中断信号ＲＥＦＩＺに応答して、リフレッシュ状態信号ＲＥＦＺおよびロウ制御信号ＲＡＳＺの出力を停止する（図１５（ｌ、ｍ））。コア制御回路３４Ｂは、ロウ制御信号ＲＡＳＺの非活性化を受けて、リフレッシュ動作を中断する。
【０１０１】
この後、リフレッシュ動作は、読み出しコマンドＲＤが供給される毎に中断する。このため、リフレッシュ動作は、永遠に実行されない。すなわち、メモリセルＭＣに保持されているデータは、消失する。
図１６〜図１９は、第３の実施形態における試験モードでの動作例を示している。図１４および図１５と同じ動作については、詳細な説明を省略する。
【０１０２】
この例では、擬似ＳＲＡＭは、予め通常動作モードから試験モードに移行している。試験モードは、例えば、擬似ＳＲＡＭの開発時の特性評価において使用される。特性評価は、ウエハ状態の擬似ＳＲＡＭをプローバに接続し、ＬＳＩテスタから擬似ＳＲＡＭに試験パターンを入力することで実施される。
試験モードでは、アクセス要求が２回または３回連続して供給され、リフレッシュ動作をアクセス動作の間に挿入可能なアクセス要求の最小供給間隔が求められる。書き込み動作ＷＲおよび読み出し動作ＲＤは、同じサイクル時間ｔＲＣで実行される。
【０１０３】
図１６は、連続するアクセス動作（読み出し動作）の間にリフレッシュ動作を実行できる例を示している。
読み出しコマンドとリフレッシュ要求の発生タイミングは、図１４と同じである。但し、試験モード中、図１１に示したリフレッシュ選択回路１４は、リフレッシュタイマ１６から出力される内部リフレッシュ要求信号ＩＲＥＦＺをマスクし、試験端子ＳＲＣを介してＬＳＩテスタから供給される試験リフレッシュ要求信号ＥＲＥＦＺを内部リフレッシュ要求信号ＩＲＥＦＺの代わりに受信し、リフレッシュタイミング信号ＳＲＴＰＺとして出力する（図１６（ａ））。図１２に示した中断検出回路３１は、リフレッシュタイミング信号ＳＲＴＰＺの出力から次のアクティブ信号ＡＣＴＰＸの出力までの期間、リフレッシュウインドウ信号ＲＥＦＷを高レベルに保持する（図１６（ｂ））。
【０１０４】
試験モード中、中断検出回路３１は、リフレッシュタイミング信号ＳＲＴＰＺに応答して中断検出信号ＩＮＴＤＺを高レベルに変化させる（図１６（ｃ））。データ出力回路２４Ｂは、高レベルの中断検出信号ＩＮＴＤＺを受けているとき、データ端子ＤＱ０−７をハイインピーダンス状態にする（図１６（ｄ））。このため、アドレスＡＤ１に対応する読み出しデータは、データ端子ＤＱに出力されない。
【０１０５】
読み出し動作が完了してからリフレッシュ動作のためにワード線ＷＬが活性化されるまでの期間に（リフレッシュ中断判定信号ＲＥＦＪＺの高レベル期間中）、アドレスＡＤ２に対応する次の読み出し要求は発生しない。このため、リフレッシュ中断信号ＲＥＦＩＺは出力されず、低レベルを保持する（図１６（ｅ））。
この後、上述した図１４と同様に、コア制御回路３４Ｂは、ロウ制御信号ＲＡＳＺに応答してワード線制御信号ＴＷＺを出力し（図１６（ｆ））、リフレッシュ動作が実行される（図１６（ｇ））。次に、アドレスＡＤ２に対応する読み出し動作ＲＤが実行される（図１６（ｈ））。
【０１０６】
中断検出信号ＩＮＴＤＺは、リフレッシュ動作の実行により低レベルに変化している。このため、図１３に示したデータ出力回路２４Ｂのトライステート出力バッファ４４ａは、活性化されており、アドレスＡＤ２に対応する読み出しデータＤ１は、データ端子ＤＱに出力される（図１６（ｉ））。
擬似ＳＲＡＭを試験するＬＳＩテスタは、２番目の読み出し動作により読み出しデータＤ１が正しく読めるため、リフレッシュ動作が読み出し動作の間に挿入されたと判断する。すなわち、このときの読み出しコマンドＲＤの供給間隔（＝読み出しサイクル）は、リフレッシュ動作が挿入可能と判断される。
【０１０７】
図１７は、連続するアクセス動作（読み出し動作）の間にリフレッシュ動作を実行できない例を示している。図１６と同じ動作については、詳細な説明を省略する。
この例では、読み出しコマンドＲＤの供給間隔は、上述した図１５より短く設定される。最初の読み出しコマンドＲＤとリフレッシュ要求の発生タイミングは、図１６と同じである。
【０１０８】
まず、図１６と同様に、中断検出回路３１は、リフレッシュタイミング信号ＳＲＴＰＺに応答して中断検出信号ＩＮＴＤＺを高レベルに変化させる（図１７（ａ））。この後、アドレスＡＤ１に対応する読み出し動作の実行から、リフレッシュ動作のためのリフレッシュ状態信号ＲＥＦＺおよびロウ制御信号ＲＡＳＺが出力されるまでは、図１６と同じである。
【０１０９】
裁定回路２８Ｂは、リフレッシュ中断判定信号ＲＥＦＪＺが高レベルの期間に、次の読み出しコマンドＲＤに対応するアクセス制御信号ＡＴＤＰＺを受ける（図１７（ｂ））。このため、裁定回路２８Ｂは、リフレッシュ中断信号ＲＥＦＩＺを出力する（図１７（ｃ））。ロウ動作制御回路３２Ｂは、リフレッシュ中断信号ＲＥＦＩＺに応答して、リフレッシュ状態信号ＲＥＦＺおよびロウ制御信号ＲＡＳＺの出力を停止する（図１７（ｄ、ｅ））。コア制御回路３４Ｂは、ロウ制御信号ＲＡＳＺの非活性化を受けて、リフレッシュ動作を中断する。
【０１１０】
リフレッシュ動作が中断するため、リフレッシュ動作のためのワード線制御信号ＴＷＺは、出力されない（図１７（ｆ））。このため、中断検出回路３１は、高レベルの中断検出信号ＩＮＴＤＺを出力し続ける（図１７（ｇ））。データ出力回路２４Ｂは、高レベルの中断検出信号ＩＮＴＤＺを受けているとき、データ端子ＤＱ０−７をハイインピーダンス状態にする（図１７（ｈ））。このため、アドレスＡＤ２に対応する読み出しデータは、データ端子ＤＱに出力されない（図１７（ｉ））。
【０１１１】
ＬＳＩテスタは、２番目の読み出し動作により読み出しデータＤ１が読み出せないため、リフレッシュ動作が読み出し動作の間に挿入できない判断する。すなわち、このときの読み出しコマンドＲＤの供給間隔（＝読み出しサイクル）は、リフレッシュ動作が挿入不可能と判断される。
従来は、リフレッシュ動作が挿入できるか否かは、アクセス要求とリフレッシュ要求とを競合させた後、アクセス要求を長時間連続して供給し、実際にデータが消失することを確認している。本発明では、アクセス要求に競合するリフレッシュ動作が実行されるか否かを、２つのアクセスサイクルだけで評価できる。
【０１１２】
なお、ＬＳＩテスタを使用する実際の評価では、試験モードにおいて、読み出しコマンドＲＤの供給間隔を徐々に短くしていく。すなわち、試験タイミングが、図１６から図１７に徐々に変えられ、２サイクル目の読み出しデータを正しく読み出せる最小の供給間隔が、最小の読み出しサイクルと判定される。
図１８は、連続するアクセス動作（書き込み動作）の間にリフレッシュ動作を実行できる例を示している。
【０１１３】
書き込みコマンドとリフレッシュ要求の発生タイミングは、図１６の読み出しコマンドとリフレッシュ要求の発生タイミングと同じである。書き込み動作の間にリフレッシュ動作が挿入できるか否かは、２番目の書き込みサイクルの後に、例えば、読み出しサイクルを実行することで確認する。このため、アドレスＡＤ３に対応するメモリセルＭＣには、予め期待値データを書き込んでおく。
【０１１４】
この例では、リフレッシュ動作は、書き込み動作の間に挿入される（図１８（ａ））。このため、中断検出信号ＩＮＴＤＺは、低レベルに変化し（図１８（ｂ））、データ出力回路２４Ｂは、通常動作モードと同様に動作する。したがって、その後の読み出し動作によるメモリセルＭＣからのデータＤ２は、正しく読み出せる（図１８（ｃ））。
【０１１５】
図１９は、連続するアクセス動作（書き込み動作）の間にリフレッシュ動作を実行できない例を示している。図１７および図１８と同じ動作については、詳細な説明を省略する。
書き込みコマンドとリフレッシュ要求の発生タイミングは、図１６の読み出しコマンドとリフレッシュ要求の発生タイミングと同じである。この例では、書き込みコマンドＷＲの供給間隔は、上述した図１７より短く設定されている。
【０１１６】
このため、リフレッシュ動作は、中断され（図１９（ａ））、中断検出回路３１は、高レベルの中断検出信号ＩＮＴＤＺを出力し続ける（図１９（ｂ））。この結果、データ出力回路２４Ｂは、読み出しデータを出力せず、データ端子ＤＱをハイインピーダンス状態にする（図１９（ｃ））。ＬＳＩテスタは、アドレスＡＤ３に対応する期待値データが読み出せないため、書き込みサイクルの間にリフレッシュ動作が挿入できないと判断する。
【０１１７】
なお、ＬＳＩテスタを使用する実際の評価では、試験モードにおいて、書き込みコマンドＷＲの供給間隔を徐々に短くしていく。すなわち、試験タイミングが、図１８から図１９に徐々に変えられ、３サイクル目の読み出しデータを正しく読み出せる最小の供給間隔が、最小の書き込みサイクルと判定される。
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュ動作がその後のアクセス要求により中断される擬似ＳＲＡＭにおいて、リフレッシュ動作を完了できなくなるアクセスコマンドの最小供給間隔（最小アクセスサイクル）を容易かつ正確に評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。すなわち、開発コストを削減できる。あるいは、量産している半導体メモリにおいて、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
【０１１８】
また、リフレッシュ動作の中断は、ワード線ＷＬが活性化される前に判定されるため、リフレッシュされるメモリセルＭＣ内のデータが破壊されることを防止できる。
上述した第１および第２の実施形態では、リフレッシュサイクルを読み出しサイクルおよび書き込みサイクルより短く設定する例について述べた。本発明はかかる実施形態に限定されるものではない。リフレッシュサイクルを読み出しサイクルおよび書き込みサイクルと同じ時間に設定してもよい。
【０１１９】
また、上述した第３の実施形態では、連続する読み出しサイクルおよび連続する書き込みサイクルの間にリフレッシュサイクルが挿入できるか否かを評価する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図１５および図１６に示した最初の読み出しサイクルを書き込みサイクルに換えることで、連続する書き込みサイクルと読み出しサイクルとの間にリフレッシュサイクルが挿入できるか否かを評価できる。あるいは、図１７および図１８に示した最初の書き込みサイクルを読み出しサイクルに換えることで、連続する読み出しサイクルと書き込みサイクルとの間にリフレッシュサイクルが挿入できるか否かを評価できる。
【０１２０】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１２１】
【発明の効果】
請求項１の半導体メモリでは、内部リフレッシュ要求に対応するリフレッシュ動作が実行される前に新たな内部リフレッシュ要求が発生したときに、検出信号を出力する。例えば、アクセス要求間隔が短く、アクセス動作の間にリフレッシュ動作を挿入できないときに、検出信号が出力される。このため、アクセス要求の最小供給間隔を評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。すなわち、開発コストを削減できる。
【０１２２】
請求項２の半導体メモリでは、通常の動作時に動作する回路を用いて、半導体メモリチップの内部で所望のタイミングを有するリフレッシュ要求を発生させることができる。したがって、半導体メモリの実際の回路動作と同じ状態で、リフレッシュ特性を評価できる。
請求項３の半導体メモリでは、中検出信号の出力により、アクセス動作の間に開始したリフレッシュ動作が完了できないことを検出することで。アクセス要求の最小供給間隔を評価できる。この結果、評価時間を短縮でき、半導体メモリの開発期間を短縮できる。すなわち、開発コストを削減できる。あるいは、量産している半導体メモリにおいて、製造条件の変動等により不良が発生したときに、不良解析を迅速に実施でき、歩留の低下期間を最小限にすることができる。
【０１２３】
請求項４の半導体メモリでは、リフレッシュされるメモリセル内のデータが破壊されることを防止できる。
請求項５の半導体メモリでは、検出信号が外部端子を介して半導体メモリの外部に出力される。このため、例えば、半導体メモリを評価するための評価装置により検出信号を検出することで、アクセス要求の最小供給間隔を正確に評価できる。
【０１２４】
請求項６の半導体メモリでは、半導体メモリに接続される評価装置は、データ端子のハイインピーダンス状態を測定することで検出信号を検出することで、アクセス要求の最小供給間隔を容易に評価できる。また、データ端子を外部端子として使用することで、チップサイズの増加を防止できる。
請求項７の半導体メモリでは、所望のタイミングを有するリフレッシュ要求を、半導体メモリの外部から供給できる。したがって、半導体メモリの通常動作では起こらないタイミングの信号を生成でき、試験を詳細かつ効率よく実施できる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したリフレッシュ判定回路の詳細を示す回路図である。
【図３】図１に示したデータ出力回路の詳細を示す回路図である。
【図４】第１の実施形態におけるメモリセルアレイの基本動作を示すタイミング図である。
【図５】第１の実施形態における通常動作モードでの動作例を示すタイミング図である。
【図６】第１の実施形態における通常動作モードでの別の動作例を示すタイミング図である。
【図７】第１の実施形態における通常動作モードでの別の動作例を示すタイミング図である。
【図８】第１の実施形態における試験モードでの動作例を示すタイミング図である。
【図９】第１の実施形態における試験モードでの別の動作例を示すタイミング図である。
【図１０】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図１１】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図１２】図１１に示した中断検出回路の詳細を示す回路図である。
【図１３】図１１に示したデータ出力回路の詳細を示す回路図である。
【図１４】第３の実施形態における通常動作モードでの動作例を示すタイミング図である。
【図１５】第３の実施形態における通常動作モードでの別の動作例を示すタイミング図である。
【図１６】第３の実施形態における試験モードでの動作例を示すタイミング図である。
【図１７】第３１の実施形態における試験モードでの別の動作例を示すタイミング図である。
【図１８】第３の実施形態における試験モードでの別の動作例を示すタイミング図である。
【図１９】第３の実施形態における試験モードでの別の動作例を示すタイミング図である。
【符号の説明】
１０ アクセスタイミング生成回路
１１ コマンド制御回路
１２、１２Ａ コマンドデコーダ
１４ リフレッシュ選択回路
１６、１６Ａ リフレッシュタイマ
１８ リフレッシュカウンタ
２０ アドレス入力回路
２２ スイッチ回路
２４、２４Ｂ データ出力回路
２６ データ入力回路
２８、２８Ｂ 裁定回路
３０ リフレッシュ判定回路
３１ 中断検出回路
３２、３２Ｂ ロウ動作制御回路
３４、３４Ｂ コア制御回路
３６ メモリコア
３８ リフレッシュラッチ回路
４０ スキップ検出回路
４２、４２Ｂ 出力マスク回路
４４ 出力バッファ回路
４４ａ トライステート出力バッファ
ＡＣＴＰＸ アクティブ信号
ＡＤＤ アドレス端子、アドレス信号
ＡＲＹ メモリセルアレイ
ＡＴＤＰＺ アクセスタイミング信号
ＢＬ、／ＢＬ ビット線
ＢＲＳ ビット線リセット信号
ＣＡＤ コラムアドレス信号
ＣＤＢ コモンデータバス
ＣＤＥＣ コラムデコーダ部
ＣＭＤ コマンド端子、コマンド信号
ＤＡＴＡ０Ｘ 読み出しデータ
ＤＢ データバス
ＤＱ０−７ データ端子
ＥＲＥＦＺ 試験リフレッシュ要求信号
ＩＣＳＸ コアサイクル状態信号
ＩＮＴＤＺ 中断検出信号
ＩＲＡＤ 内部ロウアドレス信号
ＩＲＥＦＺ 内部リフレッシュ要求
ＬＥＺ センスアンプ活性化信号
ＭＣ メモリセル
ＯＤＥＸ 出力イネーブル信号
ＲＡ ロウアドレス信号
ＲＡＳＺ ロウ制御信号
ＲＤＰＺ 読み出しタイミング信号
ＲＤＺ 読み出し制御信号
ＲＥＡＤＺ 読み出しタイミング信号
ＲＥＦＡＤ リフレッシュアドレス信号
ＲＥＦＡＤＪ リフレッシュ調整信号
ＲＥＦＩＺ リフレッシュ中断信号
ＲＥＦＪＺ リフレッシュ中断判定信号
ＲＥＦＰＺ、ＲＥＦＰＸ リフレッシュ開始信号
ＲＥＦＷＺ リフレッシュウインドウ信号
ＲＥＦＺ リフレッシュ状態信号
ＳＡ センスアンプ部
ＳＢ センスバッファ部
ＳＲＴＰＺ リフレッシュタイミング信号
ＴＥＳＴＺ 試験信号
ＴＷＺ ワード線制御信号
ＷＡ ライトアンプ部
ＷＡＩＴＺ ウエイト信号
ＷＬ ワード線
ＷＤＥＣ ワードデコーダ部
ＷＲＰＺ 書き込みタイミング信号
ＷＲＺ 書き込み制御信号
Claims (7)
- 複数のメモリセル、前記メモリセルに接続されたビット線、および前記ビット線に接続されたセンスアンプを有するメモリコアと、
コマンド端子を介して供給されるアクセス要求に応答して前記メモリセルをアクセスするためのアクセス制御信号を出力するコマンド制御回路と、
所定の周期で内部リフレッシュ要求を生成するリフレッシュタイマと、
前記アクセス要求と前記内部リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記リフレッシュ要求に応答するリフレッシュ動作の優先順を決め、この優先順にしたがってリフレッシュ制御信号およびアクセス制御信号を順次出力する裁定回路と、
前記アクセス制御信号に応答して前記メモリコアにアクセス動作を実行させ、前記リフレッシュ制御信号に応答して前記メモリコアにリフレッシュ動作を実行させる動作制御回路と、
試験モード中に動作し、前記内部リフレッシュ要求に対応する前記リフレッシュ動作が実行される前に新たな内部リフレッシュ要求が発生したときに、前記リフレッシュ動作の未実行を示す検出信号を出力する検出回路とを備えていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記リフレッシュタイマは、前記試験モード中に、前記リフレッシュ要求の生成周期を変更するためのリフレッシュ調整信号を受けることを特徴とする半導体メモリ。 - 複数のメモリセル、前記メモリセルに接続されたビット線、および前記ビット線に接続されたセンスアンプを有するメモリコアと、
コマンド端子を介して供給されるアクセス要求に応答して前記メモリセルをアクセスするためのアクセス制御信号を出力するコマンド制御回路と、
所定の周期で内部リフレッシュ要求を生成するリフレッシュタイマと、
前記アクセス要求と前記内部リフレッシュ要求とが競合するときに、前記アクセス要求に応答するアクセス動作および前記リフレッシュ要求に応答するリフレッシュ動作の優先順を決める裁定回路と、
前記リフレッシュ動作より優先して実行される前記アクセス動作の完了から所定期間内に次のアクセス要求を受けたときに、リフレッシュ中断信号を出力する中断回路と、
前記裁定回路が前記リフレッシュ要求の優先を決めたときに前記メモリコアのリフレッシュ動作を開始するとともに、前記リフレッシュ中断信号を受けたときに実行中のリフレッシュ動作を中断させ、前記裁定回路が前記アクセス要求の優先を決めたときに前記メモリコアにアクセス動作を実行させる動作制御回路と、試験モード中に動作し、前記リフレッシュ中断信号に応答してリフレッシュ動作が中断したときに、検出信号を出力する中断検出回路とを備えていることを特徴とする半導体メモリ。 - 請求項３記載の半導体メモリにおいて、
前記メモリセルに接続されるワード線を有し、
前記所定期間は、前記動作制御回路がリフレッシュ制御信号を受けてから、リフレッシュ動作のために前記ワード線の活性化が開始されるまでの期間であることを特徴とする半導体メモリ。 - 請求項１または請求項３記載の半導体メモリにおいて、
前記検出信号を半導体メモリの外部に出力する外部端子を備えていることを特徴とする半導体メモリ。 - 請求項５記載の半導体メモリにおいて、
前記外部端子であるデータ端子と、
前記メモリセルからの読み出しデータを前記データ端子に出力するトライステート出力バッファと、
前記試験モード中に、前記検出信号に応答して前記読み出しデータの前記データ端子への出力を禁止するとともに前記データ端子をハイインピーダンス状態に設定するために、前記トライステート出力バッファを制御する出力マスク回路とを備えていることを特徴とする半導体メモリ。 - 請求項１または請求項３記載の半導体メモリにおいて、
前記試験モード中に、前記リフレッシュタイマから出力される前記内部リフレッシュ要求をマスクし、外部試験端子を介して供給される試験リフレッシュ要求を前記内部リフレッシュ要求の代わりに前記裁定回路に出力するリフレッシュ選択回路を備えていることを特徴とする半導体メモリ。
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