KR101225284B1 - 메모리 - Google Patents

메모리 Download PDF

Info

Publication number
KR101225284B1
KR101225284B1 KR1020060070663A KR20060070663A KR101225284B1 KR 101225284 B1 KR101225284 B1 KR 101225284B1 KR 1020060070663 A KR1020060070663 A KR 1020060070663A KR 20060070663 A KR20060070663 A KR 20060070663A KR 101225284 B1 KR101225284 B1 KR 101225284B1
Authority
KR
South Korea
Prior art keywords
refresh
access
control circuit
external access
external
Prior art date
Application number
KR1020060070663A
Other languages
English (en)
Other versions
KR20070015019A (ko
Inventor
히데아끼 미야모또
시게하루 마쯔시따
Original Assignee
패트레넬라 캐피탈 엘티디., 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 패트레넬라 캐피탈 엘티디., 엘엘씨 filed Critical 패트레넬라 캐피탈 엘티디., 엘엘씨
Publication of KR20070015019A publication Critical patent/KR20070015019A/ko
Application granted granted Critical
Publication of KR101225284B1 publication Critical patent/KR101225284B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 외부 액세스 동작의 기간을 짧게 하는 것이 가능한 메모리를 제공하기 위한 것으로, 이 메모리는, 외부 액세스 동작에 기초하여, 내부 액세스 동작을 행하는 액세스 제어부와, 리프레시 동작을 행하는 리프레시 제어부와, 리프레시 동작을, 판독 동작 RFRD와 재기입 동작 RFRS1 및 RFRS2로 분할하는 리프레시 분할 제어부를 구비하고 있다. 그리고, 판독 동작 RFRD와 재기입 동작 RFRS1 및 RFRS2는, 각각, 서로 다른 외부 액세스 동작에 대응하는 서로 다른 내부 액세스 동작 후에 행하여진다.
워드선 소스 드라이버, 전압 생성 회로, 로우 어드레스 버퍼, 컬럼 어드레스 버퍼, 리드 앰프, 입력 버퍼, 로우 프리디코드 신호

Description

메모리{MEMORY}
도 1은 본 발명의 제1 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 전체 구성을 도시한 블록도.
도 2는 도 1에 도시한 제1 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 메모리 셀 어레이의 구성을 설명하는 개략도.
도 3은 도 1에 도시한 제1 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작 제어 회로의 구성을 설명하기 위한 블록도.
도 4는 본 발명의 제1 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 5는 본 발명의 제1 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 내부 액세스 동작을 설명하기 위한 전압 파형도.
도 6은 본 발명의 제1 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 내부 액세스 동작을 설명하기 위한 전압 파형도.
도 7은 본 발명의 제1 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 분할된 리프레시 동작을 설명하기 위한 전압 파형도.
도 8은 본 발명의 제2 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작 제어 회로의 구성을 설명하기 위한 블록도.
도 9는 본 발명의 제2 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 10은 본 발명의 제3 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작 제어 회로의 구성을 설명하기 위한 블록도.
도 11은 본 발명의 제3 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 12는 본 발명의 제4 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작 제어 회로의 구성을 설명하기 위한 블록도.
도 13은 본 발명의 제4 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 14는 리프레시 동작을 행하는 외부 액세스 동작의 횟수와, 리프레시 동작 전류와의 관계를 도시하는 도면.
도 15는 본 발명의 제5 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작 제어 회로의 구성을 설명하기 위한 블록도.
도 16은 본 발명의 제5 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 17은 본 발명의 제5 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 내부 액세스 동작을 설명하기 위한 전압 파형도.
도 18은 본 발명의 제5 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 내부 액세스 동작을 설명하기 위한 전압 파형도.
도 19는 본 발명의 제6 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 20은 본 발명의 제7 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 구성을 설명하기 위한 블록도.
도 21은 본 발명의 제7 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 22는 본 발명의 제8 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 구성을 설명하기 위한 블록도.
도 23은 도 22에 도시한 제8 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 지연 회로의 회로도.
도 24는 도 22에 도시한 제8 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 지연 회로의 회로도.
도 25는 도 22에 도시한 제8 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 지연 회로의 회로도.
도 26은 본 발명의 제8 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작을 설명하기 위한 전압 파형도.
도 27은 본 발명의 제5 실시형태의 변형예에 따른 단순 매트릭스형의 강유전체 메모리의 내부 액세스 동작을 설명하기 위한 전압 파형도.
도 28은 본 발명의 제5 실시형태의 변형예에 따른 단순 매트릭스형의 강유전체 메모리의 내부 액세스 동작을 설명하기 위한 전압 파형도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 동작 제어 회로
3 : 로우 어드레스 버퍼
4 : 로우 디코더
5 : 라이트 앰프
6 : 리드 앰프
7 : 입력 버퍼
8 : 출력 버퍼
9 : 컬럼 어드레스 버퍼
10 : 컬럼 디코더
11 : 워드선 소스 드라이버
12 : 전압 생성 회로
13 : 센스 앰프
14 : 래치 열
15 : 비트선 소스 드라이버
20 : 외부 액세스 검지 회로
21 : 액세스 계수 회로
22 : 리프레시 제어 회로
23 : 리프레시 분할 제어 회로
24 : 내부 클럭 생성 회로
25 : 액세스 제어 회로
[특허 문헌 1] 일본 공개특허공보 2001-229674호
본 발명은, 메모리에 관한 것으로, 특히, 기억된 데이터의 리프레시 동작을 행하는 메모리에 관한 것이다.
종래, 불휘발성의 메모리의 일례로서, 강유전체 메모리(FeRAM:Ferroelectric Random Access Memory)가 알려져 있다. 강유전체 메모리는, 강유전체의 분극 방향에 따른 의사적인 용량 변화를 메모리 소자로서 이용하는 것이다. 이 강유전체 메모리 중, 메모리 셀에 기억된 데이터의 디스터브가 발생하는 단순 매트릭스형 및 1트랜지스터형의 강유전체 메모리가 알려져 있다. 즉, 이들 단순 매트릭스형 및 1트랜지스터형의 강유전체 메모리에서는, 강유전체 캐패시터를 포함하는 메모리 셀에 대한 판독 동작 후의 재기입 동작 및 기입 동작 시에, 선택한 워드선 이외의 워드선에 접속되는 메모리 셀에 소정의 전압이 인가되는 것에 기인하여, 강유전체 캐패시터의 분극량이 감소함으로써 데이터가 소실되는 소위 디스터브가 발생하는 것이 알려져 있다. 이러한 디스터브를 억제하기 위해, 단순 매트릭스형 및 1트랜지스터형의 강유전체 메모리에서는, 리프레시 동작이 행하여지고 있다.
또한, 종래, 리프레시 동작을 행하는 메모리에서, 내부 액세스 동작과 리프레시 동작이 경합하지 않도록, 각 리프레시 동작을 행하기 위한 기술이 여러 가지 제안되어 있다. 예를 들면, 특허 문헌 1에는, 소정의 주기를 갖는 외부 클럭보다도 짧은 주기를 갖는 내부 클럭에 동기시켜 내부 액세스 동작(판독 동작 또는 기입 동작)을 행하는 DRAM(Dynamic Random Access Memory)이 개시되어 있다. 일반적으로, DRAM에서는, 일정한 기간이 경과한 경우에, 리프레시 동작을 행해야만 한다. 또한, 이 특허 문헌 1에 개시된 DRAM에서는, 외부 클럭의 주기보다도 내부 클럭의 주기 쪽이 짧으므로, 일정 기간 내에 입력되는 외부 클럭보다도 그 일정 기간 내에 생성되는 내부 클럭 쪽이 클럭수가 많아진다. 이에 의해, 외부 클럭에 동기해서 행하여지는 외부 액세스 동작이 행해지고 있지 않은 경우라도, 내부 클럭이 생성되는 일이 주기적으로 발생하게 되므로, 외부 액세스 동작에 대응하는 내부 액세스 동작이 행하여지지 않는 내부 클럭이 주기적으로 발생한다. 이 특허 문헌 1의 메모리에서는, 이 내부 액세스 동작이 행하여지지 않는 내부 클럭에 동기시켜 판독 동작과 재기입 동작으로 이루어지는 리프레시 동작을 행하도록 구성되어 있다. 이에 의해, 내부 액세스 동작을 방해하는 일없이, 리프레시 동작을 행하는 것이 가능하게 된다.
그러나, 특허 문헌 1에 개시된 종래의 DRAM에서는, 외부 클럭보다도 소정의 비율만큼 주기가 짧은 내부 클럭에 동기시켜, 판독 동작 및 재기입 동작을 연속해서 행하는 리프레시 동작이 행하여지므로, 그만큼, 내부 클럭의 주기가 길어진다고 하는 문제점이 있다. 이에 의해, 내부 클럭의 주기보다도 길게 설정되는 외부 클럭의 주기도 길게 할 필요가 있기 때문에, 외부 액세스 동작의 기간이 길어진다고 하는 문제점이 있다.
본 발명은, 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 본 발명의 하나의 목적은, 외부 액세스 동작의 기간을 짧게 하는 것이 가능한 메모리를 제공하는 것이다.
본 발명의 하나의 양태에 따른 메모리는, 외부 액세스 동작에 기초하여, 내부 액세스 동작을 행하는 액세스 제어부와, 리프레시 동작을 행하는 리프레시 제어부와, 리프레시 동작을, 판독 동작과 재기입 동작으로 분할하는 리프레시 분할 제어부를 구비하며, 판독 동작과 재기입 동작은, 각각, 서로 다른 외부 액세스 동작에 대응하는 서로 다른 내부 액세스 동작의 전 및 후 중 적어도 어느 한쪽에 행하여진다.
본 발명의 하나의 양태에 따른 메모리에서는, 상기한 바와 같이, 리프레시 동작을 판독 동작과 재기입 동작으로 분할하는 리프레시 분할 제어부를 설치함과 함께, 판독 동작과 재기입 동작을, 각각, 서로 다른 외부 액세스 동작에 대응하는 서로 다른 내부 액세스 동작의 전 및 후 중 적어도 어느 한쪽에 행하도록 구성함으로써, 리프레시 동작의 판독 동작과 재기입 동작을 연속해서 행하는 경우에 비하여, 1회의 외부 액세스 동작의 기간에 행하여지는 리프레시 동작의 기간을 짧게 할 수 있으므로, 그만큼 외부 액세스 동작의 기간을 짧게 할 수 있다. 이 결과, 데이터의 전송 속도를 향상시킬 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 리프레시 분할 제어부는, 제1 데이터를 기입하는 제1 재기입 동작과 제2 데이터를 기입하는 제2 재기입 동작으로 재기입 동작을 분할하며, 판독 동작, 제1 재기입 동작 및 제2 재기입 동작은, 각각, 서로 다른 외부 액세스 동작에 대응하는 서로 다른 내부 액세스 동작의 전 및 후 중 적어도 어느 한쪽에 행하여진다. 이와 같이, 재기입 동작을 다시 제1 재기입 동작과 제2 재기입 동작으로 분할함으로써, 1회의 외부 액세스 동작의 기간 내에 행하여지는 재기입 동작(리프레시 동작)의 기간을 더 단축할 수 있으므로, 외부 액세스 동작의 기간을 보다 짧게 할 수 있다. 이 결과, 데이터의 전송 속도를 보다 향상시킬 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 리프레시 동작의 판독 동작에 의해 판독된 데이터를 보유하는 래치부를 더 구비하고 있다. 이와 같이 구성하면, 리프레시 동작의 판독 동작에 의해 판독된 데이터를 소실시키지 않고 래치부에 의해 보유할 수 있으므로, 리프레시 동작을 판독 동작과 재기입 동작으로 분할했다고 해도, 후의 리프레시 동작의 재기입 동작 시에, 래치부에 보유된 데이터를 복원해서 재기입할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 외부 액세스 동작을 검지하는 외부 액세스 검지부와, 외부 액세스 검지부에 의해 외부 액세스 동작이 검지된 것과, 액세스 제어부의 동작 상태에 기초하여, 리프레시 동작을 행할지의 여부를 판정하는 리프레시 판정부를 더 구비하며, 액세스 제어부는, 리프레시 판정부의 판정 결과에 기초하여, 내부 액세스 동작의 전 및 후 중 적어도 어느 한쪽에 리프레시 동작을 행한다. 이와 같이, 외부 액세스 검지부에 의해 외부 액세스 동작이 검지된 것과, 액세스 제어부의 동작 상태에 기초하여, 리프레시 동작을 행할지의 여부를 판정하는 리프레시 판정부를 설치함으로써, 외부 액세스 동작이 주기적으로 행해지고 있지 않은 경우라도, 외부 액세스 동작이 행하여졌을 때에, 리프레시 판정부에 의해, 액세스 제어부의 동작 상태에 기초하여, 리프레시 동작을 행할지의 여부의 판정을 행할 수 있다. 이에 의해, 외부 액세스 동작이 주기적으로 행하여지는 메모리뿐만 아니라, 외부 액세스 동작이 비주기적으로 행하여지는 메모리에서도, 액세스 제어부에 의해, 리프레시 판정부의 판정에 기초하여, 내부 액세스 동작과 경합하지 않고, 분할된 리프레시 동작을 행할 수 있다.
상기 외부 액세스 검지부 및 리프레시 판정부를 구비하는 메모리에서, 바람직하게는, 외부 액세스 동작이 외부 액세스 검지부에 의해 검지되었을 때에, 액세스 제어부가 내부 액세스 동작 및 리프레시 동작 중 어느 쪽의 동작도 행하고 있지 않은 경우에는, 리프레시 판정부는, 리프레시 동작을 행하는 신호를 출력한다. 이와 같이 구성하면, 외부 액세스 동작이 외부 액세스 검지부에 의해 검지되었을 때에, 액세스 제어부가 내부 액세스 동작 및 리프레시 동작 중 어느쪽도 행하고 있지 않은 경우에는, 전회의 외부 액세스 동작에 대응하는 내부 액세스 동작 및 리프레시 동작이 종료해 있으므로, 외부 액세스 동작이 검지되었을 때와 실질적으로 동시에, 액세스 제어부는 외부 액세스 동작에 대응하는 내부 액세스 동작 또는 리프레시 동작을 개시할 수 있다. 이와 같이, 외부 액세스 동작이 검지되었을 때와 실질적으로 동시에 내부 액세스 동작 또는 리프레시 동작을 개시할 수 있는 경우에, 리프레시 동작을 행하므로, 내부 액세스 동작 또는 리프레시 동작이 다음의 외부 액세스 동작의 개시 후까지 계속될 가능성을 저감할 수 있다. 이에 의해, 다음의 외부 액세스 동작의 기간까지 내부 액세스 동작 또는 리프레시 동작이 계속되는 것에 기인하여, 다음의 외부 액세스 동작에 대한 내부 액세스 동작 또는 리프레시 동작의 개시 시기가 지연되는 것을 억제할 수 있다.
상기 외부 액세스 검지부 및 리프레시 판정부를 구비하는 메모리에서, 바람직하게는, 외부 액세스 동작이 외부 액세스 검지부에 의해 검지되었을 때에, 내부 액세스 동작 또는 리프레시 동작이 행하여지고 있는 경우에는, 액세스 제어부는, 내부 액세스 동작 또는 리프레시 동작의 종료 후에, 내부 액세스 동작을 행한다. 이와 같이 구성하면, 리프레시 동작과 내부 액세스 동작이, 동시에 행하여지는 것을 방지할 수 있으므로, 용이하게, 리프레시 동작과 내부 액세스 동작이 경합하는 것을 억제할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 외부 액세스 동작의 액세스 횟수를 계수하는 외부 액세스 계수부를 더 구비하며, 액세스 제어부는, 외부 액세스 계수부에 의해 계수된 액세스 횟수에 기초하여 리프레시 동작을 행한다. 이와 같이 구성하면, 외부 액세스 동작이, 디스터브가 발생하는 횟수보다도 적은 일정한 횟수 행하여진 경우에, 리프레시 동작을 행할 수 있으므로, 일정 횟수의 외부 액세스 동작에 의해 데이터가 열화하는 강유전체 메모리 등에 적합한 리프레시 동작을 행할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 외부 액세스 동작의 액세스 횟수에 상관없이, 리프레시 동작을 행한다. 이와 같이 구성하면, 리프레시 동작의 횟수를 증가시킬 수 있으므로, 디스터브가 발생하는 것을 더욱 억제할 수 있다. 또한, 외부 액세스 동작의 액세스 횟수를 계수하는 구성을 생략할 수 있으므로, 회로 구성을 간단화할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 서로 교차하도록 배치된 비트선 및 워드선과, 비트선 및 워드선이 교차하는 위치에 배치된 메모리 셀을 더 구비하며, 내부 액세스 동작은, 판독 동작과, 재기입 동작과, 리프레시 동작이 행하여지지 않는 경우에, 내부 액세스 동작의 판독 동작 및 재기입 동작 시에 선택된 메모리 셀에 인가되는 전위차가 상쇄되도록, 워드선 및 비트선에 전압을 인가하는 추가 사이클을 포함한다. 이와 같이 구성하면, 각 내부 액세스 동작마다, 메모리 셀에 인가되는 전압을 상쇄시킬 수 있으므로, 메모리 셀에 인가되는 모든 전압의 합계가 「0」으로 되지 않는 것에 기인하는 임프린트를 방지할 수 있다. 또한, 임프린트란, 메모리 셀을 구성하는 강유전체에 일정 방향의 전압이 인가됨으로써, 강유전체의 히스테리시스 루프가 전압이 인가된 방향으로 시프트하여 역 데이터를 기입하기 어렵게 되는 것을 의미한다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 리프레시 동작의 재기입 동작은, 제1 데이터를 기입하는 제1 재기입 동작과 제2 데이터를 기입하는 제2 재기입 동작을 포함하며, 리프레시 동작의 판독 동작은, 제1 외부 액세스 동작에 대응하는 제1 내부 액세스 동작의 전 및 후 중 적어도 어느 한쪽에 행해지고, 리프레시 동작의 제1 재기입 동작 및 제2 재기입 동작은, 제2 외부 액세스 동작에 대응하는 제2 내부 액세스 동작의 전 및 후 중 적어도 어느 한쪽에 행하여진다. 이와 같이 구성하면, 리프레시 동작을, 판독 동작, 제1 재기입 동작 및 제2 재기입 동작의 3개의 사이클에 의해 구성하는 경우에 있어서, 2회의 외부 액세스 동작의 기간에서 1회분의 리프레시 동작을 행할 수 있다. 이에 의해, 리프레시 동작을, 판독 동작, 제1 재기입 동작 및 제2 재기입 동작의 3개의 사이클에 의해 구성하는 경우에 있어서, 3회의 외부 액세스 동작의 기간에서 1회분의 리프레시 동작을 행하는 경우에 비하여, 리프레시 동작을 보다 빠른 시기에 완료시킬 수 있다. 그 결과, 디스터브의 누적을 효율적으로 억제할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 복수의 워드선을 각각 포함하는 복수의 메모리 셀 블록을 더 구비하며, 소정의 외부 액세스 동작의 기간에, 내부 액세스 동작과 함께 리프레시 동작을 행할 때에는, 복수의 메모리 셀 블록 중의 2개 이상의 메모리 셀 블록의 각각에 포함되는 워드선에 대하여 리프레시 동작이 행하여진다. 이와 같이 구성하면, 소정의 외부 액세스 동작의 기간에 2개 이상의 워드선에 대하여 병행하여 리프레시 동작이 행하여지므로, 소정의 외부 액세스 동작의 기간에 1개의 워드선에 대해서만 리프레시 동작이 행하여지는 경우에 비하여 리프레시 동작을 보다 빠른 시기에 완료시킬 수 있다. 그 결과, 용이하게, 디스터브의 누적을 효율적으로 억제할 수 있다.
상기 복수의 메모리 셀 블록을 구비하는 메모리에서, 바람직하게는, 소정의 외부 액세스 동작의 기간에, 내부 액세스 동작과 함께 리프레시 동작을 행할 때에, 리프레시 동작이 행하여지는 2개 이상의 메모리 셀 블록의 각각에 포함되는 워드선은, 서로 다른 상승 타이밍에서 활성화된다. 이와 같이 구성하면, 2개 이상의 워드선의 각각이 활성화 상태로 되어 있는 기간을 서로 어긋나게 할 수 있으므로, 2개 이상의 워드선의 각각이 동시에 활성화 상태로 되는 기간을 짧게 할 수 있다. 이에 의해, 동작 전류가 피크에 도달하는 기간을 짧게 할 수 있으므로, 전원선에 발생하는 노이즈를 저감할 수 있다. 그 결과, 메모리의 동작 신뢰성을 향상시킬 수 있다.
이 경우, 바람직하게는, 지연 회로를 더 구비한다. 이와 같이 구성하면, 지연 회로에 의해, 용이하게, 리프레시 동작이 행하여지는 2개 이상의 메모리 셀 블록의 각각에 포함되는 워드선을, 서로 다른 상승 타이밍에서 활성화시킬 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 액세스 제어부는, 내부 클럭 생성부를 포함한다. 이와 같이 구성하면, 내부 클럭 생성부에 의해, 용이하게, 분할된 리프레시 동작을 행하기 위한 내부 액세스 동작의 기간보다도 짧은 주기를 갖는 내부 클럭을 생성할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 리프레시 분할 제어부는, 제1 데이터를 기입하는 제1 재기입 동작과 제2 데이터를 기입하는 제2 재기입 동작으로 재기입 동작을 분할하고, 외부 액세스 동작이 소정의 복수 횟수 행하여질 때마다, 분할된 리프레시 동작을 행한다. 이와 같이 구성하면, 리프레시 동작을 행하는 것에 기인해서 소비 전력이 증가하는 것을 억제하면서, 디스터브가 발생하는 것을 억제할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 서로 교차하도록 배치된 비트선 및 워드선과, 비트선 및 워드선이 교차하는 위치에 배치된 메모리 셀을 더 구비하며, 리프레시 분할 제어부는, 제1 데이터를 기입하는 제1 재기입 동작과 제2 데이터를 기입하는 제2 재기입 동작으로 재기입 동작을 분할하고, 액세스 제어부는, 리프레시 동작 시에 선택된 메모리 셀에 인가되는 전위차가 상쇄되도록, 워드선 및 비트선에 전압을 인가하는 추가 사이클을 내부 액세스 동작에 추가한다. 이와 같이 구성하면, 메모리 셀에 인가되는 전압을 상쇄시킬 수 있으므로, 메모리 셀에 인가되는 모든 전압의 합계가 「0」으로 되지 않는 것에 기인하는 임프린트를 방지할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 서로 교차하도록 배치된 워드선 및 비트선과, 적어도 워드선에 연결되도록 배치된 메모리 셀을 더 구비하며, 리프레시 동작은, 워드선에 연결되는 메모리 셀에 대하여, 워드선마다 일괄로 행하여진다. 이와 같이 구성하면, 개개의 메모리 셀에 대하여 1개씩 리프레시 동작을 행하는 경우에 비하여, 리프레시 동작의 횟수를 감소시킬 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 내부 액세스 동작을 행하는 내부 어드레스 신호에 대응하는 로우 어드레스 신호와, 리프레시 동작을 행하는 리프레시 어드레스 신호에 대응하는 로우 어드레스 신호를 절환하는 절환부를 더 구비한다. 이와 같이 구성하면, 절환부에 의해, 용이하게, 내부 액세스 동작 시의 로우 어드레스 신호와 리프레시 동작 시의 로우 어드레스 신호를 절환해서 로우 디코더에 공급할 수 있다.
상기 하나의 양태에 따른 메모리에서, 바람직하게는, 내부 액세스 동작은, 데이터의 판독 동작 및 재기입 동작과, 기입 동작을 포함한다. 이와 같이 구성하면, 리프레시 동작의 판독 동작 및 재기입 동작을, 내부 액세스 동작의 판독 동작 및 재기입 동작과 마찬가지의 동작으로 행할 수 있으므로, 리프레시 동작의 제어를 간략화할 수 있다.
상기 하나의 양태에 따른 메모리에서, 판독 동작과 재기입 동작을, 각각, 서로 다른 외부 액세스 동작에 대응하는 서로 다른 내부 액세스 동작 후에 행하도록 하여도 된다.
<실시예>
이하, 본 발명의 실시형태를 도면에 기초하여 설명한다. 또한, 이하의 실시형태의 설명에서는, 본 발명에 따른 메모리의 일례로서, 워드선과 비트선이 교차하는 위치에 배치된 1개의 강유전체 캐패시터만으로 메모리 셀이 구성되는 단순 매트릭스형의 강유전체 메모리에 대해서 설명한다.
(제1 실시형태)
우선, 도 1∼도 3을 참조하여, 본 발명의 제1 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 구성에 대해서 설명한다.
제1 실시형태에 따른 단순 매트릭스형의 강유전체 메모리는, 메모리 셀 어레이(1)와, 동작 제어 회로(2)와, 로우 어드레스 버퍼(3)과, 로우 디코더(4)와, 라이트 앰프(5)와, 리드 앰프(6)와, 입력 버퍼(7)와, 출력 버퍼(8)와, 컬럼 어드레스 버퍼(9)와, 컬럼 디코더(10)와, 워드선 소스 드라이버(11)과, 전압 생성 회로(12)와, 센스 앰프(13)와, 래치 열(14)과, 비트선 소스 드라이버(15)를 구비하고 있다. 또한, 래치 열(14)은, 본 발명의 「래치부」의 일례이다.
메모리 셀 어레이(1)에는, 도 2에 도시하는 바와 같이, 예를 들면, 128개의 워드선 WL과 128개의 비트선 BL이 교차하도록 배치되어 있음과 함께, 그 각 교차 위치에 단일의 강유전체 캐패시터(16)만으로 이루어지는 메모리 셀(17)이 매트릭스 형상으로 배치되어 있다. 또한, 강유전체 캐패시터(16)는, 워드선 WL과, 비트선 BL과, 워드선 WL 및 비트선 BL 사이에 배치된 강유전체막(도시하지 않음)을 포함하고 있다. 또한, 워드선 WL에는, 로우 디코더(4)가 접속되어 있다. 로우 디코더(4)에는, 로우 어드레스 버퍼(3)가 접속되어 있다.
여기에서, 제1 실시형태에서는, 동작 제어 회로(2)는, 메모리 셀(17)에 대한 데이터의 내부 액세스 동작 및 리프레시 동작을 제어하기 위해서 설치되어 있다. 이 동작 제어 회로(2)는, 도 3에 도시하는 바와 같이, 외부 액세스 검지 회로(20)와, 액세스 계수 회로(카운터)(21)와, 리프레시 제어 회로(22)와, 리프레시 분할 제어 회로(23)와, 내부 클럭 생성 회로(24)를 갖는 액세스 제어 회로(25)를 포함하고 있다. 또한, 외부 액세스 검지 회로(20), 액세스 계수 회로(21), 리프레시 제어 회로(22), 리프레시 분할 제어 회로(23), 내부 클럭 생성 회로(24) 및 액세스 제어 회로(25)는, 각각, 본 발명의 「외부 액세스 검지부」, 「외부 액세스 계수부」, 「리프레시 제어부」, 「리프레시 분할 제어부」, 「내부 클럭 생성부」 및 「액세스 제어부」의 일례이다.
외부 액세스 검지 회로(20)는, 외부 액세스 동작에 의해 외부 클럭 ECLK가 입력된 경우에, 외부 액세스 검지 펄스 CMD를, 액세스 계수 회로(카운터)(21)와, 액세스 제어 회로(25)에 출력하는 기능을 갖는다. 또한, 외부 액세스 검지 회로(20)에는, 내부 액세스 동작을 행하기 위한 내부 어드레스 신호에 대응하는 외부 어드레스 신호 등을 포함하는 커맨드도 입력된다. 액세스 계수 회로(21)는, 전원 투입시에 리셋됨과 함께, 외부 액세스 검지 회로(20)로부터 외부 액세스 검지 펄스 CMD가 입력될 때마다 외부 액세스 횟수를 +1만큼 카운트 업하고, 그 외부 액세스 횟수를 리프레시 제어 회로(22)에 출력하는 기능을 갖는다.
리프레시 제어 회로(22)는, 외부 액세스 횟수가 일정 횟수(예를 들면, 106회)에 도달한 경우에, 메모리 셀 어레이(1)의 리프레시 동작을 요구하기 위해, 액세스 제어 회로(25)에 리프레시 요구 신호를 출력하는 기능을 갖는다. 또한, 리프레시 제어 회로(22)는, 액세스 제어 회로(25)로부터 리프레시 신호를 수취한 경우에, 리프레시 동작이 행하여지는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력하는 기능을 갖는다. 또한, 리프레시 제어 회로(22)는, 제1 재기입 동작 RFRS1, 및, 제2 재기입 동작 RFRS2를 행하는 것을 요구하는 래치 신호를, 래치 열(14)에 출력하는 기능을 갖는다. 또한, 액세스 제어 회로(25)는, 센스 앰프(13)를 활성화시키기 위한 센스 앰프 활성화 신호를, 센스 앰프(13)에 출력하는 기능을 갖는다. 또한, 리프레시 분할 제어 회로(23)는, 리프레시 동작을 판독 동작 RFRD, 제1 재기입 동작 RFRS1, 및, 제2 재기입 동작 RFRS2로 분할하여, 그 중 어느 하나의 동작을 리프레시 제어 회로(22)에 요구하는 분할 신호를 출력하는 기능을 갖는다.
액세스 제어 회로(25)는, 외부 액세스 검지 회로(20)로부터 외부 액세스 검지 펄스 CMD가 입력되었을 때에, 내부 액세스 동작을 위한 내부 클럭 ICLK1을 내부 클럭 생성 회로(24)에 의해 생성하는 기능을 갖는다. 또한, 내부 액세스 동작 종료 후에 리프레시 동작을 행하는 경우에는, 분할된 리프레시 동작을 위한 내부 클럭 ICLK2를 내부 클럭 생성 회로(24)에 의해 생성하는 기능을 갖는다. 또한, 외부 클럭 ECLK의 주기(예를 들면, 50nsec)는, 내부 클럭 ICLK1의 주기(예를 들면, 30nsec)나 내부 클럭 ICLK2의 주기(예를 들면, 10nsec)보다도 길게 되도록 설정한다. 또한, 내부 클럭 ICLK1은, 적어도 내부 액세스 동작을 완료시키기 위한 시간 이상의 주기를 갖는 클럭이다. 또한, 내부 클럭 ICLK2의 주기는, 내부 클럭 ICLK1의 주기의 약 1/3 정도로 한다. 또한, 액세스 제어 회로(25)는, 내부 액세스 동작을 위한 내부 액세스 동작 신호를 생성하여, 그 내부 액세스 동작 신호를 리드 앰프(6)나 라이트 앰프(5)에 출력하는 기능을 갖는다. 또한, 액세스 제어 회로(25)는, 내부 액세스 동작을 행하는 내부 어드레스 신호의 로우 어드레스 신호를 로우 어드레스 버퍼(3)에 출력하며, 또한, 내부 어드레스 신호의 컬럼 어드레스 신호를 컬럼 어드레스 버퍼(9)에 출력하는 기능도 갖는다. 또한, 액세스 제어 회로(25)는, 내부 액세스 동작 상태가 종료했을 때에, 리프레시 제어 회로(22)로부터 리프레시 요구 신호가 출력되어 있으면, 리프레시 제어 회로(22)에 리프레시 신호를 출력하는 기능도 갖는다.
또한, 로우 어드레스 버퍼(3)는, 액세스 제어 회로(25)로부터 보내지는 내부 어드레스 신호의 로우 어드레스 신호 및 리프레시 제어 회로(22)로부터 보내지는 리프레시 어드레스 신호에 대응한 소정의 로우 어드레스 신호를 로우 디코더(4)에 공급하기 위해서 설치되어 있다. 로우 디코더(4)는, 내부 액세스 동작 및 리프레시 동작에서, 로우 어드레스 버퍼(3)로부터 공급되는 소정의 로우 어드레스 신호에 대응하는 워드선 WL을 활성화하도록 구성되어 있다. 또한, 로우 어드레스 버퍼(3)는, 절환 회로(26)를 포함하고 있다. 그리고, 이 절환 회로(26)에 의해, 로우 어드레스 버퍼(3)는, 내부 액세스 동작을 행하는 내부 어드레스 신호에 대응하는 로우 어드레스 신호와, 리프레시 동작을 행하는 리프레시 어드레스 신호에 대응하는 로우 어드레스 신호를 절환해서 로우 디코더(4)에 공급하는 것이 가능하게 구성되어 있다. 또한, 절환 회로(26)는, 본 발명의 「절환부」의 일례이다.
라이트 앰프(5) 및 리드 앰프(6)에는, 각각, 입력 버퍼(7) 및 출력 버퍼(8)가 접속되어 있다. 또한, 컬럼 어드레스 버퍼(9)에는, 컬럼 디코더(10)가 접속되어 있다. 또한, 로우 디코더(4)에는, 워드선 소스 드라이버(11)가 접속되어 있다. 워드선 소스 드라이버(11)에는, 전압 생성 회로(12)가 접속됨과 함께, 동작 제어 회로(2)도 접속되어 있다. 또한, 메모리 셀 어레이(1)의 비트선 BL에는, 센스 앰프(13)를 통하여 컬럼 디코더(10)가 접속되어 있다. 또한, 센스 앰프(13)에는, 라이트 앰프(5), 리드 앰프(6) 및 비트선 소스 드라이버(15)가 접속됨과 함께, 비트선 소스 드라이버(15)에는, 전압 생성 회로(12)가 접속되어 있다.
다음으로, 도 1∼도 7을 참조하여, 본 발명의 제1 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작에 대해서 설명한다. 또한, 이 동작 설명에서는, 도 4에서의 외부 액세스 동작 A가 행하여지기 전의 외부 액세스 동작에서, 액세스 계수 회로(21)에 의해 카운트된 외부 액세스 횟수가, 리프레시에 의해 데이터의 디스터브를 억제 가능한 소정 횟수(예를 들면, 106회)에 도달해 있고, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25)에 리프레시 요구 신호가 출력되고 있는 것으로 한다.
우선, 도 3 및 도 4에 도시하는 바와 같이, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 A의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25)에 공급한다. 그리고, 외부 액세스 동작 A가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다.
그리고, 외부 액세스 동작 A가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25)에 공급되면, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 외부 액세스 동작의 기간(예를 들면, 60nsec)보다도 짧은 주기(예를 들면, 30nsec)를 갖는 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25)는, 내부 액세스 동작 A를 행한다.
이 내부 액세스 동작 A에서는, 액세스 제어 회로(25)는, 내부 어드레스 신호의 로우 어드레스 신호를 로우 어드레스 버퍼(3)에 공급하고, 로우 어드레스 버퍼(3)는, 그 공급된 내부 어드레스 신호의 로우 어드레스 신호를 로우 디코더(4)에 공급한다. 또한, 내부 액세스 동작 A에서는, 액세스 제어 회로(25)는, 내부 어드레스 신호의 컬럼 어드레스 신호를 컬럼 어드레스 버퍼(9)에 공급하고, 컬럼 어드레스 버퍼(9)는, 그 공급된 내부 어드레스 신호의 컬럼 어드레스 신호를 컬럼 디코더(10)에 공급한다.
또한, 도 5 및 도 6에 도시하는 바와 같이, 내부 액세스 동작 A는, 판독 동작의 경우, 분할된 판독 동작 IARD, 제1 재기입 동작 IARS1 및 제2 재기입 동작 IARS2의 3사이클이 연속해서 행하여진다. 구체적으로는, 도 5 및 도 6에 도시하는 바와 같이, 우선, 비트선 BL에 전압을 인가하지 않는 상태에서, 내부 어드레스 신호의 로우 어드레스 신호에 대응하는 선택 워드선 WL에 +Vcc의 전압을 인가함으로써, 선택 워드선 WL에 연결되는 모든 메모리 셀(17)에 기억된 데이터를 비트선 BL을 통하여 센스 앰프(13)에 의해 일괄해서 판독한다.
그리고, 다음으로, 선택 워드선 WL에 연결되는 메모리 셀(17) 중, 판독된 데이터가 데이터 「H」인 메모리 셀(17)에 대해서는, 도 5에 도시하는 바와 같이, 제1 재기입 동작 IARS1에 있어서, 비트선 BL에 전압이 인가되고 있지 않은 상태에서, 선택 워드선 WL에 +Vcc의 전압을 인가함으로써, 메모리 셀(17)에 데이터 「L」이 기입된다. 그 후, 제2 재기입 동작 IARS2에서는, 선택 워드선 WL에 전압이 인가되고 있지 않은 상태에서, 데이터 「H」가 판독된 비트선 BL에 +Vcc의 전압을 인가함으로써, 메모리 셀(17)에 데이터 「H」가 기입된다. 또한, 판독된 데이터가 데이터 「H」인 메모리 셀(17)에 대한, 제1 재기입 동작 IARS1에서는, 데이터 「H」가 판독된 비트선 BL에 전압이 인가되고 있지 않은 상태에서, 비선택 워드선 WL에는, +1/3Vcc의 전압이 인가된다. 이에 의해, 제1 재기입 동작 IARS1에서는, 비선택 워드선 WL 및 데이터 「H」가 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에, -1/3Vcc의 전압이 인가된다. 그리고, 제2 재기입 동작 IARS2에서는, 데이터 「H」가 판독된 비트선 BL에 +Vcc의 전압이 인가되고 있는 상태에서, 비선택 워드선 WL에 +2/3Vcc의 전압이 인가된다. 이에 의해, 제2 재기입 동작 IARS2에서는, 비선택 워드선 WL 및 데이터 「H」가 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에, +1/3Vcc의 전압이 인가된다. 따라서, 비선택 워드선 WL 및 데이터 「H」가 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에서는, 절대값으로서 1/3Vcc 이상의 전압이 인가되지 않음과 함께, 제1 재기입 동작 IARS1에서 발생한 -1/3Vcc의 전압과, 제2 재기입 동작 IARS2에서 발생한 +1/3Vcc의 전압이, 서로 상쇄되도록 인가된다.
한편, 선택 워드선 WL에 연결되는 메모리 셀(17) 중, 판독된 데이터가 데이터 「L」인 선택 워드선 WL의 메모리 셀(17)에 대해서는, 도 6에 도시하는 바와 같이, 상기한 판독 동작 IARD에 의해 메모리 셀(17)의 데이터가 판독됨과 함께, 메모리 셀(17)에 데이터 「L」이 기입되어 있다. 이 때문에, 메모리 셀(17)에 기입된 데이터 「L」을 파괴하는 절대값으로서 1/3Vcc 이상의 전압이 선택 워드선 WL에 인가되지 않도록, 제1 재기입 동작 IARS1 및 제2 재기입 동작 IARS2가 행하여진다. 구체적으로는, 선택 워드선 WL의 메모리 셀(17)에 대해서는, 제1 재기입 동작 IARS1에서, 데이터 「L」이 판독된 비트선 BL에 +2/3Vcc가 인가되고 있는 상태에서, 선택 워드선 WL에 +Vcc가 인가된다. 그리고, 제2 재기입 동작 IARS2에서는, 데이터 「L」이 판독된 비트선 BL에 +1/3Vcc가 인가되고 있는 상태에서, 선택 워드선 WL에는, 전압이 인가되지 않는다. 또한, 판독된 데이터가 데이터 「L」인 메모리 셀(17)에 대한, 제1 재기입 동작 IARS1에서는, 데이터 「L」이 판독된 비트선 BL에 +2/3Vcc의 전압이 인가되고 있는 상태에서, 비선택 워드선 WL에 +1/3Vcc의 전압이 인가된다. 이에 의해, 제1 재기입 동작 IARS1에서, 비선택 워드선 WL 및 데이터 「L」이 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에는, +1/3Vcc의 전압밖에 발생하지 않는다. 그리고, 제2 재기입 동작 IARS2에서는, 데이터 「L」이 판독된 비트선 BL에 +1/3Vcc의 전압이 인가되고 있는 상태에서, 비선택 워드선 WL에 +2/3Vcc의 전압이 인가된다. 이에 의해, 제2 재기입 동작 IARS2에서는, 비선택 워드선 WL 및 데이터 「L」이 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에 -1/3Vcc의 전압이 인가된다. 따라서, 비선택 워드선 WL 및 데이터 「L」이 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에서는, 절대값으로서 1/3Vcc 이상의 전압이 인가되지 않음과 함께, 제1 재기입 동작 IARS1에서 발생한 +1/3Vcc의 전압과, 제2 재기입 동작 IARS2에서 발생한 -1/3Vcc의 전압이, 서로 상쇄되도록 인가된다.
다음으로, 내부 액세스 동작 A가 종료되면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25)에 리프레시 요구 신호가 공급되고 있으므로, 액세스 제어 회로(25)는, 내부 액세스 동작 A의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 이 결과, 리프레시 동작 상태로 된다. 또한, 이 리프레시 동작은, 리프레시 요구 신호가 출력되고 나서 128회째의 리프레시 동작인 것으로 한다. 즉, 워드선 WL1∼워드선 WL127까지의 리프레시 동작은 이미 종료해 있고, 최후의 워드선 WL128이 리프레시되는 것으로 한다.
여기에서, 제1 실시형태에서는, 3개의 사이클(판독 동작 RFRD, 제1 재기입 동작 RFRS1, 제2 재기입 동작 RFRS2)로 이루어지는 리프레시 동작을 각 사이클마다 분할해서 행한다. 구체적으로는, 내부 액세스 동작 A가 종료된 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 리프레시 동작의 3개의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 1개째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22)는, 리프레시 동작의 판독 동작 RFRD를 행하기 위해, 워드선 WL128에 대응하는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력한다. 도 7에 도시하는 바와 같이, 리프레시 동작의 판독 동작 RFRD는, 비트선 BL에 전압이 인가되고 있지 않은 상태에서, 워드선 WL128에 +Vcc의 전압이 인가된다. 이에 의해, 워드선 WL128에 연결되는 메모리 셀(17)의 데이터가 래치 열(14)에 출력되므로, 래치 열(14)이 그 출력된 데이터를 보유한다. 그리고, 판독 동작 RFRD가 종료되면, 액세스 제어 회로(25)는, 다음의 외부 액세스 동작 B가 개시될 때까지 대기 상태로 된다. 즉, 외부 액세스 동작 A에서는, 내부 액세스 동작 A에 이어서, 리프레시 동작의 3개의 사이클 중 1개째의 사이클인 판독 동작 RFRD만이 행하여진다.
다음으로, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 B(도 4 참조)의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25)에 공급한다. 그리고, 외부 액세스 동작 B가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다.
그리고, 외부 액세스 동작 B가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25)에 공급되면, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25)는, 내부 액세스 동작 B를 행한다.
다음으로, 내부 액세스 동작 B가 종료되면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25)에 리프레시 요구 신호가 공급되고 있으므로, 액세스 제어 회로(25)는, 내부 액세스 동작 B의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 이 결과, 리프레시 동작 상태로 된다.
여기에서, 제1 실시형태에서는, 내부 액세스 동작 B가 종료된 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 리프레시 동작의 3개의 판독 동작 RFRD, 제1 재기입 동작 RFRS1, 제2 재기입 동작 RFRS2 중, 2개째의 사이클인 제1 재기입 동작 RFRS1만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22)는, 리프레시 동작의 제1 재기입 동작 RFRS1을 행하기 위해, 워드선 WL128에 대응하는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력한다. 도 7에 도시하는 바와 같이, 리프레시 동작의 제1 재기입 동작 RFRS1은, 데이터 「H」가 판독된 비트선 BL에 전압을 인가하지 않음과 함께, 데이터 「L」이 판독된 비트선 BL에는, +2/3Vcc의 전압을 인가한 상태에서, 워드선 WL128에 +Vcc의 전압이 인가된다. 이에 의해, 판독 동작 RFRD에 의해 판독되어 래치 열(14)에 보유되어 있는 데이터가 재기입된다. 그리고, 제1 재기입 동작 RFRS1이 종료하면, 액세스 제어 회로(25)는, 다음의 외부 액세스 동작 C가 개시될 때까지 대기 상태로 된다. 즉, 외부 액세스 동작 B에서는, 내부 액세스 동작 B에 이어서, 리프레시 동작의 3개의 사이클 중 2개째의 사이클인 제1 재기입 동작 RFRS1만이 행하여진다.
다음으로, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 C(도 4 참조)의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25)에 공급한다. 그리고, 외부 액세스 동작 C가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다.
그리고, 외부 액세스 동작 C가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25)에 공급되면, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25)는, 내부 액세스 동작 C를 행한다.
다음으로, 내부 액세스 동작 C가 종료되면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25)에 리프레시 요구 신호가 공급되고 있으므로, 액세스 제어 회로(25)는, 내부 액세스 동작 C의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 이 결과, 리프레시 동작 상태로 된다.
여기에서, 제1 실시형태에서는, 내부 액세스 동작 C가 종료된 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 리프레시 동작의 3개의 판독 동작 RFRD, 제1 재기입 동작 RFRS1, 제2 재기입 동작 RFRS2 중, 3개째의 사이클인 제2 재기입 동작 RFRS2만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있다. 따라서, 리프레시 제어 회로(22)는, 리프레시 동작의 제2 재기입 동작 RFRS2를 행하기 위해, 워드선 WL128에 대응하는 리프레시 어드레스 신호를 로우 어드레스 버퍼(3)에 출력한다. 도 7에 도시하는 바와 같이, 리프레시 동작의 제2 재기입 동작 RFRS2는, 워드선 WL128에 전압이 인가되고 있지 않은 상태에서, 데이터 「H」가 판독된 비트선 BL에 +Vcc의 전압을 인가함과 함께, 데이터 「L」이 판독된 비트선 BL에는, +1/3Vcc의 전압이 인가된다. 이에 의해, 판독 동작 RFRD에 의해 판독되어 래치 열(14)에 보유되어 있는 데이터가 재기입된다. 즉, 외부 액세스 동작 C에서는, 내부 액세스 동작 C에 이어서, 리프레시 동작의 3개의 사이클 중 3개째의 사이클인 제2 재기입 동작 RFRS2만이 행하여진다. 그리고, 제2 재기입 동작 RFRS2가 종료되면, 워드선 WL1∼워드선 WL128의 모두에 리프레시 동작이 행하여졌으므로, 리프레시 제어 회로(22)는, 리프레시 요구 신호를 L레벨로 하강시킨다. 그 후, 액세스 제어 회로(25)는, 다음의 외부 액세스 동작 D가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 D(도 4 참조)의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25)에 공급한다. 그리고, 외부 액세스 동작 D가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다.
그리고, 외부 액세스 동작 D가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25)에 공급되면, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25)는, 내부 액세스 동작 D를 행한다. 다음으로, 내부 액세스 동작 D가 종료되면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25)에 리프레시 요구 신호가 공급되고 있지 않으므로, 액세스 제어 회로(25)는, 리프레시 동작을 행하지 않고, 다음의 외부 액세스 동작이 개시될 때까지 대기 상태로 된다.
이 후에는, 리프레시 동작이 행하여지지 않고, 내부 액세스 동작만이 반복해서 행하여진다. 그리고, 외부 액세스 동작이, 전회의 리프레시 요구 신호에 따라서 리프레시 동작이 개시되고 나서 카운트하여 소정 횟수(예를 들면, 106회) 행하여졌을 때에, 액세스 계수 회로(21)에 의해 공급되는 외부 액세스 횟수에 기초하여, 리프레시 제어 회로(22)가 액세스 제어 회로(25)에 리프레시 요구 신호를 공급한다. 그리고, 다시 마찬가지의 동작에 의해 3개의 사이클마다 분할된 리프레시 동작이, 모든 워드선 WL1∼워드선 WL128에 대해서 행하여진다.
제1 실시형태에서는, 상기한 바와 같이, 리프레시 동작을 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2로 분할하는 리프레시 분할 제어 회로(23)를 설치함과 함께, 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2를, 각각, 서로 다른 외부 액세스 동작에 대응하는 서로 다른 내부 액세스 동작 후에 행하도록 구성함으로써, 리프레시 동작의 판독 동작과 기입 동작을 연속해서 행하는 경우에 비하여, 1회의 외부 액세스 동작의 기간에 행하여지는 리프레시 동작의 기간을 짧게 할 수 있으므로, 그만큼 외부 액세스 동작의 기간(외부 클럭 ECLK의 주기)을 짧게 할 수 있다. 이 결과, 데이터의 전송 속도를 향상시킬 수 있다.
또한, 상기 제1 실시형태에서는, 래치 열(14)을 설치함으로써, 리프레시 동작의 판독 동작 RFRD에 의해 판독된 데이터를 소실시키지 않고 래치 열(14)에 의해 보유할 수 있으므로, 리프레시 동작을 판독 동작 RFRD와 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2로 분할했다고 해도, 후의 리프레시 동작의 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 시에, 래치 열(14)에 보유된 데이터를 복원해서 재기입할 수 있다. 또한, 액세스 계수 회로(21)를 설치함으로써, 외부 액세스 동작이, 디스터브가 발생하는 횟수보다도 적은 일정한 횟수 행하여진 경우에, 리프레시 동작을 행할 수 있으므로, 일정 횟수의 외부 액세스 동작에 의해 데이터가 열화하는 제1 실시형태와 같은 단순 매트릭스형의 강유전체 메모리 등에 적합한 리프레시 동작을 행할 수 있다. 또한, 비선택 워드선 WL에 접속되어 있는 메모리 셀(17)에서는, 제1 재기입 동작 IARS1에서 발생한 전압과, 제2 재기입 동작 IARS2에서 발생한 전압이, 서로 상쇄하므로, 내부 액세스 동작에 의해 비선택 워드선 WL에 접속되어 있는 메모리 셀(17)의 데이터의 열화를 억제할 수 있다.
(제2 실시형태)
도 8을 참조하여, 이 제2 실시형태에서는, 상기 제1 실시형태와는 달리, 비주기로 외부 액세스 동작이 행하여지는 단순 매트릭스형의 강유전체 메모리에 본 발명을 적용한 경우의 구성에 대해서 설명한다.
이 제2 실시형태에 따른 강유전체 메모리에서는, 도 8에 도시하는 바와 같이, 동작 제어 회로(2a)는, 외부 액세스 검지 회로(20a)와, 액세스 계수 회로(카운터)(21a)와, 리프레시 제어 회로(22)와, 리프레시 분할 제어 회로(23)와, 내부 클럭 생성 회로(24)를 갖는 액세스 제어 회로(25a)와, 리프레시 판정 회로(27)를 포함하고 있다. 또한, 외부 액세스 검지 회로(20a), 액세스 계수 회로(21a), 액세스 제어 회로(25a) 및 리프레시 판정 회로(27)는, 각각, 본 발명의 「외부 액세스 검지부」, 「외부 액세스 계수부」, 「액세스 제어부」 및 「리프레시 판정부」의 일례이다. 또한, 외부 액세스 검지 회로(20a)는, 외부 액세스 동작이 행하여질 때에, 외부 어드레스 신호가 공급되면, 외부 액세스 검지 펄스 ATD를, 액세스 계수 회로(21a)와, 액세스 제어 회로(25a)와, 리프레시 판정 회로(27)에 출력하는 기능을 갖는다. 또한, 액세스 계수 회로(21a)는, 전원 투입시에 리셋됨과 함께, 외부 액세스 검지 회로(20a)로부터 외부 액세스 검지 펄스 ATD가 입력될 때마다 외부 액세스 횟수를 +1만큼 카운트 업하여, 그 외부 액세스 횟수를 리프레시 제어 회로(22)에 출력하는 기능을 갖는다. 액세스 제어 회로(25a)는, 외부 액세스 검지 회로(20a)로부터 외부 액세스 검지 펄스 ATD가 입력되었을 때에, 내부 클럭 ICLK1을 내부 클럭 생성 회로(24)에 의해 생성하는 기능을 갖는다. 또한, 액세스 제어 회로(25a)는, 리프레시 요구 신호 및 리프레시 판정 회로(27)로부터의 RefE를 받아, 내부 액세스 동작 종료 후에 리프레시 동작을 행하는 경우에는, 리프레시 동작을 위한 내부 클럭 ICLK2를 내부 클럭 생성 회로(24)에 의해 생성하는 기능을 갖는다. 또한, 상기 이외의 기능에 대해서는, 액세스 제어 회로(25a)는, 제1 실시형태의 액세스 제어 회로(25)와 마찬가지의 기능을 갖는다.
또한, 리프레시 판정 회로(27)는, 외부 액세스 동작이 검지되었을 때에, 외부 액세스 검지 회로(20a)로부터 외부 액세스 검지 펄스 ATD가 공급되면, 액세스 제어 회로(25a)의 동작 상태에 기초하여, H레벨 또는 L레벨의 리프레시 판정 신호 RefE를 출력하도록 구성되어 있다. 또한, 리프레시 제어 회로(22) 및 리프레시 분할 제어 회로(23)는, 제1 실시형태와 마찬가지의 구성을 갖는다. 또한, 외부 어드레스의 최단의 사이클의 기간(예를 들면, 70nsec)은, 내부 클럭 ICLK1의 주기(예를 들면, 60nsec) 및 내부 클럭 ICLK2의 주기(예를 들면, 20nsec)보다도 길게 되도록 설정된다.
또한, 제2 실시형태의 그 밖의 구성은, 상기 제1 실시형태와 마찬가지이다.
다음으로, 도 2, 도 8 및 도 9를 참조하여, 본 발명의 제2 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작에 대해서 설명한다. 또한, 이 동작 설명에서는, 도 9에서의 외부 액세스 동작 A가 행하여지기 전의 외부 액세스 동작에서, 액세스 계수 회로(21a)에 의해 카운트된 외부 액세스 횟수가, 리프레시 동작에 의해 데이터의 디스터브를 억제 가능한 소정 횟수(예를 들면, 106회)에 도달하여, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25a)에 리프레시 요구 신호가 출력되고 있는 것으로 한다.
우선, 도 8 및 도 9에 도시하는 바와 같이, 외부 액세스 검지 회로(20a)가, 외부 액세스 동작 A의 외부 어드레스 신호를 검지하면, 외부 액세스 검지 회로(20a)는, 외부 액세스 검지 펄스 ATD를 생성함과 함께, 그 외부 액세스 검지 펄스 ATD를 액세스 계수 회로(21a), 액세스 제어 회로(25a) 및 리프레시 판정 회로(27)에 공급한다. 그리고, 외부 액세스 동작 A가 검지되었을 때에, 외부 액세스 검지 펄스 ATD가 액세스 계수 회로(21a)에 공급되면, 액세스 계수 회로(21a)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 외부 액세스 동작 A가 검지되었을 때에, 외부 액세스 검지 펄스 ATD가 리프레시 판정 회로(27)에 공급되면, 리프레시 판정 회로(27)는, 액세스 제어 회로(25a)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다.
여기에서, 외부 액세스 검지 펄스 ATD가 공급되었을 때에, 액세스 제어 회로(25a)가, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아닌 경우에는, 외부 액세스 동작 동안에 리프레시 동작을 행하는 것을 허가하기 위해, 리프레시 판정 회로(27)는, 리프레시 판정 신호 RefE를 H레벨로 설정한다. 한편, 외부 액세스 검지 회로(20a)로부터 외부 액세스 검지 펄스 ATD가 공급되었을 때에, 액세스 제어 회로(25a)가, 내부 액세스 동작 상태 또는 리프레시 동작 상태 중 어느 한쪽인 경우에는, 외부 액세스 동작 A 동안에 리프레시 동작을 행하면, 다음의 외부 액세스 동작 B에 대응하는 내부 액세스 동작 B가, 외부 액세스 동작 B에 대하여 대폭 지연될 가능성이 높다. 따라서, 외부 액세스 동작 A 동안에 리프레시 동작을 행하지 않도록, 리프레시 판정 회로(27)는, 리프레시 판정 신호 RefE를 L레벨로 설정한다.
여기에서, 외부 액세스 동작 A가 검지된 시점에서는, 액세스 제어 회로(25a)가 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 리프레시 판정 회로(27)는, 리프레시 판정 신호 RefE를 H레벨로 상승시킨다. 그리고, 이 리프레시 판정 신호 RefE는, 다음의 외부 액세스 동작 B가 외부 액세스 검지 회로(20a)에 의해 검지될 때까지, H레벨로 유지된다.
그리고, 외부 액세스 동작 A가 검지되었을 때에, 외부 액세스 검지 펄스 ATD가 액세스 제어 회로(25a)에 공급되면, 액세스 제어 회로(25a)는, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 내부 클럭 생성 회로(24)에 의해, 외부 액세스 동작 A의 최단 기간(예를 들면, 70nsec)보다도 짧은 주기(예를 들면, 60nsec)를 갖는 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25a)는, 제1 실시형태와 마찬가지의 내부 액세스 동작 A를 행한다.
다음으로, 내부 클럭 ICLK1이 1주기분 종료하여, 내부 액세스 동작 A가 종료된 시점에서는, 리프레시 판정 신호 RefE가 H레벨로 유지되어 있다. 또한, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25a)에는, 리프레시 요구 신호가 공급되고 있다. 이에 의해, 액세스 제어 회로(25a)는, 내부 클럭 생성 회로(24)에 의해, 리프레시 동작을 위한 내부 클럭 ICLK2를 1주기분 생성함과 함께, 리프레시 신호를 리프레시 제어 회로(22)에 공급한다. 이 결과, 리프레시 동작 상태로 된다. 그리고, 리프레시 제어 회로(22)에는, 리프레시 분할 제어 회로(23)로부터 3개로 분할된 리프레시 동작 중 1개째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 출력되고 있으므로, 리프레시 제어 회로(22)는, 판독 동작 RFRD를 행하여, 래치 열(14)에 워드선 WL(예를 들면, 워드선 WL1)의 데이터가 보유된다. 또한, 판독 동작 RFRD는, 상기한 제1 실시형태와 마찬가지로 행하여진다. 또한, 액세스 제어 회로(25a)는, 리프레시 동작의 판독 동작 RFRD가 종료한 후에는, 다음의 외부 액세스 동작 B가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 동작 B(도 9 참조)가 개시되면, 외부 어드레스 신호가 외부 액세스 검지 회로(20a)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20a)는, 외부 액세스 검지 펄스 ATD를 생성함과 함께, 그 외부 액세스 검지 펄스 ATD를 액세스 계수 회로(21a), 리프레시 판정 회로(27) 및 액세스 제어 회로(25a)에 공급한다. 그리고, 외부 액세스 동작 B가 검지되었을 때에, 외부 액세스 검지 펄스 ATD가 액세스 계수 회로(21a)에 공급되면, 액세스 계수 회로(21a)는 외부 액세스 횟수를 +1만큼 카운트 업하여, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 외부 액세스 동작 B가 검지되었을 때에, 외부 액세스 검지 펄스 ATD가 리프레시 판정 회로(27)에 공급되면, 리프레시 판정 회로(27)는, 액세스 제어 회로(25a)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 B가 검지된 시점에서는, 내부 액세스 동작 및 리프레시 동작 중 어느 쪽도 행하고 있지 않으므로, 리프레시 판정 회로(27)는, 리프레시 판정 신호 RefE를 H레벨로 상승시킨 상태 그대로 유지한다.
그리고, 외부 액세스 동작 B가 검지되었을 때에, 외부 액세스 검지 펄스 ATD가 액세스 제어 회로(25a)에 공급되면, 액세스 제어 회로(25a)는, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 내부 클럭 생성 회로(24)에 의해, 내부 액세스 동작을 위한 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기 동안에, 액세스 제어 회로(25a)는, 내부 액세스 동작 B를 행한다. 그리고, 내부 액세스 동작 B가 종료되면, 액세스 제어 회로(25a)는, 리프레시 판정 신호 RefE가 H레벨임과 함께, 리프레시 제어 회로(22)에 의해 리프레시 요구 신호가 공급되고 있으므로, 리프레시 동작을 위한 내부 클럭 ICLK2를 1주기분 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 공급한다. 여기에서, 리프레시 제어 회로(22)에는, 리프레시 분할 제어 회로(23)로부터 3개로 분할된 리프레시 동작 중 2개째의 사이클인 제1 재기입 동작 RFRS1만을 요구하는 분할 신호가 출력되고 있으므로, 리프레시 제어 회로(22)는, 제1 재기입 동작 RFRS1을 행한다. 또한, 제1 재기입 동작 RFRS1은, 제1 실시형태와 마찬가지로 행하여진다. 또한, 액세스 제어 회로(25a)는, 리프레시 동작의 제1 재기입 동작 RFRS1이 종료한 후에는, 다음의 외부 액세스 동작 C가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 동작 C(도 9 참조)가 개시되면, 외부 어드레스 신호가 외부 액세스 검지 회로(20a)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20a)는, 외부 액세스 검지 펄스 ATD를 생성함과 함께, 그 외부 액세스 검지 펄스 ATD를 액세스 계수 회로(21a), 리프레시 판정 회로(27) 및 액세스 제어 회로(25a)에 공급한다. 그리고, 외부 액세스 동작 C가 검지되었을 때에, 외부 액세스 검지 펄스 ATD가 액세스 계수 회로(21a)에 공급되면, 액세스 계수 회로(21a)는 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 외부 액세스 동작 C가 검지되었을 때에, 외부 액세스 검지 펄스 ATD가 리프레시 판정 회로(27)에 공급되면, 리프레시 판정 회로(27)는, 액세스 제어 회로(25a)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 C가 검지된 시점에서는, 내부 액세스 동작 및 리프레시 동작 중 어느 쪽도 행하고 있지 않으므로, 리프레시 판정 회로(27)는, 리프레시 판정 신호 RefE를 H레벨로 상승시킨 상태를 유지한다.
그리고, 외부 액세스 동작 C가 검지되었을 때에, 외부 액세스 검지 펄스 ATD가 액세스 제어 회로(25a)에 공급되면, 액세스 제어 회로(25a)는, 액세스 제어 회로(25a)가 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 내부 클럭 생성 회로(24)에 의해, 내부 액세스 동작 C를 위한 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기 동안에, 액세스 제어 회로(25a)는, 내부 액세스 동작 C를 행한다. 그리고, 내부 액세스 동작 C가 종료되면, 액세스 제어 회로(25a)는, 리프레시 판정 신호 RefE가 H레벨임과 함께, 리프레시 제어 회로(22)에 의해 리프레시 요구 신호가 공급되고 있으므로, 리프레시 동작을 위한 내부 클럭 ICLK2를 1주기분 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 공급한다. 여기에서, 리프레시 제어 회로(22)에는, 리프레시 분할 제어 회로(23)로부터 3개로 분할된 리프레시 동작 중 3개째의 사이클인 제2 재기입 동작 RFRS2만을 요구하는 분할 신호가 출력되고 있으므로, 리프레시 제어 회로(22)는, 제2 재기입 동작 RFRS2를 행한다. 또한, 제2 재기입 동작 RFRS2는, 제1 실시형태와 마찬가지로 행하여진다.
다음으로, 외부 액세스 동작 D(도 9 참조)가 개시되면, 외부 어드레스 신호가 외부 액세스 검지 회로(20a)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20a)는, 외부 액세스 검지 펄스 ATD를 생성함과 함께, 그 외부 액세스 검지 펄스 ATD를 액세스 계수 회로(21a), 리프레시 판정 회로(27) 및 액세스 제어 회로(25a)에 공급한다. 그리고, 외부 액세스 검지 펄스 ATD가 액세스 계수 회로(21a)에 공급되면, 액세스 계수 회로(21a)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 외부 액세스 동작 D가 검지되었을 때에, 외부 액세스 검지 펄스 ATD가 리프레시 판정 회로(27)에 공급되면, 리프레시 판정 회로(27)는, 액세스 제어 회로(25a)가 내부 액세스 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 D가 검지된 시점에서는, 액세스 제어 회로(25a)가 리프레시 동작의 제2 재기입 동작 RFRS2를 행하고 있으므로, 리프레시 판정 회로(27)는, 리프레시 판정 신호 RefE를 L레벨로 하강시킨다.
그리고, 외부 액세스 동작 D가 검지되었을 때에, 외부 액세스 검지 펄스 ATD가 액세스 제어 회로(25a)에 공급되어도, 1개 전의 외부 액세스 동작 C의 기간에 개시된 리프레시 동작의 제2 재기입 동작 RFRS2가 아직 종료되어 있지 않다. 이에 의해, 액세스 제어 회로(25a)는, 내부 클럭 ICLK1을 생성하지 않으므로, 내부 액세스 동작 D도 행하지 않는다. 외부 액세스 동작 C의 기간에 개시된 제2 재기입 동작 RFRS2가 종료되면, 액세스 제어 회로(25a)는, 내부 클럭 ICLK1을 1주기분 생성해서 내부 액세스 동작 D를 개시한다. 그리고, 내부 클럭 ICLK1의 1주기분 동안, 액세스 제어 회로(25a)는, 내부 액세스 동작 D를 행한다. 여기에서, 이 제2 실시형태에서는, 내부 클럭 ICLK1이 1주기분 종료하여, 내부 액세스 동작 D가 종료한 경우에도, 리프레시 판정 신호 RefE가 L레벨이므로, 액세스 제어 회로(25a)는, 리프레시 동작을 행하지 않고, 다음의 외부 액세스 동작 E까지 대기 상태로 된다.
이하, 도 2에 도시한 128개의 워드선 WL1∼워드선 WL128의 모두가 리프레시될 때까지, 상기와 마찬가지의 동작에 의해 리프레시 동작의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2가 반복된다. 그리고, 모든 워드선 WL1∼워드선 WL128이 리프레시됨으로써, 리프레시 동작이 종료한다. 그리고, 그 후에는, 내부 액세스 동작만이 반복해서 행하여진다. 그리고, 외부 액세스 동작이, 전회의 리프레시 요구 신호에 따라서 리프레시 동작이 개시되고 나서 카운트하여 소정 횟수(예를 들면, 106회) 행하여졌을 때에, 액세스 계수 회로(21a)에 의해 공급되는 외부 액세스 횟수에 기초하여, 리프레시 제어 회로(22)가 액세스 제어 회로(25a)에 리프레시 요구 신호를 공급한다. 그리고, 다시 마찬가지의 동작에 의해 리프레시 동작이, 모든 워드선 WL1∼워드선 WL128에 대해서 행하여진다.
제2 실시형태에서는, 상기한 바와 같이, 외부 액세스 검지 회로(20a)에 의해 외부 액세스 동작이 검지된 것과, 액세스 제어 회로(25a)의 동작 상태에 기초하여, 리프레시 동작을 행할지의 여부를 판정하는 리프레시 판정 회로(27)를 설치함으로써, 외부 액세스 동작이 주기적으로 행해지고 있지 않은 경우라도, 외부 액세스 동작이 행하여졌을 때에, 리프레시 판정 회로(27)에 의해, 액세스 제어 회로(25a)의 동작 상태에 기초하여, 리프레시 동작을 행할지의 여부의 판정을 행할 수 있다. 이에 의해, 외부 액세스 동작이 주기적으로 행하여지는 메모리뿐만 아니라, 제2 실시형태와 같은 외부 액세스 동작이 비주기적으로 행하여지는 메모리에서도, 액세스 제어 회로(25a)에 의해, 리프레시 판정 회로(27)의 판정에 기초하여, 내부 액세스 동작과 경합하지 않고, 분할된 리프레시 동작을 행할 수 있다.
또한, 제2 실시형태에서는, 외부 액세스 동작이 검지되었을 때에 액세스 제어 회로(25a)가 내부 액세스 동작 및 리프레시 동작 중 어느 쪽도 행하고 있지 않은 경우, 전회의 외부 액세스 동작에 대응하는 내부 액세스 동작 및 리프레시 동작이 종료해 있으므로, 외부 액세스 동작이 검지되었을 때와 실질적으로 동시에 내부 액세스 동작을 행할 수 있다. 이에 의해, 리프레시 동작이 다음의 외부 액세스 동작의 개시 후에 계속될 가능성을 억제할 수 있다.
또한, 제2 실시형태의 그 밖의 효과는 상기 제1 실시형태와 마찬가지이다.
(제3 실시형태)
도 10을 참조하여, 이 제3 실시형태에서는, 상기 제2 실시형태와는 달리, 외부 클럭에 동기해서 외부 액세스 동작이 행하여지는 단순 매트릭스형의 강유전체 메모리의 경우의 구성에 대해서 설명한다. 또한, 이 제3 실시형태에서는, 상기 제1 실시형태와 달리, 내부 액세스 동작의 기간(예를 들면, 60nsec)과, 리프레시 동작의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2의 기간(예를 들면, 20nsec)과의 합이 외부 클럭의 기간(예를 들면, 65nsec)보다도 길게 되도록 설정되는 경우에 대해 설명한다.
이 제3 실시형태에 따른 강유전체 메모리에서는, 도 10에 도시하는 바와 같이, 동작 제어 회로(2b)는, 외부 액세스 검지 회로(20b)와, 액세스 계수 회로(카운터)(21)와, 리프레시 제어 회로(22)와, 리프레시 분할 제어 회로(23)와, 내부 클럭 생성 회로(24)를 갖는 액세스 제어 회로(25b)와, 리프레시 판정 회로(27a)를 포함하고 있다. 또한, 외부 액세스 검지 회로(20b), 액세스 제어 회로(25b) 및 리프레시 판정 회로(27a)는, 각각, 본 발명의 「외부 액세스 검지부」, 「액세스 제어부」 및 「리프레시 판정부」의 일례이다. 또한, 외부 액세스 동작이 행하여질 때에, 외부 클럭 ECLK가 공급되면, 외부 액세스 검지 회로(20b)는, 외부 액세스 검지 펄스 CMD를, 액세스 계수 회로(21)와, 액세스 제어 회로(25b)와, 리프레시 판정 회로(27a)에 출력하는 기능을 갖는다. 또한, 액세스 제어 회로(25b)는, 리프레시 제어 회로(22)로부터의 리프레시 요구 신호 및 리프레시 판정 회로(27a)로부터의 리프레시 판정 신호 RefE를 받아, 내부 액세스 동작 종료 후에 리프레시 동작을 행하는 경우에는, 리프레시 동작을 위한 내부 클럭 ICLK2를 내부 클럭 생성 회로(24)에 의해 생성하는 기능을 갖는다. 또한, 상기 이외의 기능에 대해서는, 액세스 제어 회로(25b)는, 제1 실시형태의 액세스 제어 회로(25)와 마찬가지의 기능을 갖는다.
또한, 리프레시 판정 회로(27a)는, 외부 액세스 동작이 검지되었을 때에, 외부 액세스 검지 회로(20b)로부터 외부 액세스 검지 펄스 CMD가 공급되면, 액세스 제어 회로(25b)의 동작 상태에 기초하여, H레벨 또는 L레벨의 리프레시 판정 신호 RefE를 출력하도록 구성되어 있다. 또한, 액세스 계수 회로(카운터)(21), 리프레시 제어 회로(22) 및 리프레시 분할 제어 회로(23)는, 제1 실시형태와 마찬가지의 구성을 갖는다. 또한, 외부 클럭 ECLK의 주기(예를 들면, 65nsec)는, 내부 클럭 ICLK1의 주기(예를 들면, 60nsec) 및 내부 클럭 ICLK2의 주기(예를 들면, 20nsec)보다도 길게 되도록 설정된다.
또한, 제3 실시형태의 그 밖의 구성은, 상기 제1 실시형태와 마찬가지이다.
다음으로, 도 2, 도 10 및 도 11을 참조하여, 본 발명의 제3 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작에 대해서 설명한다. 또한, 이 동작 설명에서는, 도 11에서의 외부 액세스 동작 A가 행하여지기 전의 외부 액세스 동작에서, 액세스 계수 회로(21)에 의해 카운트된 외부 액세스 횟수가, 리프레시 동작에 의해 데이터의 디스터브를 억제 가능한 소정 횟수(예를 들면, 106회)에 도달하여, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25b)에 리프레시 요구 신호가 출력되고 있는 것으로 한다.
우선, 도 10 및 도 11에 도시하는 바와 같이, 외부 액세스 검지 회로(20b)가, 외부 액세스 동작 A의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20b)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21), 액세스 제어 회로(25b) 및 리프레시 판정 회로(27a)에 공급한다. 그리고, 외부 액세스 동작 A가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 외부 액세스 동작 A가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(25b)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다.
여기에서, 외부 액세스 동작 A가 검지된 시점에서는, 액세스 제어 회로(25b)가 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 H레벨로 상승시킨다. 그리고, 이 리프레시 판정 신호 RefE는, 다음의 외부 액세스 동작이 외부 액세스 검지 회로(20b)에 의해 검지될 때까지, H레벨로 유지된다.
그리고, 외부 액세스 동작 A가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25b)에 공급되면, 액세스 제어 회로(25b)는, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 내부 클럭 생성 회로(24)에 의해, 외부 액세스 동작 A의 주기(예를 들면, 65nsec)보다도 짧은 주기(예를 들면, 60nsec)를 갖는 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25b)는, 제1 실시형태와 마찬가지의 내부 액세스 동작 A를 행한다.
다음으로, 내부 클럭 ICLK1이 1주기분 종료하여, 내부 액세스 동작 A가 종료된 시점에서는, 리프레시 판정 신호 RefE가 H레벨로 유지되어 있다. 또한, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25b)에는, 리프레시 요구 신호가 공급되고 있다. 이에 의해, 액세스 제어 회로(25b)는, 내부 클럭 생성 회로(24)에 의해, 리프레시 동작을 위한 내부 클럭 ICLK2를 1주기분 생성함과 함께, 리프레시 신호를 리프레시 제어 회로(22)에 공급한다. 이 결과, 리프레시 동작 상태로 된다. 그리고, 리프레시 제어 회로(22)에는, 리프레시 분할 제어 회로(23)로부터 3개로 분할된 리프레시 동작 중 1개째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 출력되고 있으므로, 리프레시 제어 회로(22)는, 판독 동작 RFRD를 행하여, 래치 열(14)에는 워드선 WL(예를 들면, 워드선 WL1)의 데이터가 보유된다. 또한, 판독 동작 RFRD는, 제1 실시형태와 마찬가지로 행하여진다.
다음으로, 외부 액세스 동작 B(도 11 참조)가 개시되면, 외부 클럭 ECLK가 외부 액세스 검지 회로(20b)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20b)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21), 액세스 제어 회로(25b) 및 리프레시 판정 회로(27a)에 공급한다. 그리고, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 외부 액세스 동작 B가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(25b)가 내부 액세스 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 B가 검지된 시점에서는, 액세스 제어 회로(25b)가 리프레시 동작의 판독 동작 RFRD를 행하고 있으므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 L레벨로 하강시킨다.
그리고, 외부 액세스 동작 B가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25b)에 공급되어도, 1개 전의 외부 액세스 동작 A의 기간에 개시된 리프레시 동작의 판독 동작 RFRD가 아직 종료되어 있지 않다. 이에 의해, 액세스 제어 회로(25b)는, 내부 클럭 ICLK1을 생성하지 않으므로, 내부 액세스 동작 B도 행하지 않는다. 외부 액세스 동작 A의 기간에 개시된 판독 동작 RFRD가 종료되면, 액세스 제어 회로(25b)는, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성해서 내부 액세스 동작 B를 개시한다. 그리고, 내부 클럭 ICLK1의 1주기분 동안, 액세스 제어 회로(25b)는, 내부 액세스 동작 B를 행한다.
다음으로, 외부 액세스 동작 C(도 11 참조)가 개시되면, 외부 클럭 ECLK가 외부 액세스 검지 회로(20b)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20b)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21), 액세스 제어 회로(25b) 및 리프레시 판정 회로(27a)에 공급한다. 그리고, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 외부 액세스 동작 C가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(25b)가 내부 액세스 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 C가 검지된 시점에서는, 액세스 제어 회로(25b)가 내부 액세스 동작 B를 행하고 있으므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 L레벨로 유지한다.
그리고, 외부 액세스 동작 C가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25b)에 공급되어도, 내부 액세스 동작 B가 아직 종료되어 있지 않다. 이에 의해, 액세스 제어 회로(25b)는, 내부 클럭 ICLK1을 생성하지 않으므로, 내부 액세스 동작 C도 행하지 않는다. 내부 액세스 동작 B가 종료되면, 리프레시 판정 신호 RefE가 L레벨이므로 리프레시 동작은 행하지 않고, 액세스 제어 회로(25b)는, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성해서 내부 액세스 동작 C를 개시한다. 그리고, 내부 클럭 ICLK1의 1주기분 동안, 액세스 제어 회로(25b)는, 내부 액세스 동작 C를 행한다.
다음으로, 외부 액세스 동작 D(도 11 참조)가 개시되면, 외부 클럭 ECLK가 외부 액세스 검지 회로(20b)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20b)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21), 액세스 제어 회로(25b) 및 리프레시 판정 회로(27a)에 공급한다. 그리고, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 외부 액세스 동작 D가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(25b)가 내부 액세스 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 D가 검지된 시점에서는, 액세스 제어 회로(25b)가 내부 액세스 동작 C를 행하고 있으므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 L레벨로 유지한다.
그리고, 외부 액세스 동작 D가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25b)에 공급되어도, 내부 액세스 동작 C가 아직 종료되어 있지 않다. 이에 의해, 액세스 제어 회로(25b)는, 내부 클럭 ICLK1을 생성하지 않으므로, 내부 액세스 동작 D도 행하지 않는다. 내부 액세스 동작 C가 종료되면, 리프레시 판정 신호 RefE가 L레벨이므로 리프레시 동작은 행하지 않고, 액세스 제어 회로(25b)는, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성해서 내부 액세스 동작 D를 개시한다. 그리고, 내부 클럭 ICLK1의 1주기분 동안, 액세스 제어 회로(25b)는, 내부 액세스 동작 D를 행한다. 그리고, 내부 액세스 동작 D가 외부 액세스 동작 D의 주기내에 종료한다.
다음으로, 외부 액세스 동작 E(도 11 참조)가 개시되면, 외부 클럭 ECLK가 외부 액세스 검지 회로(20b)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20b)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21), 액세스 제어 회로(25b) 및 리프레시 판정 회로(27a)에 공급한다. 그리고, 외부 액세스 동작 E가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 외부 액세스 동작 E가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(25b)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다.
여기에서, 외부 액세스 동작 E가 검지된 시점에서는, 액세스 제어 회로(25b)가 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 H레벨로 상승시킨다. 그리고, 이 리프레시 판정 신호 RefE는, 다음의 외부 액세스 동작이 외부 액세스 검지 회로(20b)에 의해 검지될 때까지, H레벨로 유지된다.
그리고, 외부 액세스 동작 E가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25b)에 공급되면, 액세스 제어 회로(25b)는, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25b)는, 내부 액세스 동작 E를 행한다.
다음으로, 내부 클럭 ICLK1이 1주기분 종료하여, 내부 액세스 동작 E가 종료된 시점에서는, 리프레시 판정 신호 RefE가 H레벨로 유지되어 있다. 또한, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25b)에는, 리프레시 요구 신호가 공급되고 있다. 이에 의해, 액세스 제어 회로(25b)는, 내부 클럭 생성 회로(24)에 의해, 리프레시 동작을 위한 내부 클럭 ICLK2를 1주기분 생성함과 함께, 리프레시 신호를 리프레시 제어 회로(22)에 공급한다. 이 결과, 리프레시 동작 상태로 된다. 그리고, 리프레시 제어 회로(22)에는, 리프레시 분할 제어 회로(23)로부터 3개로 분할된 리프레시 동작 중 2개째의 사이클인 제1 재기입 동작 RFRS1만을 요구하는 분할 신호가 출력되고 있으므로, 리프레시 제어 회로(22)는, 제1 재기입 동작 RFRS1을 행하여, 판독 동작 RFRD에 의해 래치 열(14)에 기억된 데이터가 재기입된다. 또한, 제1 재기입 동작 RFRS1은, 제1 실시형태와 마찬가지로 행하여진다.
이하, 도 2에 도시한 128개의 워드선 WL1∼워드선 WL128의 모두가 리프레시될 때까지, 상기와 마찬가지의 동작에 의해 리프레시 동작의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2가 반복된다. 그리고, 모든 워드선 WL1∼워드선 WL128이 리프레시됨으로써, 리프레시 동작이 종료한다. 그리고, 그 후에는, 내부 액세스 동작만이 반복해서 행하여진다. 그리고, 외부 액세스 동작이, 전회의 리프레시 요구 신호에 따라서 리프레시 동작이 개시되고 나서 카운트하여 소정 횟수(예를 들면, 106회) 행하여졌을 때에, 액세스 계수 회로(21)에 의해 공급되는 외부 액세스 횟수에 기초하여, 리프레시 제어 회로(22)가 액세스 제어 회로(25b)에 리프레시 요구 신호를 공급한다. 그리고, 다시 마찬가지의 동작에 의해 리프레시 동작이, 모든 워드선 WL1∼워드선 WL128에 대해서 행하여진다.
제3 실시형태에서는, 상기한 바와 같이, 외부 액세스 동작이, 외부 클럭 ECLK에 동기해서 주기적으로 행하여지는 메모리에도 제2 실시형태의 리프레시 판정 회로(27)를 적용할 수 있다.
또한, 제3 실시형태의 그 밖의 효과는 상기 제2 실시형태와 마찬가지이다.
(제4 실시형태)
도 12를 참조하여, 이 제4 실시형태에서는, 상기 제1 실시형태∼제3 실시형태와는 달리, 외부 액세스수에 의존하지 않고 외부 액세스 동작이 행하여지는 단순 매트릭스형의 강유전체 메모리의 경우의 구성에 대해서 설명한다.
이 제4 실시형태에 따른 강유전체 메모리에서는, 도 12에 도시하는 바와 같이, 동작 제어 회로(2c)는, 외부 액세스 검지 회로(20c)와, 리프레시 제어 회로(22a)와, 리프레시 분할 제어 회로(23)와, 내부 클럭 생성 회로(24)를 갖는 액세스 제어 회로(25c)와, 리프레시 판정 회로(27a)를 포함하고 있다. 또한, 외부 액세스 검지 회로(20c), 리프레시 제어 회로(22a) 및 액세스 제어 회로(25c)는, 각각, 본 발명의 「외부 액세스 검지부」, 「리프레시 제어부」 및 「액세스 제어부」의 일례이다. 또한, 외부 액세스 동작이 행하여질 때에, 외부 클럭 ECLK가 공급되면, 외부 액세스 검지 회로(20c)는, 외부 액세스 검지 펄스 CMD를, 액세스 제어 회로(25c)와 리프레시 판정 회로(27a)에 출력하는 기능을 갖는다.
또한, 액세스 제어 회로(25c)는, 리프레시 판정 회로(27a)로부터의 리프레시 판정 신호 RefE를 받아, 내부 액세스 동작 종료 후에 리프레시 동작을 행하는 경우에는, 리프레시 동작을 위한 내부 클럭 ICLK2를 내부 클럭 생성 회로(24)에 의해 생성하는 기능을 갖는다. 상기 이외의 기능에 대해서는, 액세스 제어 회로(25c)는, 제1 실시형태의 액세스 제어 회로(25)와 마찬가지의 기능을 갖는다. 또한, 이 제4 실시형태에서는, 제1∼제3 실시형태와 달리, 리프레시 제어 회로(22a)로부터 액세스 제어 회로(25c)에, 리프레시 요구 신호가 입력되는 일은 없다. 또한, 리프레시 분할 제어 회로(23)는, 제1 실시형태와 마찬가지의 구성을 갖는다. 또한, 리프레시 판정 회로(27a)는, 제3 실시형태와 마찬가지의 구성을 갖는다.
또한, 제4 실시형태의 그 밖의 구성은, 상기 제1 실시형태와 마찬가지이다.
다음으로, 도 2, 도 12 및 도 13을 참조하여, 본 발명의 제4 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작에 대해서 설명한다.
우선, 도 12 및 도 13에 도시하는 바와 같이, 외부 액세스 검지 회로(20c)가, 외부 액세스 동작 A의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20c)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를, 액세스 제어 회로(25c) 및 리프레시 판정 회로(27a)에 공급한다. 또한, 외부 액세스 동작 A가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(25c)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다.
여기에서, 외부 액세스 동작 A가 검지된 시점에서는, 액세스 제어 회로(25c)가 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 H레벨로 상승시킨다. 그리고, 이 리프레시 판정 신호 RefE는, 다음의 외부 액세스 동작이 외부 액세스 검지 회로(20c)에 의해 검지될 때까지, H레벨로 유지된다.
그리고, 외부 액세스 동작 A가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25c)에 공급되면, 액세스 제어 회로(25c)는, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 내부 클럭 생성 회로(24)에 의해, 외부 액세스 동작 A의 주기(예를 들면, 63nsec)보다도 짧은 주기(예를 들면, 60nsec)를 갖는 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25c)는, 제1 실시형태와 마찬가지의 내부 액세스 동작 A를 행한다.
다음으로, 내부 클럭 ICLK1이 1주기분 종료하여, 내부 액세스 동작 A가 종료된 시점에서는, 리프레시 판정 신호 RefE가 H레벨로 유지되어 있다. 이에 의해, 액세스 제어 회로(25c)는, 내부 클럭 생성 회로(24)에 의해, 리프레시 동작을 위한 내부 클럭 ICLK2를 1주기분 생성함과 함께, 리프레시 신호를 리프레시 제어 회로(22a)에 공급한다. 이 결과, 리프레시 동작 상태로 된다. 그리고, 리프레시 제어 회로(22a)에는, 리프레시 분할 제어 회로(23)로부터 3개로 분할된 리프레시 동작 중 1개째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 출력되고 있으므로, 리프레시 제어 회로(22a)는, 판독 동작 RFRD를 행하여, 래치 열(14)에는 워드선 WL(예를 들면, 워드선 WL1)의 데이터가 보유된다. 또한, 판독 동작 RFRD는, 제1 실시형태와 마찬가지로 행하여진다.
다음으로, 외부 액세스 동작 B가 개시되면, 외부 클럭 ECLK가 외부 액세스 검지 회로(20c)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20c)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를, 액세스 제어 회로(25c) 및 리프레시 판정 회로(27a)에 공급한다. 그리고, 외부 액세스 동작 B가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(25c)가 내부 액세스 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 B가 검지된 시점에서는, 액세스 제어 회로(25c)가 리프레시 동작의 판독 동작 RFRD를 행하고 있으므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 L레벨로 하강시킨다.
그리고, 외부 액세스 동작 B가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25c)에 공급되어도, 1개 전의 외부 액세스 동작 A의 기간에 개시된 리프레시 동작의 판독 동작 RFRD가 아직 종료되어 있지 않다. 이에 의해, 액세스 제어 회로(25c)는, 내부 클럭 ICLK1을 생성하지 않으므로, 내부 액세스 동작 B도 행하지 않는다. 외부 액세스 동작 A의 기간에 개시된 판독 동작 RFRD가 종료되면, 액세스 제어 회로(25c)는, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성해서 내부 액세스 동작 B를 개시한다. 그리고, 내부 클럭 ICLK1의 1주기분 동안, 액세스 제어 회로(25c)는, 내부 액세스 동작 B를 행한다.
다음으로, 외부 액세스 동작 C가 개시되면, 외부 클럭 ECLK가 외부 액세스 검지 회로(20c)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20c)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 제어 회로(25c) 및 리프레시 판정 회로(27a)에 공급한다. 그리고, 외부 액세스 동작 C가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(25c)가 내부 액세스 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 C가 검지된 시점에서는, 액세스 제어 회로(25c)가 내부 액세스 동작 B를 행하고 있으므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 L레벨로 유지한다.
그리고, 외부 액세스 동작 C가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25c)에 공급되어도, 내부 액세스 동작 B가 아직 종료되어 있지 않다. 이에 의해, 액세스 제어 회로(25c)는, 내부 클럭 ICLK1을 생성하지 않으므로, 내부 액세스 동작 C도 행하지 않는다. 내부 액세스 동작 B가 종료되면, 리프레시 판정 신호 RefE가 L레벨이므로 리프레시 동작은 행하지 않고, 액세스 제어 회로(25c)는, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성해서 내부 액세스 동작 C를 개시한다. 그리고, 내부 클럭 ICLK1의 1주기분 동안, 액세스 제어 회로(25c)는, 내부 액세스 동작 C를 행한다.
다음으로, 외부 액세스 동작 D가 개시되면, 외부 클럭 ECLK가 외부 액세스 검지 회로(20c)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20c)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를, 액세스 제어 회로(25c) 및 리프레시 판정 회로(27a)에 공급한다. 그리고, 외부 액세스 동작 D가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(25c)가 내부 액세스 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 D가 검지된 시점에서는, 액세스 제어 회로(25c)가 내부 액세스 동작 C를 행하고 있으므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 L레벨로 유지한다.
그리고, 외부 액세스 동작 D가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25c)에 공급되어도, 내부 액세스 동작 C가 아직 종료되어 있지 않다. 이에 의해, 액세스 제어 회로(25c)는, 내부 클럭 ICLK1을 생성하지 않으므로, 내부 액세스 동작 D도 행하지 않는다. 내부 액세스 동작 C가 종료되면, 리프레시 판정 신호 RefE가 L레벨이므로 리프레시 동작은 행하지 않고, 액세스 제어 회로(25c)는, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성해서 내부 액세스 동작 D를 개시한다. 그리고, 내부 클럭 ICLK1의 1주기분 동안, 액세스 제어 회로(25c)는, 내부 액세스 동작 D를 행한다.
다음으로, 외부 액세스 동작 E가 개시되면, 외부 클럭 ECLK가 외부 액세스 검지 회로(20c)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20c)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를, 액세스 제어 회로(25c) 및 리프레시 판정 회로(27a)에 공급한다. 그리고, 외부 액세스 동작 E가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(25c)가 내부 액세스 상태 또는 리프레시 동작 상태인지를 판정한다. 외부 액세스 동작 E가 검지된 시점에서는, 액세스 제어 회로(25c)가 내부 액세스 동작 D를 행하고 있으므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 L레벨로 유지한다.
그리고, 외부 액세스 동작 E가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25c)에 공급되어도, 내부 액세스 동작 D가 아직 종료되어 있지 않다. 이에 의해, 액세스 제어 회로(25c)는, 내부 클럭 ICLK1을 생성하지 않으므로, 내부 액세스 동작 E도 행하지 않는다. 내부 액세스 동작 D가 종료되면, 리프레시 판정 신호 RefE가 L레벨이므로 리프레시 동작은 행하지 않고, 액세스 제어 회로(25c)는, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성해서 내부 액세스 동작 E를 개시한다. 그리고, 내부 클럭 ICLK1의 1주기분 동안, 액세스 제어 회로(25c)는, 내부 액세스 동작 E를 행한다. 그리고, 내부 액세스 동작 E가 외부 액세스 동작 E의 주기내에 종료한다.
다음으로, 외부 액세스 동작 F가 개시되면, 외부 클럭 ECLK가 외부 액세스 검지 회로(20c)에 검지된다. 이에 의해, 외부 액세스 검지 회로(20c)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 제어 회로(25c) 및 리프레시 판정 회로(27a)에 공급한다. 또한, 외부 액세스 동작 F가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 리프레시 판정 회로(27a)에 공급되면, 리프레시 판정 회로(27a)는, 액세스 제어 회로(25c)가 내부 액세스 동작 상태 또는 리프레시 동작 상태인지를 판정한다. 여기에서, 외부 액세스 동작 F가 검지된 시점에서는, 액세스 제어 회로(25c)가 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 리프레시 판정 회로(27a)는, 리프레시 판정 신호 RefE를 H레벨로 상승시킨다. 그리고, 이 리프레시 판정 신호 RefE는, 다음의 외부 액세스 동작이 외부 액세스 검지 회로(20c)에 의해 검지될 때까지, H레벨로 유지된다.
그리고, 외부 액세스 동작 F가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25c)에 공급되면, 액세스 제어 회로(25c)는, 내부 액세스 동작 상태 및 리프레시 동작 상태 중 어느 쪽도 아니므로, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25c)는, 내부 액세스 동작 F를 행한다.
다음으로, 내부 클럭 ICLK1이 1주기분 종료하여, 내부 액세스 동작 F가 종료된 시점에서는, 리프레시 판정 신호 RefE가 H레벨로 유지되어 있다. 이에 의해, 액세스 제어 회로(25c)는, 내부 클럭 생성 회로(24)에 의해, 리프레시 동작을 위한 내부 클럭 ICLK2를 1주기분 생성함과 함께, 리프레시 신호를 리프레시 제어 회로(22a)에 공급한다. 이 결과, 리프레시 동작 상태로 된다. 그리고, 리프레시 제어 회로(22a)에는, 리프레시 분할 제어 회로(23)로부터 3개로 분할된 리프레시 동작 중 2개째의 사이클인 제1 재기입 동작 RFRS1만을 요구하는 분할 신호가 출력되고 있으므로, 리프레시 제어 회로(22a)는, 제1 재기입 동작 RFRS1을 행하여, 판독 동작 RFRD에 의해 래치 열(14)에 기억된 데이터가 재기입된다. 또한, 제1 재기입 동작 RFRS1은, 제1 실시형태와 마찬가지로 행하여진다.
이하, 도 2에 도시한 128개의 워드선 WL1∼워드선 WL128의 모두가 리프레시될 때까지, 상기와 마찬가지의 동작에 의해 리프레시 동작의 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2가 반복된다. 그리고, 모든 워드선 WL1∼워드선 WL128이 리프레시되면, 또한, 워드선 WL1로부터 리프레시 동작을 행한다.
이하, 리프레시 동작을 행하기 위해 필요한 외부 액세스 동작의 횟수에 대한 리프레시 동작에 필요로 하는 전류에 대해서 설명한다.
여기에서, 외부 액세스 횟수가 N회에 도달했을 때에, 리프레시 요구 신호를 출력해서 리프레시를 행하는 경우에, 외부 액세스 횟수 L회마다 분할된 리프레시 동작을 행하는 경우를 고려한다. 이 경우, 워드선의 개수를 M으로 하면, 외부 액세스 횟수가 N회 행하여졌을 때에, 3개로 분할된 리프레시 동작은, 합계 3M회 행하여진다. 따라서, 외부 액세스 횟수 1회당 행하여지는 분할된 리프레시 동작은, 3M/N회로 된다. 따라서, 1회의 내부 액세스 동작에 필요로 하는 소비 전류를 ICC0로 하면, 3개로 분할된 리프레시 동작 1회당의 소비 전류는 ICC0/3으로 되므로, 외부 액세스 동작 1회당의 리프레시 동작의 소비 전류는, (3M/N)·ICC0/3=(M/N)·ICC0으로 된다. 또한, 외부 액세스 동작 1회당 1회 행하여지는 내부 액세스 동작의 소비 전류는 ICC0이다. 따라서, 외부 액세스 동작 1회당의 내부 액세스 동작 및 리프레시 동작에 필요한 소비 전류 ICC는, 이하의 수학식 1과 같이 표현할 수 있다.
Figure 112006054106893-pat00001
또한, 리프레시 요구 신호를 출력하지 않고, 항상, 외부 액세스 횟수 L회마다 리프레시 동작을 행하는 경우에는, 외부 액세스 횟수 L회에 1회, 3개로 분할된 리프레시 동작이 행하여진다. 따라서, 외부 액세스 동작 1회당 행하여지는 리프레시 동작은 1/L회로 된다. 또한, 외부 액세스 동작 1회당 1회 행하여지는 내부 액세스 동작의 소비 전류는 ICC0이다. 또한, 3개로 분할된 리프레시 동작의 소비 전류는, 1회의 내부 액세스 동작의 1/3로 되므로, 외부 액세스 동작 1회당의 리프레시 동작의 소비 전류는, (1/3L)·ICC0으로 된다. 따라서, 외부 액세스 동작의 1회당의 내부 액세스 동작 및 리프레시 동작에 필요한 소비 전류 ICC는, 이하의 수학식 2와 같이 표현할 수 있다.
Figure 112006054106893-pat00002
여기서, 워드선 WL의 수를 128개(M=128)로 하여, 분할된 리프레시 동작을 행하는 외부 액세스 동작의 횟수가 「5」(L=5)이며, 또한, 외부 액세스 횟수가 104회(N=104)에 도달했을 때에, 리프레시 요구 신호가 출력되어 리프레시 동작이 행하여지는 경우에는, 상기 수학식 1로부터, 외부 액세스 동작 1회당의 내부 액세스 동작 및 리프레시 동작에 필요한 소비 전류 ICC는, ICC={(128/104)+1}·ICC0≒1.01·ICC0으로 된다. 즉, 도 14의 L=5의 N=104회에 대응하는 ICC/ICC0의 값(ICC/ICC0≒1.01)으로부터 분명한 바와 같이, 리프레시 요구 신호가 출력되고 있는 경우만, 5회의 외부 액세스 동작마다 리프레시 동작을 행하는 경우에는, 내부 액세스 동작만을 행하는 경우(ICC/ICC0=1)보다도, 소비 전류가 약 1% 증가한다. 또한, 워드선 WL의 수를 동일한 128개(M=l28)로 하여, 리프레시 요구 신호를 출력하지 않고, 항상, 각 외부 액세스 동작마다 (L=1)로 분할된 리프레시 동작을 행하는 경우에는, 상기 수학식 2로부터, 외부 액세스 동작 1회당의 내부 액세스 동작 및 리프레시 동작에 필요한 소비 전류 ICC는, ICC=1.33·ICC0으로 된다. 즉, 도 14의 L=1의 상시 리프레시에 대응하는 ICC/ICC0의 값(ICC/ICC0≒1.33)으로부터 분명한 바와 같이, 1회의 외부 액세스 동작마다 리프레시 동작을 행하는 경우에는, 내부 액세스 동작만을 행하는 경우(ICC/ICC0=1)보다도, 소비 전류가 약 33% 증가한다. 한편, 제4 실시형태와 같이, 리프레시 요구 신호를 출력하지 않고, 항상, 외부 액세스 동작이 5회(L=5) 행하여질 때마다 분할된 리프레시 동작을 행하는 경우에는, 상기 수학식 2로부터, 외부 액세스 동작 1회당의 내부 액세스 동작 및 리프레시 동작에 필요한 소비 전류 ICC는, ICC≒1.07·ICC0으로 된다. 즉, 도 14의 L=5의 상시 리프레시에 대응하는 ICC/ICC0의 값(ICC/ICC0≒1.07)으로부터 분명한 바와 같이, 5회의 외부 액세스 동작마다, 항상, 리프레시 동작을 행하는 경우에는, 내부 액세스 동작만을 행하는 경우(ICC/ICC0=1)보다도, 소비 전류가 약 7% 증가한다.
제4 실시형태에서는, 상기한 바와 같이, 리프레시 요구 신호를 출력하지 않고, 항상, 외부 액세스 동작이 5회 행하여질 때마다, 분할된 리프레시 동작을 행하므로, 디스터브에 의한 데이터의 파괴를 더욱 억제할 수 있다. 또한, 워드선 WL이 128개인 경우, 외부 액세스 동작이 5회 행하여질 때마다, 분할된 리프레시 동작을 행해도, 내부 액세스 동작만을 행한 경우보다도 소비 전력이 약 7%만 증가한다. 즉, 항상, 외부 액세스 동작이 5회 행하여질 때마다, 분할된 리프레시 동작을 행함으로써, 7%의 소비 전류가 증가할 뿐으로, 디스터브가 발생하는 것을 더욱 억제할 수 있다. 또한, 제4 실시형태에서는, 외부 액세스 동작의 횟수를 계수하는 액세스 계수 회로(21)(도 3 참조)를 생략할 수 있으므로, 회로 구성을 간단화할 수 있다.
또한, 제4 실시형태의 그 밖의 효과는 상기 제3 실시형태와 마찬가지이다.
(제5 실시형태)
도 15를 참조하여, 이 제5 실시형태에서는, 상기 제1 실시형태∼제4 실시형태와는 달리, 3개로 분할된 리프레시 동작을 행하는 것 외에, 인가 전압의 언밸런스에 기인해서 히스테리시스 루프가 시프트됨으로써 역 데이터가 기입되기 어려워지는 현상인 임프린트를 방지하기 위한 추가 사이클을 내부 액세스 동작에 추가하는 단순 매트릭스형의 강유전체 메모리의 경우의 구성에 대해서 설명한다.
이 제5 실시형태에 따른 강유전체 메모리에서는, 도 15에 도시하는 바와 같이, 동작 제어 회로(2d)는, 외부 액세스 검지 회로(20)와, 액세스 계수 회로(21)와, 리프레시 제어 회로(22)와, 리프레시 분할 제어 회로(23)와, 내부 클럭 생성 회로(24a) 및 임프린트 방지 제어 회로(28)를 갖는 액세스 제어 회로(25d)를 포함하고 있다. 또한, 내부 클럭 생성 회로(24a) 및 액세스 제어 회로(25d)는, 각각, 본 발명의 「내부 클럭 생성부」 및 「액세스 제어부」의 일례이다. 또한, 임프린트 방지 제어 회로(28)는, 리프레시 요구 신호가 출력되고 있지 않은 상태에서, 내부 액세스 동작에 추가 사이클을 부가하는 기능을 갖는다. 또한, 액세스 제어 회로(25d)는, 리프레시 요구 신호가 공급되고 있지 않은 경우에는, 임프린트 방지 제어 회로(28)에 의해 추가되는 추가 사이클을 포함하는 내부 액세스 동작을 행하는 기능을 갖는다. 또한, 액세스 제어 회로(25d)는, 내부 클럭 생성 회로(24a)에 의해, 추가 사이클을 행하지 않는 내부 액세스 동작을 위한 내부 클럭 ICLK1, 분할된 리프레시 동작을 위한 내부 클럭 ICLK2 및 후술하는 추가 사이클을 행하는 내부 액세스 동작을 위한 내부 클럭 ICLK3을 생성한다. 또한, 외부 액세스 검지 회로(20), 액세스 계수 회로(21), 리프레시 제어 회로(22) 및 리프레시 분할 제어 회로(23)는, 상기한 제1 실시형태와 마찬가지의 구성을 갖는다.
또한, 제5 실시형태의 그 밖의 구성은, 상기 제1 실시형태와 마찬가지이다.
다음으로, 도 2 및 도 15∼도 18을 참조하여, 본 발명의 제5 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작에 대해서 설명한다. 또한, 이 동작 설명에서는, 도 16에서의 외부 액세스 동작 A가 행하여지기 전의 외부 액세스 동작에서, 액세스 계수 회로(21)에 의해 카운트된 외부 액세스 횟수가, 리프레시에 의해 데이터의 디스터브를 억제 가능한 소정 횟수(예를 들면, 106회)에 도달해 있어, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25d)에 리프레시 요구 신호가 출력되고 있는 것으로 한다.
우선, 도 15 및 도 16에 도시하는 바와 같이, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 A의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25d)에 공급한다. 그리고, 외부 액세스 동작 A가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다.
그리고, 외부 액세스 동작 A가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25d)에 공급되면, 액세스 제어 회로(25d)는, 내부 클럭 생성 회로(24a)에 의해, 외부 액세스 동작 A의 기간(예를 들면, 50nsec)보다도 짧은 주기(예를 들면, 30nsec)를 갖는 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25d)는, 내부 액세스 동작 A를 행한다. 또한, 리프레시 요구 신호가 H레벨로 설정되어, 내부 액세스 동작 후에 리프레시 동작이 행하여지는 경우의 내부 액세스 동작은, 제1 실시형태의 내부 액세스 동작과 마찬가지로 행하여진다.
다음으로, 내부 액세스 동작 A가 종료되면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25d)에 리프레시 요구 신호가 공급되고 있으므로, 액세스 제어 회로(25d)는, 내부 액세스 동작 A의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 이 결과, 리프레시 동작 상태로 된다. 또한, 이 리프레시 동작은, 리프레시 요구 신호가 출력되고 나서 128회째의 리프레시 동작인 것으로 한다. 즉, 워드선 WL1∼워드선 WL127까지의 리프레시 동작은 이미 종료되어 있고, 최후의 워드선 WL128이 리프레시되는 것으로 한다. 다음으로, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 리프레시 분할 제어 회로(23)로부터 리프레시 동작의 판독 동작 RFRD를 요구하는 분할 신호가 공급되고 있으므로, 리프레시 제어 회로(22)는, 리프레시 동작의 판독 동작 RFRD를 행한다. 또한, 리프레시 동작의 판독 동작 RFRD는, 제1 실시형태와 마찬가지로 행하여진다. 그리고, 판독 동작 RFRD가 종료되면, 액세스 제어 회로(25d)는, 다음의 외부 액세스 동작 B가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 B(도 16 참조)의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25d)에 공급한다. 그리고, 외부 액세스 동작 B가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다.
그리고, 외부 액세스 동작 B가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25d)에 공급되면, 액세스 제어 회로(25d)는, 내부 클럭 생성 회로(24a)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25d)는, 내부 액세스 동작 B를 행한다.
다음으로, 내부 액세스 동작 B가 종료되면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25d)에 리프레시 요구 신호가 공급되고 있으므로, 액세스 제어 회로(25d)는, 내부 클럭 생성 회로(24a)에 의해, 내부 액세스 동작 B의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 다음으로, 리프레시 제어 회로(22)에는, 제1 재기입 동작 RFRS1을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있으므로, 리프레시 제어 회로(22)는, 제1 재기입 동작 RFRS1을 행한다. 그리고, 제1 재기입 동작 RFRS1이 종료하면, 액세스 제어 회로(25d)는, 다음의 외부 액세스 동작 C가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 C(도 16 참조)의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25d)에 공급한다. 그리고, 외부 액세스 동작 C가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다.
그리고, 외부 액세스 동작 C가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25d)에 공급되면, 액세스 제어 회로(25d)는, 내부 클럭 생성 회로(24a)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25d)는, 내부 액세스 동작 C를 행한다.
다음으로, 내부 액세스 동작 C가 종료되면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25d)에 리프레시 요구 신호가 공급되고 있으므로, 액세스 제어 회로(25d)는, 내부 클럭 생성 회로(24a)에 의해, 내부 액세스 동작 C의 종료 후에 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 출력한다. 다음으로, 리프레시 제어 회로(22)에는, 제2 재기입 동작 RFRS2를 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 출력되고 있으므로, 리프레시 제어 회로(22)는, 제2 재기입 동작 RFRS2를 행한다. 또한, 이 제2 재기입 동작 RFRS2를 행함으로써, 모든 워드선 WL의 리프레시 동작이 종료되므로, 리프레시 제어 회로(22)는, 리프레시 요구 신호를 L레벨로 하강시킨다. 그리고, 제2 재기입 동작 RFRS2가 종료되면, 액세스 제어 회로(25d)는, 다음의 외부 액세스 동작 D가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 D(도 16 참조)의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25d)에 공급한다. 그리고, 외부 액세스 동작 D가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다.
그리고, 외부 액세스 동작 D가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25d)에 공급되면, 액세스 제어 회로(25d)는, 내부 클럭 생성 회로(24a)에 의해, 내부 클럭 ICLK3을 1주기분 생성한다. 여기에서, 후술하는 추가 사이클을 포함하는 내부 액세스 동작 D가 행하여지는 경우에 생성되는 내부 클럭 ICLK3의 기간 T1(예를 들면, 50nsec)은, 추가 사이클이 행하여지지 않는 내부 액세스 동작이 행하여지는 경우에 생성되는 내부 클럭 ICLK1의 기간 T2(예를 들면, 30nsec)보다도 길게 되도록 설정된다. 그리고, 그 내부 클럭 ICLK3의 1주기분 동안에, 액세스 제어 회로(25d)는, 내부 액세스 동작 D를 행한다.
여기에서, 제5 실시형태에서는, 도 17 및 도 18에 도시하는 바와 같이, 리프레시 요구 신호가 L레벨로 설정되고, 내부 액세스 동작 D 후에 리프레시 동작이 행하여지지 않는 경우에는, 내부 액세스 동작 D는, 분할된 판독 동작 IARD, 임프린트 방지 제어 회로(28)에 의해 추가되는 추가 사이클, 제1 재기입 동작 IARS1 및 제2 재기입 동작 IARS2이 연속해서 행하여진다. 구체적으로는, 도 17 및 도 18에 도시하는 바와 같이, 우선, 판독 동작 IARD에서는, 비트선 BL에 전압을 인가하지 않는 상태에서, 내부 어드레스 신호의 로우 어드레스 신호에 대응하는 선택 워드선 WL에 +Vcc의 전압을 인가함으로써, 선택 워드선 WL에 연결되는 모든 메모리 셀(17)에 기억된 데이터를 비트선 BL을 통하여 일괄하여 판독한 후, 컬럼 디코더(10)에 의해 컬럼 어드레스 신호에 대응하는 선택된 메모리 셀(17)에 기억된 데이터가 판독된다. 다음으로, 내부 액세스 동작 D의 1사이클에서, 선택 워드선 WL에 인가되는 전압의 합계가 「0」으로 되도록, 추가 사이클이 행하여진다. 이 추가 사이클은, 선택 워드선 WL에 전압이 인가되고 있지 않은 상태에서, 비트선 BL에 +Vcc의 전압이 인가된다. 또한, 추가 사이클에서는, 비선택 워드선 WL에 전압이 인가되지 않도록, 비트선 BL에 인가되고 있는 전압과 동일한 +Vcc가 인가된다.
그리고, 다음으로, 선택 워드선 WL에 연결되는 메모리 셀(17) 중, 판독된 데이터가 데이터 「H」(데이터 「1」)인 선택 워드선 WL의 메모리 셀(17)에 대해서는, 도 17에 도시하는 바와 같이, 상기한 추가 사이클에 의해 메모리 셀(17)에 데이터 「H」가 기입되어 있다. 이 때문에, 메모리 셀(17)에 기입된 데이터 「H」를 파괴하는 절대값으로서 1/3Vcc 이상의 전압이 선택 워드선 WL에 인가되지 않도록, 제1 재기입 동작 IARS1 및 제2 재기입 동작 IARS2이 행하여진다. 구체적으로는, 제1 재기입 동작 IARS1에서는, 데이터 「H」가 판독된 비트선 BL에 +1/3Vcc가 인가되고 있는 상태에서, 선택 워드선 WL에는, 전압이 인가되지 않는다. 그 후, 제2 재기입 동작 IARS2에서는, 데이터 「H」가 판독된 비트선 BL에 +2/3Vcc가 인가되고 있는 상태에서, 선택 워드선 WL에 +Vcc가 인가된다. 따라서, 선택 워드선 WL에 접속되어 있는 메모리 셀(17)에는, 판독 동작 IARD에서 인가된 ―Vcc와, 추가 사이클에서 인가된 +Vcc가 상쇄되도록 전압이 인가됨과 함께, 제1 재기입 동작 IARS1에서 인가된 +1/3Vcc와, 제2 재기입 동작 IARS2에서 인가된 -1/3Vcc가 상쇄되도록 전압이 인가된다. 이에 의해, 1회의 내부 액세스 동작에서 선택 워드선 WL에 접속되어 있는 메모리 셀(17)에 인가되는 전압의 합계를 「0」으로 할 수 있다.
또한, 판독된 데이터가 데이터 「H」인 메모리 셀(17)에 대한, 제1 재기입 동작 IARS1에서는, 데이터 「H」가 판독된 비트선 BL에 +1/3Vcc의 전압이 인가되고 있는 상태에서, 비선택 워드선 WL에 +2/3Vcc의 전압이 인가된다. 이에 의해, 제1 재기입 동작 IARS1에서는, 비선택 워드선 WL 및 데이터 「H」가 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에 -1/3Vcc의 전압이 인가된다. 그리고, 제2 재기입 동작 IARS2에서는, 데이터 「H」가 판독된 비트선 BL에 +2/3Vcc의 전압이 인가되고 있는 상태에서, 비선택 워드선 WL에 +1/3Vcc의 전압이 인가된다. 이에 의해, 제2 재기입 동작 IARS2에서, 비선택 워드선 WL 및 데이터 「H」가 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에는, +1/3Vcc의 전압밖에 발생하지 않는다. 따라서, 비선택 워드선 WL 및 데이터 「H」가 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에는, 절대값으로서 1/3Vcc 이상의 전압이 인가되지 않음과 함께, 제1 재기입 동작 IARS1에서 발생한 -1/3Vcc의 전압과, 제2 재기입 동작 IARS2에서 발생한 +1/3Vcc의 전압이, 서로 상쇄되도록 인가된다.
한편, 선택 워드선 WL에 연결되는 메모리 셀(17) 중, 판독된 데이터가 데이터 「L」(데이터 「0」)인 선택 워드선 WL의 메모리 셀(17)에 대해서는, 도 18에 도시하는 바와 같이, 구체적으로는, 제1 재기입 동작 IARS1에서는, 선택 워드선 WL에 전압이 인가되고 있지 않은 상태에서, 데이터 「L」이 판독된 비트선 BL에 +Vcc의 전압을 인가함으로써, 메모리 셀(17)에 데이터 「H」가 기입된다. 그리고, 제2 재기입 동작 IARS2에서는, 데이터 「L」이 판독된 비트선 BL에 전압이 인가되고 있지 않은 상태에서, 선택 워드선 WL에 +Vcc의 전압을 인가함으로써, 선택 워드선 WL 및 데이터 「L」이 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에 「L」 데이터가 기입된다. 따라서, 선택 워드선 WL 및 데이터 「L」이 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에는, 판독 동작 IARD에서 인가된 ―Vcc와, 추가 사이클에서 인가된 +Vcc가 상쇄되도록 전압이 인가됨과 함께, 제1 재기입 동작 IARS1에서 인가된 +Vcc와, 제2 재기입 동작 IARS2에서 인가된 ―Vcc가 상쇄되도록 전압이 인가된다. 이에 의해, 1회의 내부 액세스 동작에서 선택 워드선 WL에 접속되어 있는 메모리 셀(17)에 인가되는 전압의 합계를 「0」으로 할 수 있다.
또한, 판독된 데이터가 데이터 「L」인 메모리 셀(17)에 대해서는, 제1 재기입 동작 IARS1에서는, 데이터 「L」이 판독된 비트선 BL에 +Vcc의 전압이 인가되고 있는 상태에서, 비선택 워드선 WL에 +2/3Vcc의 전압이 인가된다. 이에 의해, 제1 재기입 동작 IARS1에서, 비선택 워드선 WL 및 데이터 「L」이 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에는, +1/3Vcc의 전압밖에 발생하지 않는다. 그리고, 제2 재기입 동작 IARS2에서는, 데이터 「L」이 판독된 비트선 BL에 전압이 인가되고 있지 않은 상태에서, 비선택 워드선 WL에는, +1/3Vcc의 전압이 인가된다. 이에 의해, 제2 재기입 동작 IARS2에서는, 비선택 워드선 WL 및 데이터 「L」이 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에는, -1/3Vcc의 전압이 인가된다. 따라서, 비선택 워드선 WL 및 데이터 「L」이 판독된 비트선 BL에 접속되어 있는 메모리 셀(17)에는, 절대값으로서 1/3Vcc 이상의 전압이 인가되지 않음과 함께, 제1 재기입 동작 IARS1에서 발생한 +1/3Vcc의 전압과, 제2 재기입 동작 IARS2에서 발생한 -1/3Vcc의 전압이, 서로 상쇄되도록 인가된다.
다음으로, 내부 액세스 동작 D가 종료되면, 리프레시 제어 회로(22)로부터 액세스 제어 회로(25d)에 리프레시 요구 신호가 공급되고 있지 있으므로, 액세스 제어 회로(25d)는, 리프레시 동작을 행하지 않고, 다음의 외부 액세스 동작 E가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)가, 외부 액세스 동작 E(도 16 참조)의 외부 클럭 ECLK를 검지하면, 외부 액세스 검지 회로(20)는, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25d)에 공급한다. 그리고, 외부 액세스 동작 E가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 계수 회로(21)에 공급되면, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다.
그리고, 외부 액세스 동작 E가 검지되었을 때에, 외부 액세스 검지 펄스 CMD가 액세스 제어 회로(25d)에 공급되면, 액세스 제어 회로(25d)는, 내부 클럭 생성 회로(24a)에 의해, 내부 클럭 ICLK3을 1주기분 생성한다. 그리고, 그 내부 클럭 ICLK3의 1주기분 동안에, 액세스 제어 회로(25d)는, 내부 액세스 동작 E를 행한다. 또한, 리프레시 요구 신호가 L레벨로 설정되어 있으므로, 내부 액세스 동작 E는, 추가 사이클이 추가되어, 상기 내부 액세스 동작 D와 마찬가지로 행하여진다.
제5 실시형태에서는, 상기한 바와 같이, 내부 액세스 동작에, 선택된 메모리 셀(17)에 인가되는 전위차가 상쇄되도록, 비선택 워드선 WL 및 비트선 BL에 전압을 인가하는 추가 사이클을 설치함으로써, 1회의 내부 액세스 동작에서, 선택 워드선 WL에 접속되는 메모리 셀(17)에 인가되는 전압을 상쇄시킬 수 있으므로, 메모리 셀(17)에 인가되는 모든 전압의 합계가 「0」으로 되지 않는 것에 기인하는 임프린트를 방지할 수 있다. 또한, 임프린트란, 강유전체 캐패시터(16)를 구성하는 강유전체에 일정 방향의 전압이 인가됨으로써, 강유전체의 히스테리시스 루프가 전압이 인가된 방향으로 시프트하여 역 데이터가 기입되기 어려워지는 것을 의미한다.
또한, 제5 실시형태의 그 밖의 효과는 상기 제1 실시형태와 마찬가지이다.
(제6 실시형태)
도 3 및 도 19를 참조하여, 이 제6 실시형태에서는, 상기 제1 실시형태의 구성에 있어서, 리프레시 동작을 2분할하는 경우의 동작에 대해서 설명한다. 또한, 이 제6 실시형태의 동작 설명에서는, 상기 제1 실시형태와 마찬가지로, 도 19에서의 외부 액세스 동작 A가 행하여지기 전의 외부 액세스 동작에서, 액세스 제어 회로(25)(도 3 참조)에 H레벨의 리프레시 요구 신호가 공급되고 있는 것으로 한다.
우선, 도 3 및 도 19에 도시하는 바와 같이, 외부 액세스 검지 회로(20)는, 외부 액세스 동작 A의 외부 클럭 ECLK를 검지함으로써, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25)에 공급한다. 이에 의해, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 외부 액세스 동작 A의 기간보다도 짧은 주기를 갖는 내부 클럭 ICLK1을 1주기분 생성한다. 이 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25)는, 상기 제1 실시형태와 마찬가지의 내부 액세스 동작 A를 행한다.
다음으로, 내부 액세스 동작 A가 종료되면, 액세스 제어 회로(25)에 공급되어 있는 리프레시 요구 신호가 H레벨이므로, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 공급한다. 이 결과, 강유전체 메모리는, 리프레시 동작 상태로 된다. 또한, 이 리프레시 동작은, 상기 제1 실시형태와 같이 마찬가지로, H레벨의 리프레시 요구 신호가 액세스 제어 회로(25)에 공급되고 나서 128회째의 리프레시 동작인 것으로 한다.
여기에서, 제6 실시형태에서는, 3개의 사이클(판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2)을 포함하는 리프레시 동작을, 판독 동작 RFRD와, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2의 연속 동작의 2개로 분할한다. 구체적으로는, 내부 액세스 동작 A가 종료된 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 리프레시 동작에 포함되는 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 1개째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 공급되고 있다. 따라서, 외부 액세스 동작 A의 기간에서는, 리프레시 제어 회로(22)는, 상기 제1 실시형태와 마찬가지의 리프레시 동작의 판독 동작 RFRD만을 행한다. 그리고, 판독 동작 RFRD가 종료되면, 액세스 제어 회로(25)는, 다음의 외부 액세스 동작 B가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)는, 외부 액세스 동작 B의 외부 클럭 ECLK를 검지함으로써, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25)에 공급한다. 이에 의해, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 이 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25)는, 내부 액세스 동작 B를 행한다.
다음으로, 내부 액세스 동작 B가 종료되면, 액세스 제어 회로(25)에 공급되어 있는 리프레시 요구 신호가 H레벨이므로, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22)에 리프레시 신호를 공급한다. 이 결과, 강유전체 메모리는, 리프레시 동작 상태로 된다.
여기에서, 제6 실시형태에서는, 내부 액세스 동작 B가 종료된 시점에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 리프레시 동작에 포함되는 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 2개째의 사이클인 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2의 연속 동작만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 공급되고 있다. 따라서, 외부 액세스 동작 B의 기간에서는, 리프레시 제어 회로(22)는, 리프레시 동작에 포함되는 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2의 연속 동작만을 행한다. 그리고, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2의 연속 동작이 종료하면, 워드선 WL1∼WL128의 모두에 리프레시 동작이 행해졌으므로, 리프레시 제어 회로(22)는, 리프레시 요구 신호를 L레벨로 하강시킨다. 또한, 액세스 계수 회로(21)의 카운트수가 리셋된다. 그 후, 액세스 제어 회로(25)는, 다음의 외부 액세스 동작 C가 개시될 때까지 대기 상태로 된다.
다음으로, 상기 제1 실시형태와 마찬가지로 하여, 외부 액세스 동작 C의 기간에, 내부 액세스 동작 C가 행하여진다. 이 때, 액세스 제어 회로(25)에 H레벨의 리프레시 요구 신호가 공급되고 있지 있으므로, 액세스 제어 회로(25)는, 내부 액세스 동작 C의 종료 후에 리프레시 동작을 행하지 않고, 다음의 외부 액세스 동작 D가 개시될 때까지 대기 상태로 된다. 다음으로, 상기 제1 실시형태와 마찬가지로 하여, 외부 액세스 동작 D의 기간에, 내부 액세스 동작 D가 행하여진다.
이 후는, 리프레시 동작이 행하여지지 않고, 내부 액세스 동작만이 반복해서 행하여진다. 그리고, 액세스 계수 회로(21)의 카운트수가 다시 소정 횟수(예를 들면, 106회)에 도달했을 때에, 리프레시 제어 회로(22)는, 액세스 제어 회로(25)에 H레벨의 리프레시 요구 신호를 공급한다. 그리고, 다시 마찬가지의 동작에 의해 2개로 분할된 리프레시 동작이, 모든 워드선 WL1∼WL128에 대하여 행하여진다.
제6 실시형태에서는, 상기한 바와 같이, 리프레시 동작을, 판독 동작 RFRD와, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2의 연속 동작의 2개로 분할함과 함께, 내부 액세스 동작 A 후에, 판독 동작 RFRD를 행하며, 또한, 내부 액세스 동작 B 후에, 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2의 연속 동작을 행함으로써, 리프레시 동작의 판독 동작과 기입 동작을 연속해서 행하는 경우에 비하여, 1회의 외부 액세스 동작의 기간에 행하여지는 리프레시 동작의 기간을 짧게 할 수 있으므로, 그만큼, 외부 액세스 동작의 기간(외부 클럭 ECLK의 주기)을 짧게 할 수 있다. 이 결과, 데이터의 전송 속도를 향상시킬 수 있다.
또한, 제6 실시형태에서는, 상기한 바와 같이, 리프레시 동작을, 판독 동작 RFRD와, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2의 연속 동작의 2개로 분할함과 함께, 내부 액세스 동작 A 후에, 판독 동작 RFRD를 행하며, 또한, 내부 액세스 동작 B 후에, 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2의 연속 동작을 행함으로써, 리프레시 동작을, 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2의 3개의 사이클에 의해 구성하는 경우에 있어서, 2회의 외부 액세스 동작의 기간에서 1회분의 리프레시 동작을 행할 수 있다. 이에 의해, 리프레시 동작을, 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2의 3개의 사이클에 의해 구성하는 경우에 있어서, 3회의 외부 액세스 동작의 기간에서 1회분의 리프레시 동작을 행하는 제1 실시형태에 비하여, 리프레시 동작을 보다 빠른 시기에 완료시킬 수 있다. 그 결과, 디스터브의 누적을 효율적으로 억제할 수 있다.
또한, 제6 실시형태의 그 밖의 효과는, 상기 제1 실시형태와 마찬가지이다.
(제7 실시형태)
도 20을 참조하여, 이 제7 실시형태에서는, 상기 제1∼제6 실시형태와 달리, 리프레시 동작을 행하는 소정의 기간에, 복수의 워드선에 대하여 동시에 리프레시 동작을 행하는 경우에 대해 설명한다.
즉, 이 제7 실시형태에서는, 도 20에 도시하는 바와 같이, 메모리 셀 어레이(31)는, 복수(예를 들면, 32개)의 워드선 WL을 각각 포함하는 4개의 메모리 셀 블록(31a∼31d)에 의해 구성되어 있다. 또한, 복수의 워드선 WL의 각각에는, 소정수의 메모리 셀(도시하지 않음)이 접속되어 있다. 또한, 제7 실시형태의 메모리 셀은, 도 2에 도시한 제1 실시형태와 마찬가지로, 비트선 BL과 워드선 WL이 교차하는 위치에 배치되어 있다.
또한, 제7 실시형태에서는, 4개의 메모리 셀 블록(31a∼31d)에는, 각각, 워드선 WL을 통하여, 로우 디코더(32)가 1개씩 접속되어 있다. 4개의 로우 디코더(32)는, 로우 어드레스 버퍼(33)에 접속되어 있음과 함께, 로우 어드레스 버퍼(33)로부터의 로우 프리디코드 신호가 공급되도록 구성되어 있다. 또한, 로우 어드레스 버퍼(33)에는, 액세스 제어 회로(25)로부터의 로우 어드레스 신호 및 리프레시 신호와, 리프레시 제어 회로(22)로부터의 리프레시 어드레스 신호가 공급된다. 이 로우 어드레스 버퍼(33)는, 로우 어드레스 신호, 리프레시 신호 및 리프레시 어드레스 신호에 기초하여, 로우 디코더(32)에 공급되는 로우 프리디코드 신호를 제어하는 기능을 갖는다.
구체적으로는, 소정의 외부 액세스 동작의 기간에 내부 액세스 동작이 행하여질 때에는, 4개의 메모리 셀 블록(31a∼31d)중의 1개의 메모리 셀 블록에 포함되는 소정의 워드선 WL만이 활성화되도록, 로우 프리디코드 신호가 제어된다. 그 한편, 소정의 외부 액세스 동작의 기간에 리프레시 동작이 행하여질 때에는, 4개의 메모리 셀 블록(31a∼31d) 중의 모든 메모리 셀 블록의 각각에 포함되는 소정의 워드선 WL이 4개 동시의 상승 타이밍에서 활성화되도록, 로우 프리디코드 신호가 제어된다.
또한, 로우 어드레스 버퍼(33) 내에는, 프리디코더(34)와 절환 회로(35)가 설치되어 있다. 로우 어드레스 버퍼(33) 내의 프리디코더(34)는, 내부 액세스 동작이 행하여질 때에, 4개의 메모리 셀 블록(31a∼31d) 중의 1개의 메모리 셀 블록에 대응하는 로우 디코더(32)에 공급되는 로우 프리디코드 신호만을, L레벨로부터 H레벨로 변화시키는 기능을 갖는다. 그리고, 내부 액세스 동작이 행하여질 때에는, 공급되는 로우 프리디코드 신호가 H레벨로 변화된 로우 디코더(32)에 의해, 로우 어드레스 신호에 기초하여, 4개의 메모리 셀 블록(31a∼31d) 중의 대응하는 1개의 메모리 셀 블록에 포함되는 소정의 워드선 WL만이 활성화된다. 또한, 프리디코더(34)는, 리프레시 동작이 행하여질 때에, 리프레시 신호에 기초하여, 4개의 메모리 셀 블록(31a∼31d)의 각각에 대응하는 모든 로우 디코더(32)에 공급되는 로우 프리디코드 신호를, L레벨로부터 H레벨로 변화시키는 기능을 갖는다. 그리고, 리프레시 동작이 행하여질 때에는, 공급되는 로우 프리디코드 신호가 H레벨로 변화된 모든 로우 디코더(32)에 의해, 리프레시 어드레스 신호에 기초하여, 4개의 메모리 셀 블록(31a∼31d) 중의 모든 메모리 셀 블록의 각각에 포함되는 소정의 워드선 WL이 4개 동시에 활성화된다.
또한, 로우 어드레스 버퍼(33) 내의 절환 회로(35)는, 로우 어드레스 버퍼(33)로부터 출력되는 로우 프리디코드 신호를, 내부 액세스 동작용의 로우 프리디코드 신호와 리프레시 동작용의 로우 프리디코드 신호로 절환하는 기능을 갖는다. 또한, 절환 회로(35)는, 본 발명의 「절환부」의 일례이다.
또한, 4개의 메모리 셀 블록(31a∼31d)에는, 각각, 비트선 BL을 통하여, 센스 앰프(36), 래치 열(37) 및 컬럼 디코더(38)가 1개씩 접속되어 있다. 이 센스 앰프(36), 래치 열(37) 및 컬럼 디코더(38)는, 각각, 상기 제1 실시형태의 센스 앰프(13), 래치 열(14) 및 컬럼 디코더(10)와 마찬가지의 기능을 갖는다. 또한, 래치 열(37)은, 본 발명의 「래치부」의 일례이다.
또한, 제7 실시형태의 그 밖의 구성은, 상기 제1 실시형태와 마찬가지이다.
다음으로, 도 20 및 도 21을 참조하여, 제7 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작에 대해서 설명한다. 또한, 이 제7 실시형태의 동작 설명에서는, 상기 제1 실시형태와 마찬가지로, 도 21에서의 외부 액세스 동작 A가 행하여지기 전의 외부 액세스 동작에서, 액세스 제어 회로(25)(도 20 참조)에 H레벨의 리프레시 요구 신호가 공급되고 있는 것으로 한다.
우선, 도 20 및 도 21에 도시하는 바와 같이, 외부 액세스 검지 회로(20)는, 외부 액세스 동작 A의 외부 클럭 ECLK를 검지함으로써, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25)에 공급한다. 이에 의해, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 외부 액세스 동작 A의 기간보다도 짧은 주기를 갖는 내부 클럭 ICLK1을 1주기분 생성한다. 이 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25)는, 내부 액세스 동작 A를 행한다.
이 제7 실시형태에서는, 외부 액세스 동작 A의 기간에 내부 액세스 동작 A를 행할 때에, 메모리 셀 블록(31a)에 포함되는 소정의 워드선 WL만이 활성화되도록, 메모리 셀 블록(31a)에 대응하는 로우 디코더(32)에 공급되는 로우 프리디코드 신호를 L레벨로부터 H레벨로 변화시킨다. 또한, 메모리 셀 블록(31b∼31d)에 포함되는 워드선 WL이 활성화되지 않도록, 메모리 셀 블록(31b∼31d)의 각각에 대응하는 로우 디코더(32)에 공급되는 로우 프리디코드 신호를 L레벨로 유지한다. 이에 의해, 외부 액세스 동작 A의 기간에서는, 액세스 제어 회로(25)로부터의 로우 어드레스 신호에 기초하여, 메모리 셀 블록(31a)에 포함되는 소정의 워드선 WL에 대해서만 내부 액세스 동작 A가 행하여진다.
다음으로, 내부 액세스 동작 A가 종료되면, 액세스 제어 회로(25)에 공급되어 있는 리프레시 요구 신호가 H레벨이므로, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22) 및 로우 어드레스 버퍼(33)에 리프레시 신호를 공급한다. 이 결과, 강유전체 메모리는, 리프레시 동작 상태로 된다. 또한, 이 리프레시 동작은, 상기 제1 실시형태와 달리, H레벨의 리프레시 요구 신호가 액세스 제어 회로(25)에 공급되고 나서 32회째의 리프레시 동작인 것으로 한다.
여기에서, 제7 실시형태에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 리프레시 동작에 포함되는 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 1개째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 공급되고 있다. 또한, 제7 실시형태에서는, 로우 어드레스 버퍼(33)에 리프레시 신호가 공급됨으로써, 4개의 메모리 셀 블록(31a∼31d)의 각각에 대응하는 모든 로우 디코더(32)에 공급되는 로우 프리디코드 신호가, L레벨로부터 H레벨로 변화된다. 이에 의해, 외부 액세스 동작 A의 기간에 리프레시 동작이 행하여질 때에는, 모든 로우 디코더(32)에 의해, 리프레시 어드레스 신호에 기초하여, 4개의 메모리 셀 블록(31a∼31d) 중의 모든 메모리 셀 블록의 각각에 포함되는 소정의 워드선 WL이 4개 동시의 상승 타이밍에서 활성화된다. 그 결과, 4개의 메모리 셀 블록(31a∼31d) 중의 모든 메모리 셀 블록의 각각에 포함되는 소정의 워드선 WL에 대하여, 상기 제1 실시형태와 마찬가지의 리프레시 동작의 판독 동작 RFRD가 행하여진다. 그리고, 판독 동작 RFRD가 종료되면, 액세스 제어 회로(25)는, 다음의 외부 액세스 동작 B가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)는, 외부 액세스 동작 B의 외부 클럭 ECLK를 검지함으로써, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25)에 공급한다. 이에 의해, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 이 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25)는, 내부 액세스 동작 B를 행한다.
이 제7 실시형태에서는, 외부 액세스 동작 B의 기간에 내부 액세스 동작 B를 행할 때에, 메모리 셀 블록(31b)에 포함되는 소정의 워드선 WL만이 활성화되도록, 메모리 셀 블록(31b)에 대응하는 로우 디코더(32)에 공급되는 로우 프리디코드 신호를 L레벨로부터 H레벨로 변화시킨다. 또한, 메모리 셀 블록(31a, 31c 및 31d)에 포함되는 워드선 WL이 활성화되지 않도록, 메모리 셀 블록(31a, 31c 및 31d)의 각각에 대응하는 로우 디코더(32)에 공급되는 로우 프리디코드 신호를 L레벨로 유지한다. 이에 의해, 외부 액세스 동작 B의 기간에서는, 액세스 제어 회로(25)로부터의 로우 어드레스 신호에 기초하여, 메모리 셀 블록(31b)에 포함되는 소정의 워드선 WL에 대해서만 내부 액세스 동작 B가 행하여진다.
다음으로, 내부 액세스 동작 B가 종료되면, 액세스 제어 회로(25)에 공급되어 있는 리프레시 요구 신호가 H레벨이므로, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22) 및 로우 어드레스 버퍼(33)에 리프레시 신호를 공급한다. 이 결과, 강유전체 메모리는, 리프레시 동작 상태로 된다.
여기에서, 제7 실시형태에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 리프레시 동작에 포함되는 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 2개째의 사이클인 제1 재기입 동작 RFRS1만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 공급되고 있다. 또한, 제7 실시형태에서는, 로우 어드레스 버퍼(33)에 리프레시 신호가 공급됨으로써, 4개의 메모리 셀 블록(31a∼31d)의 각각에 대응하는 모든 로우 디코더(32)에 공급되는 로우 프리디코드 신호가, L레벨로부터 H레벨로 변화된다. 이에 의해, 외부 액세스 동작 B의 기간에 리프레시 동작이 행하여질 때에는, 모든 로우 디코더(32)에 의해, 리프레시 어드레스 신호에 기초하여, 4개의 메모리 셀 블록(31a∼31d) 중의 모든 메모리 셀 블록의 각각에 포함되는 소정의 워드선 WL이 4개 동시의 상승 타이밍에서 활성화된다. 그 결과, 4개의 메모리 셀 블록(31a∼31d) 중의 모든 메모리 셀 블록 각각에 포함되어 있는 소정의 워드선 WL에 대하여, 상기 제1 실시형태와 마찬가지의 리프레시 동작의 제1 재기입 동작 RFRS1이 행하여진다. 그리고, 제1 재기입 동작 RFRS1이 종료하면, 액세스 제어 회로(25)는, 다음의 외부 액세스 동작 C가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)는, 외부 액세스 동작 C의 외부 클럭 ECLK를 검지함으로써, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25)에 공급한다. 이에 의해, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 이 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25)는, 내부 액세스 동작 C를 행한다.
이 제7 실시형태에서는, 외부 액세스 동작 C의 기간에 내부 액세스 동작 C를 행할 때에, 메모리 셀 블록(31c)에 포함되는 소정의 워드선 WL만이 활성화되도록, 메모리 셀 블록(31c)에 대응하는 로우 디코더(32)에 공급되는 로우 프리디코드 신호를 L레벨로부터 H레벨로 변화시킨다. 또한, 메모리 셀 블록(31a, 31b 및 31d)에 포함되는 워드선 WL이 활성화되지 않도록, 메모리 셀 블록(31a, 31b 및 31d)의 각각에 대응하는 로우 디코더(32)에 공급되는 로우 프리디코드 신호를 L레벨로 유지한다. 이에 의해, 외부 액세스 동작 C의 기간에서는, 액세스 제어 회로(25)로부터의 로우 어드레스 신호에 기초하여, 메모리 셀 블록(31c)에 포함되는 소정의 워드선 WL에 대해서만 내부 액세스 동작 C가 행하여진다.
다음으로, 내부 액세스 동작 C가 종료되면, 액세스 제어 회로(25)에 공급되어 있는 리프레시 요구 신호가 H레벨이므로, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22) 및 로우 어드레스 버퍼(33)에 리프레시 신호를 공급한다. 이 결과, 강유전체 메모리는, 리프레시 동작 상태로 된다.
여기서, 제7 실시형태에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 리프레시 동작에 포함되는 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 3개째의 사이클인 제2 재기입 동작 RFRS2만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 공급되고 있다. 또한, 제7 실시형태에서는, 로우 어드레스 버퍼(33)에 리프레시 신호가 공급됨으로써, 4개의 메모리 셀 블록(31a∼31d)의 각각에 대응하는 모든 로우 디코더(32)에 공급되는 로우 프리디코드 신호가, L레벨로부터 H레벨로 변화된다. 이에 의해, 외부 액세스 동작 C의 기간에 리프레시 동작이 행하여질 때에는, 모든 로우 디코더(32)에 의해, 리프레시 어드레스 신호에 기초하여, 4개의 메모리 셀 블록(31a∼31d) 중의 모든 메모리 셀 블록의 각각에 포함되는 소정의 워드선 WL이 4개 동시의 상승 타이밍에서 활성화된다. 그 결과, 4개의 메모리 셀 블록(31a∼31d) 중의 모든 메모리 셀 블록의 각각에 포함되는 소정의 워드선 WL에 대하여, 상기 제1 실시형태와 마찬가지의 리프레시 동작의 제2 재기입 동작 RFRS2가 행하여진다. 그리고, 제2 재기입 동작 RFRS2가 종료되면, 4개의 메모리 셀 블록(31a∼31d)의 모든 워드선 WL에 리프레시 동작이 행하여졌으므로, 리프레시 제어 회로(22)는, 리프레시 요구 신호를 L레벨로 하강시킨다. 또한, 액세스 계수 회로(21)의 카운트수가 리셋된다. 그 후, 액세스 제어 회로(25)는, 다음의 외부 액세스 동작 D가 개시될 때까지 대기 상태로 된다.
다음으로, 외부 액세스 검지 회로(20)는, 외부 액세스 동작 D의 외부 클럭 ECLK를 검지함으로써, 외부 액세스 검지 펄스 CMD를 생성함과 함께, 그 외부 액세스 검지 펄스 CMD를 액세스 계수 회로(21) 및 액세스 제어 회로(25)에 공급한다. 이에 의해, 액세스 계수 회로(21)는, 외부 액세스 횟수를 +1만큼 카운트 업함과 함께, 그 외부 액세스 횟수의 데이터를 리프레시 제어 회로(22)에 공급한다. 또한, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 내부 클럭 ICLK1을 1주기분 생성한다. 이 내부 클럭 ICLK1의 1주기분 동안에, 액세스 제어 회로(25)는, 내부 액세스 동작 D를 행한다.
이 제7 실시형태에서는, 외부 액세스 동작 D의 기간에 내부 액세스 동작 D를 행할 때에, 메모리 셀 블록(31d)에 포함되는 소정의 워드선 WL만이 활성화되도록, 메모리 셀 블록(31d)에 대응하는 로우 디코더(32)에 공급되는 로우 프리디코드 신호를 L레벨로부터 H레벨로 변화시킨다. 또한, 메모리 셀 블록(31a∼31c)에 포함되는 워드선 WL이 활성화되지 않도록, 메모리 셀 블록(31a∼31c)의 각각에 대응하는 로우 디코더(32)에 공급되는 로우 프리디코드 신호를 L레벨로 유지한다. 이에 의해, 외부 액세스 동작 D의 기간에서는, 액세스 제어 회로(25)로부터의 로우 어드레스 신호에 기초하여, 메모리 셀 블록(31d)에 포함되는 소정의 워드선 WL에 대해서만 내부 액세스 동작 D가 행하여진다.
다음으로, 외부 액세스 동작 D의 기간에 내부 액세스 동작 D가 종료되면, 액세스 제어 회로(25)에 H레벨의 리프레시 요구 신호가 공급되고 있지 있으므로, 액세스 제어 회로(25)는, 리프레시 동작을 행하지 않고, 다음의 외부 액세스 동작이 개시될 때까지 대기 상태로 된다.
이 후에는, 리프레시 동작이 행하여지지 않고, 내부 액세스 동작만이 반복해서 행하여진다. 그리고, 액세스 계수 회로(21)의 카운트수가 다시 소정 횟수(예를 들면, 106회)에 도달했을 때에, 리프레시 제어 회로(22)는, 액세스 제어 회로(25)에 H레벨의 리프레시 요구 신호를 공급한다. 그리고, 다시 마찬가지의 동작에 의해 3개로 분할된 리프레시 동작이, 4개의 메모리 셀 블록(31a∼31d)의 모든 워드선 WL에 대하여 행하여진다.
제7 실시형태에서는, 상기한 바와 같이, 소정의 외부 액세스 동작의 기간에 리프레시 동작을 행할 때에, 4개의 메모리 셀 블록(31a∼31d) 중의 모든 메모리 셀 블록의 각각에 포함되는 소정의 워드선 WL에 대하여 동시에 리프레시 동작을 행함으로써, 소정의 외부 액세스 동작의 기간에 리프레시 동작을 행할 때에, 4개의 메모리 셀 블록(31a∼31d) 중의 1개의 메모리 셀 블록에 포함되는 소정의 워드선 WL에 대해서만 리프레시 동작을 행하는 경우에 비하여, 리프레시 동작을 보다 빠른 시기에 완료시킬 수 있다. 그 결과, 용이하게, 디스터브의 누적을 효율적으로 억제할 수 있다.
또한, 제7 실시형태의 그 밖의 효과는, 상기 제1 실시형태와 마찬가지이다.
(제8 실시형태)
도 22∼도 25를 참조하여, 이 제8 실시형태에서는, 상기 제7 실시형태의 구성에서, 소정의 외부 액세스 동작의 기간에 리프레시 동작이 행하여지는 4개의 워드선 WL을, 서로 다른 상승 타이밍에서 활성화시키는 경우에 대해 설명한다.
즉, 이 제8 실시형태에서는, 도 22에 도시하는 바와 같이, 도 20에 도시한 제7 실시형태의 구성에서, 로우 어드레스 버퍼(33)와, 메모리 셀 블록(31b)에 대응하는 로우 디코더(32) 사이에, 지연 회로(41a)가 1개 설치되어 있다. 또한, 로우 어드레스 버퍼(33)와, 메모리 셀 블록(31c)에 대응하는 로우 디코더(32) 사이에, 2개의 지연 회로(41a 및 41b)가 설치되어 있다. 또한, 로우 어드레스 버퍼(33)와, 메모리 셀 블록(31d)에 대응하는 로우 디코더(32) 사이에, 3개의 지연 회로(41a, 41b 및 41c)가 설치되어 있다. 지연 회로(41a∼41c)는, 로우 프리디코드 신호의 로우 디코더(32)에의 공급을 지연시키는 기능을 갖는다.
또한, 상기한 지연 회로(41a∼41c)는, 센스 앰프 활성화 신호의 센스 앰프(36)에의 공급과, 래치 신호의 래치 열(37)에의 공급을 지연시키는 기능도 갖는다. 즉, 메모리 셀 블록(31b)에 대응하는 센스 앰프(36)(래치 열(37))에는, 지연 회로(41a)를 통하여 센스 앰프 활성화 신호(래치 신호)가 공급된다. 또한, 메모리 셀 블록(31c)에 대응하는 센스 앰프(36)(래치 열(37))에는, 지연 회로(41a 및 41b)를 통하여 센스 앰프 활성화 신호(래치 신호)가 공급된다. 또한, 메모리 셀 블록(31d)에 대응하는 센스 앰프(36)(래치 열(37))에는, 지연 회로(41a, 41b 및 41c)를 통하여 센스 앰프 활성화 신호(래치 신호)가 공급된다.
또한, 지연 회로(41a)는, 도 23에 도시하는 바와 같이, 4단의 인버터 회로(42a)를 4개 포함하고 있다. 4개의 4단의 인버터 회로(42a)는, 각각, 메모리 셀 블록 B∼D의 각각에 대응하는 3개의 로우 프리디코드 신호, 및, 센스 앰프 활성화 신호(래치 신호)를 지연시키는 기능을 갖는다. 또한, 지연 회로(41b)는, 도 24에 도시하는 바와 같이, 4단의 인버터 회로(42b)를 3개 포함하고 있다. 3개의 4단의 인버터 회로(42b)는, 각각, 메모리 셀 블록 C 및 D의 각각에 대응하는 2개의 로우 프리디코드 신호, 및, 센스 앰프 활성화 신호(래치 신호)를 지연시키는 기능을 갖는다. 또한, 지연 회로(41c)는, 도 25에 도시하는 바와 같이, 4단의 인버터 회로(42c)를 2개 포함하고 있다. 2개의 4단의 인버터 회로(42c)는, 각각, 메모리 셀 블록 D에 대응하는 로우 프리디코드 신호, 및, 센스 앰프 활성화 신호(래치 신호)를 지연시키는 기능을 갖는다.
또한, 제8 실시형태의 그 밖의 구성은, 상기 제7 실시형태와 마찬가지이다.
다음으로, 도 22 및 도 26을 참조하여, 제8 실시형태에 따른 단순 매트릭스형의 강유전체 메모리의 동작에 대해서 설명한다. 또한, 이 제8 실시형태의 동작 설명에서는, 상기 제7 실시형태와 마찬가지로, 도 26에서의 외부 액세스 동작 A가 행하여지기 전의 외부 액세스 동작에서, 액세스 제어 회로(25)(도 22 참조)에 H레벨의 리프레시 요구 신호가 공급되고 있는 것으로 한다.
우선, 도 22 및 도 26에 도시하는 바와 같이, 상기 제7 실시형태와 마찬가지로 하여, 메모리 셀 블록(31a)에 포함되는 소정의 워드선 WL에 대해서만 내부 액세스 동작 A를 행한다.
다음으로, 내부 액세스 동작 A가 종료되면, 액세스 제어 회로(25)에 공급되어 있는 리프레시 요구 신호가 H레벨이므로, 액세스 제어 회로(25)는, 내부 클럭 생성 회로(24)에 의해, 리프레시 동작을 행하기 위한 내부 클럭 ICLK2를 생성함과 함께, 리프레시 제어 회로(22) 및 로우 어드레스 버퍼(33)에 리프레시 신호를 공급한다. 이 결과, 강유전체 메모리는, 리프레시 동작 상태로 된다. 또한, 이 리프레시 동작은, 상기 제7 실시형태와 마찬가지로, H레벨의 리프레시 요구 신호가 액세스 제어 회로(25)에 공급되고 나서 32회째의 리프레시 동작인 것으로 한다.
여기에서, 제8 실시형태에서는, 리프레시 신호가 공급된 리프레시 제어 회로(22)에는, 리프레시 동작에 포함되는 판독 동작 RFRD, 제1 재기입 동작 RFRS1 및 제2 재기입 동작 RFRS2 중, 1개째의 사이클인 판독 동작 RFRD만을 요구하는 분할 신호가 리프레시 분할 제어 회로(23)로부터 공급되고 있다. 또한, 제8 실시형태에서는, 로우 어드레스 버퍼(33)에 리프레시 신호가 공급됨으로써, 4개의 메모리 셀 블록(31a∼31d)의 각각에 대응하는 모든 로우 디코더(32)에 공급되는 로우 프리디코드 신호가, L레벨로부터 H레벨로 변화된다.
이 때, 제8 실시형태에서는, 메모리 셀 블록(31b)에 대응하는 로우 디코더(32)에 공급되는 H레벨의 로우 프리디코드 신호는, 1개의 지연 회로(41a)에 의해, 메모리 셀 블록(31a)에 대응하는 로우 디코더(32)에 공급되는 H레벨의 로우 프리디코드 신호에 비하여 소정의 기간 T3(예를 들면, 약 2ns∼약 5ns)만큼 지연된다. 또한, 메모리 셀 블록(31c)에 대응하는 로우 디코더(32)에 공급되는 H레벨의 로우 프리디코드 신호는, 2개의 지연 회로(41a 및 41b)에 의해, 메모리 셀 블록(31b)에 대응하는 로우 디코더(32)에 공급되는 H레벨의 로우 프리디코드 신호에 비하여 소정의 기간 T3만큼 지연된다. 또한, 메모리 셀 블록(31d)에 대응하는 로우 디코더(32)에 공급되는 H레벨의 로우 프리디코드 신호는, 3개의 지연 회로(41a∼41c)에 의해, 메모리 셀 블록(31c)에 대응하는 로우 디코더(32)에 공급되는 H레벨의 로우 프리디코드 신호에 비하여 소정의 기간 T3만큼 지연된다. 이에 의해, 제8 실시형태에서는, 외부 액세스 동작 A의 기간에 리프레시 동작(판독 동작 RFRD)이 행하여지는 4개의 워드선 WL은, 서로 다른 상승 타이밍에서 활성화된다.
또한, 리프레시 동작(판독 동작 RFRD)이 행하여지는 4개의 워드선 WL의 상승 타이밍을 서로 다르게 한 경우에는, 데이터가 판독되는 타이밍이 서로 다르므로, 이 제8 실시형태에서는, 메모리 셀 블록(31b∼31d)의 각각에 대응하는 센스 앰프(36)(래치 열(37))에 공급되는 센스 앰프 활성화 신호(래치 신호)도, 지연 회로(41a∼41c)에 의해 소정의 기간 T3만큼 지연시킨다.
그리고, 판독 동작 RFRD가 종료되면, 액세스 제어 회로(25)는, 다음의 외부 액세스 동작 B가 개시될 때까지 대기 상태로 된다. 이 후, 상기한 외부 액세스 동작 A의 기간과 마찬가지로, 외부 액세스 동작 B의 기간에, 내부 액세스 동작 B 및 리프레시 동작(제1 재기입 동작 RFRS1)이 행하여짐과 함께, 외부 액세스 동작 C의 기간에, 내부 액세스 동작 C 및 리프레시 동작(제2 재기입 동작 RFRS2)이 행하여진다. 또한, 외부 액세스 동작 D의 기간에, 리프레시 동작이 행해지지 않고, 내부 액세스 동작 D만이 행하여진다.
제8 실시형태에서는, 상기한 바와 같이, 소정의 외부 액세스 동작의 기간에 리프레시 동작을 행할 때에, 4개의 메모리 셀 블록(31a∼31d) 중의 모든 메모리 셀 블록의 각각에 포함되는 소정의 워드선 WL에 대하여 동시에 리프레시 동작을 행함으로써, 상기 제7 실시형태와 마찬가지로, 리프레시 동작을 빠른 시기에 완료시킬 수 있으므로, 용이하게, 디스터브의 누적을 효율적으로 억제할 수 있다. 이 경우, 소정의 외부 액세스 동작의 기간에 리프레시 동작이 행하여지는 4개의 워드선 WL을, 서로 다른 상승 타이밍에서 활성화시킴으로써, 4개의 워드선 WL의 각각이 활성화 상태로 되어 있는 기간을 서로 어긋나게 할 수 있으므로, 4개의 워드선 WL의 각각이 동시에 활성화 상태로 되는 기간을 짧게 할 수 있다. 이에 의해, 동작 전류가 피크에 도달하는 기간을 짧게 할 수 있으므로, 전원선에 발생하는 노이즈를 저감할 수 있다. 그 결과, 메모리의 동작 신뢰성을 향상시킬 수 있다.
또한, 제8 실시형태의 그 밖의 효과는, 상기 제1 실시형태와 마찬가지이다.
또한, 금회 개시된 실시형태는, 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는, 상기한 실시형태의 설명이 아니라 특허 청구의 범위에 의해 나타내어지며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 상기 제1∼제8 실시형태에서는, 내부 액세스 동작의 종료 후에 리프레시 동작을 행하는 예를 나타내었지만, 본 발명은 이것에 한정되지 않고, 내부 액세스 동작 전에 리프레시 동작을 행해도 된다. 또한, 내부 액세스 동작 전에 리프레시 동작을 행하는 경우와, 내부 액세스 동작 후에 리프레시 동작을 행하는 경우와, 내부 액세스 동작의 전후의 양쪽에 리프레시 동작을 행하는 경우가 있어도 된다.
또한, 상기 제1∼제8 실시형태에서는, 외부 어드레스 신호가 공급되는 외부 액세스 동작의 예를 나타내었지만, 본 발명은 이것에 한정되지 않고, 외부 어드레스 신호 이외의 데이터가 커맨드로서 외부 액세스 검지 회로에 공급되는 외부 액세스 동작이 행하여지는 메모리에 적용해도 된다.
또한, 상기 제1∼제8 실시형태에서는, 리프레시 동작을 선택된 워드선 WL에 연결되는 메모리 셀 전체에 대하여 일괄로 행하는 경우에 대해 설명했지만, 본 발명은 이것에 한정되지 않고, 소정의 워드선 WL과 소정의 비트선 BL이 교차하는 위치의 소정의 1개의 메모리 셀마다 리프레시 동작을 행하는 경우에도, 마찬가지로 적용 가능하다.
또한, 상기 제1∼제8 실시형태에서는, 워드선 WL과, 비트선 BL과, 워드선 WL 및 비트선 BL 사이에 배치된 강유전체막에 의해 메모리 셀이 형성되는 단순 매트릭스형의 강유전체 메모리에 적용한 예를 나타내었지만, 본 발명은 이것에 한정되지 않고, 디스터브가 발생하는 1트랜지스터형의 유전체 메모리에도 마찬가지로 적용 가능하다. 또한, 리프레시가 필요한 DRAM 등의, 강유전체 메모리 이외의 다른 메모리에도 적용 가능하다.
또한, 상기 제5 실시형태에서는, 판독 동작 IARD 후에 추가 사이클을 행하는 예를 나타내었지만, 본 발명은 이것에 한정되지 않고, 도 27 및 도 28에 도시하는 제5 실시형태의 변형예와 같이, 추가 사이클 후에 판독 동작 IARD를 행해도 된다. 이와 같이 구성하면, 판독 동작 IARD를 행하였을 때에 선택 워드선에 접속되어 있는 메모리 셀에 데이터 「L」(데이터 「0」)이 기입된다. 따라서, 선택 워드선에 접속되어 있는 메모리 셀에 데이터 「H」(데이터 「1」)를 재기입하는 경우에는, 도 27에 도시하는 바와 같이, 제1 실시형태의 도 5에 도시한 제1 재기입 동작 IARS1 및 제2 재기입 동작 IARS2와 마찬가지로 제1 재기입 동작 IARS1 및 제2 재기입 동작 IARS2를 행한다. 한편, 선택 워드선에 접속되어 있는 메모리 셀에 데이터 「L」을 재기입하는 경우에는, 도 28에 도시하는 바와 같이, 제1 실시형태의 도 6에 도시한 제1 재기입 동작 IARS1 및 제2 재기입 동작 IARS2와 마찬가지로 제1 재기입 동작 IARS1 및 제2 재기입 동작 IARS2를 행한다.
또한, 상기 실시형태 5에서는, 내부 액세스 동작의 경우에만 임프린트 방지를 위한 추가 사이클을 행하는 예를 나타내었지만, 본 발명은 이것에 한정되지 않고, 리프레시 동작에서도, 임프린트 방지를 위한 추가 사이클을 행해도 된다. 이 경우, 리프레시 동작은, 리프레시 분할 제어 회로에 의해 4분할되어 행하여진다.
또한, 상기 제7 및 제8 실시형태에서는, 4개의 메모리 셀 블록에 의해 구성된 메모리 셀 어레이를 포함하는 메모리에 대해서 설명했지만, 본 발명은 이것에 한정되지 않고, 메모리 셀 어레이가 4개 이외의 복수의 메모리 셀 블록에 의해 구성되어 있어도 된다.
상기한 본 발명에 따르면, 외부 액세스 동작의 기간을 짧게 하는 것이 가능한 메모리가 제공된다.

Claims (23)

  1. 외부 액세스 동작에 기초하여, 내부 액세스 동작을 행하는 액세스 제어부와,
    리프레시 동작을 행하는 리프레시 제어부와,
    상기 리프레시 동작을, 판독 동작과 재기입 동작으로 분할하는 리프레시 분할 제어부를 구비하며,
    상기 판독 동작과 상기 재기입 동작을, 각각, 서로 다른 상기 외부 액세스 동작에 대응하는 서로 다른 상기 내부 액세스 동작의 전 및 후 중 적어도 어느 한쪽에 행하기 위해,
    상기 리프레시 분할 제어부는 또한, 상기 재기입 동작을 제1 데이터를 기입하는 제1 재기입 동작과 제2 데이터를 기입하는 제2 재기입 동작으로 분할하는, 메모리.
  2. 제 1 항에 있어서,
    상기 판독 동작, 상기 제1 재기입 동작 및 상기 제2 재기입 동작은, 각각, 서로 다른 상기 외부 액세스 동작에 대응하는 서로 다른 상기 내부 액세스 동작의 전 및 후 중 적어도 어느 한쪽에 행하여지는, 메모리.
  3. 제 1 항에 있어서,
    상기 리프레시 동작의 상기 판독 동작에 의해 판독된 데이터를 보유하는 래치부를 더 구비하는, 메모리.
  4. 제 1 항에 있어서,
    상기 외부 액세스 동작을 검지하는 외부 액세스 검지부와,
    상기 외부 액세스 검지부에 의해 상기 외부 액세스 동작이 검지된 것과, 상기 액세스 제어부의 동작 상태에 기초하여, 상기 리프레시 동작을 행할지의 여부를 판정하는 리프레시 판정부를 더 구비하며,
    상기 액세스 제어부는, 상기 리프레시 판정부의 판정 결과에 기초하여, 상기 내부 액세스 동작의 전 및 후 중 적어도 어느 한쪽에 상기 리프레시 동작을 행하는, 메모리.
  5. 제 4 항에 있어서,
    상기 외부 액세스 동작이 상기 외부 액세스 검지부에 의해 검지되었을 때에, 상기 액세스 제어부가 상기 내부 액세스 동작 및 상기 리프레시 동작 중 어느 쪽의 동작도 행하고 있지 않은 경우에는, 상기 리프레시 판정부는, 상기 리프레시 동작을 위한 신호를 출력하는, 메모리.
  6. 제 4 항에 있어서,
    상기 외부 액세스 동작이 상기 외부 액세스 검지부에 의해 검지되었을 때에, 이전의 상기 내부 액세스 동작 또는 상기 리프레시 동작이 행하여지고 있는 경우에는, 상기 액세스 제어부는, 상기 이전의 내부 액세스 동작 또는 상기 리프레시 동작의 종료 후에, 다음의 상기 내부 액세스 동작을 행하는, 메모리.
  7. 제 1 항에 있어서,
    상기 외부 액세스 동작의 액세스 횟수를 계수하는 외부 액세스 계수부를 더 구비하며,
    상기 액세스 제어부는, 상기 외부 액세스 계수부에 의해 계수된 상기 액세스 횟수에 기초하여 상기 리프레시 동작을 행하는, 메모리.
  8. 제 1 항에 있어서,
    상기 외부 액세스 동작의 액세스 횟수에 상관없이, 상기 리프레시 동작을 행하는, 메모리.
  9. 제 1 항에 있어서,
    서로 교차하도록 배치된 비트선 및 워드선과,
    상기 비트선 및 상기 워드선이 교차하는 위치에 배치된 메모리 셀을 더 구비하며,
    상기 내부 액세스 동작은,
    판독 동작과,
    재기입 동작과,
    상기 리프레시 동작이 행하여지지 않는 경우에, 상기 내부 액세스 동작의 상기 판독 동작 및 상기 재기입 동작 시에 선택된 상기 메모리 셀에 인가되는 전위차가 상쇄되도록, 상기 워드선 및 상기 비트선에 전압을 인가하는 추가 사이클을 포함하는, 메모리.
  10. 제 1 항에 있어서,
    상기 리프레시 동작의 상기 판독 동작은, 제1 외부 액세스 동작에 대응하는 제1 내부 액세스 동작의 전 및 후 중 적어도 어느 한쪽에 행하여지고,
    상기 리프레시 동작의 상기 제1 재기입 동작 및 상기 제2 재기입 동작은, 제2 외부 액세스 동작에 대응하는 제2 내부 액세스 동작의 전 및 후 중 적어도 어느 한쪽에 행하여지는, 메모리.
  11. 제 1 항에 있어서,
    복수의 워드선을 각각 포함하는 복수의 메모리 셀 블록을 더 구비하며,
    소정의 상기 외부 액세스 동작의 기간에, 상기 내부 액세스 동작과 함께 상기 리프레시 동작을 행할 때에는, 상기 복수의 메모리 셀 블록 중의 2개 이상의 메모리 셀 블록의 각각에 포함되는 상기 워드선에 대하여 상기 리프레시 동작이 행하여지는, 메모리.
  12. 제 11 항에 있어서,
    상기 소정의 외부 액세스 동작의 기간에, 상기 내부 액세스 동작과 함께 상기 리프레시 동작을 행할 때에, 상기 리프레시 동작이 행하여지는 상기 2개 이상의 메모리 셀 블록의 각각에 포함되는 상기 워드선은, 서로 다른 상승 타이밍에서 활성화되는, 메모리.
  13. 제 12 항에 있어서,
    지연 회로를 더 구비하는, 메모리.
  14. 제 1 항에 있어서,
    상기 액세스 제어부는, 내부 클럭 생성부를 포함하는, 메모리.
  15. 제 1 항에 있어서,
    상기 외부 액세스 동작이 소정의 복수 횟수 행하여질 때마다, 분할된 상기 리프레시 동작을 행하는, 메모리.
  16. 제 1 항에 있어서,
    서로 교차하도록 배치된 비트선 및 워드선과,
    상기 비트선 및 상기 워드선이 교차하는 위치에 배치된 메모리 셀을 더 구비하며,
    상기 액세스 제어부는, 상기 리프레시 동작 시에 선택된 상기 메모리 셀에 인가되는 전위차가 상쇄되도록, 상기 워드선 및 상기 비트선에 전압을 인가하는 추가 사이클을 상기 내부 액세스 동작에 추가하는, 메모리.
  17. 제 1 항에 있어서,
    서로 교차하도록 배치된 워드선 및 비트선과,
    적어도 상기 워드선에 연결된 메모리 셀을 더 구비하며,
    상기 리프레시 동작은, 상기 워드선에 연결된 메모리 셀에 대하여 행하여지는, 메모리.
  18. 제 1 항에 있어서,
    상기 내부 액세스 동작을 위한 내부 어드레스 신호에 대응하는 제 1 로우 어드레스 신호와, 상기 리프레시 동작을 위한 리프레시 어드레스 신호에 대응하는 제 2 로우 어드레스 신호를 절환하는 절환부를 더 구비하는, 메모리.
  19. 제 1 항에 있어서,
    상기 내부 액세스 동작은, 데이터의 판독 동작 및 재기입 동작과, 기입 동작을 포함하는, 메모리.
  20. 제 1 항에 있어서,
    상기 판독 동작과 상기 재기입 동작은, 각각, 서로 다른 상기 외부 액세스 동작에 대응하는 서로 다른 상기 내부 액세스 동작 후에 행하여지는, 메모리.
  21. 리프레시 동작을 행하는 리프레시 제어 수단과,
    상기 리프레시 동작을, 판독 동작과 재기입 동작으로 분할하는 리프레시 분할 제어 수단을 구비하며,
    상기 리프레시 분할 제어 수단은, 상기 재기입 동작을 제1 데이터를 기입하는 제1 재기입 동작과 제2 데이터를 기입하는 제2 재기입 동작으로 분할하는, 메모리.
  22. 외부 액세스 동작의 수를 계수하는 외부 액세스 계수 수단과,
    상기 외부 액세스 계수 수단에 의해 계수된 상기 외부 액세스 동작의 수가 소정 값에 도달하는 것에 응답하여 리프레시 동작을 행하는 리프레시 제어부 수단과,
    상기 리프레시 동작을, 판독 동작과 재기입 동작으로 분할하는 리프레시 분할 제어 수단을 구비하는, 메모리.
  23. 메모리에 대하여 리프레시 동작을 행하는 방법으로서,
    상기 리프레시 동작을 판독 동작과 재기입 동작으로 분할하는 단계와,
    상기 재기입 동작을 제1 데이터를 기입하는 제1 재기입 동작과 제2 데이터를 기입하는 제2 재기입 동작으로 분할하는 단계를 포함하는, 리프레시 동작을 행하는 방법.
KR1020060070663A 2005-07-28 2006-07-27 메모리 KR101225284B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00219072 2005-07-28
JP2005219072 2005-07-28
JPJP-P-2005-00364769 2005-12-19
JP2005364769A JP4362573B2 (ja) 2005-07-28 2005-12-19 メモリ

Publications (2)

Publication Number Publication Date
KR20070015019A KR20070015019A (ko) 2007-02-01
KR101225284B1 true KR101225284B1 (ko) 2013-01-22

Family

ID=37694115

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060070663A KR101225284B1 (ko) 2005-07-28 2006-07-27 메모리

Country Status (4)

Country Link
US (1) US7362642B2 (ko)
JP (1) JP4362573B2 (ko)
KR (1) KR101225284B1 (ko)
CN (1) CN1905057B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4753637B2 (ja) * 2005-06-23 2011-08-24 パトレネラ キャピタル リミテッド， エルエルシー メモリ
US20080118016A1 (en) * 2006-11-20 2008-05-22 Yu-Min Chuang Synchronous circuit of receiving device of wireless transmission system
JP4843655B2 (ja) * 2008-09-24 2011-12-21 株式会社東芝 半導体記憶装置
US8494075B2 (en) 2010-08-26 2013-07-23 Qualcomm Incorporated Single stream phase tracking during channel estimation in a very high throughput wireless MIMO communication system
JP4922464B1 (ja) * 2011-05-02 2012-04-25 株式会社東芝 半導体記憶装置
US9600179B2 (en) * 2014-07-30 2017-03-21 Arm Limited Access suppression in a memory device
KR20160147517A (ko) * 2015-06-15 2016-12-23 에스케이하이닉스 주식회사 반도체시스템
US9697913B1 (en) * 2016-06-10 2017-07-04 Micron Technology, Inc. Ferroelectric memory cell recovery
US10403347B2 (en) * 2018-01-29 2019-09-03 Micron Technology, Inc. Apparatuses and methods for accessing ferroelectric memory including providing reference voltage level
CN110428857B (zh) * 2019-07-09 2021-09-24 清华大学 一种基于滞回特性器件的存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002015575A (ja) * 2000-04-28 2002-01-18 Fujitsu Ltd 自動プリチャージ機能を有するメモリ回路及び自動内部コマンド機能を有する集積回路装置
JP2002230971A (ja) * 2001-01-31 2002-08-16 Matsushita Electric Ind Co Ltd メモリアクセス装置及びメモリアクセス方法
JP2003007051A (ja) * 2001-06-27 2003-01-10 Sanyo Electric Co Ltd メモリおよびその動作方法
JP2004206855A (ja) * 2002-10-31 2004-07-22 Fujitsu Ltd 半導体メモリ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4933907A (en) * 1987-12-03 1990-06-12 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory device and operating method therefor
JP4111304B2 (ja) 1999-12-08 2008-07-02 株式会社ルネサステクノロジ 半導体装置
JP3938842B2 (ja) * 2000-12-04 2007-06-27 富士通株式会社 半導体記憶装置
JP4078119B2 (ja) * 2002-04-15 2008-04-23 富士通株式会社 半導体メモリ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002015575A (ja) * 2000-04-28 2002-01-18 Fujitsu Ltd 自動プリチャージ機能を有するメモリ回路及び自動内部コマンド機能を有する集積回路装置
JP2002230971A (ja) * 2001-01-31 2002-08-16 Matsushita Electric Ind Co Ltd メモリアクセス装置及びメモリアクセス方法
JP2003007051A (ja) * 2001-06-27 2003-01-10 Sanyo Electric Co Ltd メモリおよびその動作方法
JP2004206855A (ja) * 2002-10-31 2004-07-22 Fujitsu Ltd 半導体メモリ

Also Published As

Publication number Publication date
US7362642B2 (en) 2008-04-22
JP4362573B2 (ja) 2009-11-11
JP2007059036A (ja) 2007-03-08
KR20070015019A (ko) 2007-02-01
CN1905057B (zh) 2012-02-29
CN1905057A (zh) 2007-01-31
US20070025172A1 (en) 2007-02-01

Similar Documents

Publication Publication Date Title
KR101225284B1 (ko) 메모리
JP4428319B2 (ja) 半導体記憶装置およびバンク・リフレッシュ方法
WO2020117686A1 (en) Semiconductor device performing row hammer refresh operation
JP5019410B2 (ja) 半導体記憶装置及びその動作方法
KR100881650B1 (ko) 반도체 메모리
JP4191018B2 (ja) 半導体記憶装置のリフレッシュ制御方式
KR101326361B1 (ko) 메모리
US6947345B2 (en) Semiconductor memory device
US7145820B2 (en) Semiconductor memory device for reducing chip area
KR20040005975A (ko) 반도체 기억 장치
JP2006092640A (ja) メモリ
JP2006146992A (ja) 半導体メモリ装置
KR100405582B1 (ko) 동기형 반도체 기억 장치
JP4440118B2 (ja) 半導体メモリ
CN101089992A (zh) 存储器
JP4753637B2 (ja) メモリ
JP3970259B2 (ja) メモリ
JPH09147558A (ja) 昇圧回路を有する記憶装置及び昇圧回路制御方法
KR100665903B1 (ko) 반도체 메모리 장치
JPWO2004079745A1 (ja) 半導体メモリおよびダイナミックメモリセルの電荷蓄積方法
KR100695287B1 (ko) 반도체 메모리 장치의 센스앰프 제어 회로

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161229

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181227

Year of fee payment: 7