KR100665903B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리에서 여러 개의 워드라인을 코어 전류의 소모에 따라 나누어 순차적으로 리프레쉬를 수행함으로써 전류 소모를 줄이고 빠른 시간 안에 안정적으로 리프레쉬 동작을 수행할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 메모리 셀 어레이를 각각 구비하는 복수개의 블럭과, 어드레스를 카운팅하여 복수개의 블럭 중 일부를 선택하기 위한 블럭 선택신호를 복수개의 블럭에 출력하는 내부 어드레스 발생부, 및 리프레쉬 신호의 상태에 따라 액티브 동작 이후에 센스앰프의 동작 시점을 제어하기 위한 센스앰프 시작신호를 일정시간차를 갖도록 각각 지연하여 센스앰프에 순차적으로 출력하는 복수개의 피크전류 제어부를 구비한다.
리프레쉬, 센스앰프, 동작 시점, 피크전류, 워드라인

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 본 발명에 따른 반도체 메모리 장치의 구성도.
도 2는 도 1의 내부 어드레스 발생부에 관한 상세 구성도.
도 3은 도 1의 피크 전류 제어부에 관한 상세 회로도.
도 4는 본 발명에 따른 반도체 메모리 장치의 동작 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리에서 여러개의 워드라인을 코어 전류의 소모에 따라 나누어 순차적으로 리프레쉬를 수행함으로써 전류 소모를 줄이고 리프레쉬 시간을 단축할 수 있도록 하는 기술이다.
일반적으로 반도체 메모리 장치는 복수개의 메모리 셀과, 메모리 셀을 구동하는 감지 증폭기와, 로오 제어 블럭 및 복수의 감지 증폭기들을 정확한 순서로 동작시키도록 하는 어드레스 제어 블럭들로 구성된다.
이러한 구성을 갖는 반도체 메모리 장치는 정상동작시에 메모리 외부의 시스 템에서 입력되는 커맨드 및 어드레스 신호에 의해 로오 제어블럭과 어드레스 제어 블럭이 거의 동시에 반응하여 필요한 신호들을 발생하게 된다. 그리고, 이들 신호의 조합으로 특정한 감지 증폭기 어레이들이 동작하고, 각각의 센스앰프에 연결되어 있는 메모리 셀에 데이타가 라이트 되거나, 메모리 셀에 저장되어 있던 데이타가 정해진 동작 원리에 의해 메모리 칩의 외부로 독출된다.
그런데, 하나의 트랜지스터와 하나의 캐패시터로 이루어진 휘발성 메모리 셀의 경우에 캐패시터에 데이타가 저장된다. 그런데, 집적도를 높이기 위해 캐패시터의 크기가 작아질수록 캐패시터에 저장된 차지가 방전되는 시간이 빨라지게 되어 데이타를 장시간 유지하는데 어려움이 있다. 이로 인해, 메모리 셀에 저장된 데이타를 장시간 유지하기 위하여 일정 시간마다 메모리 셀에 저장된 데이타를 재저장하는 리프레쉬 동작을 수행하게 된다.
여기서, 리프레쉬 동작 모드 중에는 반도체 메모리 장치의 정상 동작시 리프레쉬 동작을 수행하는 오토-리프레쉬가 있다. 그리고, 시스템이 장시간 동작을 하지 않을 경우 전력 소모를 줄이기 위해 메모리 장치가 최소한의 동작만을 수행하는 상태를 유지하는 경우가 있다. 이때, 메모리가 데이타를 정확히 유지하기 위해서는 리프레쉬 동작이 필수적인데, 이러한 경우 셀프 리프레쉬 동작을 수행하게 된다.
이러한 리프레쉬 동작은 기본적으로 메모리 정상 동작의 로오 액티브, 프리차지 동작과 동일하다. 즉, 메모리 셀에 저장된 데이타를 감지 증폭기로 증폭한 이후에 이 데이타를 다시 메모리 셀에 저장하는 일련의 과정으로 이루어진다. 여 기서, 셀프 리프레쉬 동작의 경우 메모리 장치 외부로부터의 명령 없이 일정 시간마다 리프레쉬 동작이 이루어져야 하기 때문에 셀프 리프레쉬 동작은 칩 내부에서 독립적으로 이루어지게 된다.
즉, 셀프 리프레쉬 동작은 외부에서 인가되는 명령어에 의해 리프레쉬 동작을 수행하는 것이 아니라 일정한 주기마다 또는 일정한 조건을 만족하는 경우에 리프레쉬 동작에 필요한 명령어를 내부에서 생성하여 리프레쉬 동작을 수행하도록 한다.
상술된 리프레쉬 동작은 스펙으로 규정되어 있는데, 보통 디램의 동작 중에 리프레쉬를 수행하는 것과 디램이 동작하지 않을 경우 리프레쉬를 수행하는 두 가지 경우가 있다. 여기서, 디램의 동작 중에 리프레쉬를 수행하는 경우 전류의 소모와 최대 전류 리프레쉬 시간 등이 중요한 요소로 작용하게 된다. 그런데, 리프레쉬 동작은 센스앰프의 동작시 가장 많은 전류를 소모하게 된다. 따라서, 센스앰프의 동작 순간에 최대 전류의 사용이 이루어지게 되어 여러 개의 워드라인을 한꺼번에 리프레쉬할 수 없게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 디램의 동작 중에 리프레쉬를 수행하는 경우 여러 개의 워드라인을 코아 전류의 소모에 따라 나누어 순차적으로 리프레쉬하여 전류소모를 줄이고 빠른시간 안에 안정적인 리프레쉬 동작을 수행할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 메모리 셀 어레이를 각각 구비하는 복수개의 블럭; 어드레스를 카운팅하여 복수개의 블럭 중 일부를 선택하기 위한 블럭 선택신호를 복수개의 블럭에 출력하는 내부 어드레스 발생부; 및 리프레쉬 신호의 상태에 따라 액티브 동작 이후에 센스앰프의 동작 시점을 제어하기 위한 센스앰프 시작신호를 일정시간차를 갖도록 각각 지연하여 센스앰프에 순차적으로 출력하는 복수개의 피크전류 제어부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 반도체 메모리 장치에 관한 구성도이다.
본 발명은 내부 어드레스 발생부(100), 복수개의 피크전류 제어부(200~250), 및 메모리 셀 어레이를 각각 구비하는 복수개의 블럭(300~350)을 구비한다.
여기서, 내부 어드레스 발생부(100)는 어드레스 ADD를 카운팅하여 복수개의 블럭(300~350) 중 일부를 선택하기 위한 블럭 선택신호 BS를 복수개의 블럭(300~350)에 출력한다. 그리고, 복수개의 피크전류 제어부(200~250)는 복수개의 블럭(300~350)과 일대일 대응하여 연결되며, 리프레쉬 신호 REF와 센스앰프 시작신호 NSAS에 따라 센스앰프에서 발생되는 피크전류를 줄이기 위한 제어신호 X0~X2를 복수개의 블럭(300~350)에 출력한다.
도 2는 도 1의 내부 어드레스 발생부(100)에 관한 상세 회로도이다.
내부 어드레스 발생부(100)는 복수개의 카운터(110~140)를 구비한다. 여기서, 복수개의 카운터(110~140)는 모든 어드레스 ADD를 카운팅하여, 내부 어드레스 ADD<0~2>가 000 부터 111 까지 카운팅된 이후에 블럭 선택신호 BS가 변하게 된다.
도 3은 도 1의 피크전류 제어부(200~250)에 관한 상세 회로도이다. 여기서, 복수개의 피크전류 제어부(200~250)의 구성은 모두 동일하므로 피크전류 제어부(200)에 관한 상세 구성을 그 실시예로 설명하고자 한다. 다만, 피크전류 제어부(200~250)에 설정된 각각의 지연시간은 서로 상이하다.
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피크전류 제어부(200)는 지연부(210), 전송게이트 T1,T2 및 인버터 IV1,IV2를 구비한다. 지연부(210)는 센스앰프 시작신호 NSAS를 일정시간 지연하여 출력한다. 그리고, 전송게이트 T1는 리프레쉬 신호 REF의 상태에 따라 센스앰프 시작신호 NSAS를 선택적으로 출력한다. 또한, 전송게이트 T2는 전송게이트 T1와 상보적으로 동작하며, 리프레쉬 신호 REF의 상태에 따라 지연부(210)의 출력신호를 선택적으로 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 4의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 내부 어드레스 발생부(100)에 구비된 복수개의 카운터(110~140)는 어드레스 ADD를 카운팅하여 블럭선택 신호 BS를 복수개의 블럭(300~350)에 출력한다. 즉, 내부 어드레스 발생부(100)는 어드레스 ADD를 카운팅하여 000~111까지 카운팅 한 이후에 블럭 선택신호 BS를 출력한다.
따라서, 블럭 선택신호 BS가 활성화되면 짝수번째 블럭(300,320,340)들의 모든 어드레스에 따라 순차적인 리프레쉬를 수행한다. 이때, 인버터 IV3,IV4,IV5에 반전된 블럭 선택신호 BS가 블럭(310,330,350)에 입력되어, 홀수번째 블럭(310,330,350)들을 비활성화 상태를 유지한다. 이후에, 짝수번째 블럭(300,320,340)들이 리프레쉬된 이후에는 홀수번째 블럭(310,330,350)의 리프레쉬가 순차적으로 수행된다.
이때, 도 4의 타이밍도에서 보는 바와 같이 블럭0(300)의 활성화 시점으로부터 블럭4(340)의 활성화 이전까지 피크전류가 발생하는 지점이 된다. 이러한 피크전류는 주로 센스앰프를 구동할 경우 발생하게 된다. 따라서, 액티브 동작 이후에피크전류를 줄이기 위해 도 3의 피크전류 제어부(200)를 이용하여 센스앰프 인에이블 신호의 활성화 시점에 차이를 두게 된다.
즉, 리프레쉬 신호 REF가 활성화될 경우 전송게이트 T1가 턴온되어 센스앰프 시작신호 NSAS가 지연시간 없이 센스앰프로 출력된다. 반면에, 리프레쉬 신호 REF가 비활성화될 경우 전송게이트 T2가 턴온되어 지연부(210)의 지연시간 동안 지연된 신호 X가 센스앰프로 출력된다. 이러한 피크전류 제어부(200~250)의 개수는 블럭(300~350)의 개수와 동일하며, 각각의 피크전류 제어부(200~250)에 설정된 지연시간은 서로 상이한 것이 바람직하다.
이에 따라, 본 발명은 순차적인 블럭별 리프레쉬를 수행하고 모든 블럭(300~350)들이 디스에이블된 이후에 한꺼번에 프리차지 동작을 수행하여 빠른 리프레쉬 동작을 수행할 수 있도록 한다. 만약, 한 뱅크에 n개의 블럭이 존재할 경우 n+2번째, 즉 센스앰프의 공유로 인한 동작 오류를 피하기 위해 하나 건너씩 블럭을 선택하게 된다.
이후에, 일정 시간차를 두고 블럭(300~350)을 순차적으로 액티브시킨 이후에 액티브된 블럭의 리프레쉬 동작이 끝나는 시간을 기준으로 프리차지 동작을 수행한다. 즉, 마지막 n번째 뱅크가 액티브되는 시점에서 프리차지 모드로 진입하는데 까지 걸리는 시간 tRAS(메모리 셀 캐패시터에 데이타를 저장하는데 필요한 최소 시간) 이후에 모든 블럭(300~350)의 프리차지 동작이 수행된다.
이상에서 설명한 바와 같이, 본 발명은 디램의 동작 중에 리프레쉬를 수행하는 경우 여러 개의 워드라인을 코아 전류의 소모에 따라 나누어 순차적으로 리프레쉬하여 전류소모를 줄이고 빠른 시간 안에 안정적인 리프레쉬 동작을 수행할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 메모리 셀 어레이를 각각 구비하는 복수개의 블럭;
    어드레스를 카운팅하여 상기 복수개의 블럭 중 일부를 선택하기 위한 블럭 선택신호를 상기 복수개의 블럭에 출력하는 내부 어드레스 발생부; 및
    리프레쉬 신호의 상태에 따라 액티브 동작 이후에 센스앰프의 동작 시점을 제어하기 위한 센스앰프 시작신호를 일정시간차를 갖도록 각각 지연하여 상기 센스앰프에 순차적으로 출력하는 복수개의 피크전류 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 내부 어드레스 발생부는
    상기 어드레스를 카운팅하여 상기 블럭선택신호를 출력하는 복수개의 카운터를 구비함을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 복수개의 블럭은 상기 블럭 선택신호에 따라 짝수번째 블럭이 리프레쉬된 이후에 홀수번째 블럭이 순차적으로 리프레쉬 동작이 수행됨을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 복수개의 피크전류 제어부의 개수는 상기 복수개의 블럭의 개수와 동일함을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 복수개의 피크전류 제어부 각각은
    상기 센스앰프 시작신호를 일정시간 지연하는 지연부; 및
    상기 리프레쉬 신호의 상태에 따라 상기 센스앰프 시작신호 또는 상기 지연부의 지연시간 동안 지연된 센스앰프 시작신호를 선택적으로 출력하는 선택수단을 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 선택수단은
    상기 리프레쉬 신호의 상태에 따라 상기 센스앰프 시작신호를 선택적으로 출력하는 제 1전송게이트; 및
    상기 제 1전송게이트와 상보적으로 동작하며 상기 리프레쉬 신호의 상태에 따라 상기 지연부의 출력을 선택적으로 출력하는 제 2전송게이트를 구비함을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항에 있어서, 상기 복수개의 블럭이 모두 디스에이블된 이후에 프리차지 동작이 동시에 수행됨을 특징으로 하는 반도체 메모리 장치.
  8. 제 1항에 있어서, 상기 복수개의 피크전류 제어부에 설정된 상기 센스앰프 시작신호의 지연시간은 각각 상이함을 특징으로 하는 반도체 메모리 장치.
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