KR20200119613A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

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Abstract

제안 발명의 반도체 메모리 장치는, 다수의 뱅크들; 상기 다수의 뱅크들에 각각 대응되어, 대응되는 뱅크의 리프레쉬 어드레스를 저장하는 다수의 어드레스 저장 회로들; 리프레쉬 커맨드 및 테스트 모드 신호에 따라, 출력 클럭을 생성하고, 상기 어드레스 저장 회로들 중 하나로부터 출력되는 상기 리프레쉬 어드레스와, 상기 뱅크들로부터 제공되는 뱅크 데이터 중 하나를 선택하여 출력 데이터를 출력하는 출력 제어 회로; 상기 출력 클럭에 따라 상기 출력 데이터를 다수의 데이터 입출력(DQ) 패드들로 출력하는 출력 버퍼; 및 상기 출력 클럭에 따라 스트로브 신호를 생성하여 데이터 스트로브(DQS) 패드로 출력하는 스트로브 생성 회로를 포함할 수 있다.

Description

반도체 메모리 장치 및 그의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 리프레쉬 동작을 수행하는 반도체 메모리 장치 및 그의 동작 방법에 관한 것이다.
반도체 메모리 장치의 메모리 셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레쉬(refresh) 동작이라 한다.
한편, 반도체 메모리 장치는 외부에서 리프레쉬 커맨드를 수신하여 내부적으로 리프레쉬 동작을 수행한다. 리프레쉬 동작이 예정된 시기마다 정상적으로 수행되는지를 알기 위해서는, 메모리 장치가 어떤 로우(워드 라인)을 액세스하는지 실시간으로 알아야 한다. 현재는, 리프레쉬 동작이 종료될 때마다 메모리 셀에 저장된 데이터를 독출하거나, 특정 시점에 테스트 모드로 진입하여 액세스되는 로우 어드레스를 독출하여 리프레쉬 동작이 정상적으로 수행되는지를 판단하고 있다. 따라서, 테스트 시간이 많이 걸리며 어떤 로우에서 에러가 발생했는지 실시간으로 알 수가 없다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 리프레쉬 동작 중에 해당 리프레쉬 동작에 대한 정확한 검증과 분석이 가능한 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치는, 다수의 뱅크들; 상기 다수의 뱅크들에 각각 대응되어, 대응되는 뱅크의 리프레쉬 어드레스를 저장하는 다수의 어드레스 저장 회로들; 리프레쉬 커맨드 및 테스트 모드 신호에 따라, 출력 클럭을 생성하고, 상기 어드레스 저장 회로들 중 하나로부터 출력되는 상기 리프레쉬 어드레스와, 상기 뱅크들로부터 제공되는 뱅크 데이터 중 하나를 선택하여 출력 데이터를 출력하는 출력 제어 회로; 상기 출력 클럭에 따라 상기 출력 데이터를 다수의 데이터 입출력(DQ) 패드들로 출력하는 출력 버퍼; 및 상기 출력 클럭에 따라 스트로브 신호를 생성하여 데이터 스트로브(DQS) 패드로 출력하는 스트로브 생성 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 메모리 장치는 다수의 뱅크들; 상기 다수의 뱅크들에 각각 대응되어, 대응되는 뱅크의 리프레쉬 어드레스를 저장하는 다수의 어드레스 저장 회로들; 상기 어드레스 저장 회로들에 각각 대응되며, 다수의 전달 인에이블 신호들에 따라 각각 활성화되어, 대응되는 어드레스 저장 회로에 저장된 상기 리프레쉬 어드레스를 출력 어드레스로 전달하는 다수의 어드레스 전달부들; 상기 리프레쉬 커맨드 및 테스트 모드 신호에 따라, 상기 출력 어드레스와 뱅크 데이터 중 하나를 선택하여 출력 데이터로 출력하는 선택 회로; 및 출력 클럭에 따라 상기 출력 데이터를 다수의 데이터 입출력(DQ) 패드들로 출력하는 출력 버퍼를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 메모리 장치는, 다수의 뱅크들; 상기 다수의 뱅크들에 각각 대응되어, 대응되는 뱅크의 리프레쉬 어드레스를 저장하는 다수의 어드레스 저장 회로들; 상기 어드레스 저장 회로들에 각각 대응되며, 다수의 전달 인에이블 신호들에 따라 각각 활성화되어, 대응되는 어드레스 저장 회로에 저장된 상기 리프레쉬 어드레스를 출력 어드레스로 전달하는 다수의 어드레스 전달부들; 상기 리프레쉬 커맨드에 따라 오실레이팅 클럭을 생성하고, 상기 오실레이팅 클럭을 토대로 순차적으로 활성화되는 상기 전달 인에이블 신호들을 생성하는 주기 생성부; 리프레쉬 구간 신호 및 테스트 모드 신호에 따라, 상기 출력 어드레스와 상기 뱅크 데이터 중 하나를 선택하여 출력 데이터로 출력하고, 상기 오실레이팅 클럭과 클럭 중 하나를 선택하여 출력 클럭으로 출력하는 선택 회로; 및 상기 출력 클럭에 따라 상기 출력 데이터를 다수의 데이터 입출력(DQ) 패드들로 출력하는 출력 버퍼를 포함할 수 있다.
제안된 실시예에 따른 반도체 메모리 장치는, 리프레쉬 동작이 수행될 때 액세스되는 뱅크별 로우 어드레스를 실시간으로 독출할 수 있어 리프레쉬 동작에 대한 정확한 검증과 분석이 가능하다는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도 이다.
도 2 는 도 1 의 제 1 내지 제 4 어드레스 저장 회로의 상세 구성도 이다.
도 3 은 본 발명의 제 1 실시예에 따른 출력 제어 회로의 상세 구성도 이다.
도 4 는 도 3 의 출력 제어 회로의 동작을 설명하기 위한 타이밍도 이다.
도 5 는 본 발명의 제 2 실시예에 따른 출력 제어 회로의 상세 구성도 이다.
도 6 은 도 5 의 출력 제어 회로의 동작을 설명하기 위한 타이밍도 이다.
도 7 은 본 발명의 제 3 실시예에 따른 출력 제어 회로의 상세 구성도 이다.
도 8 은 도 7 의 출력 제어 회로의 동작을 설명하기 위한 타이밍도 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
이하에서는, 발명의 요지를 충실히 설명하기 위해, 리프레쉬 동작과 관련된 로우 제어 측면을 중심으로 설명한다. 또한, 메모리 어레이 영역에 4 개의 뱅크가 구비되는 경우를 예로 들어 설명한다. 하지만, 제안 발명은 이에 한정되지 않으며 다수의 뱅크가 구비될 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 블록도 이다.
도 1 을 참조하면, 반도체 메모리 장치(100)는, 메모리 어레이 영역(110), 커맨드 디코더(120), 뱅크 제어 회로(130), 어드레스 생성 회로(140), 출력 제어 회로(170), 데이터 출력 버퍼(180) 및 스트로브 생성 회로(190)를 포함할 수 있다.
메모리 어레이 영역(110)은, 제 1 내지 제 4 뱅크(BK0~BK3)를 포함할 수 있다. 제 1 내지 제 4 뱅크(BK0~BK3)는, 다수의 워드 라인들(미도시)과 다수의 비트 라인들(미도시) 사이에서 어레이 형태로 배치된 다수의 메모리 셀들(미도시)을 포함할 수 있다. 도면에 도시되지 않았지만, 제 1 내지 제 4 뱅크(BK0~BK3)는, 다수의 메모리 셀들이 배치된 다수의 셀 매트들(MAT; Matrix, 미도시) 및 인접한 셀 매트들에 의해 공유되는 다수의 센스 앰프들(SA; Sense Amplifier, 미도시)을 각각 포함할 수 있다. 제 1 내지 제 4 뱅크(BK0~BK3)는, 제 1 내지 제 4 뱅크 액티브 신호(BACT0~BACT3)에 따라 각각 활성화되어, 뱅크별 로우 어드레스, 즉, 제 1 내지 제 4 로우 어드레스(BK0_ADD~BK3_ADD)에 대응되는 워드 라인을 액세스/활성화시킬 수 있다.
커맨드 디코더(120)는, 외부에서 입력되는 커맨드(CMD)를 디코딩하여 데이터 액세스 동작에 관련된 액티브 신호(ACT) 및 프리차지 신호(PCG), 리프레쉬 동작에 관련된 제어 신호(NREF, TREF, SRE) 및 데이터 출력 동작에 관련된 제어 신호(RD, TRD)를 생성할 수 있다. 커맨드(CMD)는, 리셋 신호(RST), 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/RAS), 라이트 인에이블 신호(/WE) 등을 포함할 수 있다. 액세스 동작에 관련된 제어 신호(ACT, PCG)는, 액티브 신호(ACT) 및 프리차지 신호(PCG) 등을 포함할 수 있다. 데이터 출력 동작에 관련된 제어 신호(RD, TRD)는, 리드 커맨드(RD) 및 테스트 리드 신호(TRD)를 포함할 수 있다. 리드 커맨드(RD)는, 노멀 동작(즉, 노멀 리드 동작) 시 제 1 내지 제 4 뱅크(BK0~BK3)에 저장된 데이터(이하, “뱅크 데이터(RD_DATA)”라고 한다)를 독출하기 위한 신호이고, 테스트 리드 신호(TRD)는, 리프레쉬 동작 시 어드레스 생성 회로(140)에서 제공되는 제 1 내지 제 4 로우 어드레스(BK0_ADD~BK3_ADD)를 독출하기 위한 신호이다. 리프레쉬 동작에 관련된 제어 신호(NREF, TREF, SRE)는, 셀프 리프레쉬 구간 신호(SREP), 노멀 리프레쉬 커맨드(NREF) 및 타겟 리프레쉬 커맨드(TREF)를 포함할 수 있다.
참고로, 리프레쉬 동작은, 오토 리프레쉬 동작과 셀프 리프레쉬 동작으로 구분될 수 있다. 오토 리프레쉬 동작은, 반도체 메모리 장치가 데이터를 액세스하는 도중에 외부로부터 주기적으로 입력되는 커맨드에 따라 어드레스를 내부적으로 생성하여 메모리 셀들의 워드 라인들을 리프레쉬할 수 있다. 셀프 리프레쉬 동작은, 반도체 메모리 장치가 파워 다운 모드 등과 같이 데이터 액세스 동작을 수행하지 않을 때, 외부로부터 입력된 셀프 리프레쉬 진입 커맨드(Self Refresh Enter: SRE) 및 셀프 리프레쉬 탈출 커맨드(Self Refresh Exit: SRX)에 따라 정의된 구간 동안, 빌트-인 타이머를 이용하여 어드레스를 내부적으로 생성하여, 메모리 셀들의 워드 라인들을 리프레쉬할 수 있다. 셀프 리프레쉬 구간 신호(SREP)는, 셀프 리프레쉬 동작을 수행하는 구간을 정의하기 위한 신호로, 셀프 리프레쉬 진입 커맨드(SRE)에 따라 활성화되고, 셀프 리프레쉬 탈출 커맨드(SRX)에 따라 비활성화될 수 있다.
또한, 리프레쉬 동작은, 노멀 리프레쉬 동작과 타겟 리프레쉬 동작을 포함할 수 있다. 노멀 리프레쉬 동작은, 워드 라인들을 순차적으로 리프레쉬 하는 동작이고, 타겟 리프레쉬 동작은, 임의의 워드 라인이 일정 횟수 이상 반복적으로 액세스(즉, 액티브-프리차지)되어 인접 워드 라인들에 연결된 메모리 셀들의 데이터가 열화되는 로우 해머링 현상을 해결하기 위하여, 노멀 리프레쉬 동작 이외에 인접 워드 라인들을 추가적으로 리프레쉬 하는 동작일 수 있다. 노멀 리프레쉬 커맨드(NREF)는, 노멀 리프레쉬 동작을 수행하기 위해 활성화되는 신호이고, 타겟 리프레쉬 커맨드(TREF)는, 노멀 리프레쉬 동작을 수행하기 위해 활성화되는 신호일 수 있다. 한편, 노멀 리프레쉬 커맨드(NREF) 및 타겟 리프레쉬 커맨드(TREF)를 모두 포함하여 리프레쉬 커맨드(REF)로 정의할 수 있다. 즉, 리프레쉬 커맨드(REF)는, 노멀 리프레쉬 커맨드(NREF) 또는 타겟 리프레쉬 커맨드(TREF)가 활성화되면 활성화될 수 있다.
뱅크 제어 회로(130)는, 뱅크 어드레스(BA), 액티브 신호(ACT), 프리차지 신호(PCG) 및 리프레쉬 커맨드(REF)에 따라, 제 1 내지 제 4 뱅크(BK0~BK3) 중 적어도 하나를 활성화시키기 위한 제 1 내지 제 4 뱅크 액티브 신호(BACT0~BACT3)를 생성할 수 있다. 뱅크 제어 회로(130)는, 각 뱅크(BK0~BK3)에 대응하는 뱅크 액티브 신호(BACT0~BACT3)를 생성할 수 있다. 뱅크 제어 회로(130)는, 액티브 신호(ACT)가 인가되면 뱅크 어드레스(BA)에 대응되는 뱅크의 뱅크 액티브 신호를 활성화시키고, 프리차지 신호(PCG)가 인가되면 활성화된 뱅크 액티브 신호를 비활성화 시킬 수 있다. 뱅크 제어 회로(130)는, 리프레쉬 커맨드(REF)가 인가되는 경우 뱅크 어드레스(BA)에 대응되는 뱅크의 뱅크 액티브 신호를 소정의 구간 동안 활성화할 수 있다. 이 때, 소정의 구간은, tRFC(refresh cycle)로 스펙에 고정된 값으로 정의될 수 있다.
한편, 어드레스 생성 회로(140)는, 어드레스 버퍼(142), 리프레쉬 카운터(144), 어드레스 선택 회로(146), 타겟 검출 회로(148) 및 제 1 내지 제 4 어드레스 저장 회로(150_0~150_3)를 포함할 수 있다.
어드레스 버퍼(142)는, 외부 어드레스(ADD)를 버퍼링 및/또는 디코딩하여 뱅크 어드레스(BA) 및 노멀 어드레스(RA1)를 생성할 수 있다. 리프레쉬 카운터(144)는, 노멀 리프레쉬 커맨드(NREF)에 따라 순차적으로 증가하는 카운팅 어드레스(RA2)를 생성할 수 있다. 참고로, 노멀 어드레스(RA1)는, 노멀 리드 동작 시 이용되는 어드레스이고, 카운팅 어드레스(RA2)는, 노멀 리프레쉬 동작 시 이용되는 어드레스이다. 어드레스 선택 회로(146)는, 노멀 리프레쉬 커맨드(NREF)에 따라 노멀 어드레스(RA1) 또는 카운팅 어드레스(RA2) 중 하나를 선택하여 선택 어드레스(RADD)로 출력할 수 있다. 어드레스 선택 회로(146)는, 노멀 리프레쉬 커맨드(NREF)가 비활성화되면 노멀 어드레스(RA1)를 선택하고, 노멀 리프레쉬 커맨드(NREF)가 활성화되면 카운팅 어드레스(RA2)를 선택할 수 있다. 타겟 검출 회로(148)는, 제 1 내지 제 4 뱅크 액티브 신호(BACT0~BACT3)에 따라, 노멀 어드레스(RA1)가 일정 횟수 이상 액세스되는 지를 검출하여 제 1 내지 제 4 타겟 어드레스(TADD_BK0~TADD_BK3)를 생성할 수 있다. 타겟 검출 회로(148)는, 제 1 내지 제 4 뱅크(BK0~BK3)에 각각 대응되는 제 1 내지 제 4 타겟 어드레스(TADD_BK0~TADD_BK3)를 생성할 수 있다.
제 1 내지 제 4 어드레스 저장 회로(150_0~150_3)는, 제 1 내지 제 4 뱅크(BK0~BK3)에 각각 대응되어, 뱅크별 로우 어드레스, 즉, 제 1 내지 제 4 로우 어드레스(BK0_ADD~BK3_ADD)를 제 1 내지 제 4 뱅크(BK0~BK3)에 각각 제공할 수 있다.
도 2 는 도 1 의 제 1 내지 제 4 어드레스 저장 회로(150_0~150_3)의 상세 구성도 이다.
도 2 를 참조하면, 제 1 내지 제 4 어드레스 저장 회로(150_0~150_3)는, 다수의 제 1 어드레스 저장부(LT0A~LT3A), 다수의 제 2 어드레스 저장부(LT0B~LT3B) 및 다수의 어드레스 선택부(S0~S3)를 포함할 수 있다. 예를 들어, 제 1 어드레스 저장 회로(150_0)는, 제 1 어드레스 저장부(LT0A), 제 2 어드레스 저장부(LT0B) 및 어드레스 선택부(S0)를 포함할 수 있다. 제 1 어드레스 저장부(LT0A)는, 제 1 뱅크 액티브 신호(BACT0)에 따라 선택 어드레스(RADD)를 저장할 수 있다. 제 2 어드레스 저장부(LT0B)는, 타겟 검출 회로(148)로부터 제공되는 제 1 타겟 어드레스(TADD_BK0)를 저장할 수 있다. 어드레스 선택부(S0)는, 타겟 리프레쉬 커맨드(TREF)가 활성화되면, 제 1 뱅크 액티브 신호(BACT0)에 따라 제 1 어드레스 저장부(LT0A)에 저장된 어드레스 또는 제 2 어드레스 저장부(LT0B)에 저장된 어드레스를 선택하여 제 1 로우 어드레스(BK0_ADD)를 제 1 뱅크(BK0)에 제공할 수 있다. 마찬가지 방식으로, 제 2 내지 제 4 어드레스 저장 회로(150_1~150_3)는, 제 2 내지 제 4 뱅크 액티브 신호(BACT1~BACT3)와 타겟 리프레쉬 커맨드(TREF)에 따라서, 제 2 내지 제 4 로우 어드레스(BK1_ADD~BK3_ADD)를 제 2 내지 제 4 뱅크(BK1~BK3)에 각각 제공할 수 있다.
다시 도 1 을 참조하면, 출력 제어 회로(170)는, 노멀 리드 동작 시, 리드 커맨드(RD) 및 클럭(CLK)에 따라, 출력 클럭(CK_RD)을 생성하고, 제 1 내지 제 4 뱅크(BK0~BK3)로부터 제공되는 뱅크 데이터(RD_DATA)를 출력 데이터(DOUT)로 출력할 수 있다. 출력 제어 회로(170)는, 리프레쉬 동작 시, 리프레쉬 커맨드(REF) 및 테스트 모드 신호(TM)에 따라, 출력 클럭(CK_RD)을 생성하고, 제 1 내지 제 4 어드레스 저장 회로(150_0~150_3) 중 하나로부터 출력되는 로우 어드레스(BK0_ADD~BK3_ADD)를 출력 데이터(DOUT)로 출력할 수 있다. 즉, 제안 발명에서, 출력 제어 회로(170)는, 리드 커맨드(RD), 클럭(CLK), 리프레쉬 커맨드(REF) 및 테스트 모드 신호(TM)에 따라, 출력 클럭(CK_RD)을 생성하고, 로우 어드레스(BK0_ADD~BK3_ADD)와 뱅크 데이터(RD_DATA) 중 하나를 선택하여 출력 데이터(DOUT)로 출력할 수 있다.
데이터 출력 버퍼(180)는, 출력 클럭(CK_RD)에 따라 출력 데이터(DOUT)를 다수의 데이터 입출력 패드들(DQ_P)로 출력할 수 있다. 도 1 에는 하나의 DQ) 패드가 도시되어 있지만, 실제로는 다수 개로 패드들로 구현된다.
스트로브 생성 회로(190)는, 출력 클럭(CK_RD)에 따라 스트로브 신호(DQS)를 생성하여 데이터 스트로브 패드(DQS_P)로 출력할 수 있다. 스트로브 생성 회로(190)는, 출력 클럭(CK_RD)을 토대로 소정의 위상차로 활성화되는 다중 위상 클럭(예를 들어, 4-phase 클럭)을 생성하고, 다중 위상 클럭에 따라 일정 주기로 토글링하는 스트로브 신호(DQS)를 생성할 수 있다.
상기의 설명을 토대로 제안 발명의 동작을 설명하면 다음과 같다.
먼저, 노멀 리드 동작 시, 커맨드 디코더(120)는, 커맨드(CMD)를 디코딩하여 액티브 신호(ACT), 프리차지 신호(PCG) 및 리드 커맨드(RD)를 생성한다. 어드레스 버퍼(142)는, 어드레스(ADD)를 버퍼링 및/또는 디코딩하여 뱅크 어드레스(BA) 및 노멀 어드레스(RA1)를 생성한다. 뱅크 제어 회로(130)는, 액티브 신호(ACT) 및 프리차지 신호(PCG)에 따라 뱅크 어드레스(BA)에 대응되는 뱅크(예를 들어, 제 1 뱅크(BK0))의 제 1 뱅크 액티브 신호(BACT0)를 소정 구간 활성화시킨다. 어드레스 선택 회로(146)는, 노멀 어드레스(RA1)를 선택하여 선택 어드레스(RADD)로 출력한다. 제 1 어드레스 저장 회로(150_0)는, 제 1 뱅크 액티브 신호(BACT0)에 따라 선택 어드레스(RADD)를 제 1 어드레스 저장부(LT0A)에 저장하고, 저장된 어드레스를 제 1 로우 어드레스(BK0_ADD)로 제 1 뱅크(BK0)에 제공할 수 있다. 이 후, 제 1 로우 어드레스(BK0_ADD)에 대응되는 제 1 뱅크(BK0)의 워드 라인이 선택되고, 선택된 워드 라인과 연결된 메모리 셀들의 뱅크 데이터(RD_DATA)가 출력 제어 회로(170)로 제공된다. 출력 제어 회로(170)는, 리드 커맨드(RD) 및 클럭(CLK)에 따라, 출력 클럭(CK_RD)을 생성하고, 제 1 내지 제 4 뱅크(BK0~BK3)로부터 제공되는 뱅크 데이터(RD_DATA)를 출력 데이터(DOUT)로 출력한다. 데이터 출력 버퍼(180)는, 출력 클럭(CK_RD)에 따라 출력 데이터(DOUT)를 다수의 데이터 입출력 패드들(DQ_P)로 출력하고, 스트로브 생성 회로(190)는, 출력 클럭(CK_RD)에 따라 스트로브 신호(DQS)를 생성하여 데이터 스트로브 패드(DQS_P)로 출력할 수 있다.
다음으로, 리프레쉬 동작 시, 커맨드 디코더(120)는, 커맨드(CMD)를 디코딩하여 리프레쉬 커맨드(REF) 및 테스트 리드 신호(TRD)를 생성한다. 리프레쉬 커맨드(REF)가 셀프 리프레쉬 동작임을 알리는 경우, 커맨드 디코더(120)는, 셀프 리프레쉬 구간 신호(SREP)도 생성할 수 있다. 뱅크 제어 회로(130)는, 리프레쉬 커맨드(REF)에 따라 뱅크 어드레스(BA)에 대응되는 뱅크(예를 들어, 제 1 뱅크(BK0))의 제 1 뱅크 액티브 신호(BACT0)를 소정 구간 활성화시킨다. 이 때, 노멀 리프레쉬 동작 시, 리프레쉬 카운터(144)는, 노멀 리프레쉬 커맨드(NREF)에 따라 순차적으로 증가하는 카운팅 어드레스(RA2)를 생성한다. 어드레스 선택 회로(146)는, 카운팅 어드레스(RA2)를 선택하여 선택 어드레스(RADD)로 출력한다. 제 1 어드레스 저장 회로(150_0)는, 제 1 뱅크 액티브 신호(BACT0)에 따라 선택 어드레스(RADD)를 제 1 어드레스 저장부(LT0A)에 저장하고, 저장된 어드레스를 제 1 로우 어드레스(BK0_ADD)로 제 1 뱅크(BK0)에 제공할 수 있다. 반면, 타겟 리프레쉬 동작 시, 제 1 어드레스 저장 회로(150_0)는, 제 2 어드레스 저장부(LT0B)에 저장된 제 1 타겟 어드레스(TADD_BK0)를 제 1 로우 어드레스(BK0_ADD)로 제 1 뱅크(BK0)에 제공할 수 있다. 이 후, 제 1 로우 어드레스(BK0_ADD)에 대응되는 제 1 뱅크(BK0)의 워드 라인이 선택되고, 선택된 워드 라인에 리프레쉬 동작이 수행될 수 있다.
제안 발명에서는, 리프레쉬 동작이 수행되는 동시에, 출력 제어 회로(170)는, 리프레쉬 커맨드(REF) 및 테스트 모드 신호(TM)에 따라, 출력 클럭(CK_RD)을 생성하고, 제 1 내지 제 4 어드레스 저장 회로(150_0~150_3) 중 하나로부터 출력되는 로우 어드레스(BK0_ADD~BK3_ADD)를 출력 데이터(DOUT)로 출력할 수 있다. 데이터 출력 버퍼(180)는, 출력 클럭(CK_RD)에 따라 출력 데이터(DOUT)를 다수의 데이터 입출력 패드들(DQ_P)로 출력하고, 스트로브 생성 회로(190)는, 출력 클럭(CK_RD)에 따라 스트로브 신호(DQS)를 생성하여 데이터 스트로브 패드(DQS_P)로 출력할 수 있다.
일반적인 리프레쉬 동작 시에는 로우 어드레스에 대응되는 워드 라인의 액티브-프리차지만이 수행될 뿐, 데이터 입출력 패드들(DQ_P) 및 데이터 스트로브 패드(DQS_P)을 통한 데이터 입출력 동작은 수행되지 않는다. 하지만, 제안 발명에서는, 리프레쉬 동작 중에 해당 리프레쉬 동작이 수행될 때 액세스되는 뱅크별 로우 어드레스(BK0_ADD~BK3_ADD)를 데이터 입출력 패드들(DQ_P)을 통해 실시간으로 외부로 제공할 수 있다. 따라서, 리프레쉬 동작에 대한 정확한 검증과 분석이 가능하다. 또한, 도 1 에서는, 노멀 리프레쉬 동작 시 카운팅 어드레스(RA2) 혹은 타겟 리프레쉬 동작 시 타겟 어드레스(TADD_BK0~TADD_BK3)를 뱅크별 로우 어드레스로 저장하고 이를 외부로 출력하는 점을 도시하였지만, 제안 발명은 이에 한정되지 않는다. 실시예에 따라, 타겟 어드레스(TADD_BK0~TADD_BK3)만을 외부로 출력할 수 있다.
한편, 제안 발명에서, 출력 제어 회로(170)는, 오토 리프레쉬 동작을 위해 동기식으로 동작하는 실시예와, 셀프 리프레쉬 동작을 위해 비동기식으로 동작하는 실시예로 구분될 수 있다. 즉, 오토 리프레쉬 동작 시에는 외부로부터 제공되는 클럭(CLK)을 이용하기 때문에, 출력 제어 회로(170)는 클럭(CLK)에 동기된 출력 클럭(CK_RD)을 생성할 수 있다. 이 때, 동기식 실시예는, 테스트 리드 신호(TRD) 및 뱅크 어드레스(BA)에 따라 선택된 뱅크의 로우 어드레스(BK0_ADD~BK3_ADD)를 랜덤하게 독출하는 제 1 실시예와, 리프레쉬 커맨드(REF)에 따라 제 1 내지 제 4 로우 어드레스(BK0_ADD~BK3_ADD)를 순차적으로 독출하는 제 2 실시예로 구분될 수 있다. 반면, 셀프 리프레쉬 동작 시에는, 외부로부터 제공되는 클럭(CLK)을 이용하지 않기 때문에, 출력 제어 회로(170)는 리프레쉬 커맨드(REF)에 따라 내부적으로 오실레이팅 클럭(미도시, OSC_CLK)를 생성하고 이에 동기되는 출력 클럭(CK_RD)을 생성할 수 있다. 이 때, 비동기식 실시예에는, 오실레이팅 클럭(OSC_CLK)에 따라 제 1 내지 제 4 로우 어드레스(BK0_ADD~BK3_ADD)를 순차적으로 독출하는 제 3 실시예를 포함할 수 있다. 참고로, 비동기식 실시예에서는, 셀프 리프레쉬 구간 신호(SREP)가 이용될 수 있다. 도 1 에서, 점선으로 표시된 도면 부호 “BA”, “TRD”, “SREP”는 제 1 내지 제 3 실시예 중 어느 하나만에 이용되는 신호를 의미한다.
이하에서는, 도면을 참조하여 제 1 내지 제 3 실시예를 자세하게 설명하기로 한다. 또한, 설명의 편의를 위해, 리프레쉬 동작 시 제 1 내지 제 4 어드레스 저장 회로(150_0~150_3)로부터 출력되는 제 1 내지 제 4 로우 어드레스(BK0_ADD~BK3_ADD)는 “제 1 내지 제 4 리프레쉬 어드레스(BK0_ADD~BK3_ADD)”로 언급하기로 한다.
도 3 은 본 발명의 제 1 실시예에 따른 출력 제어 회로(170)의 상세 구성도 이다.
도 3 을 참조하면, 출력 제어 회로(170)는, 제 1 내지 제 4 어드레스 전달부(212~218), 선택 제어 회로(220) 및 선택 회로(230)를 포함할 수 있다.
제 1 내지 제 4 어드레스 전달부(212~218)는, 제 1 내지 제 4 어드레스 저장 회로(150_0~150_3)에 각각 대응될 수 있다. 제 1 내지 제 4 어드레스 전달부(212~218)는, 제 1 내지 제 4 전달 인에이블 신호(RD_EN0~RD_EN3)에 따라 각각 활성화되어, 대응되는 어드레스 저장 회로에 저장된 리프레쉬 어드레스(BK0_ADD~BK3_ADD)를 출력 어드레스(RD_REFADD)로 전달할 수 있다. 예를 들어, 제 1 어드레스 전달부(212)는, 제 1 전달 인에이블 신호(RD_EN0)에 따라 활성화되어, 제 1 어드레스 저장 회로(150_0)에 저장된 제 1 리프레쉬 어드레스(BK0_ADD)를 출력 어드레스(RD_REFADD)로 전달할 수 있다.
선택 제어 회로(220)는, 리프레쉬 커맨드(REF) 및 테스트 모드 신호(TM)에 따라, 선택 제어 신호(TM_RD)를 생성할 수 있다. 바람직하게, 선택 제어 회로(220)는, 리프레쉬 커맨드(REF) 및 테스트 모드 신호(TM)를 로직 앤드 연산하는 게이트(예를 들어, AND 게이트)로 구성될 수 있다. 즉, 선택 제어 회로(220)는, 리프레쉬 커맨드(REF) 및 테스트 모드 신호(TM)가 모두 로직 하이 레벨이 될 때, 로직 하이 레벨이 되는 선택 제어 신호(TM_RD)를 생성할 수 있다.
선택 회로(230)는, 선택 제어 신호(TM_RD)에 따라 출력 어드레스(RD_REFADD)와 뱅크 데이터(RD_DATA) 중 하나를 선택하여 출력 데이터(DOUT)로 출력할 수 있다. 선택 회로(230)는, 선택 제어 신호(TM_RD)가 로직 하이 레벨이 될 때 출력 어드레스(RD_REFADD)를 선택하고, 로직 로우 레벨이 될 때 뱅크 데이터(RD_DATA)를 선택할 수 있다.
한편, 제 1 실시예에 따른 출력 제어 회로(170)는, 랜덤 디코더(240), 리드 신호 생성부(250) 및 타이밍 제어부(260)를 더 포함할 수 있다.
랜덤 디코더(240)는, 리프레쉬 커맨드(REF) 및 테스트 리드 신호(TRD)에 따라 뱅크 어드레스(BA)를 디코딩하여 제 1 내지 제 4 전달 인에이블 신호(RD_EN0~RD_EN3)를 생성할 수 있다. 랜덤 디코더(240)는, 리프레쉬 커맨드(REF)에 따라 활성화되어, 테스트 리드 신호(TRD)에 따라 뱅크 어드레스(BA)를 디코딩하여 제 1 내지 제 4 전달 인에이블 신호(RD_EN0~RD_EN3) 중 하나를 활성화시킬 수 있다.
리드 신호 생성부(250)는, 테스트 리드 신호(TRD) 또는 리드 커맨드(RD)에 따라 내부 리드 신호(IRD)를 생성할 수 있다. 리드 신호 생성부(250)는, 테스트 리드 신호(TRD) 또는 리드 커맨드(RD)가 활성화되면 내부 리드 신호(IRD)를 활성화시켜 출력할 수 있다.
타이밍 제어부(260)는, 내부 리드 신호(IRD)에 따라 클럭(CLK)을 이용하여 출력 클럭(CK_RD)을 생성할 수 있다. 타이밍 제어부(260)는, 내부 리드 신호(IRD)가 활성화되면, 클럭(CLK)에 동기된 출력 클럭(CK_RD)을 출력할 수 있다. 한편, 타이밍 제어부(260)는, 클럭(CLK)에 따라 내부 리드 신호(IRD)를 소정 시간 지연시켜 출력 인에이블 신호(OUT_EN)를 생성할 수 있다. 선택 회로(230)는, 출력 데이터(DOUT)를 출력 인에이블 신호(OUT_EN)에 동기시켜 출력할 수 있다. 이 때, 타이밍 제어부(260)는, 리드 커맨드의 입력으로부터 실제로 출력 데이터가 출력되기까지의 시간인 리드 레이턴시(RL, Read Latency) 보다 앞선 타이밍에서 출력 인에이블 신호(OUT_EN)를 생성할 수 있다.
한편, 제 1 실시예에 따른 출력 제어 회로(170)의 노멀 리드 동작을 설명하면 다음과 같다.
리드 신호 생성부(250)는, 리드 커맨드(RD)에 따라 내부 리드 신호(IRD)를 생성한다. 타이밍 제어부(260)는, 클럭(CLK)에 따라 내부 리드 신호(IRD)를 소정 시간 지연시켜 출력 인에이블 신호(OUT_EN)를 생성한다. 선택 제어 회로(220)는, 선택 제어 신호(TM_RD)를 로직 로우 레벨로 출력하고, 선택 회로(230)는, 뱅크 데이터(RD_DATA)를 선택하여 출력 데이터(DOUT)로 출력할 수 있다. 최종적으로, 데이터 출력 버퍼(180)는, 출력 클럭(CK_RD)에 따라 출력 데이터(DOUT)를 다수의 데이터 입출력 패드들(DQ_P)로 출력하고, 스트로브 생성 회로(190)는, 출력 클럭(CK_RD)에 따라 스트로브 신호(DQS)를 생성하여 데이터 스트로브 패드(DQS_P)로 출력한다.
도 4 는 도 3 의 출력 제어 회로(170)의 동작을 설명하기 위한 타이밍도 이다. 참고로, 도 4 는, 테스트 모드 신호(TM)는 로직 하이 레벨로 입력되는 상태에서 리프레쉬 커맨드(REF)가 입력되는 경우, 즉, 리프레쉬 동작 시 출력 제어 회로(170)의 리드 동작을 설명하고 있다.
도 4 를 참조하면, 랜덤 디코더(240)는, 리프레쉬 커맨드(REF)에 따라 활성화되어, 테스트 리드 신호(TRD)에 따라 뱅크 어드레스(BA)를 디코딩하여 제 1 내지 제 4 전달 인에이블 신호(RD_EN0~RD_EN3) 중 하나를 활성화시킨다. 예를 들어, 뱅크 어드레스(BA)가 제 1 뱅크(BK0)를 지정하는 경우, 랜덤 디코더(240)는, 제 1 전달 인에이블 신호(RD_EN0)를 활성화시키고, 뱅크 어드레스(BA)가 제 4 뱅크(BK3)를 지정하는 경우, 랜덤 디코더(240)는, 제 4 전달 인에이블 신호(RD_EN3)를 활성화시킬 수 있다. 리드 신호 생성부(250)는, 테스트 리드 신호(TRD)에 따라 내부 리드 신호(IRD)를 활성화시켜 출력한다. 타이밍 제어부(260)는, 내부 리드 신호(IRD)가 활성화되면, 클럭(CLK)에 동기된 출력 클럭(CK_RD)을 출력할 수 있다. 또한, 타이밍 제어부(260)는, 클럭(CLK)에 따라 내부 리드 신호(IRD)를 소정 시간 지연시켜 출력 인에이블 신호(OUT_EN)를 생성한다. 참고로, 타이밍 제어부(260)는, 테스트 리드 신호(TRD)의 입력으로부터 출력 데이터(DOUT)가 출력되기까지의 시간인 리드 레이턴시(RL) 보다 앞선 타이밍에서 출력 인에이블 신호(OUT_EN)를 활성화시킬 수 있다.
제 1 어드레스 전달부(212)는, 제 1 전달 인에이블 신호(RD_EN0)에 따라 활성화되어, 제 1 리프레쉬 어드레스(BK0_ADD)를 출력 어드레스(RD_REFADD)로 전달한다. 선택 제어 회로(220)는, 리프레쉬 커맨드(REF) 및 테스트 모드 신호(TM)에 따라, 로직 하이 레벨이 되는 선택 제어 신호(TM_RD)를 생성한다. 선택 회로(230)는, 선택 제어 신호(TM_RD)에 따라 출력 어드레스(RD_REFADD)를 출력 데이터(DOUT)로 출력할 수 있다. 이 때, 선택 회로(230)는, 출력 데이터(DOUT)를 출력 인에이블 신호(OUT_EN)에 동기시켜 출력할 수 있다. 이후, 제 4 어드레스 전달부(218)는, 제 4 전달 인에이블 신호(RD_EN3)에 따라 활성화되어, 제 4 리프레쉬 어드레스(BK3_ADD)를 출력 어드레스(RD_REFADD)로 전달한다. 마찬가지로, 선택 회로(230)는, 선택 제어 신호(TM_RD)에 따라 출력 어드레스(RD_REFADD)를 출력 데이터(DOUT)로 출력한다. 최종적으로, 데이터 출력 버퍼(180)는, 출력 클럭(CK_RD)에 따라 출력 데이터(DOUT)를 다수의 데이터 입출력 패드들(DQ_P)로 출력하고, 스트로브 생성 회로(190)는, 출력 클럭(CK_RD)에 따라 스트로브 신호(DQS)를 생성하여 데이터 스트로브 패드(DQS_P)로 출력한다.
상기와 같이, 제 1 실시예에 따른 출력 제어 회로(170)는, 오토 리프레쉬 동작 시 외부로부터 제공되는 클럭(CLK)에 동기된 출력 클럭(CK_RD)을 생성하고, 테스트 리드 신호(TRD) 및 뱅크 어드레스(BA)에 따라 선택된 뱅크의 리프레쉬 어드레스(BK0_ADD~BK3_ADD)를 출력 클럭(CK_RD)에 따라 데이터 입출력 패드들(DQ_P)로 랜덤하게 독출할 수 있다.
도 5 는 본 발명의 제 2 실시예에 따른 출력 제어 회로(170)의 상세 구성도 이다.
도 5 를 참조하면, 출력 제어 회로(170)는, 제 1 내지 제 4 어드레스 전달부(312~318), 선택 제어 회로(320) 및 선택 회로(330)를 포함할 수 있다.
도 5 의 제 1 내지 제 4 어드레스 전달부(312~318), 선택 제어 회로(320) 및 선택 회로(330)는, 도 3 의 제 1 내지 제 4 어드레스 전달부(212~218), 선택 제어 회로(220) 및 선택 회로(230)와 실질적으로 동일한 구성을 가질 수 있다.
제 2 실시예에 따른 출력 제어 회로(170)는, 시퀀셜 디코더(340), 리드 신호 생성부(350) 및 타이밍 제어부(360)를 더 포함할 수 있다.
시퀀셜 디코더(340)는, 리프레쉬 커맨드(REF)에 따라 제 1 내지 제 4 전달 인에이블 신호(RD_EN0~RD_EN3)를 순차적으로 활성화시켜 출력할 수 있다.
리드 신호 생성부(350)는, 리프레쉬 커맨드(REF) 또는 리드 커맨드(RD)에 따라 내부 리드 신호(IRD)를 생성할 수 있다. 리드 신호 생성부(350)는, 리프레쉬 커맨드(REF) 또는 리드 커맨드(RD)가 활성화되면 내부 리드 신호(IRD)를 활성화시켜 출력할 수 있다.
타이밍 제어부(360)는, 내부 리드 신호(IRD)에 따라 클럭(CLK)을 이용하여 출력 클럭(CK_RD)을 생성할 수 있다. 타이밍 제어부(360)는, 내부 리드 신호(IRD)가 활성화되면, 클럭(CLK)에 동기된 출력 클럭(CK_RD)을 출력할 수 있다. 한편, 타이밍 제어부(360)는, 클럭(CLK)에 따라 내부 리드 신호(IRD)를 소정 시간 지연시켜 출력 인에이블 신호(OUT_EN)를 생성할 수 있다. 선택 회로(330)는, 출력 데이터(DOUT)를 출력 인에이블 신호(OUT_EN)에 동기시켜 출력할 수 있다. 이 때, 타이밍 제어부(360)는, 리드 커맨드의 입력으로부터 실제로 출력 데이터가 출력되기까지의 시간인 리드 레이턴시(RL) 보다 앞선 타이밍에서 출력 인에이블 신호(OUT_EN)를 생성할 수 있다.
제 2 실시예에 따른 출력 제어 회로(170)의 노멀 리드 동작은 제 1 실시예에 따른 출력 제어 회로(170)의 노멀 리드 동작과 실질적으로 동일할 수 있다.
도 6 은 도 5 의 출력 제어 회로(170)의 동작을 설명하기 위한 타이밍도 이다. 도 6 은 리프레쉬 동작 시 출력 제어 회로(170)의 리드 동작을 보여주고 있다.
도 6 을 참조하면, 시퀀셜 디코더(340)는, 리프레쉬 커맨드(REF)에 따라 제 1 내지 제 4 전달 인에이블 신호(RD_EN0~RD_EN3)를 순차적으로 활성화시킨다. 리드 신호 생성부(350)는, 리프레쉬 커맨드(REF)에 따라 내부 리드 신호(IRD)를 활성화시켜 출력한다. 타이밍 제어부(360)는, 내부 리드 신호(IRD)가 활성화되면, 클럭(CLK)에 동기된 출력 클럭(CK_RD)을 출력할 수 있다. 또한, 타이밍 제어부(360)는, 클럭(CLK)에 따라 리프레쉬 커맨드(REF)를 소정 시간 지연시켜 출력 인에이블 신호(OUT_EN)를 생성한다. 이 때, 도 6 의 출력 인에이블 신호(OUT_EN)는 리프레쉬 커맨드(REF)에 따라 활성화되기 때문에 연속적인 활성화 구간을 가질 수 있다.
제 1 내지 제 4 어드레스 전달부(312~318)는, 제 1 내지 제 4 전달 인에이블 신호(RD_EN0~RD_EN3)에 띠리 순차적으로 활성화되어, 제 1 내지 제 4 리프레쉬 어드레스(BK0_ADD~BK3_ADD)를 출력 어드레스(RD_REFADD)로 순차적으로 전달한다. 선택 제어 회로(320)는, 리프레쉬 커맨드(REF) 및 테스트 모드 신호(TM)에 따라, 로직 하이 레벨이 되는 선택 제어 신호(TM_RD)를 생성하고, 선택 회로(330)는, 선택 제어 신호(TM_RD)에 따라 출력 어드레스(RD_REFADD)를 출력 데이터(DOUT)로 출력할 수 있다. 이 때, 선택 회로(330)는, 출력 데이터(DOUT)를 출력 인에이블 신호(OUT_EN)에 동기시켜 출력할 수 있다. 최종적으로, 데이터 출력 버퍼(180)는, 출력 클럭(CK_RD)에 따라 출력 데이터(DOUT)를 다수의 데이터 입출력 패드들(DQ_P)로 출력한다. 스트로브 생성 회로(190)는, 출력 클럭(CK_RD)에 따라 스트로브 신호(DQS)를 생성하여 데이터 스트로브 패드(DQS_P)로 출력한다.
상기와 같이, 제 2 실시예에 따른 출력 제어 회로(170)는, 오토 리프레쉬 동작 시 외부로부터 제공되는 클럭(CLK)에 동기된 출력 클럭(CK_RD)을 생성하고, 제 1 내지 제 4 리프레쉬 어드레스(BK0_ADD~BK3_ADD)를 출력 클럭(CK_RD)에 따라 데이터 입출력 패드들(DQ_P)로 순차적으로 독출할 수 있다.
도 7 은 본 발명의 제 3 실시예에 따른 출력 제어 회로(170)의 상세 구성도 이다.
도 7 을 참조하면, 출력 제어 회로(170)는, 제 1 내지 제 4 어드레스 전달부(412~418), 주기 생성부(420), 선택 제어 회로(430), 제 1 선택 회로(440) 및 제 2 선택 회로(450)를 포함할 수 있다.
제 1 내지 제 4 어드레스 전달부(412~418)는, 제 1 내지 제 4 어드레스 저장 회로(150_0~150_3)에 각각 대응될 수 있다. 제 1 내지 제 4 어드레스 전달부(412~418)는, 제 1 내지 제 4 전달 인에이블 신호(RD_EN0~RD_EN3)에 따라 각각 활성화되어, 대응되는 어드레스 저장 회로에 저장된 리프레쉬 어드레스(BK0_ADD~BK3_ADD)를 출력 어드레스(RD_REFADD)로 전달할 수 있다.
주기 생성부(420)는, 리프레쉬 커맨드(REF)에 따라 오실레이팅 클럭(OSC_CLK)을 생성하고, 오실레이팅 클럭(OSC_CLK)을 토대로 순차적으로 활성화되는 제 1 내지 제 4 전달 인에이블 신호(RD_EN0~RD_EN3)를 생성할 수 있다. 보다 상세하게, 주기 생성부(420)는, 오실레이터(422) 및 카운터(424)를 포함할 수 있다. 오실레이터(422)는, 리프레쉬 커맨드(REF)에 따라 일정 주기로 토글링하는 오실레이팅 클럭(OSC_CLK)을 생성할 수 있다. 카운터(424)는, 오실레이팅 클럭(OSC_CLK)을 카운팅하여 순차적으로 활성화되는 제 1 내지 제 4 전달 인에이블 신호(RD_EN0~RD_EN3)를 생성할 수 있다. 카운터(424)는, 리프레쉬 커맨드(REF)에 따라 초기화될 수 있다.
선택 제어 회로(430)는, 셀프 리프레쉬 구간 신호(SREP) 및 테스트 모드 신호(TM)에 따라, 선택 제어 신호(TM_RD)를 생성할 수 있다. 바람직하게, 선택 제어 회로(430)는, 셀프 리프레쉬 구간 신호(SREP) 및 테스트 모드 신호(TM)를 로직 앤드 연산하는 게이트(예를 들어, AND 게이트)로 구성될 수 있다. 즉, 선택 제어 회로(430)는, 셀프 리프레쉬 구간 신호(SREP) 및 테스트 모드 신호(TM)가 모두 로직 하이 레벨이 될 때, 로직 하이 레벨이 되는 선택 제어 신호(TM_RD)를 생성할 수 있다.
제 1 선택 회로(440)는, 선택 제어 신호(TM_RD)에 따라 출력 어드레스(RD_REFADD)와 동기화된 뱅크 데이터(RD_SYNC) 중 하나를 선택하여 출력 데이터(DOUT)로 출력할 수 있다. 제 1 선택 회로(440)는, 선택 제어 신호(TM_RD)가 로직 하이 레벨이 될 때 출력 어드레스(RD_REFADD)를 선택하고, 로직 로우 레벨이 될 때 동기화된 뱅크 데이터(RD_SYNC)를 선택할 수 있다.
제 2 선택 회로(450)는, 선택 제어 신호(TM_RD)에 따라 오실레이팅 클럭(OSC_CLK)과 노멀 클럭(CLK_NRD) 중 하나를 선택하여 출력 클럭(CK_RD)을 출력할 수 있다. 제 2 선택 회로(450)는, 선택 제어 신호(TM_RD)가 로직 하이 레벨이 될 때 오실레이팅 클럭(OSC_CLK)을 선택하고, 로직 로우 레벨이 될 때 노멀 클럭(CLK_NRD)를 선택할 수 있다. 한편, 타이밍 제어를 위해, 오실레이팅 클럭(OSC_CLK)은 딜레이(D)에 의해 소정 시간 지연되어 제 2 선택 회로(450)로 제공될 수 있다. 즉, 제 2 선택 회로(450)는, 선택 제어 신호(TM_RD)에 따라 지연된 오실레이팅 클럭(OSC_CLKD)과 노멀 클럭(CLK_NRD) 중 하나를 선택하여 출력 클럭(CK_RD)을 출력할 수 있다.
한편, 출력 제어 회로(170)는, 타이밍 제어부(460) 및 데이터 동기화부(470)를 더 포함할 수 있다.
타이밍 제어부(460)는, 리드 커맨드(RD)에 따라 클럭(CLK)에 동기된 노멀 클럭(CLK_NRD)을 생성할 수 있다. 또한, 타이밍 제어부(460)는, 클럭(CLK)에 따라 리드 커맨드(RD)를 소정 시간 지연시켜 출력 인에이블 신호(OUT_EN)를 생성할 수 있다. 데이터 동기화부(470)는, 뱅크 데이터(RD_DATA)를 출력 인에이블 신호(OUT_EN)에 동기시켜 동기화된 뱅크 데이터(RD_SYNC)로 출력할 수 있다. 참고로, 타이밍 제어부(460) 및 데이터 동기화부(470)는, 출력 제어 회로(170)의 노멀 리드 동작을 위해 구비되는 구성이다.
제 3 실시예에 따른 출력 제어 회로(170)의 노멀 리드 동작을 설명하면 다음과 같다.
타이밍 제어부(460)는, 리드 커맨드(RD)에 따라 클럭(CLK)에 동기된 노멀 클럭(CLK_NRD)을 생성하고, 클럭(CLK)에 따라 리드 커맨드(RD)를 소정 시간 지연시켜 출력 인에이블 신호(OUT_EN)를 생성한다. 데이터 동기화부(470)는, 뱅크 데이터(RD_DATA)를 출력 인에이블 신호(OUT_EN)에 동기시켜 동기화된 뱅크 데이터(RD_SYNC)로 출력한다. 선택 제어 회로(430)는, 로직 로우 레벨의 선택 제어 신호(TM_RD)를 생성한다. 제 1 선택 회로(440)는 동기화된 뱅크 데이터(RD_SYNC)를 선택하여 출력 데이터(DOUT)로 출력하고, 제 2 선택 회로(450)는 노멀 클럭(CLK_NRD)을 선택하여 출력 클럭(CK_RD)을 출력할 수 있다. 최종적으로, 데이터 출력 버퍼(180)는, 출력 클럭(CK_RD)에 따라 출력 데이터(DOUT)를 다수의 데이터 입출력 패드들(DQ_P)로 출력하고, 스트로브 생성 회로(190)는, 출력 클럭(CK_RD)에 따라 스트로브 신호(DQS)를 생성하여 데이터 스트로브 패드(DQS_P)로 출력한다.
도 8 은 도 7 의 출력 제어 회로(170)의 동작을 설명하기 위한 타이밍도 이다. 도 8 은 리프레쉬 동작 시 출력 제어 회로(170)의 리드 동작을 보여주고 있다.
도 8 을 참조하면, 셀프 리프레쉬 동작 시, 커맨드 디코더(도 1 의 120)는, 셀프 리프레쉬 진입 커맨드(SRE)에 따라 활성화되고, 셀프 리프레쉬 탈출 커맨드(SRX)에 따라 비활성화되는 셀프 리프레쉬 구간 신호(SREP)를 생성할 수 있다. 또한, 커맨드 디코더(120)는, 셀프 리프레쉬 구간 신호(SREP)의 활성화 구간 동안, 소정 주기(tSELF)로 토글링하는 리프레쉬 커맨드(REF)를 생성할 수 있다.
주기 생성부(420)는, 리프레쉬 커맨드(REF)에 따라 오실레이팅 클럭(OSC_CLK)을 생성하고, 오실레이팅 클럭(OSC_CLK)을 토대로 순차적으로 활성화되는 제 1 내지 제 4 전달 인에이블 신호(RD_EN0~RD_EN3)를 생성한다. 즉, 주기 생성부(420)는, 하나의 리프레쉬 커맨드(REF)의 주기 동안, 순차적으로 활성화되는 제 1 내지 제 4 전달 인에이블 신호(RD_EN0~RD_EN3)를 생성할 수 있다. 제 1 내지 제 4 어드레스 전달부(412~418)는, 제 1 내지 제 4 전달 인에이블 신호(RD_EN0~RD_EN3)에 띠리 활성화되어, 제 1 내지 제 4 리프레쉬 어드레스(BK0_ADD~BK3_ADD)를 출력 어드레스(RD_REFADD)로 순차적으로 전달한다.
선택 제어 회로(430)는, 셀프 리프레쉬 구간 신호(SREP) 및 테스트 모드 신호(TM)에 따라, 로직 하이 레벨이 되는 선택 제어 신호(TM_RD)를 생성한다. 선택 제어 신호(TM_RD)에 따라, 제 1 선택 회로(440)는, 출력 어드레스(RD_REFADD)를 출력 데이터(DOUT)로 출력하고, 제 2 선택 회로(450)는 지연된 오실레이팅 클럭(OSC_CLKD)을 선택하여 출력 클럭(CK_RD)을 출력할 수 있다. 결과적으로, 하나의 리프레쉬 커맨드(REF)의 주기 동안, 제 1 내지 제 4 뱅크(BK0~BK3)에 대응되는 제 1 내지 제 4 리프레쉬 어드레스(BK0_ADD~BK3_ADD)가 순차적으로 출력될 수 있다. 최종적으로, 데이터 출력 버퍼(180)는, 출력 클럭(CK_RD)에 따라 출력 데이터(DOUT)를 다수의 데이터 입출력 패드들(DQ_P)로 출력한다. 스트로브 생성 회로(190)는, 출력 클럭(CK_RD)에 따라 스트로브 신호(DQS)를 생성하여 데이터 스트로브 패드(DQS_P)로 출력한다.
상기와 같이, 제 3 실시예에 따른 출력 제어 회로(170)는, 리프레쉬 커맨드(REF)에 따라 내부적으로 오실레이팅 클럭(OSC_CLK)를 생성하고, 이에 동기되는 출력 클럭(CK_RD)을 생성할 수 있다. 또한, 출력 제어 회로(170)는, 출력 클럭(CK_RD)에 따라 제 1 내지 제 4 리프레쉬 어드레스(BK0_ADD~BK3_ADD)를 데이터 입출력 패드들(DQ_P)로 순차적으로 독출할 수 있다.
한편, 상기의 제 1 내지 제 3 실시예에서, 데이터 입출력 패드들(DQ_P)의 사용 개수는 조절될 수 있다. (n+1) 개의 데이터 입출력 패드들(DQ_P)이 이용되는 제 1 실시예 및 제 2 실시예에서는, 각 뱅크의 리프레쉬 어드레스가 한번에 (n+1)*8(BL: Burst Length) 비트씩 출력될 수 있다. 반면, (m+1) 개의 데이터 입출력 패드들(DQ_P)이 이용되는 제 3 실시예에서는, 각 뱅크의 리프레쉬 어드레스가 (m+1) 비트씩 출력될 수 있다. 이 때, 제 3 실시예에서는, 주기 생성부(420)에서 생성하는 제 1 내지 제 4 전달 인에이블 신호(RD_EN0~RD_EN3)의 활성화 횟수를 제어함으로써 더 많은 비트의 리프레쉬 어드레스가 출력되도록 할 수 있다.
상기와 같이, 제안 발명에 따른 반도체 메모리 장치는, 리프레쉬 동작이 수행될 때 액세스되는 뱅크별 로우 어드레스를 실시간으로 독출할 수 있어 리프레쉬 동작에 대한 정확한 검증과 분석이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (20)

  1. 다수의 뱅크들;
    상기 다수의 뱅크들에 각각 대응되어, 대응되는 뱅크의 리프레쉬 어드레스를 저장하는 다수의 어드레스 저장 회로들;
    리프레쉬 커맨드 및 테스트 모드 신호에 따라, 출력 클럭을 생성하고, 상기 어드레스 저장 회로들 중 하나로부터 출력되는 상기 리프레쉬 어드레스와, 상기 뱅크들로부터 제공되는 뱅크 데이터 중 하나를 선택하여 출력 데이터를 출력하는 출력 제어 회로;
    상기 출력 클럭에 따라 상기 출력 데이터를 다수의 데이터 입출력(DQ) 패드들로 출력하는 출력 버퍼; 및
    상기 출력 클럭에 따라 스트로브 신호를 생성하여 데이터 스트로브(DQS) 패드로 출력하는 스트로브 생성 회로
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 출력 제어 회로는,
    상기 어드레스 저장 회로들에 각각 대응되며, 다수의 전달 인에이블 신호들에 따라 각각 활성화되어, 대응되는 어드레스 저장 회로에 저장된 상기 리프레쉬 어드레스를 출력 어드레스로 전달하는 다수의 어드레스 전달부들;
    상기 리프레쉬 커맨드 및 상기 테스트 모드 신호에 따라, 선택 제어 신호를 생성하는 선택 제어 회로; 및
    상기 선택 제어 신호에 따라 상기 출력 어드레스와 상기 뱅크 데이터 중 하나를 선택하여 상기 출력 데이터로 출력하는 선택 회로
    를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 출력 제어 회로는,
    상기 리프레쉬 커맨드 및 테스트 리드 신호에 따라 뱅크 어드레스를 디코딩하여 상기 다수의 전달 인에이블 신호들을 생성하는 랜덤 디코더; 및
    상기 테스트 리드 신호에 따라 클럭을 토대로 상기 출력 클럭을 생성하는 타이밍 제어부
    를 더 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 타이밍 제어부는, 상기 클럭에 따라 상기 테스트 리드 신호를 소정 시간 지연시켜 출력 인에이블 신호를 생성하고,
    상기 선택 회로는, 상기 출력 데이터를 상기 출력 인에이블 신호에 동기시켜 출력하는
    반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 출력 제어 회로는,
    상기 리프레쉬 커맨드에 따라 상기 다수의 전달 인에이블 신호들을 순차적으로 활성화시켜 출력하는 시퀀셜 디코더; 및
    상기 리프레쉬 커맨드에 따라 클럭을 토대로 상기 출력 클럭을 생성하는 타이밍 제어부
    를 더 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 타이밍 제어부는, 상기 클럭에 따라 상기 리프레쉬 커맨드를 소정 시간 지연시켜 출력 인에이블 신호를 생성하고,
    상기 선택 회로는, 상기 출력 데이터를 상기 출력 인에이블 신호에 동기시켜 출력하는
    반도체 메모리 장치.
  7. 제 2 항에 있어서,
    상기 리프레쉬 커맨드는,
    오토 리프레쉬 동작을 수행하기 위한 커맨드인 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 출력 제어 회로는,
    상기 리프레쉬 커맨드에 따라 오실레이팅 클럭을 생성하고, 상기 오실레이팅 클럭을 토대로 순차적으로 활성화되는 다수의 전달 인에이블 신호들을 생성하는 주기 생성부;
    상기 어드레스 저장 회로들에 각각 대응되며, 상기 전달 인에이블 신호들에 따라 각각 활성화되어, 대응되는 어드레스 저장 회로에 저장된 상기 리프레쉬 어드레스를 출력 어드레스로 전달하는 다수의 어드레스 전달부들;
    리프레쉬 구간 신호 및 테스트 모드 신호에 따라 선택 제어 신호를 생성하는 선택 제어 회로;
    상기 선택 제어 신호에 따라, 상기 출력 어드레스와 상기 뱅크 데이터 중 하나를 선택하여 상기 출력 데이터로 출력하는 제 1 선택 회로; 및
    상기 선택 제어 신호에 따라, 상기 오실레이팅 클럭과 클럭 중 하나를 선택하여 상기 출력 클럭으로 출력하는 제 2 선택 회로
    를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 출력 제어 회로는,
    상기 클럭에 따라 리드 커맨드를 소정 시간 지연시켜 출력 인에이블 신호를 생성하는 타이밍 제어부; 및
    상기 뱅크 데이터를 상기 출력 인에이블 신호에 동기시켜 상기 제 1 선택 회로로 제공하는 데이터 동기화부
    를 더 포함하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 주기 생성부는,
    상기 리프레쉬 커맨드에 따라, 일정 주기로 토글링하는 상기 오실레이팅 클럭을 생성하는 오실레이터; 및
    상기 리프레쉬 커맨드에 따라 초기화되며, 상기 오실레이팅 클럭을 카운팅하여 순차적으로 활성화되는 상기 다수의 전달 인에이블 신호들을 생성하는 카운터
    를 포함하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 리프레쉬 커맨드는, 셀프 리프레쉬 동작을 수행하기 위한 커맨드이고,
    상기 리프레쉬 구간 신호는, 셀프 리프레쉬 구간 진입에 따라 활성화되고, 셀프 리프레쉬 구간 탈출에 따라 비활성화되는 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    뱅크 어드레스 및 상기 리프레쉬 커맨드에 따라 상기 다수의 뱅크들 중 적어도 하나 이상의 뱅크를 활성화시키기 위한 다수의 뱅크 액티브 신호들을 생성하는 뱅크 제어 회로;
    상기 리프레쉬 커맨드 중 노멀 리프레쉬 커맨드에 따라 순차적으로 증가하는 카운팅 어드레스를 생성하는 리프레쉬 카운터; 및
    상기 뱅크 액티브 신호들에 따라, 일정 횟수 이상 액세스되는 노멀 어드레스를 검출하여, 대응되는 뱅크의 타겟 어드레스로 출력하는 타겟 검출 회로
    를 더 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 다수의 어드레스 저장 회로들은 각각,
    대응되는 뱅크 액티브 신호에 따라 상기 카운팅 어드레스를 저장하는 제 1 어드레스 저장부;
    상기 타겟 검출 회로로부터 제공되는 상기 타겟 어드레스를 저장하는 제 2 어드레스 저장부; 및
    상기 리프레쉬 커맨드 중 타겟 리프레쉬 커맨드가 활성화되면, 상기 대응되는 뱅크 액티브 신호에 따라, 상기 제 1 어드레스 저장부 또는 상기 제 2 어드레스 저장부에 저장된 어드레스를 상기 리프레쉬 어드레스로 출력하는 어드레스 선택부
    를 포함하는 반도체 메모리 장치.
  14. 다수의 뱅크들;
    상기 다수의 뱅크들에 각각 대응되어, 대응되는 뱅크의 리프레쉬 어드레스를 저장하는 다수의 어드레스 저장 회로들;
    상기 어드레스 저장 회로들에 각각 대응되며, 다수의 전달 인에이블 신호들에 따라 각각 활성화되어, 대응되는 어드레스 저장 회로에 저장된 상기 리프레쉬 어드레스를 출력 어드레스로 전달하는 다수의 어드레스 전달부들;
    상기 리프레쉬 커맨드 및 테스트 모드 신호에 따라, 상기 출력 어드레스와 뱅크 데이터 중 하나를 선택하여 출력 데이터로 출력하는 선택 회로; 및
    출력 클럭에 따라 상기 출력 데이터를 다수의 데이터 입출력(DQ) 패드들로 출력하는 출력 버퍼
    를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 리프레쉬 커맨드 및 테스트 리드 신호에 따라 뱅크 어드레스를 디코딩하여 상기 다수의 전달 인에이블 신호들을 출력하는 랜덤 디코더;
    상기 테스트 리드 신호에 따라 클럭을 토대로 상기 출력 클럭을 생성하는 타이밍 제어부; 및
    상기 출력 클럭에 따라 스트로브 신호를 생성하여 데이터 스트로브(DQS) 패드로 출력하는 스트로브 생성 회로
    를 더 포함하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 리프레쉬 커맨드에 따라 상기 다수의 전달 인에이블 신호들을 순차적으로 활성화시켜 출력하는 시퀀셜 디코더;
    상기 리프레쉬 커맨드에 따라 클럭을 토대로 상기 출력 클럭을 생성하는 타이밍 제어부; 및
    상기 출력 클럭에 따라 스트로브 신호를 생성하여 데이터 스트로브(DQS) 패드로 출력하는 스트로브 생성 회로
    를 더 포함하는 반도체 메모리 장치.
  17. 제 14 항에 있어서,
    뱅크 어드레스 및 상기 리프레쉬 커맨드에 따라 상기 다수의 뱅크들 중 적어도 하나 이상의 뱅크를 활성화시키기 위한 다수의 뱅크 액티브 신호들을 생성하는 뱅크 제어 회로; 및
    상기 뱅크 액티브 신호들에 따라, 일정 횟수 이상 액세스되는 노멀 어드레스를 검출하여, 대응되는 뱅크의 타겟 어드레스로 출력하는 타겟 검출 회로
    를 더 포함하고,
    상기 다수의 어드레스 저장 회로들은, 상기 대응되는 뱅크의 상기 타겟 어드레스를 상기 리프레쉬 어드레스로 각각 저장하는 반도체 메모리 장치.
  18. 다수의 뱅크들;
    상기 다수의 뱅크들에 각각 대응되어, 대응되는 뱅크의 리프레쉬 어드레스를 저장하는 다수의 어드레스 저장 회로들;
    상기 어드레스 저장 회로들에 각각 대응되며, 다수의 전달 인에이블 신호들에 따라 각각 활성화되어, 대응되는 어드레스 저장 회로에 저장된 상기 리프레쉬 어드레스를 출력 어드레스로 전달하는 다수의 어드레스 전달부들;
    상기 리프레쉬 커맨드에 따라 오실레이팅 클럭을 생성하고, 상기 오실레이팅 클럭을 토대로 순차적으로 활성화되는 상기 전달 인에이블 신호들을 생성하는 주기 생성부;
    리프레쉬 구간 신호 및 테스트 모드 신호에 따라, 상기 출력 어드레스와 상기 뱅크 데이터 중 하나를 선택하여 출력 데이터로 출력하고, 상기 오실레이팅 클럭과 클럭 중 하나를 선택하여 출력 클럭으로 출력하는 선택 회로; 및
    상기 출력 클럭에 따라 상기 출력 데이터를 다수의 데이터 입출력(DQ) 패드들로 출력하는 출력 버퍼
    를 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 주기 생성부는,
    상기 리프레쉬 커맨드에 따라, 일정 주기로 토글링하는 상기 오실레이팅 클럭을 생성하는 오실레이터; 및
    상기 리프레쉬 커맨드에 따라 초기화되며, 상기 오실레이팅 클럭을 카운팅하여 순차적으로 활성화되는 상기 다수의 전달 인에이블 신호들을 생성하는 카운터
    를 포함하는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 출력 클럭에 따라 스트로브 신호를 생성하여 데이터 스트로브(DQS) 패드로 출력하는 스트로브 생성 회로;
    뱅크 어드레스 및 상기 리프레쉬 커맨드에 따라 상기 다수의 뱅크들 중 적어도 하나 이상의 뱅크를 활성화시키기 위한 다수의 뱅크 액티브 신호들을 생성하는 뱅크 제어 회로; 및
    상기 뱅크 액티브 신호들에 따라, 일정 횟수 이상 액세스되는 노멀 어드레스를 검출하여, 대응되는 뱅크의 타겟 어드레스로 출력하는 타겟 검출 회로
    를 더 포함하고, 상기 다수의 어드레스 저장 회로들은, 상기 대응되는 뱅크의 상기 타겟 어드레스를 상기 리프레쉬 어드레스로 각각 저장하는 반도체 메모리 장치.
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